CN114465623A - 管线式模拟数字转换器与时序调整方法 - Google Patents

Abstract

本案涉及一种管线式模拟数字转换器与时序调整方法。管线式模拟数字转换器包含多级转换器电路系统、检测电路系统以及频率产生器电路。多级转换器电路系统按照次序转换输入信号为多个数字码。多级转换器电路系统中的一者包含子模拟数字转换器电路以及乘法数字模拟转换器电路。子模拟数字转换器电路根据第一信号执行量化操作以产生多个数字码中的对应者。乘法数字模拟转换器电路响应于频率信号处理该些数字码中的对应者与第一信号，以产生当级残余信号。检测电路系统检测量化操作是否完成，以产生控制信号。频率产生器电路根据控制信号调整频率信号的时序。

Description

管线式模拟数字转换器与时序调整方法

技术领域

本案是关于管线式模拟数字转换器，尤其是关于具有可调放大期间的管线式模拟数字转换器与其时序调整方法。

背景技术

管线式模拟数字转换器可通过多级转换来依序转换输入信号为对应的数字码。在现有技术中，每一级转换的操作期间为固定的。随着频率速度越来越高，一个周期的时间也越来越短。为了让管线式模拟数字转换器能够在很短的周期内正确处理该转换结果，管线式模拟数字转换器中的部分电路(例如为残值放大器)需要具有较高的电流。如此一来，将造成整体功率消耗变高与整体电路面积变大。

发明内容

在一些实施例中，管线式模拟数字转换器包含多级转换器电路系统、检测电路系统以及频率产生器电路。多级转换器电路系统用以按照次序转换一输入信号为多个数字码。多级转换器电路系统中的一者包含子模拟数字转换器电路以及乘法数字模拟转换器电路。子模拟数字转换器电路用以根据一第一信号执行一量化操作以产生该些数字码中的一对应者，其中该第一信号为该输入信号或是一前级残余信号。乘法数字模拟转换器电路用以响应于一第一频率信号处理该些数字码中的该对应者与该第一信号，以产生一当级残余信号。检测电路系统用以检测该量化操作是否完成，以产生一控制信号。频率产生器电路用以根据该控制信号调整该第一频率信号的一时序。

在一些实施例中，时序调整方法包含下列操作：提供第一频率信号至管线式模拟转换器的多级转换器电路系统中的一者，其中该些级转换器电路系统中的该者根据第一信号执行量化操作以产生数字码，并根据第一频率信号处理数字码以及第一信号以产生当级残余信号；检测量化操作是否完成，以产生控制信号；以及根据控制信号调整第一频率信号的时序。

有关本案的特征、实际操作与功效，兹配合附图作优选实施例详细说明如下。

附图说明

图1A为根据本案一些实施例绘制的一种管线式模拟数字转换器的示意图；

图1B为根据本案一些实施例绘制图1A中的多个频率信号的波形图；

图2为根据本案一些实施例绘制图1A的子模拟数字转换器电路的示意图；

图3A为根据本案一些实施例绘制图1A的检测电路系统的示意图；

图3B为根据本案一些实施例绘制图1A的检测电路系统的示意图；

图4为根据本案一些实施例绘制的一种管线式模拟数字转换器的示意图；

图5为根据本案一些实施例绘制的一种管线式模拟数字转换器的示意图；

图6为根据本案一些实施例绘制的一种管线式模拟数字转换器的示意图；以及

图7为根据本案一些实施例绘制的一种时序调整方法的流程图。

具体实施方式

本文所使用的所有词汇具有其通常的含义。上述的词汇在普遍常用的字典中的定义，在本案的内容中包含任一在此讨论的词汇的使用例子仅为示例，不应限制到本案的范围与含义。同样地，本案亦不仅以在此说明书所示出的各种实施例为限。

关于本文中所使用的『耦接』或『连接』，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个组件相互操作或动作。如本文所用，用语『电路系统(circuitry)』可为由至少一电路(circuit)所形成的单一系统，且用语『电路』可为由至少一个晶体管与/或至少一个主被动组件按一定方式连接以处理信号的装置。

如本文所用，用语『与/或』包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等的词汇，是用于描述并辨别各个组件。因此，在本文中的第一组件也可被称为第二组件，而不脱离本案的本意。为易于理解，在各附图中的类似组件将被指定为相同标号。

图1A为根据本案一些实施例绘制一种管线式(pipeline)模拟数字转换器100的示意图，且图1B为根据本案一些实施例绘制图1A中的频率信号CLK1以及频率信号CLK2的波形图。管线式模拟数字转换器100包含取样保持电路110、多级转换器电路系统120[1]至120[3]、检测电路系统130、频率产生器电路140以及数字校正电路150。

取样保持电路110根据频率信号CLK1对输入信号VIN取样，并输出取样到的输入信号VIN为信号S1。在一些实施例中，取样保持电路110可由切换式电容电路实施。多级转换器电路系统120[1]至120[3]按照次序转换取样到的输入信号VIN(即信号S1)为多个数字码D1。在一些实施例中，多级转换器电路系统120[1]至120[2]具有相同结构。在一些实施例中，转换器电路系统120[3]可为(但不限于)快闪式模拟数字转换器电路，其用以根据转换器电路系统120[2]产生的残余信号S2[2]产生多个数字码D1中的最后一者。

以转换器电路系统120[1]为例，转换器电路系统120[1]包含子模拟数字转换器电路121以及乘法数字模拟转换器电路122。在频率信号CLK1的取样期间Tsample中，子模拟数字转换器电路121用以根据信号S1执行量化操作，以产生多个数字码D1中的一对应者。乘法数字模拟转换器电路122用以根据频率信号CLK2处理多个数字码D1中的该对应者以及该信号S1，以产生当级残余信号S2[1]。例如，响应于频率信号CLK2的上升边缘RE，乘法数字模拟转换器电路122可开始处理对应的数字码D1以及信号S1，并在频率信号CLK2的放大期间Tamplify内产生当级残余信号S2[1]。转换器电路系统120[2]的操作是根据频率信号CLK1′以及频率信号CLK2′执行，且转换器电路系统120[2]的操作可参照转换器电路系统120[1]理解，故不再重复说明。

在一些实施例中，乘法数字模拟转换器电路122包含子数字模拟转换器电路122-1、减法器电路122-2以及残值放大器电路122-3。响应于频率信号CLK2，子数字模拟转换器电路122-1可转换对应的数字码D1为信号S2。减法器电路122-2用以自信号S1减去信号S2，以产生信号S3。残值放大器电路122-3可放大信号S3以输出当级残余信号S2[1]。在一些实施例中，子数字模拟转换器电路122-1、减法器电路122-2以及残值放大器电路122-3可由切换式开关电容电路(未示出)实施。该切换式开关电容电路的一些开关在频率信号CLK1的取样期间Tsample导通，以储存信号S1。该切换式开关电容电路的另一些开关在频率信号CLK2的放大期间Tamplify导通，以执行乘法数字模拟转换器电路122的相关操作。

检测电路系统130用以检测信号S1的量化操作是否完成，以产生控制信号VC。频率产生器电路140可用于产生频率信号CLK1、频率信号CLK2、频率信号CLK1′以及频率信号CLK2′。频率产生器电路140可根据控制信号VC调整频率信号CLK2(与/或频率信号CLK2′)的时序。例如，若检测电路系统130检测到信号S1的量化操作已完成，检测电路系统130可输出具有第一逻辑值(例如为逻辑值0)的控制信号VC。响应于该控制信号VC，频率产生器电路140可切换频率信号CLK2的转态边缘(例如为上升边缘RE)，以使乘法数字模拟转换器电路122开始处理对应的数字码D1以及信号S1。

或者，若检测电路系统130检测到信号S1的量化操作还未完成，检测电路系统130可输出具有第二逻辑值(例如为逻辑值1)的控制信号VC。响应于该控制信号VC，频率产生器电路140可延迟频率信号CLK2的转态边缘(例如将上升边缘RE延迟至上升边缘RE′)，以使乘法数字模拟转换器电路122延后处理对应的数字码D1以及信号S1。在一些实施例中，频率产生器电路140可包含具有延迟控制的振荡器电路，其可根据控制信号VC调整频率信号CLK2。关于此处的详细操作将在后参照图2、图3A与图3B说明。

数字校正电路150用以组合多个数字码D1以产生数字码DOUT。在一些实施中，数字校正电路150可用以校正子数字模拟转换器电路122-1的偏移误差(offset error)与/或残值放大器电路122-3的增益误差(gain error)。在一些实施例中，数字校正电路150可由数个数字逻辑电路实施。

在一些相关技术中，频率信号CLK2的时序(例如为转态边缘)为固定的。在此些技术中，若量化操作因实际工艺变异与/或因电压差异(例如为信号S1与后述的参考电压VREF1之间的差异)过小而需要较长的处理时间时，乘法数字模拟转换器电路可能接收到不准确的(如为尚未稳定的)数字码，进而产生不准确的残余信号。相较于上述技术，在本案一些实施例中，借由设置检测电路系统130，可确保乘法数字模拟转换器电路122是在量化操作完成后才进行后续操作。如此，乘法数字模拟转换器电路122可接收到正确的数字码，以正确地产生当级残余信号S2[1]。另外，借由调整放大期间Tamplify，残值放大器电路122-3的电流可以降低，故可降低残值放大器电路122-3所消耗的功率与电路面积。

图2为根据本案一些实施例绘制图1A的子模拟数字转换器电路121的示意图。在一些实施例中，子模拟数字转换器电路121包含比较器电路201、比较器电路202以及编码器电路203。比较器电路201与比较器电路202将信号S1分别与参考电压VREF1以及参考电压VREF2进行比较(相当于前述的量化操作)，以产生多个输出信号VO1至VO4。

详细而言，比较器电路201比较信号S1与参考电压VREF1，以产生输出信号VO1以及输出信号VO2。在一些实施例中，比较器电路201为差动比较器电路。在初始状态，此差动比较器电路的两个输出端被重置为一预设位准，以使输出信号VO1以及输出信号VO2具有该默认位准。例如，该预设位准为高位准，且输出信号VO1以及输出信号VO2在初始状态下具有逻辑值1。或者，在另一些例子中，该预设位准为低位准，且输出信号VO1以及输出信号VO2在初始状态下具有逻辑值0。在信号S1与参考电压VREF1的比较完成后，比较器电路201的一个输出端会具有高位准，且比较器电路201的另一个输出端会具有低位准。换句话说，在量化操作完成后，输出信号VO1以及输出信号VO2中的一者具有逻辑值1，且输出信号VO1以及输出信号VO2中的另一者具有逻辑值0。因此，检测电路系统130可依据输出信号VO1以及输出信号VO2两者的逻辑值判断量化操作是否完成。

类似地，比较器电路202比较信号S1与参考电压VREF2，以产生输出信号VO3以及输出信号VO4。比较器电路202的相关操作可参考比较器电路201的相关操作，故不再重复赘述。在一些实施例中，参考电压VREF1可为(但不限于)0.25倍的正参考电压，且参考电压VREF2可为(但不限于)0.25倍的负参考电压，其中正参考电压与负参考电压可用于定义最大输入信号范围。

编码器电路203用以根据频率信号CLK2编码多个输出信号VO1至VO4，以输出为多个数字码D1中的一对应者。在一些实施例中，编码器电路203可包含多个逻辑门电路，其在频率信号CLK2为高位准时输出对应的数字码D1。例如，编码器电路203可包含多个与(AND)门电路(未示出)来实现。部分的与门电路分别根据输出信号VO1与输出信号VO3、输出信号VO2以及输出信号VO3、输出信号VO2与输出信号VO4产生多个第一信号。剩余的与门电路用以在频率信号CLK2为高位准时将该些第一信号分别输出为对应的数字码D1的多个位。上述关于编码器电路203的实施方式用于示例，且本案并不以此为限。各种类型的编码器电路203皆为本案所涵盖的范围。

图3A为根据本案一些实施例绘制图1A的检测电路系统130的示意图。检测电路系统130包含多个逻辑门电路301、多个正反器电路302以及逻辑门电路303。如先前所述，在图2的一些例子中，输出信号VO1以及输出信号VO2在初始状态下具有逻辑值1。在比较操作完成后，输出信号VO1以及输出信号VO2中的一者具有逻辑值1，且输出信号VO1以及输出信号VO2中的另一者具有逻辑值0。在此条件下，多个逻辑门电路301中每一者可由一非与(NAND)门电路实施。多个逻辑门电路301根据多个输出信号VO1至VO4产生多个生效信号SV。例如，第一个逻辑门电路301根据多个输出信号VO1至VO2产生生效信号SV。若输出信号VO1与输出信号VO2皆为逻辑值1，此逻辑门电路301可输出具有逻辑值0的生效信号SV，以指示量化操作尚未完成。若输出信号VO1与输出信号VO2的一者为逻辑值1，且输出信号VO1与输出信号VO2的另一者为逻辑值0，此逻辑门电路301可输出具有逻辑值1的生效信号SV，以指示量化操作已完成。同理，第二个逻辑门电路301可根据多个输出信号VO3至VO4产生生效信号SV。

多个正反器电路302根据频率信号CLK3分别接收多个生效信号SV，以产生多个检测信号SD。在一些实施例中，多个正反器电路302中每一者可为D型正反器电路。在一些实施例中，频率信号CLK3可为频率信号CLK2。在一些实施例中，频率信号CLK3与频率信号CLK2设置以具有相同初始时序，或是频率信号CLK3的相位领先频率信号CLK2的相位。响应于频率信号CLK3的上升边缘，多个正反器电路302可输出多个生效信号SV为多个检测信号SD。若多个检测信号SD中每一者皆具有预定逻辑值(在此例中为逻辑值1)，代表信号S1的量化操作已完成。若多个检测信号SD中至少两者具有不同逻辑值(例如，一个检测信号SD具有逻辑值0，且另一检测信号SD具有逻辑值1)，或若多个检测信号SD中每一者皆不具有预定逻辑值，代表信号S1的量化操作尚未完成。

逻辑门电路303用以根据多个检测信号SD判断信号S1的量化操作是否完成，以产生控制信号VC。在此例中，逻辑门电路303可为与(AND)门电路，其根据多个检测信号SD产生控制信号VC。当多个检测信号SD中每一者皆具有逻辑值1，逻辑门电路303判断量化操作为已完成，并输出具有逻辑值1的控制信号VC。当多个检测信号SD中至少两者具有不同逻辑值，或当检测信号SD中每一者皆不具有逻辑值1时，逻辑门电路303判断量化操作为未完成，并输出具有逻辑值0的控制信号VC。

图3B为根据本案一些实施例绘制图1A的检测电路系统130的示意图。如先前所述，在图2的另一些例子中，输出信号VO1以及输出信号VO2在初始状态下具有逻辑值0。在比较操作完成后，输出信号VO1以及输出信号VO2中的一者具有逻辑值1，且输出信号VO1以及输出信号VO2中的另一者具有逻辑值0。在此条件下，多个逻辑门电路301中每一者可由一非或(NOR)门电路实施。若输出信号VO1与输出信号VO2皆为逻辑值0，此逻辑门电路301可输出具有逻辑值1的生效信号SV，以指示量化操作尚未完成。若输出信号VO1与输出信号VO2的一者为逻辑值1，且输出信号VO1与输出信号VO2的另一者为逻辑值0，此逻辑门电路301可输出具有逻辑值0的生效信号SV，以指示量化操作已完成。同理，第二个逻辑门电路301可根据多个输出信号VO3至VO4产生生效信号SV。

在此例中，逻辑门电路303可为非或门电路，其根据多个检测信号SD产生控制信号VC。若多个检测信号SD中每一者皆具有一预定逻辑值(在此例中为逻辑值0)，逻辑门电路303判断量化操作为已完成，并输出具有逻辑值1的控制信号VC。若多个检测信号SD中至少两者具有不同逻辑值，或是若多个检测信号SD中每一者皆不具有该预定逻辑值，逻辑门电路303判断量化操作为未完成，并输出具有逻辑值0的控制信号VC。

图4为根据本案一些实施例绘制一种管线式模拟数字转换器400的示意图。上述多个实施例是以调整转换器电路系统120[1]的放大期间Tamplify为例说明，但本案并不以此为限。例如，如图4所示，转换器电路系统120[2]的放大期间亦可被调整(即调整频率信号CLK2′)。在此例中，子模拟数字转换器电路121用以根据前级残余讯号S2[1]执行量化操作，以产生多个数字码D1中的一对应者。其余操作类似于先前各实施例，故不再重复赘述。

图5为根据本案一些实施例绘制一种管线式模拟数字转换器500的示意图。在此例中，转换器电路系统120[1]与转换器电路系统120[2]的放大期间皆有被调整。举例而言，检测电路系统130包含两组图3A或图3B中所示的电路，一组电路检测转换器电路系统120[1]的量化操作是否完成以调整频率信号CLK2，且另一组电路检测转换器电路系统120[2]的量化操作是否完成以调整频率信号CLK2′。

图6为根据本案一些实施例绘制一种管线式模拟数字转换器600的示意图。相较于前述各实施例，在此例中，管线式模拟数字转换器600还包含内存电路601。在一些实施例中，在出厂前的测试中，检测电路系统130可检测频率信号CLK2与频率信号CLK2′中至少一者所需要调整的最大延迟时间，并记录此最大延迟时间的信息F1至内存电路601。频率产生器电路140可读取内存电路601以根据信息F1获取控制信号VC。在一些实施例中，内存电路601可为缓存器电路。在一些实施例中，内存电路601可整合在频率产生器电路140内。在一些实施例中，检测电路系统130的检测结果以及频率产生器电路140所产生的频率信号可回传至一外部测量机台，以分析该最大延迟时间以产生信息F1。

在一些实施例中，检测电路系统130以及内存电路601的操作概念类似于前景式(foreground)校正机制，其中检测电路系统130与内存电路601可在管线式模拟数字转换器600转换实际数据前调整频率信号CLK2与频率信号CLK2′中至少一者。相对地，在图1A、图4或图5所示的一些实施例中，检测电路系统130的操作概念类似于背景式(background)校正机制，其可在管线式模拟数字转换器100、400或500转换实际数据的过程中动态地调整频率信号整CLK2与频率信号CLK2′中至少一者。

上述各实施例中的电路数量与相关设置方式皆用于示例，但本案并不以为限。应当理解，依据实际应用需求(例如分辨率、功率等等)，上述各实施例中的各电路数量与相关设置方式可相应调整。

图7为根据本案一些实施例绘制一种时序调整方法700的流程图。在操作S710，提供频率信号至管线式模拟数字转换器的多级转换器电路系统中的一者，其中多级转换器电路系统中的该者根据第一信号执行量化操作以产生数字码，并根据频率信号处理数字码与该第一信号以产生当级残余信号。在一些实施例中，第一信号为输入信号VIN或前级残余信号(例如为残余信号S2[1])。在操作S720，检测量化操作是否完成，以产生控制信号。在操作S730，根据控制信号调整频率信号的时序。

上述操作S710、S720以及S730的说明可参照前述各个实施例，故不重复赘述。上述时序调整方法700的多个操作仅为示例，并非限定需依照此示例中的顺序执行。在不违背本案的各实施例的操作方式与范围下，在时序调整方法700下的各种操作当可适当地增加、替换、省略或以不同顺序执行。

综上所述，本案一些实施例中的管线式模拟数字转换器以及时序调整方法可检测各级转换器电路系统的量化操作是否完成，并据以调整放大期间。如此一来，可避免各级转换器电路系统产生不精确的数字码，并节省一定功率与电路面积。

虽然本案的实施例如上所述，然而该些实施例并非用来限定本案，本技术领域普通技术人员可依据本案的明示或隐含的内容对本案的技术特征施以变化，凡此种种变化均可能属于本案所寻求的专利保护范畴，换言之，本案的专利保护范围须视本说明书的权利要求范围所界定者为准。

【符号说明】

100，400，500，600：管线式模拟数字转换器

110：取样保持电路

120[1]，120[2]，120[3]：转换器电路系统

121：子模拟数字转换器电路

122：乘法数字模拟转换器电路

122-1：子数字模拟转换器电路

122-2：减法器电路

122-3：残值放大器电路

130：检测电路系统

140：频率产生器电路

150：数字校正电路

201，202：比较器电路

203：编码器电路

601：内存电路

700：时序调整方法

CLK1，CLK2，CLK1′，CLK2′，CLK3：频率信号

D1，DOUT：数字码

F1：信息

S1，S2，S3：信号

S2[1]，S2[2]：残余信号

VC：控制信号

VIN：输入信号

RE，RE′：上升边缘

S710，S720，S730：操作

Tsample：取样期间

Tamplify：放大期间

VREF1，VREF2：参考电压

VO1至VO4：输出信号。

Claims (10)

1.一种管线式模拟数字转换器，包含：

多级转换器电路系统，用以按照次序转换一输入信号为多个数字码，其中该些级转换器电路系统中的一者包含：

一子模拟数字转换器电路，用以根据一第一信号执行一量化操作以产生该些数字码中的一对应者，其中该第一信号为该输入信号或是一前级残余信号；以及

一乘法数字模拟转换器电路，用以响应于一第一频率信号处理该些数字码中的该对应者与该第一信号，以产生一当级残余信号；

一检测电路系统，用以检测该量化操作是否完成，以产生一控制信号；以及

一频率产生器电路，用以根据该控制信号调整该第一频率信号的一时序。

2.如权利要求1的管线式模拟数字转换器，其中当该检测电路系统检测该量化操作为已完成时，该频率产生器电路用以根据该控制信号切换该第一频率信号的一转态边缘，以使该乘法数字模拟转换器电路开始处理该些数字码中的该对应者与该第一信号。

3.如权利要求1的管线式模拟数字转换器，其中当该检测电路系统检测该量化操作为未完成时，该频率产生器电路用以根据该控制信号延迟该第一频率信号的一转态边缘，以使该乘法数字模拟转换器电路延后处理该些数字码中的该对应者与该第一信号。

4.如权利要求1的管线式模拟数字转换器，其中该检测电路系统包含：

多个第一逻辑门电路，用以根据来自该子模拟数字转换器电路的多个输出信号产生多个生效信号；

多个正反器电路，用以根据一第二频率信号分别接收该些生效信号，以产生多个检测信号；以及

一第二逻辑门电路，用以根据该些检测信号判断该量化操作是否完成，以产生该控制信号。

5.如权利要求4的管线式模拟数字转换器，其中当该些检测信号中每一者都具有一预定逻辑值时，该第二逻辑门电路判断该量化操作为已完成。

6.如权利要求4的管线式模拟数字转换器，其中当该些检测信号中至少两者具有不同逻辑值，或当该些检测信号中每一者皆不具有一预定逻辑值时，该第二逻辑门电路判断该量化操作为未完成。

7.如权利要求4的管线式模拟数字转换器，其中该子模拟数字转换器电路包含：

多个比较器电路，用以将该第一信号分别与多个参考电压进行比较，以产生该些输出信号；以及

一编码器电路，用以编码该些输出信号，以输出该些数字码中的该对应者。

8.如权利要求4的管线式模拟数字转换器，其中该第二频率信号相同于该第一频率信号，或该第二频率信号的一相位领先该第一频率信号的一相位。

9.如权利要求1的管线式模拟数字转换器，还包含：

一内存电路，用以储存一信息，该信息用于指示该第一频率信号的一最大延迟时间，其中该检测电路系统还用以产生该信息，且该频率产生器电路还用以根据该信息获取该控制信号。

10.一种时序调整方法，包含：

提供一第一频率信号至一管线式模拟转换器的多级转换器电路系统中的一者，其中该些级转换器电路系统中的该者根据一第一信号执行一量化操作以产生一数字码，并根据该第一频率信号处理该数字码以及该第一信号以产生一当级残余信号；

检测该量化操作是否完成，以产生一控制信号；以及

根据该控制信号调整该第一频率信号的一时序。

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