CN110401444B - 异步时钟adc电路的亚稳态的检测消除电路 - Google Patents

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Abstract

本发明涉及一种异步时钟ADC电路的亚稳态的检测消除电路，包括：异步时钟生成电路，用于根据所述异步时钟ADC电路的比较器的输出和反向输出生成一异步时钟信号，作为所述异步时钟ADC电路的比较器的时钟信号输入至所述异步时钟ADC电路的比较器的时钟信号输入端；亚稳态标志信号生成电路，输出端连接至所述异步时钟生成电路，用于向所述异步时钟生成电路输出由所述异步时钟信号确定的亚稳态标志信号，使在所述异步时钟信号异常时，输出至所述异步时钟生成电路的亚稳态标志信号使得所述异步时钟生成电路输出的时钟信号恒为零，比较器复位。

Description

异步时钟ADC电路的亚稳态的检测消除电路
技术领域
本发明涉及ADC电路领域，具体涉及一种异步时钟ADC电路的亚稳态的检测消除电路。
背景技术
ADC(analog-to-digital Converter)是一种将模拟信号转换为数字信号的电路，作为模拟信号和数字信号之间的桥梁，ADC被广泛的应用在多种电路中。例如：音频设备，通信、卫星，精密仪器等等。近年来，随着工艺的发展，SAR ADC依靠其低功耗的优势越来越受重视。
图1是常见的SARADC的系统框图，可以看到SARADC主要包括采样电路、DAC电容阵列、比较器、逻辑电路四部分，其中逻辑电路部分的详细电路见图2，它主要包括了移位寄存器、数据寄存器和输出寄存器。
下面以8位ADC为例对SAR ADC的工作过程进行详细讲解。如图1所示，SARADC在工作时首先由采样电路对输入信号进行采样，采样的结果保存在电容阵列上面，图1所给出的例子为顶级板采样，采样完成后，直接进行第一次比较，第二次比较要在第一次比较完成后，根据比较器的比较结果对最高位电容进行置位。如果Vip＞Vin，那么比较器输出结果为1，此时，逻辑控制电路会将比较器的正输入端电容阵列的最高位电容的底板接地，而比较器负输入端电容阵列的最高位电容底板接Vref，这样电容顶板的电压会发生改变，正输入端电压变为：
Figure BDA0002106846500000021
负输入端的电压会变为：
Figure BDA0002106846500000022
然后进行第二次比较，比较的值是比较器的输入Vp和Vn。第一次比较的时候Vp＝Vip，Vn＝Vin，之后的比较这两个电压值会发生变化。
根据第二次比较的值对电容阵列的次高位进行置位，置位的原则是使电压大的一端电压值变小，电压小的一端电压值变大，这样在逐次的比较并置位的过程中，比较器输入的差分电压差值会逐渐逼近，最终收敛到1个LSB(最低有效位)以内。判断为差值小于1个LSB时还要继续进行置位。
在比较的过程中比较器依次输出的码字就是所述ADC电路将模拟信号转换为的数字信号。这一过程比较器两端电压变化的示意图如图4所示。
比较器在完成采样后开始工作，此时采样时钟信号clks为0，第一次比较时会使移位寄存器中第一个D触发器的输出变为1，该输出又会触发数据寄存器中的第一个D触发器工作，从而捕捉到比较器的输出并进行锁存，锁存在数据寄存器中的第一个D触发器中。第二次比较时则会触发移位寄存器中第二个D触发器，并使数据寄存器捕捉并锁存比较器的第二位输出。依次进行下去直到8位比较完成。这样一个周期的比较就完成了，8位比较结果被锁存在数据寄存器中。下一周期的采样时钟信号clks到来时进行下一次采样。
采样信号clks的上升沿同时触发输出寄存器将8位结果从数据寄存器中取出并进行输出，这样就将上一周期的比较结果同步的输出到了片外。注意，采样完成时，采样信号的反向信号clksn会将移位寄存器复位到0，数据寄存器复位到0，也可将数据寄存器复位为1，这样下一周期才可以正常的工作。
请参阅图5，是一种常见的比较器的结构。当异步时钟信号clkc为低电平时，所述比较器处于复位状态，比较器的正向输出Vop、反向输出Von都为1。当异步时钟信号clkc为高电平时，比较器开始比较，由于Vip和Vin的值不同，两边流过的电流不同，这就导致正向输出Vop和反向输出Von的电压下降速度不一样，又由于此处是一对背靠背的反相器，即图5中的M2、M3、M5、M6，形成正反馈，因此，最终电流大的一边输出会为0，电流小的一边输出会为1。也就是说，当Vip＞Vin时，Vop＝1，Von＝0；反之Vop＝0，Von＝1。
现有技术中，ADC电路的工作过程中比较器的正向输出Vop和反向输出Von的差值可能会非常小，比较器中两条支路的电流I1、I2差别很小，正向输出Vop、反向输出Von不能输出正确的结果，如图6(b)所示，发生亚稳态问题。
异步时钟是指在所述异步时钟ADC电路内部生成比较器进行比较所需的时钟。异步时钟生成电路状态图如图7所示。当采样完成后比较器开始第一次比较，此时比较器的输出发生变化，正向输出Vop和反向输出Von一个为0一个为1，如图8所示，将正向输出Vop和反向输出Von进行与非运算得到valid信号。valid信号变为1时说明比较器输出的正向输出Vop和反向输出Von差值较大，比较完成，此时需要利用valid信号将比较器的时钟信号clkc变为低电平，并且使比较器进入复位状态，比较器的正向输出Vop和反向输出Von同时为1，这样valid信号又会变为低，这又会使clkc变为高，开始下一次比较。如此循环直到所有位比较完成。
由上面的描述可以看出异步时钟的时钟生成电路和比较器的输出是相关的，如果发生亚稳态，比较器的正向输出Vop和反向输出Von一直达不到稳定的0或者1，那么就不能产生valid信号。如图9所示，比较器当前位的比较时间会变得很长，最终导致不能完成比较。
发明内容
本发明的目的在于提供一种异步时钟ADC电路的亚稳态的检测消除电路，能够检测和消除所述异步时钟ADC电路的亚稳态。
为解决上述技术问题，以下提供了一种异步时钟ADC电路的亚稳态的检测消除电路，包括：异步时钟生成电路，用于根据所述异步时钟ADC电路的比较器的正向输出和反向输出生成一异步时钟信号，作为所述异步时钟ADC电路的比较器的时钟信号输入至所述异步时钟ADC电路的比较器的时钟信号输入端；亚稳态标志信号生成电路，输出端连接至所述异步时钟生成电路，用于向所述异步时钟生成电路输出由所述异步时钟信号确定的亚稳态标志信号，使在所述异步时钟信号异常时，输出至所述异步时钟生成电路的亚稳态标志信号使得所述异步时钟生成电路输出的时钟信号恒为零，并对所述比较器进行复位。
可选的，所述异步时钟生成电路包括：第一同或门，具有两个输入端，且两个输入端分别连接所述异步时钟ADC电路的比较器的正向输出和反向输出，对两者进行同或运算，在所述异步时钟ADC电路处于亚稳态时输出高电平；第一与门，具有三个输入端，且三个输入端分别连接至所述第一同或门的输出端，所述异步时钟ADC电路的采样时钟信号的反向信号以及所述亚稳态标志信号生成电路的输出端。
可选的，所述亚稳态标志信号生成电路包括：第一或非门，具有两个输入端，且两个输入端分别连接至所述异步时钟信号，以及所述亚稳态标志信号生成电路的输出端；第一或门，具有两个输入端，且两个输入端分别连接至所述第一或非门的输出端，以及所述异步时钟ADC电路的采样时钟信号；第一延时器，连接至所述异步时钟信号，用于对所述异步时钟信号进行延时处理，输出一延时信号；第一D触发器，其中D端连接高电平，CP端连接延时信号，S端连接所述第一或门的输出；第一非门，输入端连接第一D触发器的Q端，输出所述亚稳态标志信号的反向信号。
可选的，所述异步时钟ADC电路处于亚稳态时，所述异步时钟ADC电路的比较器的正向输出和反向输出同时为高电平，或同时为低电平。
可选的，所述第一延时器包括偶数级反相器。
可选的，所述比较器复位时，所述比较器的正向输出和反向输出都被置位为1，或都被置位为0。
本发明的异步时钟ADC电路的亚稳态的检测消除电路具有亚稳态标志信号生成电路和异步时钟生成电路，可分别实现对亚稳态的检测，以及对亚稳态的矫正，简单方便，十分实用。
附图说明
图1为现有技术中的SARADC系统框图。
图2为现有技术中的SARADC逻辑电路图。
图3为现有技术中的SARADC工作时序图。
图4为现有技术中的SARADC的比较器输入差分电压的变化示意图。
图5为现有技术中的一种比较器结构示意图。
图6(a)为采用图5中的比较器时正常情况下比较器的输出和反向输出的电压变化示意图。
图6(b)为采用图5中的比较器时亚稳态下比较器的输出和反向输出的电压变化示意图。
图7为异步时钟信号生成电路的状态图。
图8为异步时钟信号生成电路的示意图。
图9为亚稳态下的波形图。
图10为本发明的一种具体实施方式中异步时钟ADC电路的亚稳态的检测消除电路的电路图。
图11(a)为采用本发明一种具体实施方式中的异步时钟ADC电路的亚稳态的检测消除电路时，发生亚稳态时的时序图。
图11(b)为采用本发明一种具体实施方式中的异步时钟ADC电路的亚稳态的检测消除电路时，正常情况下的时序图。
具体实施方式
以下结合附图和具体实施方式对本发明提出的一种异步时钟ADC电路的亚稳态的检测消除电路作进一步详细说明。
请参阅图10，为本发明的一种具体实施方式中异步时钟ADC电路的亚稳态的检测消除电路的电路图。
在该具体实施方式中，提供了一种异步时钟ADC电路的亚稳态的检测消除电路，包括：异步时钟生成电路101，用于根据所述异步时钟ADC电路的比较器CMP的正向输出和反向输出生成一异步时钟信号，作为所述异步时钟ADC电路的比较器CMP的时钟信号输入至所述异步时钟ADC电路的比较器CMP的时钟信号输入端；亚稳态标志信号生成电路102，输出端连接至所述异步时钟生成电路101，用于向所述异步时钟生成电路101输出由所述异步时钟信号确定的亚稳态标志信号，使在所述异步时钟信号异常时，输出至所述异步时钟生成电路101的亚稳态标志信号使得所述异步时钟生成电路101输出的时钟信号恒为零，并对所述比较器CMP进行复位。
该具体实施方式中的异步时钟ADC电路的亚稳态的检测消除电路具有亚稳态标志信号生成电路102和异步时钟生成电路101，可分别实现对亚稳态的检测，以及对亚稳态的矫正，简单方便，十分实用。
在一种具体实施方式中，所述异步时钟生成电路101包括：第一同或门XNOR，具有两个输入端，且两个输入端分别连接所述异步时钟ADC电路的比较器CMP的正向输出和反向输出，对两者进行同或运算，在所述异步时钟ADC电路处于亚稳态时输出高电平；第一与门AND，具有三个输入端，且三个输入端分别连接至所述第一同或门XNOR的输出端，所述异步时钟ADC电路的采样时钟信号的反向信号以及所述亚稳态标志信号生成电路102的输出端。
在该具体实施方式中，比较器CMP正常工作、MD＝0时，比较器CMP的正向输出和反向输出1个为1，1个为0，同或门输出结果为0，此时比较器CMP就进入复位状态，正向输出和反向输出同时为1或者同时为0，这时同或门输出为1，比较器CMP时钟变为1，比较器CMP进入正常比较状态。而当发生亚稳态时MD为1，MDN为0，比较器CMP时钟恒为0，所述比较器CMP停止工作。
在一种具体实施方式中，所述亚稳态标志信号生成电路102包括：第一或非门NOR，具有两个输入端，且两个输入端分别连接至所述异步时钟信号，以及所述亚稳态标志信号生成电路102的输出端；第一或门OR，具有两个输入端，且两个输入端分别连接至所述第一或非门NOR的输出端，以及所述异步时钟ADC电路的采样时钟信号；第一延时器dly，连接至所述异步时钟信号，用于对所述异步时钟信号进行延时处理，输出一延时信号；第一D触发器DFF，其中D端连接高电平，CP端连接延时信号，S端连接所述第一或门OR的输出；第一非门，输入端连接第一D触发器DFF的Q端，输出所述亚稳态标志信号的反向信号。在一种具体实施方式中，所述异步时钟ADC电路处于亚稳态时，所述异步时钟ADC电路的比较器CMP的正向输出和反向输出同时为高电平，或者同时为低电平。
在一种具体实施方式中，所述第一D触发器DFF的延时时长与所述异步时钟ADC电路的采样速率有关。具体设计时可以根据设计指标进行仿真确定。
在一种具体实施方式中，所述第一延时器dly包括偶数级反相器。
在一种具体实施方式中，所述比较器CMP复位时，所述比较器CMP的正向输出和反向输出都被置位为1，或都被置位为0。具体的，在所述异步时钟ADC电路的数据寄存器默认复位状态为0时，所述比较器CMP的正向输出和反向输出都被置位为1，在所述异步时钟ADC电路的数据寄存器默认复位状态为1时，所述比较器CMP的正向输出和反向输出都被置位为0。
请参阅以下实施例：
该异步时钟ADC电路的亚稳态的检测消除电路利用比较器CMP的异步时钟信号clkc经过一定的延时产生一个新的延时信号clkcd。若比较器CMP在给定的延时内给出正确的比较结果，当延时信号clkcd的上升沿到来，异步时钟信号clkc已经变为低电平，第一D触发器DFF已经进入复位状态。此时，第一D触发器DFF的S端输入信号为1，输出Q＝0。此处Q的输出值所代表的含义就是亚稳态标志信号MD。此处可参阅图11(b)。
若所述比较器CMP在给定的时间内不能完成比较，延时信号clkcd上升沿到来时，异步时钟信号clkc仍然是高电平，第一D触发器DFF的输出就会变为1，亚稳态标志信号MD就会变为1。此处可参阅图11(a)。
这时，异步时钟信号clkc就会一直处于低电平状态。异步时钟信号clkc信号由亚稳态标志信号的非值MDN与采样时钟信号的反向信号clksn、比较器CMP的正向输出Vop和反向输出Von过同或门后获取的同或信号相与得到。当MD＝1时，MDN为0，异步时钟信号clkc就会维持0不变，此时，所述异步时钟ADC电路的比较器CMP处于复位状态，不再继续工作。此时，所述异步时钟ADC电路的比较器CMP和移位寄存器都会处于复位状态时，当数据寄存器复位状态为0时，比较器CMP的正向输出Vop和反向输出Von复位为1，当数据寄存器复位状态为1时，比较器CMP的正向输出Vop和反向输出Von复位为0。所述异步时钟信号clkc保持为0直到下一周期的到来。
例如，一个5位的ADC，正常的输出结果为11000，但是如果第二位发生亚稳态，则输出结果就会出错，但是如果采用该具体实施方式中的电路结构，在第二位发生亚稳态时，所述亚稳态标志信号生成电路102检测出电路发生亚稳态，亚稳态标志信号MD变为1，异步时钟信号clkc为0，所述比较器CMP进入复位状态，若数据寄存器的复位状态为0，则令比较器CMP的复位状态为1，这样第二位输出位1，整个周期的输出为11000，与正常输出结果完全一致；若数据寄存器的复位状态为1，则令比较器CMP的复位状态为0，这样第二位输出位0，整个周期的输出为10111。与正常的输出结果有1个LSB的误差，这对ADC的性能影响很小。
请看以下实施例：
(1)对输入异步时钟ADC电路的信号进行采样，所述采样时钟信号clks的下降沿表示采样完成，对移位寄存器和数据寄存器进行复位，移位寄存器复位结果必须为0，数据寄存器复位结果为1或者0；采样装置为栅压自举开关；
(2)对采样结果进行比较，比较器CMP输出的正向输出和反向输出均输入至所述亚稳态标志信号生成电路102，由所述亚稳态标志信号生成电路102检测所述异步时钟ADC电路的比较器CMP是否发生亚稳态，若未发生亚稳态，则所述异步时钟ADC电路正常工作，若发生亚稳态，则所述亚稳态标志信号MD变为1，亚稳态标志信号的非值MDN变为0，因此图10中的第一与门AND会输出为0，即异步时钟信号clkc为0.则使clkc变为0，异步时钟信号clkc变为0时就对应比较器CMP的复位状态；
(3)下一周期的采样时钟信号来到时对所述亚稳态标志信号生成电路102中的第一D触发器DFF进行复位，使亚稳态标志信号MD变为0，此时，采样时钟信号clks为高电平，第一或门OR输出变为1，第一D触发器DFF会进行复位，输出结果变为0，即MD变为0。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (4)

1.一种异步时钟ADC电路的亚稳态的检测消除电路，其特征在于，包括：
异步时钟生成电路，用于根据所述异步时钟ADC电路的比较器的正向输出和反向输出生成一异步时钟信号，作为所述异步时钟ADC电路的比较器的时钟信号输入至所述异步时钟ADC电路的比较器的时钟信号输入端；
亚稳态标志信号生成电路，输出端连接至所述异步时钟生成电路，用于向所述异步时钟生成电路输出由所述异步时钟信号确定的亚稳态标志信号，使在所述异步时钟信号异常时，输出至所述异步时钟生成电路的亚稳态标志信号使得所述异步时钟生成电路输出的时钟信号恒为零，并对所述比较器进行复位；
所述异步时钟生成电路包括：
第一同或门，具有两个输入端，且两个输入端分别连接所述异步时钟ADC电路的比较器的正向输出和反向输出，对两者进行同或运算，在所述异步时钟ADC电路处于亚稳态时输出高电平；
第一与门，具有三个输入端，且三个输入端分别连接至所述第一同或门的输出端，所述异步时钟ADC电路的采样时钟信号的反向信号以及所述亚稳态标志信号生成电路的输出端；
所述亚稳态标志信号生成电路包括：
第一或非门，具有两个输入端，且两个输入端分别连接至所述异步时钟信号，以及所述亚稳态标志信号生成电路的输出端；
第一或门，具有两个输入端，且两个输入端分别连接至所述第一或非门的输出端，以及所述异步时钟ADC电路的采样时钟信号；
第一延时器，连接至所述异步时钟信号，用于对所述异步时钟信号进行延时处理，输出一延时信号；
第一D触发器，其中D端连接高电平，CP端连接延时信号，S端连接所述第一或门的输出；
第一非门，输入端连接所述第一D触发器的Q端，输出所述亚稳态标志信号的反向信号。
2.根据权利要求1所述的异步时钟ADC电路的亚稳态的检测消除电路，其特征在于，所述第一延时器包括偶数级反相器。
3.根据权利要求1所述的异步时钟ADC电路的亚稳态的检测消除电路，其特征在于，所述异步时钟ADC电路处于亚稳态时，对应至所述比较器的正向输出和反向输出同时为高电平，或同时为低电平。
4.根据权利要求1所述的异步时钟ADC电路的亚稳态的检测消除电路，其特征在于，对所述比较器复位时，所述比较器的正向输出和反向输出都被置位为1，或都被置位为0。
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