JP2011223404A - アナログ−デジタル変換器の動作試験方法、アナログ−デジタル変換器およびアナログ−デジタル変換器の動作試験装置 - Google Patents

Abstract

【課題】簡単な構成で試験が容易な、冗長アルゴリズムを使用したＡＤ変換器の実現。
【解決手段】ｎビットデジタル信号に応じて参照アナログ信号を出力するデジタル−アナログ変換器14と、入力アナログ信号を参照アナログ信号と比較する比較器12と、比較結果に基づいて参照アナログ信号が入力アナログ信号に近づくように、ｎビットデジタル信号の値をＭ（ｎ＜Ｍ）回のステップで変化させる逐次比較制御回路13と、を有し、逐次比較制御回路は、ｎビットデジタル信号の値を冗長変換アルゴリズムに従って変化させるアナログ−デジタル変換器であって、逐次比較制御回路に、比較器の判定結果を入力するかまたは判定結果の反転を入力するかを切り換える判定結果入力回路41を有する。
【選択図】図６

Description

本発明は、アナログ−デジタル変換器の動作試験方法、アナログ−デジタル変換器およびアナログ−デジタル変換器の動作試験装置に関し、特に冗長アルゴリズムを使用する逐次比較型アナログ−デジタル変換器の動作試験に関する。

マイクロコンピュータやシステムＬＳＩに搭載するアナログ−デジタル変換器（ＡＤＣ）は、小型化および高精度化の観点から逐次比較型が多く用いられている。

図１は、従来の逐次比較型ＡＤＣの構成例を示すブロック図である。また、図２は、逐次比較型ＡＤＣにおける変換動作を説明する図である。

図１に示すように、従来の逐次比較型ＡＤＣは、比較器１２と、逐次比較制御回路１３と、ＤＡ変換器（デジタル−アナログ変換器）１４と、を備える。入力アナログ信号ＳＡは、例えば、サンプルホールド回路１１で一旦保持され、入力信号Ｖｉｎとして比較器１２に入力される。

図２に示すように、逐次比較型ＡＤＣは、ｎビット（ここでは５ビット）の分解能を備え、フルスケール電圧がＶＦＳであるとする。１ステップ目に、逐次比較制御回路１３は、１ビット目（ｂ１）のビット値が“１”で、２ビット目以降（ｂ２〜ｂｎ）のビット値が“０”であるデジタル信号を出力し、ＤＡ変換器１４はこのデジタル信号に対応した電圧の参照アナログ信号Ｖｒを発生して出力する。１ステップ目の参照アナログ信号Ｖｒの電圧は、ＶＦＳ／２である。比較器１２は、入力信号Ｖｉｎの電圧を参照アナログ信号Ｖｒの電圧と比較し、比較結果を出力する。逐次比較制御回路１３は、比較結果に基づいて、１ビット目（ｂ１）のビット値を決定する。例えば、ＶｉｎがＶｒより大きければｂ１を“１”に、ＶｉｎがＶｒより小さければｂ１を“０”に決定する。

２ステップ目に、逐次比較制御回路１３は、ｂ１が１ステップ目に決定した値で、２ビット目（ｂ２）のビット値が“１”で、３ビット目以降（ｂ３〜ｂｎ）のビット値が“０”であるデジタル信号を出力し、ＤＡ変換器１４はこのデジタル信号に対応した参照アナログ信号Ｖｒを発生して出力する。比較器１２は、入力信号Ｖｉｎを参照アナログ信号Ｖｒと比較し、比較結果を出力する。逐次比較制御回路１３は、比較結果に基づいて、２ビット目（ｂ２）のビット値を決定する。以下、ＶｒがＶｉｎに近づくように３ビット目以降のビット値を順次決定し、ｎビット目（ここでは５ビット目）のビット値が決定されると、ＶｒがＶｉｎにもっとも近づいた状態になるので、デジタル信号をＡＤ変換値として出力する。

以上説明した参照アナログ信号Ｖｒを変化させる幅を、前のステップで変化させた幅の１／２に減少させながらＶｒをＶｉｎに近づけるように変化させるアルゴリズムは、２進変換アルゴリズムと呼ばれる。２進変換アルゴリズムでは、ｎビットのＡＤ変換値を、ｎ回のステップで決定する。

近年、逐次比較型ＡＤＣでも高速化が要求されている。図１の逐次比較型ＡＤＣでは、ＤＡ変換器１４の出力する参照アナログ信号Ｖｒが十分に整定してから比較器１２による比較を行わないと、判定に誤りが生じる恐れがあり、比較器１２の判定が一度誤るとその修正は不可能であり、大きな変換誤差を生じる。そのため、精度を維持するには、ＤＡ変換器１４の出力する参照アナログ信号Ｖｒが十分に整定するように各ステップの時間を長くする必要があり、高速化が難しかった。

このような問題を解決するため、ｎビットのＡＤ変換値をＭ回のステップで決定する冗長変換アルゴリズムが提案されている。冗長変換アルゴリズムは、非２進変換アルゴリズムとも呼ばれる。

図３は、冗長（非２進）変換アルゴリズムを使用する逐次比較型ＡＤＣにおける変換動作を説明する図である。この例は、ｎビット（ここでは５ビット）の分解能を備え、Ｍ回（ここでは６回）のステップで変換処理を行う。フルスケール電圧はＶＦＳであるとする。１ステップ目に、逐次比較制御回路１３は、１ビット目（ｂ１）のビット値が“１”で、２ビット目以降（ｂ２〜ｂｎ）のビット値が“０”であるデジタル信号を出力し、ＤＡ変換器１４はこのデジタル信号に対応した電圧の参照アナログ信号Ｖｒを発生して出力する。５ビットの場合、１ステップ目のデジタル信号値（初期値）は、“１６”であり、参照アナログ信号Ｖｒの電圧は、ＶＦＳ／２である。比較器１２は、入力信号Ｖｉｎの電圧を参照アナログ信号Ｖｒの電圧と比較し、比較結果を出力する。逐次比較制御回路１３は、１ステップ目の比較結果を記憶する。

２ステップ目に、逐次比較制御回路１３は、初期値（“１６”）に、１ステップ目の判定結果に応じて“７”を加算または減算したデジタル信号を出力し、ＤＡ変換器１４はこのデジタル信号に対応した参照アナログ信号Ｖｒを発生して出力する。したがって、２ステップ目のデジタル信号値は、“９”または“２３”である。比較器１２は、入力信号Ｖｉｎを参照アナログ信号Ｖｒと比較し、比較結果を出力する。逐次比較制御回路１３は、２ステップ目の比較結果を記憶する。

以下、３ステップ目以降、加減算する値を、“５”、“３”、“２”、“１”に変化させながら上記の処理を繰り返す。６ステップ目の処理が終了すると、初期値“１６”に対して、“７”、 “５”、“３”、“２”、“１”、“０．５”を、各ステップの比較結果に応じて加減算し、最後に“０．５”を減算すると、ＡＤ変換値が求まる。例えば、図３に示すように、入力信号Ｖｉｎの信号レベルが“２１．５”であるとすると、比較結果は、１ステップ目から６ステップ目まで、正、負、正、正、負、負であり、１６＋７−５＋３＋２−１−０．５−０．５＝２１となる。

図３に示すように、初期値“１６”で、“７”、 “５”、“３”、“２”、“１”、“０．５”の重みを使用すると、信号レベルは−３から＋３４まで表せるが、信号レベルの範囲は“０”から“３１”の範囲であり、それ以外の範囲は誤変換であると判断される。

図４は、冗長変換アルゴリズムを使用する逐次比較型ＡＤＣの概略構成を示す図である。図４に示すように、冗長変換アルゴリズムを使用する逐次比較型ＡＤＣは、図１に示した従来の逐次比較型ＡＤＣと類似の構成を有するが、逐次比較制御回路１３の構成が異なる。また、図１では図示を省略したが、図４ではタイミング発生回路３１を図示している。タイミング発生回路３１は、ＡＤＣ内の各部の動作を制御するタイミング信号を発生すると共に、サンプルホールド回路１１のサンプリング信号などを発生する。図４では、タイミング発生回路３１は、サンプリング信号および逐次比較制御回路１３に供給するタイミング信号のみを出力するように示したが、例えば、比較器１２もタイミング信号（クロック）に応じて動作する型式のものが使用されるのが一般的である。さらに、ＤＡＣ１４が電荷共有型ＤＡＣである場合、容量の接続を切り換えるためのタイミング信号はタイミング発生回路３１から供給される。

逐次比較制御回路１３は、ＲＯＭ２１と、加算器２２と、減算器２３と、マルチプレクサ（ＭＵＸ）２４と、レジスタ（Ｒｅｇ）２５と、を有する。ＲＯＭ２１は、１ステップ目のＶｒに対応する初期値、２ステップ目以降のＶｒを生成するために加減算する重み値を記憶し、タイミング発生回路３１からのステップを示す信号に応じて、対応する値を出力する。加算器２２は、Ｒｅｇ２５に保持された前のステップのデジタル値に、ＲＯＭ２１の出力する値を加算して出力する。減算器２３は、Ｒｅｇ２５に保持された前のステップのデジタル値から、ＲＯＭ２１の出力する値を減算して出力する。ＭＵＸ２４は、比較器１２の比較結果に応じて、加算器２２の出力と減算器２３の出力の一方を選択して、ＤＡＣ１４およびＲｅｇ２５に出力する。ＤＡＣ１４は、ＭＵＸ２４の出力するデジタル信号値に応じたＶｒを生成する。Ｒｅｇ２５は、ＭＵＸ２４の出力するデジタル信号値を保持する。最終ステップが終了した時点のＭＵＸ２４の出力がＡＤ変換値Ｄｏｕｔになる。

変換動作開始時には、Ｒｅｇ２５の値はゼロにリセットされ、１ステップ目では、加算器２２は初期値を出力し、ＭＵＸ２４が加算器２２の出力を選択する。これに応じてＤＡＣ１４がＶｒを生成すると共に、Ｒｅｇ２５が初期値を記憶する。１ステップ目の比較動作中に、ＲＯＭ２１は２ステップ目の重み値を出力し、ＭＵＸ２４が１ステップ目の比較結果に応じて加算器２２の出力と減算器２３の出力の一方を選択して出力する。以下、同様の動作がＭ回のステップ繰り返される。

図５は、逐次比較型ＡＤＣにおいて、２ステップ目から３ステップ目に変化する時のＤＡＣ１４の出力Ｖｒの変化を説明する図である。２ステップ目の比較動作が行われる時、ＤＡＣ１４は、２ステップ目のＶｒを出力しており、正しい比較を行うにはＶｒが安定していることが必要である。２ステップ目の比較動作が終了した直後に、ＭＵＸ２４が２ステップ目の比較結果に応じて加算器２２の出力と減算器２３の出力の一方を選択して出力する。ＤＡＣ１４は、ＭＵＸ２４の出力をデコードした後、ＤＡＣ内の接続を切り換えて出力Ｖｒを変化させる。この処理は、ＭＵＸ２４の出力をデコードするのに要するデコード時間と、ＤＡＣの出力Ｖｒが安定するまでのＤＡＣ整定時間と、を要する。ＤＡＣ整定時間は、ラダー抵抗を使用したＤＡＣであれば増幅器のスルーレートなどに関係し、電荷共有型ＤＡＣであれば、容量と抵抗などにより決定される電荷の移動時間などに関係する。前のステップほどＤＡＣの出力Ｖｒの変化量が大きいため、ＤＡＣ整定時間は、１ステップ目が長く、徐々に短くなる。以下、同様の動作を繰り返す。

非特許文献１および２は、サイクル時間を短くし、ＤＡ変換器の出力の整定が不十分な状態で比較を行うことに起因する整定誤差を、冗長アルゴリズムを適用することで許容する方式を提案している。この方式では、２進アルゴリズムよりステップ数が多くなるが、サイクル時間が短くなるので、全体としては高速化することができる。

非特許文献３は、ＤＡ変換器を使用したＳＡＲ ＡＤＣにおける冗長アルゴリズムについて記載している。

F.Kuttner "A 1.2V 10b 20MS/S Non-Binary Successive Approximation ADC in 0.13um CMOS"Tech. Digest of ISSCC (Feb. 2002) M.Hesener, T.Eichler, A.Hanneberg, D.Herbison, F.Kuttner, H.Wenske"A 14b 40MS/s Redundant SAR ADC with 480MHz Clock in 0.13um CMOS"Tech. Digest of ISSCC (Feb. 2007) T.Ogawa, H.Kobayashi, M.Hotta, Y.Takahashi, H.San, N.Takai "SAR ADC Algorithm with Redundancy", IEEE Asia Pacific Conference on Circuits and Systems, Macao, pp.268-271, Dec. 2008

冗長アルゴリズム（非２進アルゴリズム）を使用したＡＤ変換器が提案されているが、その試験方法については特に提案されておらず、２進アルゴリズムを使用したＡＤ変換器と同様の試験方法が適用されると考えられる。すなわち、ＡＤ変換器への入力信号の電圧を、入力範囲にわたって最小レベルずつ変化させ、各レベルの入力信号電圧に対するＡＤ変換が正しい値であるかを検出する。通常は、このような試験を、電圧、温度などの動作環境を変えて行い、すべての条件で正しいＡＤ変換値が得られることを確認する。

ＡＤ変換値は、複数のステップの一連の判定結果列により決定されるが、冗長アルゴリズムによれば、同一のＡＤ変換値が、異なる複数の一連の判定結果列により得られる場合が存在する。冗長アルゴリズムを使用したＡＤ変換器の動作試験を行う場合、異なる複数の一連の判定結果列のすべての列の動作を試験することが望ましい。

しかし、上記の試験では、異なる複数の一連の判定結果列のうちの１つの列の動作を試験するのみである。上記のように動作環境を変えて試験した場合、異なる列の動作を試験する場合も生じると考えられるが、異なる複数の一連の判定結果列のうちのどの列の動作を試験したかは分からない。

図５に示すＤＡＣ整定時間は、電圧、温度などにより変動する。そのため、ＤＡＣの出力Ｖｒが十分に整定した時に比較が行われるならば正しい比較が行われるが、ＤＡＣの出力Ｖｒが十分に整定する前に比較が行われた場合、比較結果に誤りが発生することが起こり得る。しかし、冗長アルゴリズムを使用したＡＤ変換器の場合、途中の比較結果に誤りが発生した場合でも正しいＡＤ変換値が得られる場合があり、そのような場合途中で比較結果に誤りが発生しことを知ることはできない。このように、冗長アルゴリズムを使用することにより、正しいＡＤ変換値を得ることができるが、異なる複数の一連の判定結果列のうちのどの列の動作が行われたかはわからない。

集積回路の内部動作を試験する手法として、スキャン回路が知られている。スキャン回路は、回路内に各部の状態をラッチまたは設定するフリップフロップ（ＦＦ）を設け、ＦＦがラッチした状態を外部に出力する信号経路を設け、回路を所定の状態に設定した上で動作させ、ラッチした動作状態を外部に出力する回路である。スキャン回路により、回路内の動作状態を調べることが可能になる。スキャン回路のＦＦとして回路内のＦＦを利用する場合もある。冗長アルゴリズムを使用したＡＤ変換器にスキャン回路を設ければ、回路内の動作状態を調べて、異なる複数の一連の判定結果列のうちのどの列の動作が行われたかを知ることが可能である。

しかし、冗長アルゴリズムを使用したＡＤ変換器にスキャン回路を設ける場合、レジスタ２５の各ビットの値をラッチする多数のＦＦごとに入出力を切り換えるＭＵＸを設け、それらの間に配線を設ける必要があり、回路規模が大きくなるという問題が発生する。
逐次比較型ＡＤＣは、小チップ面積および低消費電力であることが望まれており、実際にはスキャン回路を設けることはできない。

本発明は、冗長アルゴリズムを使用したＡＤ変換器で、簡単な回路を付加するだけで、異なる複数の一連の判定結果列のうちのすべての列の動作を試験できるようにすることを目的とする。

上記問題を解決するため、本発明の逐次比較型アナログ−デジタル変換器（ＡＤＣ）は、ＡＤＣの動作中に、所定のステップで逐次比較制御回路に入力する比較器の判定結果を反転して誤判定動作を発生させた後、さらに動作を続行させる。このため、ＡＤＣは、逐次比較制御回路に、比較器の判定結果を入力するかまたは記判定結果の反転を入力するかを切り換える判定結果入力回路を有する。

すなわち、本発明のアナログ−デジタル変換器の動作試験方法は、ｎビットデジタル信号に応じて参照アナログ信号を出力するデジタル−アナログ変換器と、入力アナログ信号を参照アナログ信号と比較する比較器と、比較器の比較結果に基づいて参照アナログ信号が入力アナログ信号に近づくように、ｎビットデジタル信号の値をＭ（ｎ＜Ｍ）回のステップで変化させる逐次比較制御回路と、を有し、逐次比較制御回路は、ｎビットデジタル信号の値を冗長変換アルゴリズムに従って変化させるアナログ−デジタル変換器の動作試験方法であって、入力アナログ信号として所定の電圧信号を入力してアナログ−デジタル変換器を動作させ、動作中に、所定のステップで、逐次比較制御回路に入力する比較器の判定結果を反転して誤判定動作が発生するように制御し、アナログ−デジタル変換器による所定の電圧信号の変換結果を取得し、取得した変換結果を、所定の電圧信号に対応するデジタル値と比較して、比較結果に基づいて正常動作か否かを判定する。

また、本発明のアナログ−デジタル変換器は、ｎビットデジタル信号に応じて参照アナログ信号を出力するデジタル−アナログ変換器と、入力アナログ信号を参照アナログ信号と比較する比較器と、比較器の比較結果に基づいて参照アナログ信号が入力アナログ信号に近づくように、ｎビットデジタル信号の値をＭ（ｎ＜Ｍ）回のステップで変化させる逐次比較制御回路と、を有し、逐次比較制御回路は、ｎビットデジタル信号の値を冗長変換アルゴリズムに従って変化させるアナログ−デジタル変換器であって、逐次比較制御回路に、比較器の判定結果を入力するかまたは判定結果の反転を入力するかを切り換える判定結果入力回路を有する。

冗長アルゴリズムにより補正可能な入力信号のレベルと誤りが発生するステップの関係は、冗長アルゴリズムに応じて定められるので、補正可能な条件で逐次比較制御回路に入力する比較器の判定結果を反転して誤判定動作を発生する。

また、通常動作を行わせて、逐次比較制御回路に入力する比較器の判定結果を反転して誤判定動作を発生するステップまで状態を変化させることも可能であるが、より確実に状態を変化させるには、所定のステップまで、逐次比較制御回路に入力する比較器の判定結果を制御してＡＤＣを所定の状態にした後、比較器の判定結果を反転することが望ましい。そのため、判定結果入力回路は、逐次比較制御回路に任意の判定結果を入力するように切り換え可能であるようにすることが望ましい。

本発明のＡＤＣを試験する試験回路は、試験用デジタル信号に応じて定められる比較器の判定結果の反転を入力する反転ステップの関係を記憶する記憶回路と、入力アナログ信号として入力する、試験用デジタル信号に対応する電圧信号を発生させる入力電圧発生回路と、記憶回路に記憶された試験用デジタル信号と反転ステップの関係を読み出し、試験用デジタル信号を入力電圧発生回路に出力すると共に、反転ステップになると、逐次比較制御回路に比較器の判定結果の反転が入力されるように判定結果入力回路を制御する試験制御回路と、アナログ−デジタル変換器が変換値として出力するＭ回のステップで決定したｎビットデジタル信号の値が、試験用デジタル信号の値と一致するかを判定する判定回路と、を有する。試験回路は、ＡＤＣの試験装置 (ATE:Automatic Test Equipment)として使用することも可能であるが、ＡＤＣが搭載されるＳＯＣ(System On-Chop)内のＤＳＰコアなどにより実現することも、ＡＤＣの一部として実現することも可能である。

上記のように、判定結果入力回路が逐次比較制御回路に任意の判定結果を入力するように切り換え可能であるように構成して、所定のステップまで、逐次比較制御回路に入力する比較器の判定結果を制御してＡＤＣを所定の状態にした後、比較器の判定結果を反転する場合には、記憶回路は、反転ステップを実行する所定状態にするのに必要な反転ステップ以前の判定情報を記憶する。

ＡＤＣは、通常動作モードと、試験モードと、を有し、判定結果入力回路は、通常動作モード時には、逐次比較制御回路に、前記比較器の判定結果を入力する状態を維持し、試験モード時には、指定された入力を行うようにする。

本発明のＡＤＣは、従来のＡＤＣに、判定結果入力回路として２対１または４対１の選択回路（マルチプレクサ）を追加するだけであり、回路構成が簡単である。

本発明によれば、冗長アルゴリズムを使用したＡＤ変換器の試験が容易になり、試験時間および試験コストを低減できる。

図１は、従来の逐次比較型ＡＤＣの構成例を示すブロック図である。 図２は、逐次比較型ＡＤＣにおける変換動作を説明する図である。 図３は、冗長（非２進）変換アルゴリズムを使用する逐次比較型ＡＤＣにおける変換動作を説明する図である。 図４は、冗長変換アルゴリズムを使用する逐次比較型ＡＤＣの概略構成を示す図である。 図５は、逐次比較型ＡＤＣにおいて、２ステップ目から３ステップ目に変化する時のＤＡＣの出力の変化を説明する図である。 図６は、実施形態の冗長アルゴリズムを使用する逐次比較型アナログ−デジタル変換器（ＡＤＣ）の構成を示す図である。 図７は、試験動作を示すフローチャートであり、（Ａ）が実施形態の試験動作を、（Ｂ）が変形例の試験動作を示す。 図８は、４ビット５ステップの冗長（非２進）アルゴリズムのＤＡＣの重み値の例と誤差許容範囲を示す図である。 図９は、ステップ１での、試験の対象となる前の比較結果列と、デジタル信号値（比較値）と、試験信号（試験用デジタル信号）の入力範囲（比較値±ｑ_ｋ）と、を示し、さらに試験信号として入力する試験信号の電圧Ｖｉｎ１〜Ｖｉｎ４を示す。 図１０は、電圧Ｖｉｎ１〜Ｖｉｎ４を入力し、ステップ１で比較結果を反転させた場合の比較結果列を示す。 図１１は、ステップ２での、試験の対象となる前の比較結果列と、デジタル信号値（比較値）と、試験信号（試験用デジタル信号）の入力範囲（比較値±ｑ_ｋ）と、を示し、さらに試験信号として入力する試験信号の電圧Ｖｉｎ１〜Ｖｉｎ４を示す。 図１２は、電圧Ｖｉｎ１〜Ｖｉｎ４を入力し、ステップ２で比較結果を反転させた場合の比較結果列を示す。 図１３は、ステップ３での、試験の対象となる前の比較結果列と、デジタル信号値（比較値）と、試験信号（試験用デジタル信号）の入力範囲（比較値±ｑ_ｋ）と、を示し、さらに試験信号として入力する試験信号の電圧Ｖｉｎ１〜Ｖｉｎ８を示す。 図１４は、電圧Ｖｉｎ１〜Ｖｉｎ４を入力し、ステップ３で比較結果を反転させた場合の比較結果列を示す。 図１５は、電圧Ｖｉｎ５〜Ｖｉｎ８を入力し、ステップ３で比較結果を反転させた場合の比較結果列を示す。 図１６は、４ビット６ステップの冗長（非２進）アルゴリズムのＤＡＣの重み値の例と誤差許容範囲を示す図である。 図１７は、ステップ１での、試験の対象となる前の比較結果列と、デジタル信号値（比較値）と、試験信号（試験用デジタル信号）の入力範囲（比較値±ｑ_ｋ）と、を示し、さらに試験信号として入力する試験信号の電圧Ｖｉｎ１〜Ｖｉｎ８を示す。 図１８は、電圧Ｖｉｎ１〜Ｖｉｎ４を入力し、ステップ１で比較結果を反転させた場合の比較結果列を示す。 図１９は、電圧Ｖｉｎ５〜Ｖｉｎ８を入力し、ステップ１で比較結果を反転させた場合の比較結果列を示す。 図２０は、ステップ２での、試験の対象となる前の比較結果列と、デジタル信号値（比較値）と、試験信号（試験用デジタル信号）の入力範囲（比較値±ｑ_ｋ）と、を示し、さらに試験信号として入力する試験信号の電圧Ｖｉｎ１〜Ｖｉｎ８を示す。 図２１は、電圧Ｖｉｎ１〜Ｖｉｎ４を入力し、ステップ２で比較結果を反転させた場合の比較結果列を示す。 図２２は、電圧Ｖｉｎ５〜Ｖｉｎ８を入力し、ステップ２で比較結果を反転させた場合の比較結果列を示す。 図２３は、ステップ３での、試験の対象となる前の比較結果列と、デジタル信号値（比較値）と、試験信号（試験用デジタル信号）の入力範囲（比較値±ｑ_ｋ）と、を示し、さらに試験信号として入力する試験信号の電圧Ｖｉｎ１〜Ｖｉｎ１６を示す。 図２４は、電圧Ｖｉｎ１〜Ｖｉｎ４を入力し、ステップ３で比較結果を反転させた場合の比較結果列を示す。 図２５は、電圧Ｖｉｎ５〜Ｖｉｎ８を入力し、ステップ３で比較結果を反転させた場合の比較結果列を示す。 図２６は、電圧Ｖｉｎ９〜Ｖｉｎ１２を入力し、ステップ３で比較結果を反転させた場合の比較結果列を示す。 図２７は、電圧Ｖｉｎ１３〜Ｖｉｎ１６を入力し、ステップ３で比較結果を反転させた場合の比較結果列を示す。 図２８は、ステップ４での、試験の対象となる前の比較結果列と、デジタル信号値（比較値）と、試験信号（試験用デジタル信号）の入力範囲（比較値±ｑ_ｋ）と、を示す。 図２９は、ステップ４での、試験信号として入力する試験信号の電圧Ｖｉｎ１〜Ｖｉｎ１６を示す。 図３０は、電圧Ｖｉｎ１〜Ｖｉｎ４を入力し、ステップ４で比較結果を反転させた場合の比較結果列を示す。 図３１は、電圧Ｖｉｎ５〜Ｖｉｎ８を入力し、ステップ４で比較結果を反転させた場合の比較結果列を示す。 図３２は、電圧Ｖｉｎ９〜Ｖｉｎ１２を入力し、ステップ４で比較結果を反転させた場合の比較結果列を示す。 図３３は、電圧Ｖｉｎ１３〜Ｖｉｎ１６を入力し、ステップ４で比較結果を反転させた場合の比較結果列を示す。

図６は、実施形態の冗長アルゴリズムを使用する逐次比較型アナログ−デジタル変換器（ＡＤＣ）の構成を示す図である。

図６に示すように、実施形態のＡＤＣは、比較器１２の比較結果をＭＵＸ２４に入力する部分に２ビット（４対１選択）のマルチプレクサ（ＭＵＸ）４１が設けられていることと、試験回路５０が設けられていることが、図４に示した従来例と異なり、他の部分は同じである。試験回路５０は、ＡＤＣの試験装置(ATE:Automatic Test Equipment)として使用することも可能であるが、ＡＤＣが搭載されるＳＯＣ(System On-Chop)内のＤＳＰコアなどにより実現することも可能である。また、ＡＤＣの回路規模が大きくなることが許容される場合には、ＡＤＣの一部として実現することも可能である。以下の説明では、試験回路５０は、ＡＴＥとして実現されるものとして説明する。

マルチプレクサ（ＭＵＸ）４１は、４つの入力を有し、それぞれに、入力比較器１２の出力信号（比較結果）、入力比較器１２の出力をインバータ４２で反転した信号（反転比較結果）、“０”および“１”が入力され、試験回路５０からの２ビットの選択信号ＳＥＬに応じて、４つの入力の１つを選択して出力する。ＭＵＸ４１の出力が、比較結果としてＭＵＸ２４に入力される。ここでは、ＳＥＬ＝０で入力比較器１２の出力信号（比較結果）が、ＳＥＬ＝１で入力比較器１２の出力をインバータ４２で反転した信号（反転比較結果）が、ＳＥＬ＝２で“０”が、ＳＥＬ＝３で“１”がそれぞれ選択される。

試験回路５０は、通常のＡＤＣで従来行っていたＡＤ変換器への入力信号の電圧を、入力範囲にわたって最小レベルずつ変化させ、各レベルの入力信号電圧に対するＡＤ変換が正しい値であるかを検出する試験を実行する機能を有しているものとする。したがって、いかに説明する回路要素は、従来の機能を実現するための回路要素を利用して実現することも可能である。

また、以下に説明する冗長アルゴリズムを使用することによる異なる複数の一連の判定結果列の動作試験は、上記の通常の試験で良品と判定されたものについて行うことが望ましい。

試験回路５０は、ＲＯＭ５１と、試験制御回路５２と、ＤＡＣ５３と、一致検出回路５４と、を有する。ＲＯＭ５１は、後述する試験用デジタル信号に応じて定められる比較器の判定結果の反転を入力する反転ステップの関係および反転ステップを実行する所定状態にするのに必要な反転ステップ以前の判定情報を記憶する。ＤＡＣ５３は、ＡＤＣに入力アナログ信号ＳＡとして入力する、試験用デジタル信号に対応する電圧信号を発生させる。試験制御回路５２は、ＲＯＭ５１に記憶された試験用デジタル信号と反転ステップの関係を読み出し、試験用デジタル信号をＤＡＣ５３に出力すると共に、反転ステップになるまで、ＭＵＸ４１を、反転ステップ以前の判定情報にしたがって制御してＡＤＣを所定状態にした後、逐次比較制御回路１３に比較器１２の判定結果の反転が入力されるように制御する。一致検出回路５４は、ＡＤＣが変換値として出力するＭ回のステップで決定したｎビットデジタル信号の値が、試験用デジタル信号の値（整数値）と一致するかを判定する。この判定が一致すれば、ＡＤＣは良品であり、不一致なら不良品であると判定される。

図７は、試験動作を示すフローチャートであり、（Ａ）が実施形態の試験動作を、（Ｂ）が変形例の試験動作を示す。

図７の（Ａ）に示すように、ｋステップ目で逐次比較制御回路１３に比較器１２の判定結果の反転が入力されるようにする場合、まずｋ−１ステップ目までは、反転ステップ以前の判定情報にしたがってＳＥＬ＝２または３に設定して、ＡＤＣを所望の状態にする。次に、ｋステップ目で、ＳＥＬ＝１に設定して、誤った比較結果をＭＵＸ２４に入力し、ＡＤＣで誤判定に応じた動作を発生させる。ｋ＋１ステップ目以降は、ＳＥＬ＝０に設定して、正常の比較結果をＭＵＸ２４に入力し、ＡＤＣにＡＤ変換処理を実行させる。

図７の（Ａ）の例では、ＡＤＣを所望の状態にした後、ＡＤＣで誤判定を発生させたが、通常動作を行わせてもｋステップ目に所望の状態になっていると考えられる場合も存在する。その場合には、図７の（Ｂ）に示すように、ｋ−１ステップ目までは、ＳＥＬ＝０に設定して、ＡＤＣに通常動作をさせて所望の状態にする。次に、ｋステップ目で、ＳＥＬ＝１に設定して、誤った比較結果をＭＵＸ２４に入力し、ＡＤＣで誤判定に応じた動作を発生させる。ｋ＋１ステップ目以降は、ＳＥＬ＝０に設定して、正常の比較結果をＭＵＸ２４に入力し、ＡＤＣにＡＤ変換処理を実行させる。図７の（Ｂ）の試験動作であれば、マルチプレクサ（ＭＵＸ）４１は、２つの入力を有し、それぞれに、比較器１２の出力信号（比較結果）および比較器１２の出力をインバータ４２で反転した信号（反転比較結果）が入力され、試験回路５０からの１ビットの選択信号ＳＥＬに応じて、２つの入力の１つを選択して出力するように構成すればよい。

次に、冗長アルゴリズムを使用することによる異なる複数の一連の判定結果列の列数、すなわち試験する冗長コード数について説明する。

ｎビットをＭ（ｎ＜Ｍ）回のステップで決定する冗長（非２進）アルゴリズムの場合、２^Ｍ通りのコードがあり、すべて正しいパターンが２^Ｎ通りある。したがって、誤差補正パターンは２^Ｍ−２^Ｎ通りある。

各ステップで試験するコード数は、次のように表される。

ｋステップ目の誤判定補正コード数（後ステップでの判定はすべて正しい）
＝（比較値の場合の数）×（正解１を０と誤判定、正解０を１と誤判定の２通り）×（誤差許容範囲）
＝２^ｋ−１×２×ｑ_ｋ
次に、ＡＤＣで誤判定を発生させる状態の決定方法について説明する。

ｋステップ目の比較値Ｖｒｅｆ（ｋ）は、次の式で表される。

ここで、ｐ_ｋ：ｋステップ目のＤＡＣの重み値、ｑ_ｋ：ｋステップ目の誤差許容範囲、ｄ（ｋ）：ｋステップ目の比較器の比較結果（「高」：ｄ（ｋ）＝１、「低」：ｄ（ｋ）＝０）である。

ｋステップ目では、前の比較結果に応じて２^ｋ−１パターンの比較結果列がある。

ｋステップ目の誤判定補正試験の場合、次の入力信号Ｖｉｎを入力する。

Ｖｒｅｆ（ｋ）−ｑ_ｋ≦Ｖｉｎ≦Ｖｒｅｆ（ｋ）＋ｑ_ｋ
これを比較結果列の全パターンについて試験する。

以下、具体的な例を説明する。

まず、ｎ＝４，Ｍ＝５の４ビット５ステップの冗長（非２進）アルゴリズムの場合を説明する。

図８は、４ビット５ステップの冗長（非２進）アルゴリズムのＤＡＣの重み値の例と誤差許容範囲ｑを示す図である。ステップ（ＳＴＥＰ）１では初期値“８”が使用され、ステップ２以降の重み値は、“３”、“２”、“１”、“１”である。また、ステップ１〜５の誤差許容範囲ｑは、２、１、１、０、０である。したがって、ステップ４および５については試験を行わない。

図９の（Ａ）は、ステップ１での、試験の対象となる前の比較結果列と、デジタル信号値（比較値）と、試験信号（試験用デジタル信号）の入力範囲（比較値±ｑ_ｋ）と、を示す。ステップ１なので、前の比較結果列は存在せず、比較値は“８”で、入力範囲は６〜１０（レベル）、すなわち６．５、７．５、８．５、９．５である。

図９の（Ｂ）は、試験信号として入力する上記の信号の電圧Ｖｉｎ１〜Ｖｉｎ４を示す。

図１０は、電圧Ｖｉｎ１〜Ｖｉｎ４を入力し、ステップ１で比較結果を反転させた場合の比較結果列を示す。

図１０の（Ａ）に示すように、電圧Ｖｉｎ１（９．５）を入力してステップ１で比較結果を反転させた場合、ＡＤ変換値は（８−３＋２＋１＋１＋０．５−０．５＝）“９”となり、正しいＡＤ変換値が得られる。

図１０の（Ｂ）に示すように、電圧Ｖｉｎ２（８．５）を入力してステップ１で比較結果を反転させた場合、ＡＤ変換値は（８−３＋２＋１＋１−０．５−０．５＝）“８”となり、正しいＡＤ変換値が得られる。

図１０の（Ｃ）に示すように、電圧Ｖｉｎ３（７．５）を入力してステップ１で比較結果を反転させた場合、ＡＤ変換値は（８＋３−２−１−１＋０．５−０．５＝）“７”となり、正しいＡＤ変換値が得られる。

図１０の（Ｄ）に示すように、電圧Ｖｉｎ２（６．５）を入力してステップ１で比較結果を反転させた場合、ＡＤ変換値は（８＋３−２−１−１−０．５−０．５＝）“６”となり、正しいＡＤ変換値が得られる。

図１１の（Ａ）は、ステップ２での、試験の対象となる前の比較結果列と、デジタル信号値（比較値）と、試験信号（試験用デジタル信号）の入力範囲（比較値±ｑ_ｋ）と、を示す。前の比較結果列は、ステップ１の比較結果が“１”と“０”の２つである。比較結果が“１”の場合、比較値は（８＋３＝）“１１”で、入力範囲は１０〜１２、すなわち１０．５、１１．５である。比較結果が“０”の場合、比較値は（８−３＝）“５”で、入力範囲は４〜６、すなわち４．５、５．５である。

図１１の（Ｂ）は、試験信号として入力する上記の信号の電圧Ｖｉｎ１〜Ｖｉｎ４を示す。

図１２は、電圧Ｖｉｎ１〜Ｖｉｎ４を入力し、ステップ２で比較結果を反転させた場合の比較結果列を示す。

図１２の（Ａ）に示すように、電圧Ｖｉｎ１（１１．５）を入力してステップ２で比較結果を反転させた場合、ＡＤ変換値は（８＋３−２＋１＋１＋０．５−０．５＝）“１１”となり、正しいＡＤ変換値が得られる。

図１２の（Ｂ）に示すように、電圧Ｖｉｎ２（１０．５）を入力してステップ２で比較結果を反転させた場合、ＡＤ変換値は（８＋３＋２−１−１−０．５−０．５＝）“１０”となり、正しいＡＤ変換値が得られる。

図１２の（Ｃ）に示すように、電圧Ｖｉｎ３（５．５）を入力してステップ２で比較結果を反転させた場合、ＡＤ変換値は（８−３−２＋１＋１＋０．５−０．５＝）“５”となり、正しいＡＤ変換値が得られる。

図１２の（Ｄ）に示すように、電圧Ｖｉｎ２（４．５）を入力してステップ２で比較結果を反転させた場合、ＡＤ変換値は（８−３＋２−１−１−０．５−０．５＝）“４”となり、正しいＡＤ変換値が得られる。

図１３の（Ａ）は、ステップ３での、試験の対象となる前の比較結果列と、デジタル信号値（比較値）と、試験信号（試験用デジタル信号）の入力範囲（比較値±ｑ_ｋ）と、を示す。前の比較結果列は、ステップ１および２の比較結果が“１１”、“１０”、“０１”および“００”の４つである。比較結果が“１１”の場合、比較値は（８＋３＋２＝）“１３”で、入力範囲は１２〜１４、すなわち１２．５、１３．５である。比較結果が “１０”の場合、比較値は（８＋３−２＝）“９”で、入力範囲は８〜１０、すなわち８．５、９．５である。比較結果が “０１”の場合、比較値は（８−３＋２＝）“７”で、入力範囲は６〜８、すなわち６．５、７．５である。比較結果が “００”の場合、比較値は（８−３−２＝）“３”で、入力範囲は２〜４、すなわち２．５、３．５である。

図１３の（Ｂ）は、試験信号として入力する上記の信号の電圧Ｖｉｎ１〜Ｖｉｎ８を示す。

図１４および図１５は、電圧Ｖｉｎ１〜Ｖｉｎ８を入力し、ステップ３で比較結果を反転させた場合の比較結果列を示す。

図１４の（Ａ）に示すように、電圧Ｖｉｎ１（１３．５）を入力してステップ３で比較結果を反転させた場合、ＡＤ変換値は（８＋３＋２−１＋１＋０．５−０．５＝）“１３”となり、正しいＡＤ変換値が得られる。

図１４の（Ｂ）に示すように、電圧Ｖｉｎ２（１２．５）を入力してステップ３で比較結果を反転させた場合、ＡＤ変換値は（８＋３＋２＋１−１−０．５−０．５＝）“１２”となり、正しいＡＤ変換値が得られる。

図１４の（Ｃ）に示すように、電圧Ｖｉｎ３（９．５）を入力してステップ３で比較結果を反転させた場合、ＡＤ変換値は（８＋３−２−１＋１＋０．５−０．５＝）“９”となり、正しいＡＤ変換値が得られる。

図１４の（Ｄ）に示すように、電圧Ｖｉｎ４（８．５）を入力してステップ３で比較結果を反転させた場合、ＡＤ変換値は（８＋３−２＋１−１−０．５−０．５＝）“８”となり、正しいＡＤ変換値が得られる。

図１５の（Ａ）に示すように、電圧Ｖｉｎ５（７．５）を入力してステップ３で比較結果を反転させた場合、ＡＤ変換値は（８−３＋２−１＋１＋０．５−０．５＝）“７”となり、正しいＡＤ変換値が得られる。

図１５の（Ｂ）に示すように、電圧Ｖｉｎ６（６．５）を入力してステップ３で比較結果を反転させた場合、ＡＤ変換値は（８−３＋２＋１−１−０．５−０．５＝）“６”となり、正しいＡＤ変換値が得られる。

図１５の（Ｃ）に示すように、電圧Ｖｉｎ７（３．５）を入力してステップ３で比較結果を反転させた場合、ＡＤ変換値は（８−３−２−１＋１＋０．５−０．５＝）“３”となり、正しいＡＤ変換値が得られる。

図１５の（Ｄ）に示すように、電圧Ｖｉｎ８（２．５）を入力してステップ３で比較結果を反転させた場合、ＡＤ変換値は（８−３−２＋１−１−０．５−０．５＝）“２”となり、正しいＡＤ変換値が得られる。

したがって、ＲＯＭ５１は、ステップ１で比較結果を反転させる場合として図９の（Ａ）に示した前の比較結果列および試験信号のレベル（４セット）を、ステップ２で比較結果を反転させる場合として図１１の（Ａ）に示した前の比較結果列および試験信号のレベル（２＋２＝４セット）を、ステップ３で比較結果を反転させる場合として図１３の（Ａ）に示した前の比較結果列および試験信号のレベル（４×２＝８セット）を、記憶する。

試験制御回路５２は、ＲＯＭ５１から、これらのデータを読み出して必要な設定および制御を行う。例えば、ステップ３で比較結果を反転させる場合で、前の比較結果列が“１０”、試験信号のレベルが“９．５”のデータを読み出した場合には、ＤＡＣ５３に“９．５”を入力し、一致検出回路５４に“９”（９．５の整数値）を設定する。そして、タイミング発生回路３１からの信号に応じて、ステップ１ではＳＥＬ＝３に、ステップ２ではＳＥＬ＝２に設定して、ＤＡＣ１４の比較値が“９”になった状態で、ステップ３でＳＥＬ＝１にしてステップ３で比較結果を反転させる。その後、ＳＥＬ＝０にしてステップ４および５を実行する。

以上のようにして、４ビット５ステップの冗長（非２進）アルゴリズムを使用する逐次比較型ＡＤＣの、１６の誤差補正パターンのすべてについての動作を試験できる。

次に、ｎ＝４，Ｍ＝６の４ビット６ステップの冗長（非２進）アルゴリズムの場合を説明する。

図１６は、４ビット６ステップの冗長（非２進）アルゴリズムのＤＡＣの重み値の例と誤差許容範囲ｑを示す図である。ステップ（ＳＴＥＰ）１では初期値“８”が使用され、ステップ２以降の重み値は、“２”、“２”、“１”、“１” 、“１”である。また、ステップ１〜５の誤差許容範囲ｑは、４、２、２、１、０、０である。

図１７の（Ａ）は、ステップ１での、試験の対象となる前の比較結果列と、デジタル信号値（比較値）と、試験信号（試験用デジタル信号）の入力範囲（比較値±ｑ_ｋ）と、を示す。前の比較結果列は存在せず、比較値は“８”で、入力範囲は４〜１２である。

図１７の（Ｂ）は、試験信号として入力する上記の信号の電圧Ｖｉｎ１〜Ｖｉｎ４８示す。

図１８および図１９は、電圧Ｖｉｎ１〜Ｖｉｎ８を入力し、ステップ１で比較結果を反転させた場合の比較結果列を示す。４ビット５ステップの場合と同様であるから詳しい説明は省略する。

以下、ステップ２で比較結果を反転させる場合の比較結果列を図２０から図２２に、ステップ３で比較結果を反転させる場合の比較結果列を図２３から図２７に、ステップ４で比較結果を反転させる場合の比較結果列を図２８から図３３に示し、説明は省略する。

以上、本発明の実施形態を説明したが、説明した以外にも各種の変形例が可能であるのはいうまでもない。例えば、実施形態では、逐次比較制御回路１３は重み値をＲＯＭ２１に記憶したが、逐次比較制御回路１３をワイヤードロジック回路などで構成し、ＲＯＭを使用しないようにすることも可能である。

また、本発明は、冗長（非２進）アルゴリズムを使用する逐次比較型ＡＤＣであれば、どのようなものにも適用可能である。

本発明は、冗長（非２進）アルゴリズムを使用する逐次比較型ＡＤ変換回路およびその試験装置などに利用される。

１１ サンプルホールド回路
１２ 比較器
１３ 逐次比較制御回路
１４ ＤＡ変換器
２１ ＲＯＭ（記憶回路）
２２ 加算器
２３ 減算器
２４ マルチプレクサ
２５ レジスタ
３１ タイミング発生回路
４１ 判定結果入力回路（ＭＵＸ）
５０ 試験回路
５１ ＲＯＭ
５２ 試験制御回路
５３ ＤＡＣ
５４ 一致検出回路

Claims (10)

1. ｎビットデジタル信号に応じて参照アナログ信号を出力するデジタル−アナログ変換器と、入力アナログ信号を前記参照アナログ信号と比較する比較器と、前記比較器の比較結果に基づいて前記参照アナログ信号が前記入力アナログ信号に近づくように、前記ｎビットデジタル信号の値をＭ（ｎ＜Ｍ）回のステップで変化させる逐次比較制御回路と、を備え、前記逐次比較制御回路は、前記ｎビットデジタル信号の値を冗長変換アルゴリズムに従って変化させるアナログ−デジタル変換器の動作試験方法であって、
   前記入力アナログ信号として所定の電圧信号を入力して前記アナログ−デジタル変換器を動作させ、
   前記動作中に、所定の前記ステップで、前記逐次比較制御回路に入力する前記比較器の判定結果を反転して誤判定動作が発生するように制御し、
   前記アナログ−デジタル変換器による前記所定の電圧信号の変換結果を取得し、
   取得した前記変換結果を、前記所定の電圧信号に対応するデジタル値と比較して、比較結果に基づいて正常動作か否かを判定することを特徴とするアナログ−デジタル変換器の動作試験方法。
2. 前記所定の電圧信号の電圧値に応じて、前記比較器の判定結果を反転する前記所定のステップがあらかじめ決定されている請求項１に記載のアナログ−デジタル変換器の動作試験方法。
3. 前記所定のステップまで、前記逐次比較制御回路に入力する前記比較器の判定結果を制御して、前記アナログ−デジタル変換器を所定の状態にした後、前記比較器の判定結果を反転する請求項２に記載のアナログ−デジタル変換器の動作試験方法。
4. ｎビットデジタル信号に応じて参照アナログ信号を出力するデジタル−アナログ変換器と、
   入力アナログ信号を前記参照アナログ信号と比較する比較器と、
   前記比較器の比較結果に基づいて前記参照アナログ信号が前記入力アナログ信号に近づくように、前記ｎビットデジタル信号の値をＭ（ｎ＜Ｍ）回のステップで変化させる逐次比較制御回路と、を備え、
   前記逐次比較制御回路は、前記ｎビットデジタル信号の値を冗長変換アルゴリズムに従って変化させるアナログ−デジタル変換器であって、
   前記逐次比較制御回路に、前記比較器の判定結果を入力するかまたは前記判定結果の反転を入力するかを切り換える判定結果入力回路を備えることを特徴とするアナログ−デジタル変換器。
5. 前記判定結果入力回路は、前記逐次比較制御回路に任意の判定結果を入力するように切り換え可能である請求項４に記載のアナログ−デジタル変換器。
6. 試験用デジタル信号に応じて定められる前記比較器の判定結果の反転を入力する反転ステップの関係を記憶する記憶回路と、
   前記入力アナログ信号として入力する、前記試験用デジタル信号に対応する電圧信号を発生させる入力電圧発生回路と、
   前記記憶回路に記憶された前記試験用デジタル信号と反転ステップの関係を読み出し、前記試験用デジタル信号を前記入力電圧発生回路に出力すると共に、前記反転ステップになると、前記逐次比較制御回路に前記比較器の判定結果の反転が入力されるように前記判定結果入力回路を制御する試験制御回路と、
   当該アナログ−デジタル変換器が変換値として出力するＭ回のステップで決定した前記ｎビットデジタル信号の値が、前記試験用デジタル信号の値と一致するかを判定する判定回路と、を備える請求項４に記載のアナログ−デジタル変換器。
7. 前記判定結果入力回路は、前記逐次比較制御回路に任意の判定結果を入力するように切り換え可能であり、
   前記記憶回路は、反転ステップを実行する所定状態にするのに必要な前記反転ステップ以前の判定情報を記憶しており、
   前記試験制御回路は、前記反転ステップになるまで、前記判定結果入力回路を、前記反転ステップ以前の判定情報にしたがって制御し、前記反転ステップを実行する時に当該アナログ−デジタル変換器を前記所定状態にする請求項６に記載のアナログ−デジタル変換器。
8. 当該アナログ−デジタル変換器は、通常動作モードと、試験モードと、を備え、
   前記判定結果入力回路は、前記通常動作モード時には、前記逐次比較制御回路に、前記比較器の判定結果を入力する状態を維持する請求項４から７のいずれか１項に記載のアナログ−デジタル変換器。
9. 請求項４に記載のアナログ−デジタル変換器の動作試験装置であって、
   試験用デジタル信号に応じて定められる前記比較器の判定結果の反転を入力する反転ステップの関係を記憶する記憶回路と、
   前記アナログ−デジタル変換器に前記入力アナログ信号として入力する、前記試験用デジタル信号に対応する電圧信号を発生させる入力電圧発生回路と、
   前記記憶回路に記憶された前記試験用デジタル信号と反転ステップの関係を読み出し、前記試験用デジタル信号を前記入力電圧発生回路に出力すると共に、前記反転ステップになると、前記逐次比較制御回路に前記比較器の判定結果の反転が入力されるように前記判定結果入力回路を制御する試験制御回路と、
   前記アナログ−デジタル変換器が変換値として出力するＭ回のステップで決定した前記ｎビットデジタル信号の値が、前記試験用デジタル信号の値と一致するかを判定する判定回路と、を備えるアナログ−デジタル変換器の動作試験装置。
10. 請求項５に記載のアナログ−デジタル変換器の動作試験装置であって、
    試験用デジタル信号に応じて定められる前記比較器の判定結果の反転を入力する反転ステップの関係および前記反転ステップを実行する所定状態にするのに必要な前記反転ステップ以前の判定情報を記憶する記憶回路と、
    前記アナログ−デジタル変換器に前記入力アナログ信号として入力する、前記試験用デジタル信号に対応する電圧信号を発生させる入力電圧発生回路と、
    前記記憶回路に記憶された前記試験用デジタル信号と反転ステップの関係を読み出し、前記試験用デジタル信号を前記入力電圧発生回路に出力すると共に、前記反転ステップになるまで、前記判定結果入力回路を、前記反転ステップ以前の判定情報にしたがって制御し、前記アナログ−デジタル変換器を前記所定状態にした後、前記逐次比較制御回路に前記比較器の判定結果の反転が入力されるように前記判定結果入力回路を制御する試験制御回路と、
    前記アナログ−デジタル変換器が変換値として出力するＭ回のステップで決定した前記ｎビットデジタル信号の値が、前記試験用デジタル信号の値と一致するかを判定する判定回路と、を備えるアナログ−デジタル変換器の動作試験装置。

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