JP4987990B2 - アナログ−デジタルコンバータ - Google Patents
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Description
図2cはC3が出力DAC2−につなげられた第二コンパレータの結線を示す。Voの電圧は次のようにして求められる。
図2dは、C2が省略されC3がDAC2の正出力につなげられた第二コンパレータのキャパシタ回路網の別の配列を示す。Voの電圧は次のようにして求められる。
Claims (16)
- 第一のデジタル−アナログコンバータ(DAC1)および第二のデジタル−アナログコンバータ(DAC2)と、少なくとも3つのコンパレータ(10、30、50、70)とを含み、また、第一および第二のデジタル−アナログコンバータからの出力の、少なくとも1から3の組み合わせを形成するための容量加算回路網を含み、少なくとも3つの識別しきい値(TH1、TH2、TH3、TH4)が同時にテストできることを特徴とする、逐次近似アナログ−デジタルコンバータ。
- 加算回路網が各デジタル−アナログコンバータの出力とそれぞれの加算ノードの出力との間に直列につながれたキャパシタ(12、14、16、32、34、36、52、54、56、72、74、76)を含むことを特徴とする、請求項1に記載のアナログ−デジタルコンバータ。
- 第二のデジタル−アナログコンバータ(DAC2)が第一および第二の相補的出力を持つデュアルエンド型装置であることを特徴とする、請求項2に記載のアナログ−デジタルコンバータ。
- 第一および第二の相補的出力の内のそれぞれ一つは第一キャパシタ(34)により各加算ノードにつなげられ、第一および第二の相補的出力の内のもう一方もしくは第一および第二の相補的出力の内の同じものが第二キャパシタ(36)により各加算ノードにつなげられることを特徴とする、請求項3に記載のアナログ−デジタルコンバータ。
- 第二のキャパシタが第一オフセットキャパシタの半分の静電容量を持つことを特徴とする、請求項4に記載のアナログ−デジタルコンバータ。
- Nは整数であって、N番目のコンパレータが、第一の電気抵抗(52)により第一のデジタル−アナログコンバータ(DAC1)の第一出力につながれた第一入力を持ち、また、該第一入力は第二の電気抵抗(54)により第二のデジタル−アナログコンバータの第一出力につながれ、よって第一入力で生じる電圧が第一および第二のデジタル−アナログコンバータの出力の重み付加算値であることを特徴とする、請求項1〜5のいずれかに記載のアナログ−デジタルコンバータ。
- N番目のコンパレータが、コンパレータの第一入力を第二のデジタル−アナログコンバータ(DAC2)の第二出力(24)につなぐ第三電気抵抗(56)をさらに有する、請求項6に記載のアナログ−デジタルコンバータ。
- 以下の(a)〜(e)の条件のうちの少なくとも1つが適用される、請求項1〜7のいずれかに記載のアナログ−デジタルコンバータ。
(a)各コンパレータが個々の識別しきい値をテストし、一度の判定で複数のビットを決定する、
(b)T回目の変換からT+1回目の変換の間に、デジタル−アナログコンバータのアナログ出力電圧値が4分の3減らされる、
(c)冗長ビットを含む、
(d)第一および第二のデジタル−アナログコンバータがスイッチキャパシタ型装置である、
(e)第一および第二のデジタル−アナログコンバータはスイッチキャパシタ型装置であり、第一のデジタル−アナログコンバータが少なくとも一つのキャパシタの上のアナログ値をサンプルするのに適している。 - T回目の判定で第一のデジタル−アナログコンバータに与えられた判定ワードの値がTの値によって変わる量だけ変更され、第一および第二のデジタル−アナログコンバータの出力の組み合わせが識別しきい値を形成するために容量加算回路網により結合されることを特徴とする、請求項1〜8のいずれかに記載のアナログ−デジタルコンバータ。
- 容量加算回路網が、デジタル−アナログコンバータの相対的な整合が同一の状態を維持するように、各デジタル−アナログコンバータ(DAC1、DAC2)を均一に読み込むことを特徴とする、請求項1〜9のいずれかに記載のアナログ−デジタルコンバータ。
- 第二のデジタル−アナログコンバータがデュアルエンド型装置で、その出力のうち第一の出力が第一のコンパレータに関連する加算ノードにつなげられるが第二の出力はつなげられず、その出力のうち第二の出力が第二のコンパレータに関連する加算ノードにつなげられるが第一の出力はつなげられないことを特徴とする、請求項1に記載のアナログ−デジタルコンバータ。
- ひとつの変換判定から次の変換判定へ進む際に、修正されるべき誤差を許容するために判定レンジがオフセットされることを特徴とする、請求項1〜12のいずれかに記載のアナログ−デジタルコンバータ。
- Tが正の整数であり、T回目の変換判定が少なくとも2つのビットを決定するアナログ−デジタル変換を実現させる方法であって、第一のデジタル−アナログコンバータの一つ目の値および第二のコンバータの二つ目の値を設定し、容量加算回路網によってそれら出力を結合させ少なくとも3つのしきい値を形成する前記方法。
- T回目の判定の間において、Tの関数として変化する値によってオフセットするために第一のデジタル−アナログコンバータの出力が変更されることを特徴とする、請求項14に記載の方法。
- (T+1)回目の変換判定の間、第二のデジタル−アナログコンバータによる値がT回目の時の値の4分の1であることを特徴とする、請求項14に記載の方法。
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