JP2010519810A - アナログ−デジタルコンバータ - Google Patents

Abstract

第一および第二デジタル−アナログコンバータＤＡＣ１およびＤＡＣ２の出力が組み合わせ回路の中で結合され複数の識別しきい値を形成するアナログ−デジタルコンバータに関する。これは２もしくはそれ以上のビットが一度の判定で決定されることを可能にする。

Description

本発明はアナログ−デジタルコンバータ、特に一度のビット判定で複数のビットを決定するコンバータに関する。

一般的にデジタル−アナログコンバータの利用者は、高い変換精度および高い変換率を望む。フラッシュ型コンバータおよびパイプライン型コンバータは、高い変換速度を提供することで知られている。フラッシュ型コンバータは一つの入力ワードを一度で変換し、比較的小さな変換遅延を示すだけで、一方パイプライン型コンバータは変換処理を複数段階に分割するので、パイプライン遅延およびより一層の複雑さが生じるが、高い処理能力を実現することができる。高評価のアナログ−デジタルコンバータの型は逐次比較型コンバータである。このコンバータは費用および速度の釣り合いがとれ、とても精密に作ることができる。逐次比較型コンバータは、判定ビットが設定されると、変換されるアナログ値が判定ビットに相当する値より大きいか小さいかを、すでに保持されているビットとの演算と併せて調べる逐次ビット判定機能を持つ。よって、８ビット出力結果を提供しようとしている逐次比較型コンバータは８ビットの判定（もしくはもしコンバータが冗長性を含むならばそれ以上）を実行する。

一回のビット判定で２つのビットを共同で決定する、３つのコンバータを持つアナログ−デジタルコンバータがＵＳ６，２３９，７３４に公開されている。ＵＳ６，２３９，７３４の図７の例が６ビットの変換を公開している。変換されると“１１００１１”に相当する値を持つアナログ入力信号が示されている。通常の逐次比較処理に従って、第一レジスタＳＡＲにワード“１０００００”が設定される。さらに第二レジスタＳＡＲ＋にワード “１１００００”ならびに第三レジスタＳＡＲ−にワード“０１００００”が設定される。この第一判定でアナログ値は、ＳＡＲ、ＳＡＲ＋およびＳＡＲ−それぞれのレジスタの判定ワードより大きく、よって判定ビットの先頭２ビットには“１１”が設定される。第二判定では、テストされる２ビットには“１０、１１および０１”が設定され、それぞれのレジスタに関しては、第一レジスタは“１１１０００”を判定し、ＳＡＲ＋レジスタは“１１１１００”を判定し、ＳＡＲ−レジスタは“１１０１００”を判定する。この第二判定では、アナログ値はそれぞれの判定ワードの値より小さく、よって次の２ビットには“００”が設定され、このように２段階の判定だけで４ビットが決定される。第三判定では、前の４ビットには最初の２段階の判定で決定されたように “１１００”が設定され、各レジスタの第５ビットおよび第６ビットに“１０、１１および０１”のパターンが設定される。最終判定では、２つの判定ワードはアナログ値より低く、３つ目の判定ワードは低くないので、最終ビットが

回の判定で変換され、変換されたワード“１１００１１”が収容される。したがって、変換速度の倍加の可能性がもたらされる。しかしながら、このために３つのアナログ−デジタルコンバータエンジンを組み立てる必要がある。

本発明の最初の態様によれば、第一および第二デジタル−アナログコンバータ、ならびに少なくとも３つのコンパレータ、ならびに少なくとも３つの識別しきい値が同時にテストされるような第一および第二デジタル−アナログコンバータからの出力の少なくとも１から３を組み合わせて形成される容量加算回路網からなるアナログ−デジタルコンバータを提供する。よって２もしくはそれ以上のビットを一度でテストするために、２つのデジタル−アナログコンバータを利用することが可能である。好ましくはアナログ−デジタルコンバータは逐次比較型コンバータである。ある意味では、各コンパレータおよびその加算回路網は、単一の逐次比較ルーチンＳＡＲコンバータエンジンのように動作し、各コンバータエンジンは、他のすべてのコンバータエンジンの値に関連する値をテストする。これは大幅に数の減らされた内部デジタル−アナログコンバータを利用した、高度な並列ＳＡＲコンバータを提供することを可能にする。

逐次比較変換において一度に２ビットを判定するために、３つの識別しきい値が生成される必要がある。しかしながら有利に、次段階（Ｔ＋１回目）の変換でテストされる範囲が、現段階（Ｔ回目）の内部識別しきい値の範囲より大きくなるような、３つ以上の識別しきい値が利用できる。これはシステムの解決エラーからの復帰能力を向上する。注意すべき点として、３つの識別しきい値による最初のビット判定以外の一般的なビット判定では、現在調査中の判定空間は前回の判定空間の４分の１の範囲に縛られる。しかしながら、追加の識別しきい値を使用する場合は、システムが一致して動作する４つのコンバータエンジンを持つように見え、よって判定空間は前回の判定空間の４分の１より大きく作ることができ、解決エラーおよび他のエラーから生じる変換エラーは補正される。したがってビット判定が整数Ｔを使って数えられる場合、（Ｔ＋１）回目のビット判定の判定空間は、Ｔ回目のビット判定の判定空間の４分の１より大きい。しかしながら、判定空間が前回の空間の２分の１より小さいので、一つのＳＡＲコンバータを使う場合よりさらに早く最終結果を取得できる。

有利にも、一つの判定から次のビット判定に進み、３つの以上のコンバータエンジンもしくはコンパレータを利用する場合、判定範囲はオフセットされる。本発明の一つの態様では、判定範囲は、テストされている現在の最小ビットサイズの半分に相当する値によりオフセットされる。これは変換処理のエラーが補正されることを可能にする。注意すべき点として、４つ目のコンバータエンジン、即ち、４つ目のコンパレータとそれに関連する加算回路網を追加することにより許容される冗長は、追加のビット判定なしに前回の変換エラーの補正を提供する。いうまでもなく、３つのコンバータエンジンだけを使用し冗長を追加することも可能であるが、これには追加のビット判定を招く追加の冗長ビットが必要になる。これは、たとえば前回のビット判定の４分の１ではなく半分の大きさの新しい判定範囲を作成し、さらに＋および−両方のエラー補正を提供する判定範囲をオフセットすることにより達成される。識別しきい値をさらに形成するさらに多くのコンパレータおよび加算回路網を追加することも可能である。したがって、７つの識別しきい値（もしくはより好ましくは冗長を提供する８つのしきい値）が形成された場合、２つのデジタル−アナログコンバータを７つのコンパレータと連動させ、変換毎に３ビットの判定をさせることも可能である。

本発明の二つ目の目的では、Ｔが整数の時、Ｔ回目の変換判定が少なくとも２つのビットを決定するアナログ−デジタル変換を実現させる方法が提供され、その方法は、第一デジタル−アナログコンバータの一つ目の値および第二コンバータの二つ目の値を設定し、組み合わせ装置の出力を結合させ、少なくとも３つのしきい値を形成する。

本発明は、添付図面の参照による例としてさらに詳しく説明される。
図１は、本発明の態様を含んだデジタル−アナログコンバータの内部構造の簡単な概略図である。 図２ａから図２ｄは、第一コンパレータの入力に形成された容量電位分割器の簡単な概略図である。 図３は、４つの識別しきい値がどのように探索空間に配置されるかを示した概略図である。 図４は、複数の識別しきい値を生成するためのさらに進んだ配置を示した概略図である。 図５は、同時にテストできる３つの識別しきい値を持つ本発明の態様のための変換手順を示した概略図である。 図６は、同時にテストできる４つの識別しきい値を持つ本発明の態様のための変換手順を示した概略図である。 図７は、さまざまな条件下での演算における判定プロセスを示した図である。 図８は、本発明の態様を構成する差分コンバータ接続形態を示した図である。 図９は、本発明のさらなる態様を示した図である。 図１０は、入力短絡配置を有する変換入力ステージを示した図である。

図１は、本発明の態様を構成するアナログ−デジタルコンバータの概略図である。このアナログ−デジタルコンバータは、任意の適切なコンバータ技術を利用して形成されるものであって、この例ではサンプル入力を介して変換されるアナログ入力信号をサンプリングする機能も持つコンバータのようなスイッチキャパシタデジタル−アナログコンバータであるような、第一のデジタル−アナログコンバータＤＡＣ１を含む。これは設計者の選択によるが、コンバータはセグメント化されていてもいなくてもよく、シングルエンドにされるかもしくは作動出力を持つ。簡単にするために、コンバータはシングルエンドにされていると仮定する。第一デジタル−アナログコンバータＤＡＣ１はその出力を、第一キャパシタから第四キャパシタ１２，３２，５２および７２を介して、出力Ｃ１からＣ４を持つ第一から第四コンパレータ１０，３０、５０および７０につなげる。本発明の好ましい態様では、４つのコンパレータを利用することは探索空間の拡張を可能にするが、後に説明されるように本発明は３つの識別しきい値により一度の判定で２ビットを適切に変換することができる。

先述のように、第一コンパレータ１０は、結合キャパシタ１２を介して第一デジタル−アナログコンバータＤＡＣ１につながれる。類似の結合キャパシタ３２、５２および７２は、第一デジタル−アナログコンバータＤＡＣ１の出力を、第二から第四コンパレータ３０、５０および７０の非反転入力につなぐように提供される。第一コンパレータ１０の非反転入力もまた、第一および第二オフセット型結合キャパシタ１４および１６を介して、差動コンバータである第二デジタル−アナログコンバータＤＡＣ２（オフセット型ＤＡＣとみなされる）の出力につながれる。これを分かりやすく言えば、第二デジタル−アナログコンバータＤＡＣ２の非反転入力２２（負荷が無い状態）に、＋１ボルトの仮定電圧が生じるように制御ワードが与えられた場合、その反転入力２４は−１ボルトの値をとる。しかし注意すべき点として、第二デジタル−アナログコンバータＤＡＣ２は、図４で後に説明されるように、差動コンバータである必要はない。類似の結合キャパシタ３４および３６はオフセットＤＡＣ、ＤＡＣ２を第二コンパレータ３０につなぐように設けられ、キャパシタ５４および５６は第三コンパレータ５０のために、同様のキャパシタ７４および７６は第四コンパレータ７０のために設けられる。各これらのキャパシタは、第一デジタル−アナログコンバータＤＡＣ１の出力電圧から様々な識別しきい値オフセットを生成するために、第二デジタル−アナログコンバータＤＡＣ２の非反転出力２２もしくは反転出力２４のどちらかに結合される。各コンパレータは、種々の判定ワードに対してアナログ値を効果的にテストする、各コンパレータおよび結合回路網が組み合わされたコンバータエンジンのように動作するとみなされる。図１の４つのコンパレータ／コンバータによるエンジンの例では、任意のコンパレータの第一オフセット型結合キャパシタ１４、３４、５４および７４は、各第二オフセット型結合キャパシタ１６、３６、５６および７６の２倍の値を持つ。単純にするために、結合キャパシタ１４は任意の静電容量単位１Ｃという値を持つと仮定する。その時、各第二結合キャパシタは０．５Ｃの値を持つ。この体系では結合キャパシタ１２が４Ｃの値を持つように選ばれる。同じ比率が他のキャパシタ３２、３４、３６、５２、５４、５６ならびに７２、７４および７６のそれぞれに適用される。第一コンパレータ１０に関連するキャパシタ１４および１６の両方は、第二デジタル−アナログコンバータＤＡＣ２の非反転出力２２に結合される。

第二コンパレータ３０の第一結合キャパシタ３４は第二デジタル−アナログコンバータＤＡＣ２の非反転出力２２につながれ、第二結合キャパシタ３６は第二デジタル−アナログコンバータの反転出力２４につながれる。第三コンパレータの第一結合キャパシタ５４は第二デジタル−アナログコンバータＤＡＣ２の反転出力２４につながれ、一方で第二結合キャパシタ５６は非反転出力２２につながれる。最後に、第四コンパレータ７０の第一および第二結合キャパシタ７４および７６の両方は第二デジタル−アナログコンバータＤＡＣ２の反転出力２４につながれる。図２ａは４つのコンパレータの正入力へ結合されるキャパシタ回路網を示す。図２ｂに示されるように、第一コンパレータではＣ２およびＣ３の両方は出力ＤＡＣ２＋に並列につながれる。Ｖｏの電圧は次のようにして求められる。

分数３／１１をＤＡＣ２に乗じることになることが見て取れる。
図２ｃはＣ３が出力ＤＡＣ２−につなげられた第二コンパレータの結線を示す。Ｖｏの電圧は次のようにして求められる。

この場合は、分数１／１１をＤＡＣ２に乗じることになる。
図２ｄは、Ｃ２が省略されＣ３がＤＡＣ２の正出力につなげられた第二コンパレータのキャパシタ回路網の別の配列を示す。Ｖｏの電圧は次のようにして求められる。

上記式の分母は、ＤＡＣ１およびＤＡＣ２両方のための新しい乗数として５＋１／２から４＋１／２に変更される。しかしながら、Ｖｏはコンパレータによってのみ感知されるので、これはＶｏの値であり決定される大きさではないので重要ではない。同じような式が、第二コンパレータＤＡＣ２の出力値を考慮に入れた、他のコンパレータ５０および７０で生じる電圧のために書ける。

好ましい構成ではＣ２およびＣ３はそれぞれ１ 単位および１／２単位、Ｃ１は４単位に設定される。これらの値は、２つのＤＡＣが同じフルスケールレンジを持つと仮定して、コンパレータ入力で感知されるＤＡＣの出力に正確な尺度を与えるために選択される。ＤＡＣ２の範囲が広げられた場合、Ｃ１の値が増えるかもしくはＣ２およびＣ３の値が減る（もしくはこれらが様々に組み合わされる）。たとえばＤＡＣ２の範囲が倍化された場合、Ｃ１も８単位に倍化され、Ｃ２およびＣ３はそれぞれ１／４単位および１／８単位に減らされる。これはコンパレータ入力に見られるようにサンプリングされた信号の減衰を減らす効果がある。第二ＤＡＣのフルスケールレンジは、より大きなＤＡＣ２の基準電圧を利用するかもしくはＤＡＣの構造を変えることにより増やすことができる。

また、一つのデジタル−アナログコンバータ出力から他を見ると、コンバータはそれ自体が一つのキャパシタを介して他につながれているともみなされ、よって各コンバータは同じ量の他の値を取り込み、よってデジタル−アナログコンバータＤＡＣ１およびＤＡＣ２の出力は追加の容量性負荷により変化し、しかしそれぞれはデジタル−アナログコンバータの相対的整合が影響を受けずに残るように同じ量により変化させられる。コンパレータ１０の入力電圧の大部分は、第二デジタル−アナログコンバータＤＡＣ２の出力電圧により変化される第一デジタル−アナログコンバータＤＡＣ１の出力電圧である。キャパシタ１４および１６は並列で両方とも非反転出力２２につなげられるので、任意の１．５単位の変化が効果的に第一デジタル−アナログコンバータＤＡＣ１の出力に加えられる。第二コンパレータ３０においては、１―０．５＝０．５単位の値が第一デジタル−アナログコンバータＤＡＣ１の出力に加えられる。第三コンパレータにおいては、−１＋０．５＝−０．５の任意の単位が第一デジタル−アナログコンバータＤＡＣ１の出力に付加され、同じように第四コンパレータ７０には−１．５の任意の単位が第一デジタル−アナログコンバータの出力に付加される。したがって、４つの別々の識別しきい値を、二つのデジタル−アナログコンバータだけで得ることができた。これは図３に概略的に説明され、第一デジタル−アナログコンバータＤＡＣ１の出力はＤＡＣ１ ＯＰに指定され、＋３Δにより変更され生成された第一しきい値ＴＨ１が第一コンパレータ１０に供給され、＋Δにより変更され生成された第二しきい値ＴＨ２が第二コンパレータ３０に供給され、−Δにより変更され生成された第三しきい値ＴＨ３が第三コンパレータ５０に供給され、−３Δにより変更され生成された第四しきい値ＴＨ４が第四コンパレータ７０に供給される。

図１の実施態様では、第一および第二デジタル−アナログコンバータＤＡＣ１およびＤＡＣ２は同じキャパシタアレーの内部構造を持ち、容量分配回路網はＤＡＣ１の出力をオフセットするためにＤＡＣ２の値を正確に計る。変換判定Ｔを変換されるＮビットの内２つが判定されるものとみなす場合（設計者が最初のビット判定を一つのしきい値をテストするためだけに選択する、即ちＤＡＣ２は制御ワードにゼロ値が供給される間は出力がなく、コンパレータ入力における電圧偏位が装置供給電位から外れず、よって寄生ダイオードもしくはＤＡＣ１からの電荷損失をもたらすようなものを動かすことがないという場合を踏まえても、Ｔ回目からＴ＋１回目の変換判定に移行すると、ＤＡＣ２の出力は４分の１に減らされる。それゆえに、例えば８ビットコンバータの場合、判定Ｔ１はビットＮ＝１およびＮ＝２を決定する（ここでＮ＝１は最上位ビットでＮ＝８は最下位ビットである）。取得段階においては、ＤＡＣ１は１０００００００に設定され、ＤＡＣ２は００００００００に設定される。したがって最初のビット判定では、ＤＡＣ１は１０００００００のままで、ＤＡＣ２は１１１１１１１１に切り替わる。その後の判定においては、ＤＡＣ１に与えられる値は、変換される入力値およびコンパレータの判定結果次第で様々である。しかしながら、判定Ｔ２はビットＮ＝３およびＮ＝４を決定し、ＤＡＣ２のための制御ワードは前回の１／４に限りなく近い０１００００００に設定される。冗長性によりこの小さなエラーは補正される。判定Ｔ３ではビットＮ＝７およびビットＮ＝８を決定し、ＤＡＣ２の制御ワードは前回の４分の１である０００１００００に設定される。一度に３ビットを決定できるような７つの識別しきい値がある場合、ＤＡＣ２の制御ワード内の“１”は判定ごとに前例のような２ビットではなく３ビット動くことになる。

多数の識別しきい値を使用することの問題は、各しきい値が互いに正確に間をあけられているかどうかを確かめることが難しいことである。したがって各コンパレータを伴うしきい値生成回路が、デジタル−アナログコンバータを完全に同じように読み込むことが重要である。これはデジタル−アナログコンバータの出力に付加される容量性負荷の測定エラーが、それぞれに同一の影響を及ぼすことを意味する。図１に示された配列のように対称性がある特質はこれを実現する。各デジタル−アナログコンバータおよび各コンパレータはそれに付随するオフセットを持つ。必然的に回路設計者は慎重な設計と整理によりオフセットを最小限に抑えるように努める。しかしながら任意に、各回路はオフセット電圧をコンパレータに入れオフセットエラーを除去するためのオフセット補償装置を含む。このような回路は当該者により公知である。

図１に戻り、各コンパレータの反転および非反転入力を共につなぐ第一から第四コンパレータ各自に関連する短絡スイッチＳ１からＳ４がある。これは例えば１２、１４および１６等のキャパシタの極板電圧が非反転入力につながれ規定の電圧に固定されることを可能にする。同様に短絡スイッチＳ５、Ｓ６およびＳ７は、デジタル−アナログコンバータＤＡＣ１およびＤＡＣ２の出力が、それ自体が接地されるかもしくは基準電圧（図には示さず）につながれる共通のノードにつながれる。

また、ＤＡＣ１およびＤＡＣ２が共にシングルエンドの類似の回路を作ることも可能であることを認識すべきである。この配列では、オフセットＤＡＣ、ＤＡＣ２の値は、ＤＡＣ１の出力に加えられるかもしくは差し引かれる（しかし両方ではない）。簡略化のためにオフセットをＤＡＣ１に加えるだけの場合を考えてみると、図４に示されるようにしきい値は第四しきい値ＴＨ４に一致する値をＤＡＣ１の出力に設定することにより生成される。したがってしきい値ＴＨ１、ＴＨ２およびＴＨ３は、３Δ、２Δおよび１ΔをそれぞれＤＡＣ１の出力に加えることにより生成される。これは、第一コンパレータ１０の非反転出力およびＤＡＣ２の出力２２の間に３単位のキャパシタを並列に入れることにより実現できる。２単位のキャパシタが第二コンパレータ３０の非反転入力およびＤＡＣ２の出力２２の間に入れられ、１単位のキャパシタがＤＡＣ２の出力２２および第三コンパレータ５０の非反転入力の間に入れられる。第四コンパレータ７０およびオフセットＤＡＣ、ＤＡＣ２の間には接続は作られない。ＤＡＣおよびＤＡＣ２が同一のフルスケールレンジを持つと仮定すると、結合キャパシタ１２、３２、５２および７２は８単位に設定される。

ここでコンバータの動作が説明される。最初に３つのコンパレータ／コンバータエンジンのみの発明の実施態様を考えると有益である。３つの変換しきい値だけの配列は、図１に示される配列を少し変更する方法ならびに第二コンパレータ３０の出力Ｃ２もしくは第三コンパレータ５０の出力Ｃ３のどちらか一方を無視することにより実現できる。Ｃ３を無視する。さらに、キャパシタ１４、１６、３４、３６，７４および７６の値はすべて同じである必要がある。これが実現されたら、ＤＡＣ２の出力は第一コンパレータ１０に加えられ、第二コンパレータ３０の値には影響を与えず、第四コンパレータ７０から差し引かれる。したがって、第二デジタル−アナログコンバータは、中央しきい値からの変換しきい値オフセットを、第一デジタル−アナログコンバータＤＡＣ１からの出力として生成するために利用することができる。

図５は、変換後のビットワードが“００１１００１０”に相当する、８ビットワードを変換する変換手順を概略的に示した図である。先述のように、コンバータはもっとずっと正確な変換能力があるが、明確化のためにこの例ではあえて単純にしてある。第一ビット判定ＤＡＣ１の最上位２ビットが“１０”で残りのビットが“０”に設定される場合、この状態は線Ｔ１（１）として表される。第二デジタル−アナログコンバータは、現在の変換範囲（これは最初のビット判定でのコンバータの入力範囲）の４分の１の値で第一コンパレータ１０がＴ１（１）からのオフセットレベルをテストするような出力を提供するために設定され、これはＴ２（１）と表されテスト値“１１０００”に相当する。同様に、第二デジタル−アナログコンバータＤＡＣ２の出力は、第四コンパレータ７０が現在の変換範囲の４分の１に相当する値によりしきい値Ｔ１（１）からのオフセットレベルをテストするように、第一デジタル−アナログコンバータＤＡＣ１の出力から差し引かれ、これはＴ３（１）として指定され、“０１００００００”に相当する。したがって、各コンパレータは独立したコンバータエンジンＥ１からＥ３であるかのように動作する。図５に、判定範囲が４つの区別された領域に分割されている状態が示されている。最下の領域は、変換空間の４分の１の最下（例“００００００００”から“０１００００００”）Ｒ０（１）として示される。次の領域は変換空間の次の４分の１（例“０１００００００”から“１０００００００”）Ｒ１（１）として示される。次の領域は変換空間の次の４分の１（例“１０００００００”から“１１００００００”）Ｒ２（１）として示される。最後の領域は “１１００００００”からフルスケール“１１１１１１１１”までの Ｒ３（１）として示される。調査される値の範囲は、第一判定“００００００００”から“１１１１１１１１”までの判定空間を形成していると考えられる。

最初のビット判定終了時にコンパレータの出力がチェックされ、制御装置はアナログ入力値がしきい値Ｔ１（１）、Ｔ２（１）およびＴ３（１）より小さいことを検出する。結果として判定ビットの最初の２ビットは“００”に設定され、判定は第二判定に移行する。したがって、アナログ入力信号はＲ０（１）の範囲内であるとすでに決定した。図５に示されたように、コンバータエンジンとして動作する３つのコンパレータを使用する場合、次の判定はＲ０（１）で示される範囲内だけで調査を行う。したがって、範囲“００００００００”から“０１００００００”までが第二判定の判定空間になる。したがって第一デジタル−アナログコンバータＤＡＣ１の次の２ビットは“１０”に設定され、調査中の値は行列Ｔ１（２）で表される“００１０”になる。第二コンバータＤＡＣ２の出力は４分の１の値に減らされ、その出力が第一デジタル−アナログコンバータＤＡＣ１の出力に加えられ、第一コンパレータ１０の識別しきい値を線Ｔ２（２）で示される所まで引き上げる。同様に第二デジタル−アナログコンバータの出力も第四コンパレータ７０においてしきい値Ｔ３（２）として示されるように、第一デジタル−アナログコンバータ出力から減らされる。したがってコンパレータはＲ０（２）、Ｒ１（２）、Ｒ２（２）およびＲ３（２）に示される変換範囲を共同で調査する。これらの各変換範囲は、前回の判定範囲の４分の１でしかない。第二判定終了時に、制御装置は変換される値が各コンパレータの判定しきい値より上であると決定し、第三および第四ビットは“１１”に設定される。

図５に示されるように、次の判定はＲ３（２）の範囲内だけなので、３つのしきい値は判定範囲の上部および下部の間の４分の１、２分の１、４分の３の位置にそれぞれ設定される。これらのしきい値はＴ１（３）、Ｔ２（３）およびＴ３（３）で示される。図５から分かるように、それぞれのしきい値はアナログ値よりも大きい。したがって、制御装置はこれらのビットを放棄しこれまでに変換されたワードを“００１１００”と決定する。よって６つのビットが３回の判定だけで変換された。しかしながら、たとえばノイズもしくは設定エラーにより起こる決定エラーが、コンバータが回復不能で不正確な決定をする原因になることにも注意しなければならない。この問題は当業者により公知の冗長ビットを含むことにより克服できる。結果として、デジタル−アナログコンバータの過重は、破棄されるべきビットを間違って保持した状態から回復することを可能にする。しかしながら、コンパレータ１０、３０、５０および７０を利用した図１に示された構成は、拡張された判定範囲が、実行されなければならない判定の回数を増やすことなく、またＡＤＣに求められるデジタル−アナログコンバータの数を増やすことなく調査されることを可能にする。

４つのコンパレータを使った配列（まるで４つの共同コンバータエンジンを使用しているような）では、それぞれの判定の分解能は、３つのコンバータ／コンパレータを使った設計のそれと同等である。しかしながら、４つのコンパレータを使うことは次の判定範囲がオフセットされることを可能にする。しきい値を（Ｎ＋１）回目の半分の値までオフセットすることにより、現在の最小ビット（例えば判定Ｔ＝１におけるビットＮ＝２、判定Ｔ＝２におけるビットＮ＝４、等々）の、前回の不正確に設定されたもしくは不正確に拒否された状態からの回復を可能にする。図６に示されるような、Ｎ回目の判定では入力値１４０がＴ２（Ｎ）より上でＴ３（Ｎ）より下に位置することが決定される状況を考えてみること。従来技術では、（Ｎ＋１）回目の判定はＴ２（Ｎ）およびＴ３（Ｎ）により境界される探索空間の結果を精緻化することに限定される。しかしながら図６に示される配列および図１に示されるコンバータを利用して、（Ｎ＋１）回目の判定のそれぞれの探索範囲はＮ回目の探索空間の４分の１であり、しかししきい値はこの例では０．５Ｒ（Ｎ＋１）により下方にオフセットされる。結果として、次の探索はＴ２（Ｎ）−（（Ｔ２（Ｎ）−Ｔ１（Ｎ））／８）からＴ３（Ｎ）＋（（Ｔ４（Ｎ）−Ｔ３（Ｎ）／８）までの範囲で行われる。探索範囲は必要ならばデジタル−アナログコンバータの範囲の最小値および最大値で切り捨てられる。

どのようにコンバータが動作するかいくつかの動作した例を考慮に入れることも有用である。簡単にするために３つのコンパレータのみの場合を考える。図７は典型的な変換を示す。各コンバータエンジンは、共通の第一および第二デジタル−アナログコンバータならびに各コンパレータおよびキャパシタ回路網から成る。キャパシタ回路網は、計算値がコンバータエンジン内のＤＡＣにより生成されたように見えるように、それぞれ異なる方法で第一および第二デジタル−アナログコンバータの出力を計算する。上記のようにこの配列で形成された各コンバータエンジンは、他のコンバータエンジンの出力値に係る出力を持つ。コンバータエンジンはビット判定のためにコラボレーティブモードで動作する。判定回数の一回目、二回目および三回目のそれぞれは、Ｔ１、Ｔ２およびＴ３で示される。与えられたどの判定でも、コンバータエンジンには異なるビット値が設定される。各エンジンはそれぞれＥ１、Ｅ２等々で示される。図７ａおよび図７ｂを図５の例で説明された３つのエンジンと比較すると、エンジンＥ１は第四コンパレータに相当し、エンジンＥ２は第二コンパレータ３０に相当し、エンジンＥ３は第一コンパレータ１０に相当する。

図７に示された例では、キャパシタは二元アレーで提供され、３２，１６，８，４，２および１の重みを持つ。このアレーを利用し２４．７５の値をもつアナログ信号のディジタル化を行うことを想定する。最初の判定Ｔ１では、第一ＤＡＣ１は１０００００に設定され、第二ＤＡＣ（オフセットＤＡＣ）も同様である。オフセットＤＡＣの値は計測され第一ＤＡＣから差し引かれ、第四コンパレータ７０の値は、第一コンバータエンジンＥ１が３２ビットおよび１６ビットそれぞれを１および０に設定するように動作させる。これは重み１６を提供する。したがってコンバータエンジンは、判定している値がアナログ入力信号より小さいと判断する。第一ＤＡＣの出力は修正されずに第二コンパレータ３０に送られ、第二コンバータエンジンＥ２が３２および１６のビットにそれぞれ１および０を設定するように動作し、重み３２を提供し、それがアナログ入力に比べてかなり大きいということを決定する。次にオフセットＤＡＣ、ＤＡＣ２の出力が測定されＤＡＣ１の出力に加えられ、第三コンバータエンジンが３２および１６のビットにそれぞれ１および１を設定するように動作し、これもかなり大きな値である４８を提供する。ここでＥ１だけがアナログ値より小さい値を持つので、そのビット０１は第二判定に持ち越される。第二判定Ｔ２では、各エンジンの３２および１６のビットはそれぞれ０および１に設定される。８および４の重みを持つ次の最上位ビットは、繰り返し各エンジンによりＥ１＝０１、Ｅ２＝１０およびＥ３＝１１の設定でテストされる。これはＤＡＣ１を０１１０００およびＤＡＣ２を００１０００に設定することにより実現できる。この判定では、Ｅ１およびＥ２は判定されるアナログ値より小さい値を持つことになる。したがってＥ３は破棄され、Ｅ１およびＥ２のうち高い方の値即ちＥ２は保持され、次の判定に持ち越される。この数値は値２４に相当する。したがって第三判定ではＤＡＣ１の４つの最上位ビットが０１１０に設定され、判定ワードはＤＡＣ１＝０１１０１０およびＤＡＣ２＝００００１０に設定される。第三判定では、それぞれが判定される値より大きい値を持つため、すべての判定が破棄される。したがって、この例では“０１１０００”が正しい答えになる。

本発明の原理を利用すると、３つのビットは一度で設定できることが見てとれる。これは最小で個のコンバータエンジンを必要とし、好ましくは、範囲の拡張をもたらすために個のコンバータエンジンが用意されるであろう。つまり調査される判定空間が

（ここでｎはビット判定で決定されるビットの数）に減らされると見ることができる。

本発明は図８に示されるように完全なデュアルエンド型として実施することもできる。図８は図１に類似していて、参照数字で示されたようなパーツで構成される。しかしながら、コンパレータの各反転入力もキャパシタ型電圧分配回路網を介してＤＡＣ１およびＤＡＣ２の出力につながれる。これらの回路網のキャパシタはアポストロフィ付きで示され、キャパシタ１２’はコンパレータ１０の反転入力とＤＡＣ１の反転出力につなげられる。キャパシタ１４’および１６’は、キャパシタ１４および１６の場合のように非反転出力ではなく、ＤＡＣ２の反転出力につながれる。したがって、各キャパシタ１２、１４、１６、３２、５２、５４、５６、７２、７４，７６は１２’、１４’、１６’等々により反映され、アポストロフィはキャパシタが関連するコンパレータの反転入力につながれること、ならびにアポストロフィが付かないキャパシタと比較して、接続がＤＡＣの非反転出力および反転出力の間で交換されることを意味する。短絡スイッチは簡略化のために省略されたが、図１に示されたものと同じような場所に提供されるであろう。

図９は図１に示された回路が改良されたものである。サンプリングスイッチ１０２および放電スイッチ１０４を伴う別個のサンプリングキャパシタ１００が提供され、ディジタル化されるアナログ入力信号がサンプリングされる。任意選択的に結合キャパシタ１１０がＤＡＣ１の出力に提供され、ＤＡＣの出力を弱める。これは、ＤＡＣ出力の範囲に比べて入力信号が極めて小さく、設計者がキャパシタＣ１００の大きさを制限したい時に必要とされる。

図１に示されるように、短絡スイッチ、例えば Ｓ１が、変換が開始される前にコンパレータの入力電圧を規定するために提供される。スイッチＳ５、Ｓ６およびＳ７は、ＤＡＣがキャパシタＤＡＣの時、ＤＡＣの出力電圧を設定するために利用される。Ｓ５も入力信号の正確なサンプリングを提供し、ＤＡＣ１もまた入力サンプリング回路網として作動する。取得段階においては図１に示されるすべてのスイッチは閉じられ、変換段階においてはすべてのスイッチが開かれる。他の全スイッチより前にＳ６およびＳ７を開くことは、ＤＡＣ２の出力で起こる基礎エラー（ｐｅｄｅｓｔａｌ ｅｒｒｏｒ）がコンパレータ入力およびＤＡＣ２の間のキャパシタによりゼロにされるので有益である。図１に示されるすべてのキャパシタの電圧がまだ規定されている間、スイッチＳ１からＳ４はスイッチＳ５を開く前に開かれるべきである。

コンパレータがオートゼロ回路も含む場合、スイッチＳ１からＳ４もまたオートゼロ処理の間にコンパレータの入力を規定するために役立つ。図１０に示されるコンパレータ構造において、スイッチ１５０および１３２は、図１のスイッチＳ１からＳ４のような同様の機能を提供する。キャパシタ１２’、１４’および１６’ならびにキャパシタ１２、１４および１６もまた、コンパレータの入力オフセットを保持するオートゼロキャパシタとして動作する。入力部は、長い対をなす第一および第二電界効果トランジスタ１２４および１２６の起点につながれる電流源１２２から成る。トランジスタ１２４のドレインはロード１３０を介して正電源供給レール１２８につながれる。同様に第二ロード１３２はトランジスタ１２６のドレインおよび供給レール１２８の間に入る。

各トランジスタのゲートはコンパレータへの各入力を受けるためにつながれる。したがって、トランジスタ１２４が非反転入力を示す場合、ゲートは図１のキャパシタ１２、１４および１６につながれる。したがって、トランジスタ１２６が非反転入力を示す場合、ゲートは図１に示されたシングルエンド型の配列のグラウンドにつながれるか、もしくは図８に示された差動装置配列のキャパシタ１２’１４’および１６’につながれる。図１０はこの後者の配列を示す。入力を共につなぐために、第一短絡トランジスタ１５０は、トランジスタ１２４のゲートおよびドレインの間に入る。第二短絡トランジスタ１５２は、トランジスタ１２６のゲートおよびドレインの間に入る。トランジスタ１５０および１５２は一般的には非導電状態であり、コンパレータ入力の状態を乱さない。しかしながら、トランジスタ１５０および１５２が共にオンの場合、それはトランジスタ１２４および１２６が効果的に強くオンされることになり、これによりトランジスタ１２４のゲートが、トランジスタ１５０、１２４、１２６および１５２により形成される低い電気抵抗経路を介して、トランジスタ１２６のゲートに効果的につながる。この配列では、スイッチ１５０および１５２がオンの間、コンパレータ入力の電気抵抗ＤＣがその電気抵抗（ｏｎ ｒｅｇｉｓｔａｎｃｅ）ではなく、代わりに装置１２４および１２６のグラム値（ｇｍ）により定義されることになる。結果として、これらのスイッチはとても小さく作られ、よってこれらがオフされる時の電荷注入で生じるオフセットを最小限にできる。よってたった二つのデジタル−アナログコンバータを使用し、逐次比較型アナログ−デジタルコンバータ、ＳＡＲ型もしくはパイプライン型のどちらかに多数の識別しきい値を提供することが可能である。パイプライン型コンバータには、２つのＡＤＣがパイプラインの各ステージに提供される。

Claims (21)

1. 第一および第二のデジタル−アナログコンバータと、少なくとも３つのコンパレータと、少なくとも３つの識別しきい値が同時にテストされるような第一および第二のデジタル−アナログコンバータからの出力の少なくとも１から３を組み合わせて形成される容量加算回路網を含むアナログ−デジタルコンバータ。
2. 容量加算回路網が各デジタル−アナログコンバータの出力とそれぞれの加算ノードの出力との間に直列につながれたキャパシタからなることを特徴とする、請求項１に記載のアナログ−デジタルコンバータ。
3. 第二のデジタル−アナログコンバータが第一および第二の相補的出力を持つデュアルエンド型装置であることを特徴とする、請求項２に記載のアナログ−デジタルコンバータ。
4. 第一および第二の相補的出力の内一つが第一キャパシタにより各加算ノードにつなげられ、第一および第二の相補的出力の内のもう一方もしくは第一および第二の相補的出力の内の同じものが第二キャパシタにより各加算ノードにつなげられることを特徴とする、請求項３に記載のアナログ−デジタルコンバータ。
5. 第二のキャパシタが第一オフセットキャパシタの半分の静電容量を持つことを特徴とする、請求項４に記載のアナログ−デジタルコンバータ。
6. Ｎは整数であって、Ｎ番目のコンパレータが、第一の電気抵抗により第一のアナログ−デジタルコンバータの第一出力につながれた第一入力を持ち、第二の電気抵抗により第二のアナログ−デジタルコンバータの第一出力につながれ、よって第一入力で生じる電圧が第一および第二のデジタル−アナログコンバータ出力の加算値であることを特徴とする、請求項１〜５のいずれかに記載のアナログ−デジタルコンバータ。
7. Ｎ番目のコンパレータが、コンパレータの第一入力を第二のアナログ−デジタルコンバータの第二出力につなぐ第三電気抵抗を持つことを特徴とする、請求項６に記載のアナログ−デジタルコンバータ。
8. 各コンパレータが個々の識別しきい値をテストし、一度の判定で複数のビットを決定することを特徴とする、請求項１〜７のいずれかに記載のアナログ−デジタルコンバータ。
9. Ｔ回目の変換からＴ＋１回目の変換の間に、デジタル−アナログコンバータのアナログ出力電圧値が４分の３減らされることを特徴とする、請求項１〜８のいずれかに記載のアナログ−デジタルコンバータ。
10. 冗長ビットを含むことを特徴とする、請求項１〜９のいずれかに記載のアナログ−デジタルコンバータ。
11. 第一および第二のデジタル−アナログコンバータがスイッチキャパシタ型装置であることを特徴とする、請求項１〜１０のいずれかに記載のアナログ−デジタルコンバータ。
12. 第一のデジタル−アナログコンバータが少なくとも一つのキャパシタの上のアナログ値をサンプルするのに適していることを特徴とする、請求項１１に記載のアナログ−デジタルコンバータ。
13. Ｔ回目の判定で第一のデジタル−アナログコンバータに与えられた判定ワードの値がＴの値によって変わる量だけ変更され、第一および第二のデジタル−アナログコンバータの出力の組み合わせが識別しきい値を形成するために加算回路網により結合されることを特徴とする、請求項１〜１２のいずれかに記載のアナログ−デジタルコンバータ。
14. 容量加算回路網が、デジタル−アナログコンバータの相対的な整合が同一の状態を維持するように、各デジタル−アナログコンバータを均一に読み込むことを特徴とする、請求項１〜１３のいずれかに記載のアナログ−デジタルコンバータ。
15. ｎが各ビット判定で決定されるビットの数である時、あるビット判定およびすぐ次のビット判定の間に、第二デジタル−アナログコンバータの出力が
    

    

    に減らされることを特徴とする、前記請求項のうちのいずれかに記載のアナログ−デジタルコンバータ。
16. ｎが各ビット判定で決定されるビットの数であって、あるビット判定からすぐ次のビット判定に移る際、調査中の判定空間の大きさが
    

    

    に減らされることを特徴とする、請求項１〜１５のいずれかに記載のアナログ−デジタルコンバータ。
17. Ｔが正の整数であり、Ｔ回目の変換判定が少なくとも２つのビットを決定するアナログ−デジタル変換を実現させる方法であって、第一のデジタル−アナログコンバータの一つ目の値および第二のコンバータの二つ目の値を設定し組み合わせ装置の出力を結合させ少なくとも３つのしきい値を形成する前記方法。
18. 同時に識別しきい値を形成するために、組み合わせ装置が複数の電圧分配器を含むことを特徴とする、請求項１７に記載の方法。
19. （Ｔ＋１）回目の変換判定の間、第二のデジタル−アナログコンバータによる値がＴ回目の時の値の４分の１であることを特徴とする、請求項１８に記載の方法。
20. Ｔ回目の判定の間において、Ｔの関数として変化する値によってオフセットするために第一のデジタル−アナログコンバータの出力が変更されることを特徴とする、請求項１７から１９のいずれかに記載の方法。
21. 第二のデジタル−アナログコンバータがデュアルエンド型装置で、その出力のうち第一の出力が第一のコンパレータに関連する加算ノードにつなげられるが第二の出力はつなげられず、その出力のうち第二の出力が第二のコンパレータに関連する加算ノードにつなげられるが第一の出力はつなげられないことを特徴とする、請求項１に記載のアナログ−デジタルコンバータ。

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