JP2010519810A5

JP2010519810A5 -

Info

Publication number: JP2010519810A5
Application number: JP2009549617A
Authority: JP
Filing date: 2008-02-14
Publication date: 2011-03-31
Anticipated expiration: 2028-02-14

Claims

第一および第二のデジタル−アナログコンバータと、少なくとも３つのコンパレータと、少なくとも３つの識別しきい値が同時にテストされるような第一および第二のデジタル−アナログコンバータからの出力の組み合わせである、組み合わせ１から３という少なくとも３つの組み合わせを形成するための容量加算回路網を含むアナログ−デジタルコンバータ。
容量加算回路網が各デジタル−アナログコンバータの出力とそれぞれの加算ノードとの間に直列につながれたキャパシタを含むことを特徴とする、請求項１に記載のアナログ−デジタルコンバータ。
第二のデジタル−アナログコンバータが第一および第二の相補的出力を持つデュアルエンド型装置であることを特徴とする、請求項２に記載のアナログ−デジタルコンバータ。
第一および第二の相補的出力の内一つが第一キャパシタにより各加算ノードにつなげられ、第一および第二の相補的出力の内のもう一方もしくは第一および第二の相補的出力の内の同じものが第二キャパシタにより各加算ノードにつなげられることを特徴とする、請求項３に記載のアナログ−デジタルコンバータ。
第二のキャパシタが第一オフセットキャパシタの半分の静電容量を持つことを特徴とする、請求項４に記載のアナログ−デジタルコンバータ。
Ｎは整数であって、Ｎ番目のコンパレータが、第一の電気抵抗により第一のアナログ−デジタルコンバータの第一出力につながれた第一入力を持ち、第二の電気抵抗により第二のアナログ−デジタルコンバータの第一出力につながれ、よって第一入力で生じる電圧が第一および第二のデジタル−アナログコンバータ出力の重みつき加算値であることを特徴とする、請求項１〜５のいずれかに記載のアナログ−デジタルコンバータ。
Ｎ番目のコンパレータが、コンパレータの第一入力を第二のアナログ−デジタルコンバータの第二出力につなぐ第三電気抵抗を持つことを特徴とする、請求項６に記載のアナログ−デジタルコンバータ。
各コンパレータがそれぞれの識別しきい値をテストし、一度の判定で複数のビットを決定することを特徴とする、請求項１〜７のいずれかに記載のアナログ−デジタルコンバータ。
Ｔ回目の変換からＴ＋１回目の変換の間に、デジタル−アナログコンバータのアナログ出力電圧値が４分の３減らされることを特徴とする、請求項１〜８のいずれかに記載のアナログ−デジタルコンバータ。
冗長ビットを含むことを特徴とする、請求項１〜９のいずれかに記載のアナログ−デジタルコンバータ。
第一および第二のデジタル−アナログコンバータがスイッチキャパシタ型装置であることを特徴とする、請求項１〜１０のいずれかに記載のアナログ−デジタルコンバータ。
第一のデジタル−アナログコンバータが少なくとも一つのキャパシタの上のアナログ値をサンプルするのに適していることを特徴とする、請求項１１に記載のアナログ−デジタルコンバータ。
Ｔ回目の判定で第一のデジタル−アナログコンバータに与えられた判定ワードの値がＴの値によって変わる量だけ変更され、第一および第二のデジタル−アナログコンバータの出力の組み合わせが識別しきい値を形成するために加算回路網により結合されることを特徴とする、請求項１〜１２のいずれかに記載のアナログ−デジタルコンバータ。
容量加算回路網が、デジタル−アナログコンバータの相対的な整合が同一の状態を維持するように、各デジタル−アナログコンバータを均一に読み込むことを特徴とする、請求項１〜１３のいずれかに記載のアナログ−デジタルコンバータ。
ｎが各ビット判定で決定されるビットの数である時、あるビット判定およびすぐ次のビット判定の間に、第二デジタル−アナログコンバータの出力が

に減らされることを特徴とする、前記請求項のうちのいずれかに記載のアナログ−デジタルコンバータ。
ｎが各ビット判定で決定されるビットの数であって、あるビット判定からすぐ次のビット判定に移る際、調査中の判定空間の大きさが

に減らされることを特徴とする、請求項１〜１５のいずれかに記載のアナログ−デジタルコンバータ。
Ｔが正の整数であり、Ｔ回目の変換判定が少なくとも２つのビットを決定するアナログ−デジタル変換を実現させる方法であって、第一のデジタル−アナログコンバータの一つ目の値および第二のコンバータの二つ目の値を設定し組み合わせ装置の出力を結合させ少なくとも３つのしきい値を形成する前記方法。
同時に識別しきい値を形成するために、組み合わせ装置が複数の電圧分配器を含むことを特徴とする、請求項１７に記載の方法。
（Ｔ＋１）回目の変換判定の間、第二のデジタル−アナログコンバータによる値がＴ回目の時の値の４分の１であることを特徴とする、請求項１８に記載の方法。
Ｔ回目の判定の間において、Ｔの関数として変化する値によってオフセットするために第一のデジタル−アナログコンバータの出力が変更されることを特徴とする、請求項１７から１９のいずれかに記載の方法。
第二のデジタル−アナログコンバータがデュアルエンド型装置で、その出力のうち第一の出力が第一のコンパレータに関連する加算ノードにつなげられるが第二の出力はつなげられず、その出力のうち第二の出力が第二のコンパレータに関連する加算ノードにつなげられるが第一の出力はつなげられないことを特徴とする、請求項１に記載のアナログ−デジタルコンバータ。