JP3813614B2

JP3813614B2 - エラー補正回路およびａ／ｄコンバータ

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Publication number: JP3813614B2
Application number: JP2004020922A
Authority: JP
Inventors: 雅之植野; 寛小笠原; 昌利 ▲高▼田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2004-01-29
Filing date: 2004-01-29
Publication date: 2006-08-23
Anticipated expiration: 2024-01-29
Also published as: US20050168368A1; US6985097B2; JP2005217702A

Description

本発明は、フォールディング型のＡ／Ｄ（アナログ／デジタル）コンバータ（以下、ＡＤＣという）およびこのフォールディング型ＡＤＣで用いられるエラー補正回路に関するものである。

フォールディング型ＡＤＣは、非特許文献１に記載されているように、フォールディング技術を利用してアナログ／デジタル変換を行うものである。図６に示すように、フォールディング型ＡＤＣ３０は、上位ビット変換用の上位ＡＤＣ回路３２と、下位ビット変換用のフォールディング回路３４および下位ＡＤＣ回路３６とを備えている。ここで、上位ＡＤＣ回路３２および下位ＡＤＣ回路３６としては、例えば並列比較型（フラッシュ型）のＡＤＣ回路が用いられる。

例えば、上位ＡＤＣ回路３２が２ビットの場合、上位ＡＤＣ回路３２では、アナログ信号の入力電圧Ｖｉｎの最大値Ｖｍａｘと最小値Ｖｍｉｎとの間を４分割して得られる３レベルの基準電圧Ｖ１，Ｖ２，Ｖ３が用いられ、３個のコンパレータの各々において、アナログ信号の入力電圧Ｖｉｎと各々対応する基準電圧Ｖ１，Ｖ２，Ｖ３とを同時に比較することにより、アナログ信号の入力電圧Ｖｉｎに対応するデジタル信号の上位２ビットを得る。

フォールディング回路３４は、下位ＡＤＣ回路３６におけるＡ／Ｄ変換に必要な電圧を有するフォールディング信号を生成するもので、図６に示すように、その出力電圧Ｖｏｕｔは、アナログ信号の入力電圧Ｖｉｎに対して、上位ＡＤＣ回路３２の各々の基準電圧Ｖ１，Ｖ２，Ｖ３で順次折り返される出力特性を持つ。

下位ＡＤＣ回路３６では、フォールディング回路３４から出力されるフォールディング信号の電圧レベルに基づいてＡ／Ｄ変換が行われる。例えば、下位ＡＤＣ回路３６が２ビットである場合、下位ＡＤＣ回路３６では、フォールディング信号の出力電圧の最大値と最小値の間を４分割して得られる３レベルの基準信号が用いられ、３個のコンパレータの各々において、フォールディング信号と各々対応する基準信号とを同時に比較することにより、アナログ信号の入力電圧Ｖｉｎに対応するデジタル信号の下位２ビットを得る。

フォールディング型ＡＤＣ３０では、上位ビットと下位ビットの変換を分けることでコンパレータ数を削減することができ、低消費電力化することができる。また、上位ビットと下位ビットの変換を独立かつ同時に行うことができるため、高速化に適しているなどの利点がある。

なお、図７に示すように、フォールディング信号は、図中点線で示す理想的な波形に対して、実際の波形は、その山部および谷部において特性の劣化が生じるため、下位ビットの変換精度が悪化する。

これを改善するために、例えば下位ＡＤＣ回路３６が２ビットである場合、その出力電圧が、アナログ信号の入力電圧Ｖｉｎに対して、下位ＡＤＣ回路３６の１ビットに相当するアナログ信号の電圧ずつシフトされた４個のフォールディング信号を生成し、４個のコンパレータの各々において、４個のフォールディング信号の各々の電圧レベルと中心レベルとを同時に比較（ゼロクロス検出）することによって下位ビットを得るという手法が用いられている。

難波和秀、他３名、「フォールディング技術を用いた高速・低電力ＡＤ変換器」、信学技報、社団法人電子情報通信学会、１９９９年０９月、ＩＣＤ９９−１６１、ｐ．１−８

フォールディング型ＡＤＣ３０では、上位ＡＤＣ回路３２による上位ビットの変換結果とフォールディング回路３４および下位ＡＤＣ回路３６による下位ビットの変換結果を加算（合成）することによって全体としての変換結果が得られる。しかし、上記の通り、上位ＡＤＣ回路３２による上位ビットの変換とフォールディング回路３４および下位ＡＤＣ回路３６による変換は独立に行われるため、両者の間のミスマッチが起こる場合があるという問題がある。

例えば、図８に示すように、アナログ信号の入力電圧が‘×’である場合、上位ビットの変換結果は‘０１’、下位ビットの変換結果は‘００’となり、全体としての変換結果は‘０１００’となる。しかし、下位ビットの変換結果を基準として考えれば、全体の変換結果は‘１０００’となるべきである。このような上位ビットの変換結果と下位ビットの変換結果の間のミスマッチは、フォールディング回路３４やコンパレータを構成するデバイスのばらつきによって生じる。

この問題を解決する１つの手段として、エラー補正回路が知られている。図９は、上位２ビット、下位２ビットの２ステップフラッシュ型ＡＤＣで用いられるエラー補正回路の動作を説明する概念図である。エラー補正回路を用いることによって、例えば上位ビットの変換結果として‘１０’が得られた場合、下位ＡＤＣ回路では、上位ビットの変換結果である‘１０’の範囲よりも広い範囲で下位ビットの変換が行われ、下位ビットの変換結果に応じて、上位ビットの変換結果が補正される。

ところで、上位２ビット、下位２ビットのＡＤＣの場合、必要なコンパレータ数は、理想的には上位３個、下位３個の合計６個である。これは、フラッシュ型で４ビットのＡＤＣを構成した場合の１５個よりも少ないが、エラー補正を行うことによって、上記の例では上位３個、下位７個の合計１０個のコンパレータ（図中○は下位ＡＤＣ回路用のコンパレータ、●はエラー補正回路用のコンパレータである。）が必要となる。さらに、上位の変換結果を±１するための回路も必要となる。

上記例は、フラッシュ型ＡＤＣのエラー補正回路であるが、フォールディング型ＡＤＣにおいても同様のエラー補正回路が必要となる。しかし、上記のように、従来のエラー補正回路では、その回路規模が大きくなりすぎるという問題があった。

本発明の目的は、前記従来技術に基づく問題点を解消し、フォールディング型ＡＤＣで用いられる回路規模の小さいエラー補正回路およびこのエラー補正回路を用いるフォールディング型ＡＤＣを提供することにある。

上記目的を達成するために、本発明は、上位ビット変換用の上位Ａ／Ｄコンバータ回路と、下位ビット変換用のフォールディング回路および下位Ａ／Ｄコンバータ回路とを備えるフォールディング型のＡ／Ｄコンバータで用いられるエラー補正回路であって、
前記上位Ａ／Ｄコンバータ回路への入力電圧範囲と前記下位Ａ／Ｄコンバータ回路への入力電圧範囲とが、所定の電圧だけ高電位側または低電位側にシフトされており、
前記上位Ａ／Ｄコンバータ回路から出力される上位ビットの変換結果のうちの最下位ビットと、前記下位Ａ／Ｄコンバータ回路から出力され、前記フォールディング回路から出力される複数個のフォールディング信号のうちの１つのフォールディング信号について、その電圧レベルが、中心レベルよりも高電位の期間と低電位の期間とで異なる極性を持つ符号の極性に応じて、前記上位ビットの変換結果をそのまま出力する、もしくは前記上位ビットの変換結果から１を引くか１を加えるかのどちらかを行うことによって前記上位ビットの変換結果を補正することを特徴とするエラー補正回路を提供する。

また、本発明は、上位ビット変換用の上位Ａ／Ｄコンバータ回路と、下位ビット変換用のフォールディング回路および下位Ａ／Ｄコンバータ回路と、エラー補正回路とを備えるフォールディング型のＡ／Ｄコンバータであって、
前記上位Ａ／Ｄコンバータ回路は、アナログ信号の入力電圧に対応するデジタル信号の上位ビットを出力し、
前記フォールディング回路は、その出力電圧が、前記アナログ信号の入力電圧に対して、前記上位Ａ／Ｄコンバータ回路の各々の基準電圧で順次折り返される出力特性を持ち、かつ前記下位Ａ／Ｄコンバータ回路の１ビットに相当するアナログ信号の電圧ずつシフトされた複数個のフォールディング信号を出力し、
前記下位Ａ／Ｄコンバータ回路は、前記フォールディング回路から出力される複数個のフォールディング信号に対応するデジタル信号の下位ビットを出力するとともに、前記フォールディング回路から出力される複数個のフォールディング信号のうちの１つのフォールディング信号の電圧レベルが、中心レベルよりも高電位の期間と低電位の期間とで異なる極性を持つ符号を出力し、
前記上位Ａ／Ｄコンバータ回路への入力電圧範囲と前記下位Ａ／Ｄコンバータ回路への入力電圧範囲とが、所定の電圧だけ高電位側または低電位側にシフトされており、
前記エラー補正回路は、前記上位Ａ／Ｄコンバータ回路から出力される上位ビットの変換結果のうちの最下位ビットおよび前記下位Ａ／Ｄコンバータ回路から出力されるフォールディング信号の符号の極性に応じて、前記上位ビットの変換結果をそのまま出力する、もしくは前記上位ビットの変換結果から１を引くか１を加えるかのどちらかを行うことによって前記上位ビットの変換結果を補正することを特徴とするＡ／Ｄコンバータを提供する。

本発明によれば、上位Ａ／Ｄコンバータ回路への入力電圧範囲と下位Ａ／Ｄコンバータ回路への入力電圧範囲とが所定電圧だけシフトされており、あらかじめエラーが発生する状態に設定しておくことによって、エラー補正回路の簡素化を図ることができる。このため、エラー補正回路の回路規模、すなわちこのエラー補正回路を用いるフォールディング型Ａ／Ｄコンバータの回路規模を大幅に削減することができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のエラー補正回路およびＡ／Ｄコンバータを詳細に説明する。

図１は、本発明のエラー補正回路を適用するＡ／Ｄコンバータの構成を表す一実施形態のブロック図である。同図に示すＡ／Ｄコンバータ（以下、ＡＤＣという）１０は、アナログ信号の入力電圧に応じて、上位２ビット、下位２ビットの合計４ビットのデジタル信号を出力するフォールディング型のもので、上位ビット変換用の上位ＡＤＣ回路１２と、下位ビット変換用のフォールディング回路１４および下位ＡＤＣ回路１６と、エラー補正回路１８とを備えている。

上位ＡＤＣ回路１２は、アナログ信号の入力電圧に対応するデジタル信号の上位２ビットＤ₃，Ｄ₂を出力する。

上位ＡＤＣ回路１２は、従来公知の構成のもので、例えば並列比較型ＡＤＣ回路を用いることができる。この場合、上位ＡＤＣ回路１２では、図２に示すように、アナログ信号の入力電圧の最大値と最小値との間を４分割して得られる３レベルの基準電圧Ｖ１，Ｖ２，Ｖ３が用いられ、３個のコンパレータの各々において、アナログ信号の入力電圧と各々対応する基準電圧Ｖ１，Ｖ２，Ｖ３とを同時に比較することにより、アナログ信号の入力電圧に対応するデジタル信号の上位２ビットＤ₃，Ｄ₂を得る。

フォールディング回路１４は、図２のタイミングチャートに示すように、下位ＡＤＣ回路１６における下位２ビットＤ₁，Ｄ₀のＡ／Ｄ変換に必要な電圧を有する４個のフォールディング信号Ｆ０１，Ｆ０２，Ｆ０３，Ｆ０４を生成する。

フォールディング信号Ｆ０１，Ｆ０２，Ｆ０３，Ｆ０４の各々の出力電圧は、アナログ信号の入力電圧に対して、すなわち上位２ビットの変換結果‘００’、‘０１’、‘１０’、‘１１’に対応して、上位ＡＤＣ回路１２の各々の基準電圧Ｖ１，Ｖ２，Ｖ３で順次折り返される出力特性を持つ。また、フォールディング信号Ｆ０１，Ｆ０２，Ｆ０３，Ｆ０４の各々は、その出力電圧が、アナログ信号の入力電圧に対して、下位ＡＤＣ回路１６の１ビットに相当するアナログ信号の電圧ずつシフトされている。

下位ＡＤＣ回路１６は、フォールディング回路１４から出力される４個のフォールディング信号Ｆ０１，Ｆ０２，Ｆ０３，Ｆ０４に対応するデジタル信号の下位２ビットＤ₁，Ｄ₀を出力する。

下位ＡＤＣ回路１６では、まず、例えば４個のコンパレータを用いて、各々対応するフォールディング信号Ｆ０１，Ｆ０２，Ｆ０３，Ｆ０４の電圧レベルと中心レベルとを同時に比較することにより、フォールディング信号Ｆ０１，Ｆ０２，Ｆ０３，Ｆ０４の各々の電圧レベルに対応する４ビットのデジタル値に変換する。デジタル値は、例えばフォールディング信号の電圧レベルが中心レベルよりも高電位側である場合を‘１’とし、低電位側である場合を‘０’とする。

ここで、例えばフォールディング信号Ｆ０１の電圧レベルが中心レベルよりも高電位側の期間を符号Ｆ０＝‘１’とし、低電位側の期間を符号Ｆ０＝‘０’とする。この符号Ｆ０＝‘１’である場合、すなわちフォールディング信号の電圧レベルが中心レベルよりも高電位側である時は、図３に示すように、ビット反転回路２０によりデジタル値をそのまま出力し、符号Ｆ０＝‘０’である場合、すなわち低電位側である時はデジタル値を反転出力する。

そして、エンコーダ２２により、ビット反転回路２０から出力される４ビットのデジタル値をエンコードして、デジタル信号の下位２ビットＤ₁，Ｄ₀を得る。

例えば、下記表１に示すように、フォールディング信号Ｆ０１，Ｆ０２，Ｆ０３，Ｆ０４のデジタル値＝‘１０００’である時、すなわちアナログ信号の入力電圧がＶＲ１１以上かつＶＲ２１未満の範囲である時、ビット反転回路２０からは、デジタル値＝‘１０００’がそのまま出力され、これがエンコーダ２２によってエンコードされて、デジタル信号の下位２ビットＤ₁，Ｄ₀＝‘００’が出力される。デジタル値＝‘１１００’、‘１１１０’、‘１１１１’の場合も同様である。

また、フォールディング信号Ｆ０１，Ｆ０２，Ｆ０３，Ｆ０４のデジタル値＝‘０１１１’である時、すなわちアナログ信号の入力電圧がＶＲ１２以上かつＶＲ２２未満の範囲である時、ビット反転回路２０からは、デジタル値＝‘０１１１’の‘１’と‘０’が反転されて‘１０００’が出力され、これがエンコーダ２２によってエンコードされて、デジタル信号の下位２ビットＤ₁，Ｄ₀＝‘００’が出力される。デジタル値＝‘００１１’、‘０００１’、‘００００’の場合も同様である。

エラー補正回路１８は、上位ＡＤＣ回路１２から出力される上位２ビットＤ₃，Ｄ₂の変換結果のうちの下位側のビットＤ₂（上位ビットのうちの最下位ビット）および下位ＡＤＣ回路１６から出力されるフォールディング信号Ｆ０１￣（フォールディング信号Ｆ０１の反転信号）の符号Ｆ０に応じて、上位２ビットＤ₃，Ｄ₂の変換結果を補正する。

本実施形態の場合、図５に示すように、上位ＡＤＣ回路１２への入力電圧範囲は、下位ＡＤＣ回路１６への入力電圧範囲に対して、上位ＡＤＣ回路１２の１ビットに相当するアナログ信号の電圧範囲のおよそ半分の電圧だけ低電位側にシフトされている。この場合、エラー補正回路１８からは、図４に示すように、上位ビットＤ₂＝符号Ｆ０であれば、上位２ビットＤ₃，Ｄ₂の変換結果がそのまま出力され、上位ビットＤ₂≠符号Ｆ０の場合には、上位２ビットＤ₃，Ｄ₂の変換結果から‘１’を引いた値が出力される。

図５に示すように、例えばアナログ信号の入力電圧が‘×’である場合、上位ＡＤＣ回路１２からは上位２ビットＤ₃，Ｄ₂＝‘１０’、下位ＡＤＣ回路１６からは下位２ビットＤ₁，Ｄ₀＝‘１０’が出力される。すなわち、上位ビットＤ₂（＝‘０’）≠フォールディング信号の符号Ｆ０（＝‘１’）であるから、エラー補正回路１８からは、上位２ビットＤ₁，Ｄ₀の変換結果である‘１０’から１を引いて‘０１’が上位２ビットの変換結果として出力され、全体の変換結果として‘０１１１’が得られる。

また、アナログ信号の入力電圧が‘◎’である場合、上位ＡＤＣ回路１２からは上位２ビットＤ₃，Ｄ₂＝‘０１’、下位ＡＤＣ回路１６からは下位２ビットＤ₁，Ｄ₀＝‘００’が出力される。すなわち、上位ビットＤ₂（＝‘１’）＝フォールディング信号の符号Ｆ０（＝‘１’）であるから、エラー補正回路１８からは、上位２ビットＤ₁，Ｄ₀の変換結果である‘０１’がそのまま上位２ビットの変換結果として出力され、全体の変換結果として‘０１００’が得られる。

従来のフォールディング型ＡＤＣでは、上位ＡＤＣ回路と下位ＡＤＣ回路で使用する参照電圧を共通にすることによって可能な限りエラーの発生を少なくし、エラーが生じた場合に補正を行うようにしている。このため、エラー補正回路の回路規模が増大するという問題があった。これに対し、本発明のエラー補正回路１８では、上記のように、あらかじめエラーが発生する状態に設定しておくことによって、エラー補正回路１８の簡素化を図ることができる。このため、エラー補正回路１８の回路規模、すなわちこのエラー補正回路１８を用いるＡＤＣ１０の回路規模を大幅に削減することができる。

なお、デジタル信号の合計のビット数や、その上位ビットおよび下位ビットのビット数は何ら制限されない。

また、図５に示す例において、上位ＡＤＣ回路１２への入力電圧範囲を下位ＡＤＣ回路１６の入力電圧範囲に対して、上位ＡＤＣ回路の１ビットに相当するアナログ信号の電圧範囲のおよそ半分の電圧だけ高電位側にシフトしてもよい。この場合、エラー補正回路１８からは、上位ビットＤ₂＝符号Ｆ０であれば、上位２ビットＤ₃，Ｄ₂の変換結果がそのまま出力され、上位ビットＤ₂≠符号Ｆ０の場合には、上位２ビットＤ₃，Ｄ₂の変換結果に‘１’を加えた値が出力される。

また、上位ＡＤＣ回路への入力電圧範囲と下位ＡＤＣ回路への入力電圧範囲とを、どの程度シフトするかも適宜決定すればよいが、エラー補正回路において、簡単な回路でエラー検出を容易にするためには、上記のように、上位ＡＤＣ回路への入力電圧範囲と下位ＡＤＣ回路への入力電圧範囲とを、上位ＡＤＣ回路の１ビットに相当するアナログ信号の電圧範囲のほぼ半分の電圧だけシフトするのが好ましい。

また、フォールディング信号の符号は、複数個あるフォールディング信号の中の任意の１つのフォールディング信号に基づいて決定すればよい。また、符号の極性も適宜変更してもよい。

例えば、図５に示す例の場合、フォールディング信号Ｆ０１の電圧レベルが中心レベルよりも高電位側の期間を符号Ｆ０＝‘１’とし、低電位側の期間を符号Ｆ０＝‘０’としているが、その逆に、フォールディング信号Ｆ０１の電圧レベルが中心レベルよりも高電位側の期間を符号Ｆ０＝‘０’とし、低電位側の期間を符号Ｆ０＝‘１’としてもよい。

すなわち、上位ビットの最下位ビットの極性、およびフォールディング信号の符号の極性に応じて、上位ビットの変換結果がそのまま出力される、もしくは上位ビットの変換結果から‘１’が引かれるか‘１’が加えられる。

本発明は、基本的に以上のようなものである。
以上、本発明のエラー補正回路およびＡ／Ｄコンバータについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のエラー補正回路を適用するＡ／Ｄコンバータの構成を表す一実施形態のブロック図である。図１に示すフォールディング回路の出力波形を表すタイミングチャートである。図１に示す下位ＡＤＣ回路の構成を表すブロック図である。図１に示すエラー補正回路の構成を表すブロック図である。図１に示すアナログ・デジタル変換器の動作を説明する概念図である。従来のアナログ・デジタル変換器の構成を表す一例のブロック図である。図６に示すフォールディング回路の出力波形を表すタイミングチャートである。図６に示すアナログ・デジタル変換器の動作を説明する概念図である。従来のアナログ・デジタル変換器で用いられるエラー補正回路の動作を説明する概念図である。

符号の説明

１０，３０Ａ／Ｄコンバータ
１２，３２上位ＡＤＣ回路
１４，３４フォールディング回路
１６，３６下位ＡＤＣ回路
１８エラー補正回路
２０ビット反転回路
２２エンコーダ

Claims

上位ビット変換用の上位Ａ／Ｄコンバータ回路と、下位ビット変換用のフォールディング回路および下位Ａ／Ｄコンバータ回路とを備えるフォールディング型のＡ／Ｄコンバータで用いられるエラー補正回路であって、
前記上位Ａ／Ｄコンバータ回路への入力電圧範囲と前記下位Ａ／Ｄコンバータ回路への入力電圧範囲とが、所定の電圧だけ高電位側または低電位側にシフトされており、
前記上位Ａ／Ｄコンバータ回路から出力される上位ビットの変換結果のうちの最下位ビットと、前記下位Ａ／Ｄコンバータ回路から出力され、前記フォールディング回路から出力される複数個のフォールディング信号のうちの１つのフォールディング信号について、その電圧レベルが、中心レベルよりも高電位の期間と低電位の期間とで異なる極性を持つ符号の極性に応じて、前記上位ビットの変換結果をそのまま出力する、もしくは前記上位ビットの変換結果から１を引くか１を加えるかのどちらかを行うことによって前記上位ビットの変換結果を補正することを特徴とするエラー補正回路。
上位ビット変換用の上位Ａ／Ｄコンバータ回路と、下位ビット変換用のフォールディング回路および下位Ａ／Ｄコンバータ回路と、エラー補正回路とを備えるフォールディング型のＡ／Ｄコンバータであって、
前記上位Ａ／Ｄコンバータ回路は、アナログ信号の入力電圧に対応するデジタル信号の上位ビットを出力し、
前記フォールディング回路は、その出力電圧が、前記アナログ信号の入力電圧に対して、前記上位Ａ／Ｄコンバータ回路の各々の基準電圧で順次折り返される出力特性を持ち、かつ前記下位Ａ／Ｄコンバータ回路の１ビットに相当するアナログ信号の電圧ずつシフトされた複数個のフォールディング信号を出力し、
前記下位Ａ／Ｄコンバータ回路は、前記フォールディング回路から出力される複数個のフォールディング信号に対応するデジタル信号の下位ビットを出力するとともに、前記フォールディング回路から出力される複数個のフォールディング信号のうちの１つのフォールディング信号の電圧レベルが、中心レベルよりも高電位の期間と低電位の期間とで異なる極性を持つ符号を出力し、
前記上位Ａ／Ｄコンバータ回路への入力電圧範囲と前記下位Ａ／Ｄコンバータ回路への入力電圧範囲とが、所定の電圧だけ高電位側または低電位側にシフトされており、
前記エラー補正回路は、前記上位Ａ／Ｄコンバータ回路から出力される上位ビットの変換結果のうちの最下位ビットおよび前記下位Ａ／Ｄコンバータ回路から出力されるフォールディング信号の符号の極性に応じて、前記上位ビットの変換結果をそのまま出力する、もしくは前記上位ビットの変換結果から１を引くか１を加えるかのどちらかを行うことによって前記上位ビットの変換結果を補正することを特徴とするＡ／Ｄコンバータ。