JP5946443B2 - 積分非直線性補正を備えた逐次比較レジスタアナログ・デジタル・コンバータ - Google Patents

Description

本願は、回路要素及び逐次比較レジスタ（ＳＡＲ）ロジックを用いるアナログ・デジタル・コンバータ（ＡＤＣ）において積分非直線性（ＩＮＬ）誤差に関する。

逐次比較レジスタ（ＳＡＲ）アナログ・デジタル・コンバータ（ＡＤＣ）は、入力電圧がキャパシタデジタル・アナログ・コンバータ（ＣＤＡＣ）にサンプリングされた後、バイナリビット毎の比較を実行するバイナリアルゴリズムを用いてアナログ信号をデジタル信号に変換する。このサンプリングは、操作され、基準と比較されるデジタル出力コードを決定する、ＣＤＡＣ内に電荷をストアし、このコードはアナログ入力電圧を最も近接して表す。

キャパシタは、本来、キャパシタにストアされた電荷の量がキャパシタを介する電圧に対し非線形となるようにする二次電圧係数を有する。このような電圧係数は、ＡＤＣの出力における積分非直線性（ＩＮＬ）誤差を生じさせる。ＡＤＣ増加においてアナログ入力電圧がサンプリングされるにつれて、ＣＤＡＣキャパシタ増加の二次係数に起因するＩＮＬ誤差。実際のＳＡＲ ＡＤＣ伝達曲線と「理想的な」直線上の階段状の伝達関数キャパシタ電圧係数により生じるとの差は、ＩＮＬ誤差であると考えられる。

ＡＤＣにおけるＩＮＬ誤差の大きさは、入力信号の大きさが増加するにつれて増加する。ＩＮＬ誤差のこの増加は、ＣＤＡＣキャパシタのキャパシタ電圧係数に起因するＩＮＬ誤差とそれらを横切る電圧特徴的な二次又は「二乗」関係となる間の差の結果である。従って、入力電圧範囲のダブリングは、４倍にされたＩＮＬ誤差となる。例えば、５ボルトピークトゥピーク入力信号がＳＡＲ ＡＤＣに印加される及びこれが１最下位ビット（ＬＳＢ）のＩＮＬ誤差の生成となる場合、１０ボルトピークトゥピーク入力信号は、入力信号ピークで４ＬＳＢの誤差を生じ得る。ＩＮＬ誤差のグラフの中心点は、ＣＤＡＣにおける個別のキャパシタのマッチングに基づいて、及び入力がユニポーラ又はバイポーラ（及び更に、ＩＮＬ誤差の原因の一部であるため本質的に電圧係数に基づいて）であるか否かにも基づいて、左又は右のいずれかにシフトし得る。ＳＡＲ ＡＤＣのＩＮＬ曲線の特徴的なＳ形状は、入力信号を変換する際に用いられるアルゴリズムに応じて反転され得る。

従来のアプローチは、米国特許番号第７，５０１，９６５号及び第７，１９６，６４５号に記載されている。

図１及び図２は基本的なＩＮＬ補正手法を開示する米国特許登録番号第７，５０１，９６５号の図６及び図７を再現したものである。図２は、図１のＣＤＡＣ６３０の詳細を示す。コンパレータ６１０は、中間信号（これは、Ｖ_ＩＮ及び補助ＤＡＣ６４０に応答してＣＤＡＣ６３０によって生成される）を、入力をＳＡＲロジック６２６に生成する中位参照電圧と比較する。補助ＤＡＣ６４０は、誤差演算ブロック６２５によって演算されるデジタルＩＮＬ誤差信号を受け取り、ＣＤＡＣ６３０への入力としてＩＮＬ誤差信号のアナログ表示を生成する。ＩＮＬ誤差信号のアナログ表示は、ＣＤＡＣ６３０によって生成されるアナログ出力電圧を補正するために用いられる。ＳＡＲロジック６２６は、演算ブロック６２５及びＣＤＡＣ６３０を制御する典型的なＳＡＲアルゴリズムを実行する。米国特許番号第７，５０１，９６５号の手法は、現在の変換プロセスが生じているＳＡＲ ＡＤＣ伝達関数の一部を決定する変換オペレーションの最初の数個のＳＡＲ ＡＤＣビット決定を用いる。このため、ＣＤＡＣキャパシタ容量性電圧係数により生じる典型的な誤差は、ＳＡＲ ＡＤＣ変換が終了する前に補正される。

米国特許番号第７，５０１，９６５号の誤差演算ブロック６２５において実行されるＩＮＬ誤差補正は、この複雑なプロセス及びそこに記載される関連する数式に従ってＩＮＬ誤差補正を決定するために必要とされる種々の係数を演算する複雑な「数学エンジン」によって実行され、それにより、各個々のＳＡＲ ＡＤＣチップに対し非常に正確な補正を提供する。しかし、数学エンジンの利用は、望ましくなく複雑で、遅く、コストのかかる開示されたＳＡＲ ＡＤＣとなる。

幾つかの既知のＣＤＡＣにおいて、信号電圧セトリング問題より生じるダイナミック誤差に対し補正するダイナミック誤差補正キャパシタが提供される。

ＳＡＲ ＡＤＣにおけるキャパシタ電圧係数により生じるＩＮＬ誤差速い補正費用をかけずに達成する必要性、及びこのような補正を達成するための複雑な数学エンジンを避ける必要性がある。

一実施例に従って、本発明は、各々導体（１３）に接続される第１の端子を有する補正キャパシタ（１１Ｂ）を提供することにより、ＳＡＲ ＡＤＣ（１０）におけるＩＮＬ誤差が低減される回路及び方法を提供し、導体（１３）は、ＣＤＡＣ（１１Ａ）のキャパシタの１つの端子に、及びＳＡＲ ＡＤＣのコンパレータ（５）の入力にも接続される。ストアされたＩＮＬ誤差情報（１８Ａ）は、ＩＮＬ誤差を低減するようにストアされたＩＮＬ誤差情報に応答して接地電圧又は参照電圧（ＶＥＦ）のいずれかにそれらを選択的に結合するように補正キャパシタの第２の端子に結合されるスイッチ（３２）を制御するために用いられる。

一実施例において、本発明は、第１のアナログ入力信号（Ｖ_ＩＮ ^＋）を受け取る第１のＣＤＡＣ（１１Ａ）を含み、更に、各々第１の導体（１３）に結合される第１の端子を有する複数のＣＤＡＣキャパシタを含む、ＳＡＲ ＡＤＣ（１０）を提供する。第１の補正キャパシタ回路（１１Ｂ）が、第１の導体（１３）に結合される第１の端子を有する補正キャパシタを含む。コンパレータ（５）が、第１の導体（１３）に結合される第１の入力（＋）を有する。ＳＡＲ論理回路要素（１８）が、コンパレータ（５）の出力（６）に結合される入力を有し、第１の基準電圧（ＧＮＤ）又は第２の基準電圧（ＶＲＥＦ）のいずれかに第２の端子を選択的に結合するため、それぞれ、第１のＣＤＡＣ（１１Ａ）のキャパシタの第２の端子に結合される複数のスイッチ（３２）を制御するように結合される第１の出力バス（１６）を更に有する。ＳＡＲ論理回路要素（１８）は、第１のアナログ入力信号（Ｖ_ＩＮ ^＋）を表すデジタル信号（２５）を生成する。デコーダ回路要素（１８Ａ）が、ＳＡＲ ＡＤＣの転送特性のＩＮＬ誤差を補正するようにストアされたＩＮＬ誤差情報に応答して、補正キャパシタの第２の端子を第１の基準電圧（ＧＮＤ）又は第３の基準電圧のいずれかに（図８のＶ_ＲＥＦ又はＶ_ＲＥＦ１）選択的に結合するよう、補正キャパシタ（１１Ｂ）の第２の端子に結合されるスイッチ（３２）を制御するよう結合される第１の出力バス（２４）を有する。

説明した実施例において、第１の補正キャパシタ回路（１１Ｂ）が、複数の補正キャパシタ（１１Ｂ）を含む。デコーダ回路要素（１８Ａ）の第１の出力バス（２４）が、第１の補正キャパシタ回路（１１Ｂ）の、それぞれ、補正キャパシタの第２の端子に結合される複数のスイッチ（３２）を制御するよう結合される。第２のＣＤＡＣ（７Ａ）が、第２のアナログ入力信号（ＶＩＮ）を受け取り、各々がコンパレータ（５）の第２の入力（−）に結合される第２の導体（１２）に結合される第１の端子を有する複数のＣＤＡＣキャパシタを含む。ＳＡＲ ＡＤＣ（１０）は、各々が第２の導体（１２）に結合される第１の端子を有する、複数の補正キャパシタを含む第２の補正キャパシタ回路（７Ｂ）を更に含む。ＳＡＲ論理回路要素（１８）は、第２のＣＤＡＣ（７Ａ）のキャパシタの第２の端子を第１の基準電圧（ＧＮＤ）又は第２の基準電圧（Ｖ_ＲＥＦ）のいずれかに選択的に結合するための、それぞれ、第２のＣＤＡＣ（７Ａ）のキャパシタの第２の端子に結合される複数のスイッチ（３２）を制御するように結合される第２の出力バス（１４）を有する。デコーダ回路要素（１８Ａ）は、ストアされたＩＮＬ誤差情報に応答して、第２の補正キャパシタ回路（７Ｂ）の補正キャパシタの第２の端子を、第１の基準電圧（ＧＮＤ）又は第３の基準電圧（図８のＶ_ＲＥＦ、又はＶ_ＲＥＦ１）のいずれかに選択的に結合するよう、第２の補正キャパシタ回路（７Ｂ）の補正キャパシタの第２の端子に結合される複数のスイッチ（３２）を制御するように結合される第２の出力バス（２２）を有する。ＳＡＲ論理回路要素（１８）は、第１の（Ｖ_ＩＮ ^＋）及び第２の（Ｖ_ＩＮ ⁻）アナログ入力信号間の差（Ｖ_ＩＮ ^＋−Ｖ_ＩＮ ⁻）を表すデジタル信号（２５）を生成する。デコーダ（１８Ａ）は、ＳＡＲ論理回路要素（１８）のの一部である。デジタル信号（２５）は、デジタル信号（２５）をＳＡＲ ＡＤＣ（１０）のデジタル出力信号（ＤＯＵＴ）にフォーマットするため出力論理回路（２７）により受け取られる。

説明した実施例において、第１の（１１Ａ）及び第２の（７Ａ）ＣＤＡＣのキャパシタは、バイナリに重み付され、第１の（１１Ｂ）及び第２の（７Ｂ）補正キャパシタ回路の補正キャパシタもバイナリに重み付される。

一実施例において、第１の導体（１３）が、第３の導体（１３Ａ）及び第１の（１３）及び第３の（１３Ａ）導体間に結合される第１のスケーリングキャパシタ（図７のＣ_{ＳＣＡＬＥ}）を用いて、第１の補正キャパシタ回路（１１Ｂ）のキャパシタの第１の端子及びコンパレータ（５）の第１の（＋）入力に結合され、
第２の導体（１２）が、第４の導体（１２Ａ）及び第２の（１２）及び第４の（１２Ａ）導体間に結合される第２のスケーリングキャパシタ（図７のＣ_{ＳＣＡＬＥ}）を用いて、第２の補正キャパシタ回路（７Ｂ）のキャパシタの第１の端子及びコンパレータ（５）の第２の（−）入力に結合される。

一実施例において、デジタル・アナログ・コンバータ（１５）が、第３の基準電圧（Ｖ_ＲＥＦ１）を生成するためにデジタル入力信号（ＳＣＡＬＩＮＧ ＣＯＤＥ）を受け取るよう結合される入力（１７）を有する。

説明した実施例において、ＩＮＬ誤差は、主として第１の（１１Ａ）及び第２の（７Ａ）ＣＤＡＣのキャパシタ電圧係数により生じる。

説明した実施例において、ＳＡＲロジック（１８）による所定の数の初期ビット決定の結果が、どの補正キャパシタが第３の基準電圧（Ｖ_ＲＥＦ又はＶ_ＲＥＦ１）に選択的に結合されるべきかを決定するルックアップテーブル（表１）にアクセスするためデコーダ（１８Ａ）によって用いられる。

一実施例において、ルックアップテーブル（表１）は、統計的に決定されたＳＡＲ ＡＤＣのためＩＮＬ補正情報をストアする。

一実施例において、本発明は、アナログ入力信号（Ｖ_ＩＮ ^＋）を受け取るＣＤＡＣ（１１Ａ）を含むＳＡＲＡＤＣ（１０）におけるＩＮＬ誤差を低減するための方法を提供し、ＳＡＲＡＤＣ（１０）は、各々が第１の導体（１３）に結合される第１の端子を有する複数のＣＤＡＣキャパシタ、第１の導体（１３）に結合される第１の入力（＋）を有するコンパレータ（５）、及びコンパレータ（５）の出力（６）に結合される入力を有し、第２の端子を第１の基準電圧（ＧＮＤ）又は第２の基準電圧（ＶＲＥＦ）のいずれかに選択的に結合するための、それぞれ、ＣＤＡＣ（１１Ａ）のキャパシタの第２の端子に結合される複数のスイッチ（３２）を制御するように結合される第１の出力バス（１６）を更に有する、ＳＡＲ論理回路要素（１８）を含み、ＳＡＲ論理回路要素（１８）が、入力信号（ＶＩＮ＋）を表すデジタル信号（２５）を生成する。この方法は、ストアされたＩＮＬ誤差情報を提供すること、補正キャパシタ回路（１１Ｂ）内の第１の端子の各々の複数の補正キャパシタを第１の導体（１３）に結合すること、及びＳＡＲ ＡＤＣ（１０）の伝達関数のＩＮＬ誤差を補正するため、ストアされたＩＮＬ誤差情報に応答して、補正キャパシタの第２の端子を、それぞれ、第１の基準電圧（ＧＮＤ）又は第３の基準電圧（図８のＶ_ＲＥＦ又はＶ_ＲＥＦ１）のいずれかに選択的に結合するように補正キャパシタの各々の第２の端子に結合されるスイッチ（３２）を制御することを含む。

記述される実施例において、この方法は、どの補正キャパシタが第３の基準電圧（Ｖ_ＲＥＦ又はＶ_ＲＥＦ１）に選択的に結合されるべきかを決定するルックアップテーブル（表１）にアクセスするためＳＡＲ論理回路要素（１８）による所定の数の初期ビット決定の結果を利用することを含む。記述される実施例において、この方法は、ルックアップテーブル（表１）内のＳＡＲ ＡＤＣのための統計的に決定されたＩＮＬ補正情報をストアすることを含む。この方法は、ＳＡＲ ＡＤＣのための理想的な伝達関数からＳＡＲ ＡＤＣ（１０）のための実際の伝達関数を減算することによりＩＮＬ誤差を決定することを更に含む。一実施例において、この方法は、デジタル入力信号（ＳＣＡＬＩＮＧ ＣＯＤＥ）を受け取るよう結合される入力（１７）を有するデジタル・アナログ・コンバータ（１５）を用いて第３の基準電圧（ＶＲＥＦ１）を生成することを含む。

一実施例において、この方法は、アナログ入力信号（Ｖ_ＩＮ ^＋）を受け取るＣＤＡＣ（１１Ａ）を含むＳＡＲＡＤＣ（１０）におけるＩＮＬ誤差を低減するための回路を含み、ＳＡＲＡＤＣ（１０）は、各々が第１の導体（１３）に結合される第１の端子を有する複数のＣＤＡＣキャパシタ、第１の導体（１３）に結合される第１の入力（＋）を有するコンパレータ（５）、及びコンパレータ（５）の出力（６）に結合される入力を有し、第２の端子を第１の基準電圧（ＧＮＤ）又は第２の基準電圧（Ｖ_ＲＥＦ）のいずれかに選択的に結合するために、それぞれ、ＣＤＡＣ（１１Ａ）のキャパシタの第２の端子に結合される複数のスイッチ（３２）を制御するように結合される第１の出力バス（１６）を更に有するＳＡＲ論理回路要素（１８）を含む。ＳＡＲ論理回路要素（１８）は、入力信号（ＶＩＮ＋）を表すデジタル信号（２５）を生成し、この回路要素は、補正キャパシタ回路（１１Ｂ）内の複数の補正キャパシタの各々の第１の端子を第１の導体（１３）に結合するための第１の補正キャパシタ手段（１１Ｂ）、ＩＮＬ誤差情報をストアするための手段（表１、１８Ａ）、及びＳＡＲ ＡＤＣ（１０）の伝達関数のＩＮＬ誤差を補正するように、ストアされたＩＮＬ誤差情報に応答して、それぞれ、補正キャパシタの第２の端子を第１の基準電圧（ＧＮＤ）又は第３の基準電圧（Ｖ_ＲＥＦ又はＶ_ＲＥＦ１）のいずれかにに選択的に結合するよう、補正キャパシタの各々の第２の端子に結合されるスイッチ（３２）を制御するための手段（１８Ａ）を含む。

例示の実施例を添付の図面を参照して説明する。

図１は、従来技術ＩＮＬ誤差補正回路要素を含むアナログ・デジタル・コンバータの概略図である。

図２は、図１のブロック６２０の概略図である。

図３は、典型的なＩＮＬ特性曲線及び本発明に従ったＩＮＬ補正曲線を示す図である。

図４は、本発明に従ったＩＮＬ補正キャパシタ及び関連する回路を含むＳＡＲ ＡＤＣのブロック図である。

図５は、４個のＩＮＬ補正キャパシタを含む、図４のＳＡＲ ＡＤＣの一実装例の概略図である。

図６は、１２個のＩＮＬ補正キャパシタを含む、図４のＳＡＲ ＡＤＣの一実装例の概略図である。

図７は、１２個のＩＮＬ補正キャパシタ及び２個のスケーリングキャパシタを含む、図４のＳＡＲ ＡＤＣの一実装例の概略図である。

図８は、１２個のＩＮＬ補正キャパシタ及びＤＡＣ（デジタルアナログコンバータ）を含み、スケーリングコードに応答してＣＤＡＣ及びスケーリングキャパシタのための参照電圧を生成するための、図４のＳＡＲ ＡＤＣの一実装例の概略図である。

理想的なＳＡＲ ＡＤＣ伝達関数は、ＳＡＲ ＡＤＣのアナログ入力電圧をそれらのデジタル表示に関連させる直線又は線形の階段状の関数である。ＳＡＲ ＡＤＣ内のＣＤＡＣのキャパシタ電圧係数に起因する伝達関数におけるＩＮＬ誤差（積分非直線性誤差）は、その実際の伝達関数をそれの理想的な伝達関数と異ならせる。理想の伝達関数からの差は、図３に示すような特徴的なＳ形状のＩＮＬ誤差曲線により表され得る。ＩＮＬ曲線は、そのＣＤＡＣキャパシタの電圧係数に起因する、ＳＡＲ ＡＤＣの積分非直線性に見られる特徴的なＳ形状を有する。ＩＮＬ誤差曲線は、実際の伝達曲線から理想的な線形伝達曲線を減じることにより得られる。

ＩＮＬ誤差曲線の特徴的なＳ形状は、二次キャパシタ電圧係数により生じる。ＩＮＬ誤差曲線は、実際は、実際のＳＡＲ ＡＤＣ伝達関数の終点から直線を描き、その後理想の直線の伝達関数から実際の伝達関数を減算することにより得られる。この線を描くことは、最終結果にトランスペアレントな最初の及び最後のセグメントの任意の違いをつくる。

図３に示すＩＮＬ曲線のシンプルな表示を提供するために三次多項式が用いられたが、より複雑で、従って、より正確な、数式を代りに用いることもできる。いずれにしても、数式で表されるべき必要とされるＩＮＬ補正の量は、まずＩＮＬ曲線を区分することにより決まる必要がある。補正の制約は、これらのセグメント内で補正が成され得ないように、最初の及び最後のセグメント内の最大誤差から来る。

図３のグラフにおいて、「ＩＮＬ」で示すシミュレーションされたＳ形状の曲線は、ＳＡＲ ＡＤＣのＣＤＡＣのキャパシタの電圧係数により生じる積分非直線性誤差を表す。図３グラフの縦軸は、ＬＳＢ（最下位ビット）で表わされる正規化されたＩＮＬ誤差を示し、従って、ボルトを暗示する。各ＬＳＢが、関連する「ＬＳＢサイズ」を有し、これは、デジタル出力信号ＤＯＵＴ（図４）の最下位ビットを「０」から「１」まで又はその反対にスイッチさせるために必要とされる入力電圧変化の量に等しい。最大ＩＮＬ誤差電圧の値は、用いられている参照電圧及び印加された入力電圧の範囲に依存する。「ＬＳＢサイズ」は、ＣＤＡＣの構成又はアーキテクチャに依存する。図３のＩＮＬ曲線の縦軸は、最大誤差が１ＬＳＢと性格に同等となるように正規化される。図３の横軸で示す「正規化された入力電圧範囲」は、ＳＡＲ ＡＤＣのバイポーラ入力電圧の範囲を示す。図３の横軸では、実際のバイナリ・コードは示されていないことに留意されたい。というのは、それらは、＋１ボルトに正規化されているためである。図３の「ＩＮＬ調整（正規化されたもの）」曲線は、図４及び５に示すＳＡＲ ＡＤＣのためのシミュレーションされた「補正された」ＩＮＬ誤差であり、図４のブロック５、７、及び１１に対し、図５のＣＤＡＣ回路要素１０−１が提供される場合、ＩＮＬ補正キャパシタのＶ_ＲＥＦへのスイッチングに起因する。本発明のＩＮＬ補正キャパシタは、シミュレーションされたＩＮＬ調整（正規化されたもの）曲線に示す低減されたＩＮＬ誤差を提供するために用いられる。ＩＮＬ調整（正規化されたもの）曲線は、本発明のＩＮＬ補正キャパシタ手法を用いた結果、補正されていない（即ち、Ｓ形状の）ＩＮＬ誤差の量に比べ、ＳＡＲ ＡＤＣ伝達関数におけるＩＮＬ誤差の著しく低減された量を示す。

図３において、ＩＮＬ調整（正規化されたもの）曲線は、ＩＮＬ調整（実際）曲線及び理想的な伝達関数曲線から得られる。ＩＮＬ調整（正規化されたもの）曲線の左及び右の終点はいずれも縦軸で０ＬＳＢであることに留意されたい。図４及び５の例において示されるＩＮＬ補正回路要素が用いられる場合、実際の補正されたＩＮＬ誤差曲線が、実際のＳＡＲ ＡＤＣ伝達関数から、ＳＡＲ ＡＤＣの対応する実際の理想の線形伝達関数を減じることにより得られるとき、結果は、図３に示すＩＮＬ調整（実際）曲線である。その計算された終点は０ＬＳＢではないことに留意されたい。従って、理想的な伝達関数曲線は、実際は、理想の伝達関数曲線の左及び右の終点を通る直線を描くことにより得られる。そのため、理想の伝達関数及びＩＮＬ調整（実際）は、実際は、理想の伝達関数の左の終点を０ＬＳＢまで引き上げ、右の終点を０ＬＳＢ下げることにより「正規化される」。理想の伝達関数曲線の各点がシフトされる量は、ＩＮＬ調整（実際）曲線の対応する点を等しくシフトするために用いられ、そのシフトによりＩＮＬ調整（正規化されたもの）曲線となる。

図４において、ＳＡＲＡＤＣ１０は、ＣＤＡＣ１１Ａ及び複数のＩＮＬ補正キャパシタブロック１１Ｂ両方を含むＣＤＡＣ１１を含む。入力電圧Ｖ_ＩＮ ^＋は、ＣＤＡＣ１１Ａの入力に印加される。ＣＤＡＣ１１の出力１３は、コンパレータ５の（＋）入力に接続され、その出力は、ＳＡＲロジック１８の入力に接続される。ＳＡＲＡＤＣ１０は、ＣＤＡＣ７Ａ及びブロック７Ｂ内の複数のＩＮＬ補正キャパシタ両方を含むＣＤＡＣ７を更に含む。入力電圧Ｖ_ＩＮ ⁻は、ＣＤＡＣ７Ａの入力に印加される。ＣＤＡＣ７の出力１２は、コンパレータ５の（−）入力に接続される。（コンパレータ５の（＋）及び（−）入力の接続に対するＶ_ＩＮ ^＋及びＶ_ＩＮ ⁻の関係は、逆にすることができ、ＳＡＲロジック１８内で補償されることに留意されたい。）

図３のＩＮＬ及びＩＮＬ調整（正規化されたもの）曲線のシミュレーション元となったＣＤＡＣ７及び１１の一実装の詳細を図５に示す。図５を参照すると、回路要素１０−１を、ＣＤＡＣ７Ａ及び１１Ａ及び図４のＩＮＬ補正キャパシタブロック７Ｂ及び１１Ｂの実装のために用いることができる。（図４のＩＮＬ補正キャパシタ７Ｂ及び１１Ｂは、それぞれ、ＣＤＡＣ７及び１１の一部であると考えることができる。）図５のＣＤＡＣ１１Ａにおいて、それぞれ、静電容量Ｃ、２Ｃ、４Ｃ、８Ｃ．．．ｘＣ、ｙＣ、及びｚＣの多数のバイナリに重み付されたＣＤＡＣキャパシタの各々は、導体１３によりコンパレータ５の（＋）入力接続される上側端子を有する。それらのＣＤＡＣキャパシタの各々の下側端子は、接地（ＧＮＤ）に接続される１つの端子及びＶ_ＲＥＦに接続される別の端子を有する対応するスイッチ３２のワイパーに接続される。同様に、ＣＤＡＣ７Ａにおいて、それぞれ、静電容量Ｃ、２Ｃ、４Ｃ、８Ｃ．．．ｘＣ、ｙＣ、及びｚＣの多数のバイナリに重み付されたＣＤＡＣキャパシタの各々は、導体１２によりコンパレータ５の（−）入力接続される下側端子を有する。ＣＤＡＣ７Ａ内の各ＣＤＡＣキャパシタの上側端子は、接地（ＧＮＤ）に接続される１つの端子及びＶ_ＲＥＦに接続される別の端子を有する対応するスイッチ３２のワイパーに接続される。ＣＤＡＣ１１Ａ内のスイッチ３２の制御電極は、図４のバス１６の対応する導体に接続され、ＣＤＡＣ７Ａ内のスイッチ３２の制御電極は、図４のバス１４対応する導体に接続される。

図５は、図４のブロック７Ｂ及び１１Ｂ内のＩＮＬ補正キャパシタのための回路要素を更に示す。図５のブロック７Ｂにおいて、２つのＩＮＬ補正キャパシタ静電容量Ｃ／４及びＣ／２の各々が、導体１２に接続される上側端子及び接地に接続される１つの端子及びＶ_ＲＥＦに接続される別の端子を有する対応するスイッチ３２のワイパーに接続される下側端子を有する。同様に、図５のブロック１１Ｂにおいて、静電容量Ｃ／４及びＣ／２の２つのＩＮＬ補正キャパシタの各々が、導体１３に接続される下側端子及び接地に接続される１つの端子及びＶ_ＲＥＦに接続される別の端子を有する対応するスイッチ３２のワイパーに接続される上側端子を有する。

ブロック１１Ｂ内のスイッチ３２の制御電極は、ＩＮＬデコーダ１８Ａ（図４）からバス２４の対応する導体に接続され、及び同様に、ブロック７Ｂ内のスイッチ３２の制御電極は、バス２２（図４）の対応する導体に接続される。この例において、図５の補正キャパシタ値は、０．５及び０．２５ＬＳＢに対応する値を有するようにスケーリングされる。これにより３つのＩＮＬ補正値０．２５、０．５、及び０．７５ＬＳＢがコンパレータ５の（＋）又は（−）入力のいずれかに提供されることが可能となる（ここでＬＳＢは、１つのキャパシタンス値Ｃに対応する値を有するとして定義される）。図４及び５に示す構成は、１２ビットＳＡＲ ＡＤＣの場合について図３のシミュレーションされたＩＮＬ及びＩＮＬ調整（正規化されたもの）曲線を生成するために用いられた。（図３のグラフは、正規化されており、実際には８より大きいビットの任意のＳＡＲ ＡＤＣに適用可能である。）

図３のＩＮＬ調整（正規化されたもの）曲線は、実際には、ＩＮＬ補正静電容量の選択された量をＣＤＡＣ７Ａ又はＣＤＡＣ１１Ａの静電容量に付加することにより初期ビット決定（例えば、５ビット決定）が現在のＳＡＲ ＡＤＣ変換プロセスにおいて成されるとして、区分されたＩＮＬ補正の選択された量がＩＮＬ誤差を補正するためにどのように用いられ得るかを示す。対応する補正値は、それにより決定され、予期される統計的ＩＮＬ誤差のためを補正するため、図５のＣＤＡＣ７Ａの導体１２又はＣＤＡＣ１１Ａの導体１３上に重畳される。図４及び５の例において、最初の５つの決定がなされた後補正が導体１２又は導体１３に適用される。（しかし、どのくらい多くのＩＮＬ誤差補正が必要とされるかを決定するためにより多くの初期ビット決定の結果を用いることは、より正確なＩＮＬ補正結果をもたらすことに留意されたい。）サンプルが位置する伝達関数の「位置」を５ビットを用いて評価することは、３２個の可能なＩＮＬ誤差補正値を提供する。

ＩＮＬ補正キャパシタ１１Ａを「ＯＮ」にすること（例えば、表１に後述するように）は、対応するスイッチ３２を介してそれらをＶＲＥＦに及び導体１３をコンパレータ５の（＋）入力に接続することにより達成される。これは、ＣＤＡＣ１１における有効なストアされた電荷を増加させ、そのため、バス２５（これは、データフォーマットを除き、バス３０上のＤＯＵＴと全く同じである）上のＳＡＲ ＡＤＣ出力コード値を増加させる。同様に、ＩＮＬ補正キャパシタ７Ａを、それらを対応するスイッチ３２を介して及び導体１２をコンパレータ５の（−）入力に接続することにより「ＯＮ」にすることは、ＣＤＡＣ１１内の有効なストアされた電荷を低減させ、それによりＳＡＲ ＡＤＣ出力コード値を低減させる。

ＣＤＡＣ１１Ａ及び７Ａのキャパシタ内の対応する電荷の量をストアする差動入力電圧Ｖ_ＩＮ ^＋−Ｖ_ＩＮ ⁻のサンプリングの間、ＩＮＬ補正キャパシタが、に結合される接地参照電圧（ＧＮＤ）。続いて、選択された補正キャパシタが、導体１３又は導体１２上の適切なＩＮＬ補正をつくるためＶ_ＲＥＦにスイッチングされる。（このプロセスは反対にされ得、すなわち、補正キャパシタはＶ_ＲＥＦにサンプリングされ、補正を行うため接地にスイッチングされ得ることに留意されたい。しかし、ルックアップテーブルはこれを可能にするために調節される必要がある。）ＳＡＲ ＡＤＣ１０はビット決定を準じ行うため、現在の変換が起こっているＳＡＲ ＡＤＣ伝達関数の部分又は位置、最上位又は上側ビットの結果を決定するために用いることができる。この情報で、ブロック７Ｂ内の補正キャパシタは、ＣＤＡＣ７Ａのキャパシタと共に導体１２に接続され、又は補正キャパシタブロック１１Ｂは、ＣＤＡＣ１１Ａのキャパシタと共に導体１３に接続され、従って、実際には、続いて記載されるＩＮＬデコーダ１８Ａ及び関連する実装続いて記載される表１によって決まるような方式でＩＮＬ誤差を補正する目的で、それぞれ、ＣＤＡＣ１１Ａ又はＣＤＡＣ７Ａに付加されるまたはその上に重畳される。ＩＮＬ補正の大きさは、統計的に予期されるＩＮＬ誤差に従って多数のＬＳＢ又は「ＬＳＢサイズ」として生じ、入力信号範囲に対して調節される。

図４において、ＳＡＲロジック１８は、従来のＳＡＲロジック及びレジスタ回路要素を含み、変換プロセスの間ＯＮにされる（即ち、参照電圧ＶＲＥＦに接続される）ＩＮＬ補正キャパシタを制御するＩＮＬデコーダ１８Ａを更に含む。ＳＡＲロジック１８の１つの出力は、導体のグループ又はデジタルバス１４により結合されて、ＳＡＲロジック１８によって実行される従来のＳＡＲアルゴリズムの実行に従って、ブロック７Ａ内の種々のバイナリに重み付されたキャパシタを接地又はＶ_ＲＥＦのいずれかに接続するよう機能する、ＣＤＡＣ７Ａの種々のスイッチの端子を制御する。同様に、ＳＡＲロジック１８の別の出力は、導体のグループ又はバス１６により結合されて、ブロック１１Ａ内の種々のバイナリに重み付されたキャパシタを、ＳＡＲアルゴリズムに従って接地又はＶ_ＲＥＦのいずれかに接続するよう機能する、ＣＤＡＣ１１Ａの種々のスイッチの端子を制御する。

ＩＮＬデコーダ１８Ａの１つの出力は、本発明のＩＮＬ誤差補正プロセスに従って、接地又はＶ_ＲＥＦのいずれかにブロック７Ｂの個別の補正キャパシタを接続するよう機能する種々のスイッチの端子を制御するよう導体２２のグループにより接続される。同様に、ＩＮＬデコーダ１８Ａの別の出力は、本発明のＩＮＬ誤差補正プロセスに従って、接地又はＶ_ＲＥＦのいずれかにブロック１１Ｂの個別の補正キャパシタを接続するよう機能する種々のスイッチの端子を制御するよう導体２４のグループにより接続される。

ＳＡＲロジック１８の出力は、デジタルバス２５により出力ロジック２７の入力に結合される、出力ロジック２７は、ＳＡＲロジック１８内のＳＡＲレジスタの内容をシリアル又はパラレルデジタル出力ワードＤＯＵＴに変換する。

ＩＮＬデコーダ１８Ａの種々の実装例を用いることができる。例えば、マルチプレクサに関連してシンプルなハードワイヤードルックアップテーブルを用いることができる。ＳＡＲロジック１８による最初の５つの最上位ビット決定の結果に基づいて、ＩＮＬデコーダ１８Ａは、どのＩＮＬ補正キャパシタ１１Ｂ又は７ＢがＯＮにされるかべきかを選択する。最初のビット決定は、ＳＡＲ ＡＤＣ変換プロセスが図３のＳ形状のＩＮＬ誤差曲線の正の部分で動作しているか又は負の部分で動作しているか、及びそのためＩＮＬ誤差を低減するため補正キャパシタブロック７Ｂに又は１１Ｂが（それらをＶ_ＲＥＦに接続することにより）オンにされているかどうかを示す。次の４つのビット決定は、ＣＤＡＣ回路要素の側（即ち、（＋）側又は（−）側）のどのＩＮＬ補正キャパシタがコンパレータ５の入力（導体１２又は導体１３のいずれか）上のＩＮＬ誤差補正電荷及び電圧の増加量を重畳し得るかを示す。図３の左側に対応するＳＡＲ ＡＤＣ伝達関数の前半では、実際のＩＮＬ誤差を補正するためＩＮＬ誤差が減算され、図３の右側に対応するＩＮＬ伝達関数の後半では、実際のＩＮＬ誤差を補正するため誤差量が付加される。（ＩＮＬ曲線のＳの形状の極性は反対にされてもよく、その場合、上述のＩＮＬ誤差の減算及び付加も反対にされる必要があることに留意されたい。）

最初の５つのビット決定がＳＡＲロジック１８により成された後、ＩＮＬデコーダ１８Ａがアクティブにされ、例えば、５つの最上位ビット決定のＭＳＢビット結果をデコードし、その情報を用いて表１で表すルックアップテーブルからの情報に応答して成される必要があるＩＮＬ誤差補正の極性及び量を決定する。ＩＮＬデコーダ１８Ａはその後、実際は、それに従って、導体１２又は導体１３上の増分ＩＮＬ補正電荷（及び電圧）の適切な量を重畳するため、種々の補正キャパシタをオンにする。

このため、導体１２又は導体１３上の結果の電圧がセトリングすることを可能にした後、ＳＡＲロジック１８は、ＳＡＲ ＡＤＣ変換アルゴリズムの実行を継続する。出力論理回路要素２７は、ＳＡＲロジック１８からデジタル出力コード信号２５を受け取り、それを所望のフォーマット、例えば、シリアルフォーマット、パラレルフォーマットなどに変換する。

上述したように、「ダイナミック誤差補正キャパシタ」は、信号電圧セトリング問題により生じるダイナミック誤差のため幾つかのＣＤＡＣを補正するために用いられる。（ダイナミック誤差は、ビット決定の任意のものの間導入され得る。典型的に、最上位ビットは、最もダイナミック誤差が導入され及び最もセトリング時間が必要とされる場所である。）このようなダイナミック誤差補正キャパシタが存在する場合、その後、本発明のＩＮＬ補正はこのようなダイナミック誤差補正キャパシタの最後がＳＡＲロジック１８において用いられる前に適用されるべきである。ダイナミック誤差補正オペレーションは、変換の間任意の付加的な誤差が導入される場合、それらが補償され得るように、本発明の少なくとも１つの誤差補正ビットオペレーション前に実行されるべきである。

上述のように、ＩＮＬデコーダ１８Ａは、以下に示す表１に示される情報を含むハードワイヤードルックアップテーブルを含み得、ルックアップテーブル１をアクセスするため従来のマルチプレクス又はアドレス回路要素を含み得る。表１において、最初の５つのＭＳＢ決定ビットは、最初の５つのＭＳＢビット決定の結果であり、結果０００００で始まる。ビット決定結果０００００は、図３に示す横軸の「入力電圧範囲」の正規化された値である、正規化された−１．００００を表す。同様に、ビット決定結果１１１１１は、図３の横軸の「入力電圧範囲Ａ」の正規化された１．００００値を表す。

種々の入力電圧範囲のためのＩＮＬ調整（正規化されたもの）補正レベルは、ブロック１１Ｂ及び７Ｂ内のＩＮＬ補正キャパシタの種々の組み合わせを選択するため、ルックアップテーブルを単に調節することによって提供され得る。付加的なＩＮＬ補正キャパシタ、即ち、図５に示す４つより多い補正キャパシタが、より大きい範囲の基準電圧のためのより大きいＩＮＬ誤差の補正を可能にするため提供され得る。これは、より大きい入力電圧がＡＤＣＳＡＲ１０の入力に印加されるとき助けとなる。典型的に、入力電圧が大きいほど、ＩＮＬ誤差がより大きくなり得る、これは、ＩＮＬ誤差の大きさは、入力電圧の二乗関数であるためである。

例えば、入力信号範囲が＋１０ボルトである場合、そのＳＡＲ ＡＤＣの最大ＩＮＬ誤差は８ＬＳＢとなる。図６に示す１２ＩＮＬ補正キャパシタを用いる構成は、８ＬＳＢまでのＩＮＬ誤差を補正することができる。しかし、入力信号の範囲が＋５ボルトまで低減される場合、入力範囲が半分に低減されており、その後これが、ＩＮＬ誤差範囲を４の係数でを低減する効果を有する。その後、８ＬＳＢのＩＮＬ誤差範囲が２ＬＳＢまで低減される。その場合、図６に示す静電容量４Ｃ及び２Ｃの補正キャパシタは、ＩＮＬ補正に必要とされない。従って、表１は、この場合、低い値のＩＮＬ補正キャパシタのみを用いるよう調整され得る。しかし、好ましくは、より高い値のＩＮＬ補正キャパシタがブロック１１Ｂ及び７Ｂに含まれて、表１を予期される最も悪いＩＮＬ誤差のため調整し得る。

ＩＮＬデコーダ１８Ａ（図４）異なる入力電圧範囲のため調節するよう拡張され得る。２つ多い補正キャパシタを各ＣＤＡＣに付加することにより一層多くの量の誤差が補正され得る。図３のＩＮＬ及びＩＮＬ調整（正規化されたもの）曲線は、固定入力電圧範囲を仮定している。しかし、この固定入力電圧範囲が2倍になる場合、誤差は１ＬＳＢから４ＬＳＢまで増加する。それぞれ、１．０及び２．０ＬＳＢの値の上述の２つの付加的な補償キャパシタを図６に示すようにＣＤＡＣ７Ｂ及び１１Ｂの各々に付加することにより、付加的な誤差が補正され得る。

図３において、正規化された入力電圧範囲が＋１.０００ボルトである場合、横軸でほぼ０．５から０．６の間の正規化された入力電圧の値は、縦軸の１.０ＬＳＢの最悪ケースのＩＮＬ誤差に対し生じることが分かる。更に具体的には、正規化された入力電圧の値が−０．５５ボルトである場合、ＩＮＬ曲線は、ＳＡＲ ＡＤＣの特定の設計の観察された統計的性能に基づいてＩＮＬ誤差の１ＬＳＢを示す。このため、ＩＮＬ曲線は、ＩＮＬ誤差補正の最大量が必要とされる、ＳＡＲ ＡＤＣ変換プロセスの「位置」を示す。最初の２つのビット決定は、このような最大補正が必要とされる、正規化された入力電圧範囲の一部で起こる。最初の２つのキャパシタの変換が実行されると、即ち、最初の２ビット決定がなされると、それらの２つのビット決定は、入力電圧が入力電圧範囲内にある場所辺りを示す。

図３に示すシミュレーションされたＩＮＬ曲線は、統計的な、補正されていなく、正規化された、最大１．０００ＬＳＢであり最小−１．０００ＬＳＢの、積分非直線性誤差曲線値を示す。これに対し、ＩＮＬ調整（正規化されたもの）曲線により示される補正された誤差は、正規化された最大値０．２５０ＬＳＢ及び正規化された最小値−０．２５０ＬＳＢを有する。これは、正規化されたＩＮＬ曲線最大値正確に１．０００ＬＳＢ及び正規化された最小値−１．０００よりずっと小さい。

このため、本発明のＩＮＬ誤差補正プロセスは、図５のブロック７Ｂ及び１１Ｂに示す４つの補正キャパシタが、図４のブロック７Ｂ及び１１Ｂにおいて用いられるこの例において、ＩＮＬ誤差を約４の係数で低減する。

図６の回路要素１０−２は、図５の回路要素１０−１と本質的に同じである。しかし、回路要素１０−２は、導体１３によりＳＡＲコンパレータ５の（＋）入力に接続されるブロック１１Ｂ内の、それぞれ、静電容量Ｃ／８、Ｃ／４、Ｃ／２、Ｃ、２Ｃ、及び４Ｃのバイナリに重み付されたＩＮＬ補正キャパシタ６ＩＮＬを含む。図６の回路要素１０−２は、導体１２によりＳＡＲコンパレータ５の（−）入力に接続されるブロック７Ｂ内の、それぞれ、静電容量Ｃ／８、Ｃ／４、Ｃ／２、Ｃ、２Ｃ、及び４Ｃのバイナリに重み付されたＩＮＬ補正キャパシタ６ＩＮＬを更に含む。ルックアップテーブル１は、コンパレータ５の、それぞれ、各入力に結合され得る４つより多いＩＮＬ補正キャパシタを提供するよう改変することができる。表１は、異なる入力電圧範囲に対応することもできる。つまり、図６の実装は、より大きなルックアップテーブルの異なる部分に関連して異なる入力電圧範囲で機能するように設計される。

図７において、ＳＡＲＡＤＣ回路１０−３は、導体１３が、導体１３Ａによりコンパレータ５の（＋）入力に及びブロック１１ＢのＩＮＬ補正キャパシタの上側端子に接続される他の端子を有する静電容量Ｃ_{ＳＣＡＬＥ}の第１のスケールダウンキャパシタの１つの端子に接続される点を除くと、図６のものと同じである。同様に、回路要素１０-３において、導体１２は、導体１２Ａによりコンパレータ５の（−）入力に及びブロック７ＢのＩＮＬ補正キャパシタの下側端子に接続される他の端子を有する静電容量Ｃ_{ＳＣＡＬＥ}の第２のスケールダウンキャパシタの１つの端子に接続される。図７の実装は、単一のルックアップテーブルを用いることができ、スケールダウンキャパシタを適切に改変することにより種々の入力電圧範囲のための必要な調整を提供することができる。

図８において、ＳＡＲＡＤＣ回路１０−４は、図６の回路１０−２を含み、「ＳＣＡＬＩＮＧ ＣＯＤＥ」と示されるスケーリングコードを受け取るよう接続されるデジタル入力１７を有するＤＡＣ１５を更に含む。ＤＡＣ１５は、参照電圧Ｖ_ＲＥＦを受け取るよう接続される参照電圧入力１９を有する。ＤＡＣ１５の出力は、導体２０によりスケーリングされた参照電圧ＶＲＥＦ１をＩＮＬ補正ブロック１１Ｂ及び７Ｂ内のスイッチ３２の参照電圧端子に印加するよう接続される。図８のＤＡＣ１５の出力は、固定電圧であり、これは、ＳＡＲ ＡＤＣの入力電圧の予期される範囲を基にスケーリングされる。種々のＩＮＬ補正キャパシタをコンパレータ５の適切な入力にスイッチングすることによりＩＮＬ補正をおこなうため、単一のルックアップテーブルを上述のように用いることができる。これは、単一のＩＮＬ補正キャパシタを用い、必要とされるＩＮＬ補正を提供するように補助ＤＡＣの出力電圧を調整し、この補助ＤＡＣがＩＮＬ補正をおこなう際のアクティブ構成要素である（そのためＩＮＬ補正キャパシタのスイッチングがＩＮＬ補正をおこなう主要な方式でない）上述の米国特許番号第７，５０１，９６５号と対照的である。

説明した本発明の実施例は、上述の米国特許番号第７，５０１，９６５号のＩＮＬ誤差補正システムにより要求されるように、複雑な数学エンジン、及びＳＡＲＡＤＣ変換の間種々の係数を演算する関連する回路の利用を避ける。その代り、本発明は、ＳＡＲ ＤＡＣ変換プロセスの所定の数の初期ビット決定に応答して、バイナリに重み付されたＣＤＡＣキャパシタと並列の種々のＩＮＬ補正キャパシタをスイッチングするためのルックアップテーブルの使用に基づいてはるかにシンプルなＩＮＬ補正手法を提供する。このルックアップテーブルは、どのＩＮＬ補正キャパシタが、複雑な数学エンジンを利用することなくＩＮＬ誤差補正するようにＣＤＡＣ出力を調整することを必要とされているかを決定する。

本発明はＩＮＬ誤差の統計的平均に基づくため、本発明のＩＮＬ補正手法は、米国特許番号第７，５０１，９６５号に記載されたものほど正確ではないが、
本発明の手法は、数学エンジンを用いる複雑さ、コスト、及び低速を避け、それでも大抵の応用例で許容可能な精度を提供する。また、本発明のＳＡＲ ＡＤＣの製造中の最終テストは、従来技術のＳＡＲ ＡＤＣの場合よりもはるかにコストがかからず、はるかに速い。

説明した例は改変され得ることは、に関連する本発明に精通する者であれば、明らかであろう。例えば、本発明の実施例の差動を記載したが、本発明は、シングルエンドの実施例（これらの２つは、本質的に、各説明した差動実施例に含まれる）にも等しく適用可能である。また、補正キャパシタの重みは、アルゴリズムの補正応答にカスタマイズするため、バイナリ重み付以外の方法でスケーリングされ得る。多数の補正キャパシタが説明した実施例に含まれるが、幾つかの場合において、単一の補正キャパシタのみを用いることが実際的である可能もある。また、ＣＤＡＣに接続されるコンパレータの１つの側のみを有し、他方の側は、固定基準電圧に接続されることも可能である。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した一つ又は複数の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることを意図している。

Claims (20)

1. 逐次比較レジスタ（ＳＡＲ）アナログ・デジタル・コンバータ（ＡＤＣ）を含むデバイスであって、
   前記ＡＤＣが、
   第１のアナログ入力信号を受け取るために接続され、各々が第１の導体に結合された第１の端子を有する複数のキャパシタを含む、第１のキャパシタデジタル・アナログ・コンバータ（ＣＤＡＣ）と、
   前記第１の導体に結合される第１の端子を有する補正キャパシタを含む第１の補正キャパシタ回路と、
   前記第１の導体に結合される第１の入力を有するコンパレータと、
   前記コンパレータの出力に結合される入力を有し、更に、前記第１のキャパシタデジタル・アナログ・コンバータの前記キャパシタの第２の端子に結合され、それぞれ、前記第１のキャパシタデジタル・アナログ・コンバータの前記キャパシタの前記第２の端子を第１の基準電圧又は第２の基準電圧のいずれかに選択的に結合するための、複数のスイッチを制御するように結合される第１の出力バスを有する、逐次比較レジスタ論理回路要素であって、前記第１のアナログ入力信号を表すデジタル信号を生成する、前記逐次比較レジスタ論理回路要素と、
   前記補正キャパシタの第２の端子を前記第１の基準電圧又は第３の基準電圧のいずれかに選択的に結合するように、前記補正キャパシタの前記第２の端子に結合される第１のスイッチと、
   前記アナログ・デジタル・コンバータの転送特性における積分非直線性誤差を補正するように、ストアされた積分非直線性（ＩＮＬ）誤差情報に応答して、前記補正キャパシタの前記第２の端子を前記第１の基準電圧又は第３の基準電圧のいずれかに選択的に結合するように、前記第１のスイッチを制御するよう結合される第１の出力バスを有する、デコーダ回路要素と、
   を含む、デバイス。
2. 請求項１に記載のデバイスであって、
   前記第１の補正キャパシタ回路が複数の補正キャパシタを含み、前記デコーダ回路要素の前記第１の出力バスが、前記第１の補正キャパシタ回路の、それぞれ、前記補正キャパシタの第２の端子に結合される複数のスイッチを制御するよう結合される、デバイス。
3. 請求項２に記載のデバイスであって、
   前記ＡＤＣが、第２のアナログ入力信号を受け取り、各々が前記コンパレータの第２の入力に結合される第２の導体に結合される第１の端子を有する複数のキャパシタを含む、第２のキャパシタデジタル・アナログ・コンバータを含み、前記ＡＤＣが、各々が前記第２の導体に結合される第１の端子を有する複数の補正キャパシタを含む第２の補正キャパシタ回路を更に含み、前記逐次比較レジスタ論理回路要素が、前記第２のキャパシタデジタル・アナログ・コンバータの前記キャパシタの第２の端子に結合され、それぞれ、前記第２のキャパシタデジタル・アナログ・コンバータの前記キャパシタの前記第２の端子を前記第１の基準電圧又は前記第２の基準電圧のいずれかに選択的に結合するための、複数のスイッチを制御するように結合される第２の出力バスを有し、前記デコーダ回路要素が、ストアされた積分非直線性誤差情報に応答して、前記第２の補正キャパシタ回路の前記補正キャパシタの前記第２の端子を前記第１の基準電圧又は前記第３の基準電圧のいずれかに選択的に結合するように、前記第２の補正キャパシタ回路の前記補正キャパシタの前記第２の端子に結合される複数のスイッチを制御するように結合される第２の出力バスを有し、前記逐次比較レジスタ論理回路要素が、前記第１及び第２のアナログ入力信号間の差を表すため前記デジタル信号を生成する、デバイス。
4. 請求項３に記載のデバイスであって、
   前記第１及び第２のキャパシタデジタル・アナログ・コンバータのキャパシタがバイナリに重み付けられている、デバイス。
5. 請求項３に記載のデバイスであって、
   前記第１及び第２の補正キャパシタ回路の補正キャパシタがバイナリに重み付けされている、デバイス。
6. 請求項３に記載のデバイスであって、
   前記第１及び第２の補正キャパシタ回路の各々が２つの補正キャパシタを含む、デバイス。
7. 請求項３に記載のデバイスであって、
   前記第１及び第２の補正キャパシタ回路の各々が６つの補正キャパシタを含む、デバイス。
8. 請求項７に記載のデバイスであって、
   前記第１の導体が、第３の導体と前記第１及び第３の導体間に結合される第１のスケーリングキャパシタとを用いて、前記第１の補正キャパシタ回路の前記キャパシタの前記第１の端子と前記コンパレータの前記第１の入力とに結合され、前記第２の導体が、第４の導体と前記第２及び第４の導体間に結合される第２のスケーリングキャパシタとを用いて、前記第２の補正キャパシタ回路の前記キャパシタの前記第１の端子と前記コンパレータの前記第２の入力とに結合される、デバイス。
9. 請求項１に記載のデバイスであって、
   前記デコーダ回路要素が、前記逐次比較レジスタ論理回路要素の一部である、デバイス。
10. 請求項９に記載のデバイスであって、
    前記デジタル信号が、前記デジタル信号を前記逐次比較レジスタアナログ・デジタル・コンバータのデジタル出力信号にフォーマットするために出力論理回路により受け取られる、デバイス。
11. 請求項１に記載のデバイスであって、
    前記逐次比較レジスタロジックによる所定の数の初期ビット決定の結果が、前記補正キャパシタのどれが前記第３の基準電圧に選択的に結合されるべきかを決定するようルックアップテーブルにアクセスするため、前記デコーダ回路要素によって用いられる、デバイス。
12. 請求項１１に記載のデイバスであって、
    前記ＡＤＣが、前記第３の基準電圧を生成するためにデジタルスケーリング信号を受け取るように結合される入力を有するデジタル・アナログ・コンバータを更に含む、デバイス。
13. 請求項１に記載のデバイスであって、
    前記積分非線形誤差が、主として、前記第１及び第２のキャパシタデジタル・アナログ・コンバータの前記キャパシタの電圧係数により生じる、デバイス。
14. 請求項１１に記載のデバイスであって、
    前記ルックアップテーブルが、統計的に決定される積分非直線性補正情報をストアする、デバイス。
15. 逐次比較レジスタ（ＳＡＲ）アナログ・デジタル・コンバータ（ＡＤＣ）において積分非直線性誤差を低減するための方法であって、
    前記ＡＤＣが、
    各々が第１の導体に結合される第１の端子を有する複数のキャパシタを含む、アナログ入力信号を受け取るキャパシタデジタル・アナログ・コンバータ（ＣＤＡＣ）と、
    前記第１の導体に結合された第１の入力を有するコンパレータと、
    前記コンパレータの出力に結合された入力を有し、更に、前記キャパシタデジタル・アナログ・コンバータの前記キャパシタの第２の端子に結合され、それぞれ、前記第２の端子を第１の基準電圧又は第２の基準電圧のいずれかに選択的に結合するための、複数のスイッチを制御するように結合される第１の出力バスを有する、逐次比較レジスタ（ＳＡＲ）論理回路要素であって、前記入力信号を表すデジタル信号を生成する、前記逐次比較レジスタ論理回路要素と、
    を含み、
    前記方法が、
    ストアされた積分非直線性誤差情報を提供することと、
    補正キャパシタ回路内の複数の補正キャパシタの各々の第１の端子を前記第１の導体に結合することと、
    前記逐次比較レジスタアナログ・デジタル・コンバータの伝達関数における非線形性誤差を補正するように、ストアされた非線形性補正誤差情報に応答して、前記補正キャパシタの第２の端子を、それぞれ、前記第１の基準電圧又は第３の基準電圧のいずれかに選択的に結合するように、前記補正キャパシタの各々の第２の端子に結合されるスイッチを制御することと、
    を含む、方法。
16. 請求項１５に記載の方法であって、
    前記補正キャパシタのどれが前記第３の基準電圧に選択的に結合されるべきかを決定するようルックアップテーブルにアクセスするため前記逐次比較レジスタ論理回路要素による所定の数の初期ビット決定の結果を利用することを更に含む、方法。
17. 請求項１６に記載の方法であって、
    前記ルックアップテーブル内の統計的に決定される積分非直線性補正情報をストアすることを更に含む、方法。
18. 請求項１７に記載の方法であって、
    前記積分非直線性誤差が、主として、前記キャパシタデジタル・アナログ・コンバータの前記キャパシタの電圧係数により生じ、前記方法が、前記逐次比較レジスタアナログ・デジタル・コンバータのための理想的な伝達関数から前記逐次比較レジスタアナログ・デジタル・コンバータのための実際の伝達関数を減算することにより前記積分非直線性誤差を決定することを更に含む、方法。
19. 請求項１８に記載の方法であって、
    デジタルスケーリング信号を受け取るよう結合される入力を有するデジタル・アナログ・コンバータを用いて前記第３の基準電圧を生成することを更に含む、方法。
20. 逐次比較レジスタ（ＳＡＲ）アナログ・デジタル・コンバータ（ＡＤＣ）において積分非直線性誤差を低減するための回路要素であって、
    前記ＡＤＣが、
    各々第１の導体に結合される第１の端子を有する複数のキャパシタを含む、アナログ入力信号を受け取るキャパシタデジタル・アナログ・コンバータ（ＣＤＡＣ）と、
    前記第１の導体に結合される第１の入力を有するコンパレータと、
    前記コンパレータの出力に結合される入力を有し、更に、前記キャパシタデジタル・アナログ・コンバータの前記キャパシタの第２の端子に結合され、それぞれ、前記第２の端子を第１の基準電圧又は第２の基準電圧のいずれかに選択的に結合するための、複数のスイッチを制御するように結合される第１の出力バスを有する、逐次比較レジスタ（ＳＡＲ）論理回路要素であって、前記入力信号を表すデジタル信号を生成する、前記逐次比較レジスタ論理回路要素と、
    を含み、
    前記回路要素が、
    補正キャパシタ回路内の複数の補正キャパシタの各々の第１の端子を前記第１の導体に結合するための第１の補正キャパシタ手段と、
    積分非直線性誤差情報をストアするための手段と、
    前記逐次比較レジスタアナログ・デジタル・コンバータの伝達関数における積分非直線性誤差を補正するために、ストアされた積分非直線性誤差情報に応答して、前記補正キャパシタの第２の端子を、それぞれ、前記第１の基準電圧又は第３の基準電圧のいずれかに選択的に結合するよう、補正キャパシタの各々の第２の端子に結合されるスイッチを制御するための手段と、
    を含む、回路要素。

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