JPH0786947A

JPH0786947A - Ａ／ｄ変換器

Info

Publication number: JPH0786947A
Application number: JP22417993A
Authority: JP
Inventors: Shigemi Kudo; 茂実工藤; Nobuyuki Arasawa; 伸幸荒澤; Masaru Kokubo; 優小久保; Toshiro Tsukada; 敏郎塚田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-09-09
Filing date: 1993-09-09
Publication date: 1995-03-31

Abstract

(57)【要約】【構成】キャパシタアレイを用いた逐次比較型Ａ／Ｄ変
換器において、補正用キャパシタアレイ７，補正用スイ
ッチ群９，スイッチ回路網２５，演算記憶回路１７，ア
ナロググランド（ＡＧＮＤ）線３０を新たに設け、キャ
パシタアレイの共通接続点１０の電位を広範囲に変化さ
せる。【効果】Ａ／Ｄ変換器の非線形誤差の補正だけでなく、
オフセットキャンセルも同時に行うことができ、高精度
なＡ／Ｄ変換器が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャパシタアレイを用い
た逐次比較型Ａ／Ｄ変換器に関する。

【０００２】

【従来の技術】Ａ／Ｄ変換器の精度を高める技術の一つ
として、自己補正があり、キャパシタアレイを用いた逐
次比較型のＡ／Ｄ変換器には、特開昭59−83418 号公報
に記載の手段がある。これは、補正用キャパシタを一つ
設け、キャパシタアレイの共通接続点に一端を接続し、
他端には補正用電圧を印加して、Ａ／Ｄ変換器の非線形
誤差をキャパシタアレイ部分の１ＬＳＢの範囲で補正
し、高精度のリニアリティを得ている。また、オフセッ
トをキャンセルする手段は、Ａ／Ｄ変換した結果から、
予め検出しておいたオフセットデータをディジタル的に
減算する手段がある。

【０００３】

【発明が解決しようとする課題】Ａ／Ｄ変換器には、電
圧比較器のオフセットや、フィードスルーによって数十
ｍＶのオフセット誤差が発生する。これは、３から８
〔ＬＳＢ〕に相当し、キャパシタアレイと抵抗ストリン
グの組合せで分解能を高めた場合でもキャパシタアレイ
部分の２から３〔ＬＳＢ〕相当の誤差が発生する。特開
昭59−83418 号公報に記載の手段では、補正範囲がキャ
パシタアレイ部分の１ＬＳＢと狭く、非線形誤差の補正
には十分であるが、オフセットキャンセルを行うことは
困難である。また、Ａ／Ｄ変換した結果から、予め検出
しておいたオフセットデータをディジタル的に減算する
という手段は、ディジタル出力コードの最大値近辺、も
しくは最小値近辺がつぶれてしまい、ダイナミックレン
ジが得られない。

【０００４】本発明の目的は補正範囲を広くし、非線形
誤差の補正と共に、ダイナミックレンジを損なわずにオ
フセットキャンセルも行うことによって、さらに高精度
なＡ／Ｄ変換器を提供することにある。

【０００５】

【課題を解決するための手段】上記目的達成のため、キ
ャパシタアレイの１ＬＳＢに相当するキャパシタと同じ
容量の補正用キャパシタを複数と、複数の補正用キャパ
シタに補正用電圧を印加する手段と、複数の補正用キャ
パシタに印加する補正用電圧の制御をする手段を設け、
複数の補正用キャパシタの一端をキャパシタアレイの共
通接続点に接続し、もう一端にコードに対応した補正用
電圧をそれぞれ印加する。

【０００６】

【作用】誤差の補正範囲は（補正用キャパシタの総容
量)／(キャパシタアレイの1LSB分の容量）の値（単位は
キャパシタアレイ部分の〔ＬＳＢ〕）で表される。例え
ば、キャパシタアレイの１ＬＳＢに相当するキャパシタ
と同じ容量の補正用キャパシタを四個使用した場合には
キャパシタアレイの４ＬＳＢの補正範囲が得られる。こ
のように補正用キャパシタを複数用いた場合には、キャ
パシタアレイの1LSB以上の補正範囲を得ることができ
る。

【０００７】

【実施例】図１において、１はアナログ入力電圧（Ａｉ
ｎ）、２は上限基準電圧（ＶＴ）供給線、３は下限基準
電圧（ＶＢ）供給線、４はサンプル電圧供給線、６は主
キャパシタアレイ、７は補正用キャパシタアレイ、８は
主スイッチ群、９は補正用スイッチ群、１０はキャパシ
タアレイの共通接続点、１１は電圧比較器、１４は逐次
比較レジスタ（ＳＡＲ）、１６は主スイッチ制御回路、
１７は演算記憶回路、２５は補正用スイッチ回路網、２
７は主スイッチ回路網、２６は抵抗ストリング、３０は
アナロググランド線、３４は制御回路である。

【０００８】本実施例のＡ／Ｄ変換器の内部Ｄ／Ａ変換
器は、２のＬ乗個のキャパシタから成る主キャパシタア
レイ６と、２のＭ乗段階のタップ電圧を発生する抵抗ス
トリング２６で構成され、主キャパシタアレイ６に上位
Ｌビット、抵抗ストリング２６には下位Ｍビットを割り
当てている。そのため、このＡ／Ｄ変換器は、（Ｌ＋
Ｍ）ビットの分解能を持つ。また、このＡ／Ｄ変換器
は、補正用の内部Ｄ／Ａ変換器も持っている。補正用の
内部Ｄ／Ａ変換器は、２のＮ乗個のキャパシタから成る
補正用キャパシタアレイ７と、２のＰ乗段階のタップ電
圧を発生する抵抗ストリング２６で構成され、補正用キ
ャパシタアレイ７に上位Ｎビット，抵抗ストリング２６
に下位Ｐビットを割り当てている。そのため、このＡ／
Ｄ変換器のオフセット電圧や非線形歪の除去は、（Ｎ＋
Ｐ）ビットの分解能で行える。抵抗ストリング２６は、
２のＭ乗段階と２のＰ乗段階両方のタップ電圧が発生可
能である。

【０００９】また、本実施例のＡ／Ｄ変換器は、モノリ
シックである。

【００１０】本実施例では、補正用キャパシタアレイ
７，補正用スイッチ群９，演算記憶回路１７，スイッチ
回路網２５，アナロググランド線３０を設けることによ
り、キャパシタアレイの共通接続点１０の電位を広範囲
に補正し、非線形誤差の補正と共にオフセットキャンセ
ルも行って、高精度なＡ／Ｄ変換特性を得るところに特
徴がある。

【００１１】主キャパシタアレイ６は、セグメント型で
あり、２のＬ乗個の同容量のキャパシタが一端を共通に
接続して並んでおり、Ａ／Ｄ変換時には、アナログ入力
電圧（Ａｉｎ）のホールドキャパシタ、および上位Ｌビ
ットの内部Ｄ／Ａ変換器として機能する。この制御は、
主スイッチ制御回路１６が出力する、制御データ２４に
よって行われ、上限基準電圧（ＶＴ）、もしくは下限基
準電圧（ＶＢ）が主キャパシタアレイ６のそれぞれのキ
ャパシタに個別に印加される。ただし、主キャパシタア
レイ６のキャパシタのうちＣ（０）には、スイッチ回路
網２７が出力するタップ電圧出力２９が印加される。

【００１２】主スイッチ群８は、主スイッチ制御回路１
６が出力する制御データ２４によって、主キャパシタア
レイ６のそれぞれのキャパシタに印加する電圧の切替え
を行う。

【００１３】図１において、スイッチ回路網２７は、抵
抗ストリング２６との組合せにより、下位Ｍビットの内
部Ｄ／Ａ変換器として機能し、抵抗ストリング２６で発
生する２のＭ乗段階のタップ電圧を、主スイッチ制御回
路１６が出力する制御データ２４によって切替え，出力
し、主キャパシタアレイ６のキャパシタＣ（０）に接続
された主スイッチ群８のスイッチＳ（０）の一端に印加
する。

【００１４】補正用キャパシタアレイ７は、セグメント
型であり、主キャパシタアレイ６の最小単位キャパシタ
と同容量のキャパシタがキャパシタアレイの共通接続点
１０に一端を共通に接続して、２のＮ乗個並んでいる。
そして補正データ上位Ｎビットの補正用Ｄ／Ａ変換器と
して機能する。この制御は、演算記憶回路１７が出力す
る制御データ２３によって行われ、上限基準電圧（Ｖ
Ｔ）、もしくは下限基準電圧（ＶＢ）が補正キャパシタ
アレイ７のそれぞれのキャパシタに個別に印加される。
ただし、補正キャパシタアレイ７のキャパシタのうちＣ
Ｐ（０）には、スイッチ回路網２５で出力するタップ電
圧出力２８が印加される。

【００１５】補正用スイッチ群９は、演算記憶回路１７
が出力する制御データ２３によって、補正用キャパシタ
アレイ７のそれぞれのキャパシタに印加する電圧の切替
えを行う。

【００１６】スイッチ回路網２５は、抵抗ストリング２
６とで補正データ下位Ｐビットの補正用Ｄ／Ａ変換器と
して機能し、抵抗ストリング２６で発生する２のＰ乗段
階のタップ電圧を、演算記憶回路１７が出力する制御デ
ータ２３によって切替え，出力し、補正用キャパシタア
レイ７のキャパシタＣＰ（０）に印加する。

【００１７】抵抗ストリング２６は、スイッチ回路網２
７とスイッチ回路網２５で使用する、２のＭ乗段階，２
のＰ乗段階のタップ電圧、および、アナロググランド(A
GND)を発生する。

【００１８】電圧比較器１１は、サンプル時にはスイッ
チ１２をＯＮにして、キャパシタアレイの共通接続点１
０の電位を一定電圧ＶＣＯＭにバイアスし、主キャパシ
タアレイ６の他端にアナログ入力電圧（Ａｉｎ）等を印
加し、各キャパシタＣ（０),Ｃ（１）），…Ｃ（２のＬ
乗−１）全てにチャージさせる。ホールド時にはスイッ
チ１２をＯＦＦにして、主キャパシタアレイ６のそれぞ
れのキャパシタに印加する電圧を変化させた時とサンプ
ル時のキャパシタアレイの共通接続点１０の電位ＶＣＯ
Ｍとの大小を検出する。

【００１９】逐次比較レジスタ１４は、サンプル期間に
サンプル期間信号（ＴＣＧ）２２を出力する。ホールド
時には、まず最初に第一ビット（ＭＳＢ）のフラグを立
て、電圧比較結果１３に対応してフラグを下げる、また
は立てる。同様に、第二ビット，第三ビット、と繰り返
し、ＬＳＢまで、（Ｌ＋Ｍ）回、もしくは（Ｎ＋Ｐ）回
行い、最後にＡ／Ｄ変換終了信号（ＥＯＣ）２１を出力
する。

【００２０】図１の制御回路３４は、図２に示す構成に
なっており、その動作シーケンスを図３に示す。制御回
路３４は、制御回路８９，電源オン検出回路３６，論理
和ゲートで構成されている。そして、入力信号は、クロ
ック３１，ＡＤトリガ３２，校正外部トリガ３３で、出
力信号は、内部クロック３９，誤差データ検出信号４
０，オフセット誤差検出信号４１，キャパシタ誤差検出
信号４２，補正データ演算信号４３，Ａ／Ｄ変換信号４
４，ＡＤ内部トリガ４５である。

【００２１】それぞれの出力信号の動作は、図３に示す
ように、電源オン検出回路３６で電源オン時に発生する
電源オン検出信号３７、もしくは校正外部トリガ３３に
よって校正トリガ３８を発生する。校正トリガ３８によ
って、Ａ／Ｄ変換信号４４がアクティブの場合は、アク
ティブを解除し、オフセット誤差検出信号４１をアクテ
ィブにし、本Ａ／Ｄ変換器をオフセット誤差の検出動作
状態にする。オフセット誤差の検出動作終了によって、
オフセット誤差検出信号４１のアクティブが解除され、
キャパシタ誤差検出信号４２がアクティブになり、本Ａ
／Ｄ変換器をキャパシタ誤差の検出動作に移行する。キ
ャパシタ誤差の検出動作終了によって、キャパシタ誤差
検出信号４２のアクティブが解除され、補正データ演算
信号４３がアクティブになり、本Ａ／Ｄ変換器を補正デ
ータの演算動作に移行する。補正データの演算動作終了
によって、補正データ演算信号４３のアクティブが解除
され、Ａ／Ｄ変換信号４４がアクティブになり、本Ａ／
Ｄ変換器は、Ａ／Ｄ変換が可能な状態に移行し、ＡＤト
リガ３２によってＡＤ内部トリガ４５がアクティブにな
ると、Ａ／Ｄ変換の実行を開始できる。誤差データ検出
信号４０は、オフセット誤差検出信号４１とキャパシタ
誤差検出信号４２を論理和したものである。また、本Ａ
／Ｄ変換器の論理回路は、クロック３１をバッファを通
して得た内部クロック３９に同期して動作する。

【００２２】主スイッチ制御回路１６は、図４に示すよ
うにデコーダ４６，デコーダ４７，セレクタ４８，レジ
スタ４９，デコーダ５０，セレクタ５１、その他論理ゲ
ートによって構成されている。本Ａ／Ｄ変換器の動作
は、オフセット誤差検出，キャパシタ誤差検出，補正デ
ータ演算，Ａ／Ｄ変換の四つに大きく分けられる。主ス
イッチ制御回路１６の動作を、本Ａ／Ｄ変換器の四つの
動作状態に分け説明する。

【００２３】オフセット誤差検出時は、サンプル期間
（ＴＣＧ）に、スイッチ５をスイッチ５ＡＧＮＤ制御線
５７によってアナロググランド（ＡＧＮＤ）側にオン，
主スイッチ群８を主スイッチ群ＡｉｎＡＧＮＤ制御線５
４によってサンプル電圧供給線４側にオン，スイッチ１
２をスイッチ１２制御線５５によってオンさせる。そし
て、デコーダ４６の入力データをオールゼロにし、デコ
ーダ４６は、それに対応した主スイッチ回路網制御デー
タ５２を出力して、主スイッチ回路網２７の出力である
タップ電圧出力２９を下限基準電圧（ＶＢ）に固定する
よう制御する。そして、主スイッチ群８の各スイッチ
は、主スイッチ群ＶＴ／ＶＢ切替制御データ５３によっ
てどちらにもオンしないようにする。ホールド期間は、
スイッチ１２をスイッチ１２制御線５５によってオフに
し、セレクタ４８の出力は、レジスタ４９に格納された
アナロググランド（ＡＧＮＤ）値を表すデータを選択
し、主スイッチ群ＶＴ／ＶＢ切替制御データ５３として
これを出力し、主キャパシタアレイ６の半数のキャパシ
タに上限基準電圧（ＶＴ），残り半数のキャパシタに下
限基準電圧（ＶＢ）を印加するよう制御する。

【００２４】キャパシタ誤差検出時は、主スイッチ群８
をサンプル電圧供給線４側にオンしないようにする。そ
して、デコーダ４６の入力データをオールゼロにし、デ
コーダ４６は、それに対応した主スイッチ回路網制御デ
ータ５２を出力して、主スイッチ回路網２７の出力であ
るタップ電圧出力２９を下限基準電圧（ＶＢ）に固定す
るよう制御する。セレクタ４８の出力は、Ｌビットカウ
ンタ出力５８をデコーダ５０によってデコードしたデコ
ーダ５０の出力を選択し、主スイッチ群ＶＴ／ＶＢ切替
制御データ５３として出力する。そして比較する主キャ
パシタアレイ６の二つのキャパシタの一方に上限基準電
圧（ＶＴ）、もう一方に下限基準電圧（ＶＢ）を印加す
るよう制御する。ただし、サンプル期間とホールド期間
では、印加する電圧が逆になるようにする。スイッチ１
２は、スイッチ１２制御線５５によってサンプル時にオ
ン，ホールド時にオフする。

【００２５】補正データ演算時、主スイッチ制御回路１
６は、動作せず、停止状態となる。

【００２６】Ａ／Ｄ変換時は、サンプル期間（ＴＣＧ）
にスイッチ５をスイッチ５Ａｉｎ制御線５６によって、
アナログ入力電圧（Ａｉｎ）側にオン，主スイッチ群８
を主スイッチ群ＡｉｎＡＧＮＤ制御線によって、サンプ
ル電圧供給線４側にオン，スイッチ１２をスイッチ１２
制御線５５によってオンさせる。ホールド期間は、スイ
ッチ１２をスイッチ１２制御線５５によってオフする。
そして、デコーダ４６は、逐次比較レジスタ１４の出力
であるデータバス１５を入力し、データバス１５の下位
Ｍビットのコードに対応した主スイッチ回路網制御デー
タ５２を出力して、データバス１５の下位Ｍビットのコ
ードに対応したタップ電圧出力２９を出力するよう主ス
イッチ回路網２７を制御する。セレクタ４８の出力は、
データバス１５の上位Ｌビットをデコーダ４７によって
デコードしたデコーダ４７の出力を選択し、主スイッチ
群ＶＴ／ＶＢ切替制御データ５３として出力する。そし
て、主キャパシタアレイ６のそれぞれのキャパシタにデ
ータバス１５の上位Ｌビットに対応した上限基準電圧
（ＶＴ）、または下限基準電圧（ＶＢ）を印加するよう
主スイッチ群８を制御する。

【００２７】演算記憶回路１７は、図５に示すように加
算器５９，加算レジスタ６０，セレクタ６１，２の補数
器６２，レジスタ６３，セレクタ６４，セレクタ６５，
補正データレジスタ６６，セレクタ６７，セレクタ６
８，デコーダ６９，デコーダ７０，セレクタ７１，セレ
クタ７２，レジスタ７３，オールゼロ検出デコーダ７
４，Ｌビットカウンタ７５，比較器７６，Ｌビットダウ
ンカウンタ７７，オールゼロ検出デコーダ７８、その他
論理ゲートで構成されている。演算記憶回路１７の動作
をオフセット誤差検出，キャパシタ誤差検出，補正デー
タ演算，Ａ／Ｄ変換の四つに分け、説明する。

【００２８】オフセット誤差検出時、デコーダ６９，デ
コーダ７０に入力するデータは、逐次比較レジスタ１４
が出力するデータバス１５を選択し、データバス１５の
上位Ｎビットをデコーダ６９に、下位Ｐビットをデコー
ダ７０に入力する。デコーダ６９の出力である補正用ス
イッチ群ＶＴ／ＶＢ切替制御データ８４は、補正用キャ
パシタアレイ７のそれぞれのキャパシタに、データバス
１５の上位Ｎビットのコードに対応して上限基準電圧
（ＶＴ）、または下限基準電圧（ＶＢ）を印加するよう
補正用スイッチ群９を制御する。デコーダ７０の出力で
ある補正用スイッチ回路網制御データ８５は、データバ
ス１５の下位Ｐビットのコードに対応したタップ電圧２
８を出力するよう、補正用スイッチ回路網２５を制御す
る。Ｌビットカウンタ７５の出力であるＬビットカウン
タ出力データ５８はオールゼロにセットされ、補正デー
タレジスタアドレス８２には、Ｌビットカウンタ出力デ
ータ５８が選択される。補正データレジスタ入力データ
８１は、データバス１５が選択される。そして、ＥＯＣ
２１によって、データバス１５の値が補正データレジス
タ６６のＤＥ（０）に格納される。この時のＤＥ（０）
の値がオフセット誤差のデータとなる。ＤＥ（Ｘ）は、
補正データレジスタアドレス８２がＸの時に選択される
レジスタの値である。

【００２９】キャパシタ誤差検出時、デコーダ６９，デ
コーダ７０に入力するデータは、オフセット誤差検出時
と同様に逐次比較レジスタ１４が出力するデータバス１
５が選択される。そして、補正用スイッチ群ＶＴ／ＶＢ
切替制御データ８４によって補正用スイッチ群９が、補
正用スイッチ回路網制御データ８５によって、補正用ス
イッチ回路網２５が、それぞれ制御される。Ｌビットカ
ウンタ７５の出力であるＬビットカウンタ出力データ５
８はオフセット誤差検出時のＥＯＣ２１によってカウン
トアップし、１がセットされ、補正データレジスタアド
レス８２は、Ｌビットカウンタ出力データ５８が選択さ
れる。補正データレジスタ入力データ８１は、データバ
ス１５が選択される。そして、ＥＯＣ２１によって、デ
ータバス１５の値が補正データレジスタ６６のＤＥ
（１）に格納され、Ｌビットカウンタ出力データ５８の
値がカウントアップする。その後、同様の動作を繰り返
し、Ｌビットカウンタ出力データ５８の値は、（２のＬ
乗−１）までカウントアップし、補正データレジスタ６
６のＤＥ（２のＬ乗−１）までのレジスタに、それぞれ
のデータバス１５の値が格納される。この時のＤＥ
（１）からＤＥ（２のＬ乗−１）の値が、主キャパシタ
アレイ６のＣ（１）からＣ（２のＬ乗−１）、それぞれ
のキャパシタの誤差データとなる。

【００３０】補正データ演算時、Ｌビットダウンカウン
タ７７の出力は、最初オールゼロにセットされ、セレク
タ７２の出力は、オールゼロ検出デコーダ７４の出力に
よって中間データが格納されたレジスタ７３の出力が選
択される。Ｌビットカウンタ７５の出力，Ｌビットカウ
ンタ出力データ５８の値も最初オールゼロにセットさ
れ、補正データレジスタアドレス８２に選択される。そ
して、補正データレジスタアドレス８２の値に対応した
補正データレジスタ６６に格納された誤差データが補正
データレジスタ出力データ８３として出力される。最
初、Ｌビットカウンタ出力データ５８の値がゼロなの
で、最初の補正データレジスタ出力データ８３の値は、
ＤＥ（０）の値となる。

【００３１】最初は、Ｌビットダウンカウンタ７７の出
力がオールゼロで、Ｌビットカウンタ出力データ５８の
値がオールゼロなので、セレクタ６１の出力は、補正デ
ータレジスタ出力データ８３が選択され、ＭＳＢを反転
し、加算器５９の一方の入力に印加する。加算レジスタ
６０は、最初ゼロが格納されている。そのため、加算器
のもう一方の入力にはゼロが印加され加算レジスタ６０
には、最初、ＤＥ(０)の値が格納される。その後、クロ
ック３９によって、Ｌビットカウンタ出力データ５８の
値がカウントアップする。補正データレジスタ出力デー
タ８３の値は、ＤＥ(１)の値となり、セレクタ６１の出
力は、２の補数器６２を通して補正データレジスタ出力
データ８３の値の符号を反転した値を選択する。そし
て、ＭＳＢを反転し、加算器５９によって加算レジスタ
６０の値に加算する。

【００３２】以後、同様の動作をＬビットカウンタ出力
データ５８の値が２の（Ｌ−１）乗になるまで繰り返
す。Ｌビットカウンタ出力データ５８の値が２の（Ｌ−
１）乗の時、Ｌビットダウンカウンタ７７の出力がゼロ
であるため、セレクタ７２の出力は、オールゼロ検出デ
コーダ７４の出力によって中間データが格納されたレジ
スタ７３の出力が選択されている。そのため、比較器７
６のＡ入力とＢ入力が一致し、比較器７６が信号を出力
する。これによって、加算レジスタ６０の内容は、ＭＳ
Ｂを反転し、Ｌビットダウンカウンタ７７の出力を補正
データレジスタアドレス８２に選択し、これに対応した
補正データレジスタ６６のＤＥ（０）に格納される。そ
して、Ｌビットカウンタ７５がリセットされ、Ｌビット
ダウンカウンタ７７がカウントダウンされる。

【００３３】次に、Ｌビットダウンカウンタ７７の出力
は、２のＬ乗−１になり、セレクタ７２の出力は、Ｌビ
ットダウンカウンタ７７の出力が選択される。そのた
め、Ｌビットカウンタ出力データ５８の値は、クロック
３９によってゼロからＬビットダウンカウンタ７７の出
力の値までカウントアップする。補正データレジスタア
ドレス８２の値は、Ｌビットカウンタ出力データ５８の
値が選択される。そして、補正データレジスタアドレス
８２の値に対応した補正データレジスタ６６に格納され
た誤差データが補正データレジスタ出力データ８３に出
力される。

【００３４】セレクタ６１の出力は、補正データレジス
タ出力データ８３が選択され、MSBを反転し、加算器５
９の一方の入力に印加する。加算レジスタ６０は、最初
ゼロが格納されている。そのため、加算レジスタ６０に
は最初、ＤＥ（０）の値が格納される。その後、クロッ
ク３９によってＬビットカウンタ７５の出力，Ｌビット
カウンタ出力データ５８の値がカウントアップする。補
正データレジスタ出力データ８３の値は、ＤＥ（１）の
値となり、ＭＳＢを反転し、加算器５９によって加算レ
ジスタ６０の値に加算する。

【００３５】以後、同様の動作をＬビットカウンタ出力
データ５８の値がＬビットダウンカウンタ７７の出力の
値になるまで繰り返す。Ｌビットカウンタ出力データ５
８の値がＬビットダウンカウンタ７７の出力の値と一致
した時、Ｌビットダウンカウンタ７７の出力が補正デー
タレジスタアドレス８２として選択され、Ｌビットダウ
ンカウンタ７７の出力に対応した補正データレジスタ６
６に加算レジスタ６０の内容が、ＭＳＢを反転し、格納
される。以後、同様の動作をＬビットダウンカウンタ７
７の出力が１になるまで繰り返す。以上の動作によって
補正データが算出される。

【００３６】Ａ／Ｄ変換時は、データバス１５の上位Ｎ
ビットを補正データレジスタアドレス８２として選択
し、それによって選択された補正データレジスタ６６の
データが補正データレジスタ出力データ８３となり、デ
コーダ６９，デコーダ７０に印加される。デコーダ６
９，デコーダ７０に印加するデータに対応して、デコー
ダ６９の出力，補正用スイッチ群ＶＴ／ＶＢ切替制御デ
ータ８４は、補正用キャパシタアレイ７のそれぞれのキ
ャパシタに、補正データレジスタ出力データ８３の上位
Ｎビットに対応して上限基準電圧（ＶＴ）、または下限
基準電圧（ＶＢ）を印加するよう補正用スイッチ群９を
制御する。デコーダ７０の出力，補正用スイッチ回路網
制御データ８５は、補正データレジスタ出力データ８３
の下位Ｐビットに対応したタップ電圧出力２８を発生す
るようスイッチ回路網２５を制御する。

【００３７】本実施例における基本的なＡ／Ｄ変換は、
図１において、主キャパシタアレイ６，主スイッチ群
８，主スイッチ回路網２７，抵抗ストリング２６，電圧
比較器１１，逐次比較レジスタ１４，主スイッチ制御回
路１６によって行われる。その動作シーケンスを図６，
図７に示す。図６は、クロック３１，ＡＤトリガ３２，
スイッチ５，スイッチ１２，データバス１５のデータ，
Ｄ（０）からＤ（Ｌ＋Ｍ−１），ＥＯＣ２１の動作を示
している。図７は、データバス１５のコードによって主
スイッチ制御回路１６が制御する主スイッチ群８のスイ
ッチ、Ｓ（０）からＳ（２のＬ乗−１）の動作を示して
いる。

【００３８】まず最初にサンプル期間ＴＣＧにおいてア
ナログ入力電圧（Ａｉｎ）のサンプリングを行う。スイ
ッチ１２をオンさせて、キャパシタアレイの共通接続点
１０の電位を一定電圧ＶＣＯＭにバイアスし、スイッチ
５と主スイッチ群８の全てのスイッチをアナログ入力電
圧（Ａｉｎ）側にオンさせ、主キャパシタアレイ６の全
てのキャパシタにアナログ入力電圧（Ａｉｎ）をチャー
ジさせる。

【００３９】その後、スイッチ１２をオフさせて、キャ
パシタアレイの共通接続点１０の電位をハイインピーダ
ンス状態にし、主キャパシタアレイ６の全てのキャパシ
タにチャージさせた電荷をホールドさせる。

【００４０】そして、期間Ｔ（０）において逐次比較レ
ジスタ１４の第一ビット（ＭＳＢ）のフラグを立て、デ
ータバス１５のデータＤ（Ｌ＋Ｍ−１）を１にし、デー
タバス１５のコードによって主スイッチ制御回路１６が
主スイッチ群８を制御し、主キャパシタアレイ６のそれ
ぞれのキャパシタに印加する電圧を切替える。期間Ｔ
(０)では、主スイッチ群８のスイッチ，Ｓ(２のＬ乗−
１）からＳ(２の（Ｌ−１)乗＋１）とＳ(０）が下限基
準電圧(ＶＢ）側にオンし、Ｓ(２の(Ｌ−１)乗)からＳ
（１）が上限基準電圧（ＶＴ）側にオンする。これによ
って、主キャパシタアレイ６の半数のキャパシタに下限
基準電圧（ＶＢ）が、残り半数のキャパシタに上限基準
電圧（ＶＴ）が印加される。これによってキャパシタア
レイの共通接続点１０の電位が変化し、サンプル期間Ｔ
ＣＧのキャパシタアレイの共通接続点１０の電位との大
小を電圧比較器１１によって検出し、サンプル期間ＴＣ
Ｇのキャパシタの共通接続点１０の電位の方が大きい場
合は１を、逆の場合は０を電圧比較結果１３として出力
する。電圧比較結果１３が１の場合、逐次比較レジスタ
１４は現在立てているフラグを立てたままにし、逆の場
合は、現在立てているフラグを下げる。同じように、期
間Ｔ（１），期間Ｔ（２）…と期間Ｔ（Ｌ＋Ｍ−１）ま
で繰り返す。ただし、期間Ｔ（Ｌ）以降は、主スイッチ
制御回路１６の制御対象が主スイッチ群８から主スイッ
チ回路網２７に変わり、データバス１５のデータ，下位
Ｍビットによって主スイッチ制御回路１６が主スイッチ
回路網２７を制御し、抵抗ストリング２６で発生する２
のＭ乗段階のタップ電圧を主キャパシタアレイ６のキャ
パシタＣ（０）に印加する。逐次比較レジスタ１４がＬ
ＳＢまで決定したデータが、アナログ入力信号（Ａｉ
ｎ）をＡ／Ｄ変換した結果となる。

【００４１】しかし、主キャパシタアレイ６のキャパシ
タには誤差が有り、Ａ／Ｄ変換結果に非線形誤差として
表れる。さらに電圧比較器１１等にはオフセット誤差等
がある。高精度なＡ／Ｄ変換特性を得るには、これらの
誤差を補正する必要がある。

【００４２】非線形誤差の補正を行う既存構成のＡ／Ｄ
変換器の構成を図８に示す。本発明の実施例との大きな
相違点は、補正用のキャパシタに主キャパシタアレイ６
の最小単位キャパシタと同容量のキャパシタ、ＣＰ
（０）が一つだけ使われていることである。そのため、
補正範囲が主キャパシタアレイ６の１ＬＳＢ相当だけで
あり、非線形誤差の補正は可能だが、オフセットキャン
セルは不可能である。本実施例では、補正用キャパシタ
を複数個設けて補正範囲を広くし、非線形誤差の補正だ
けでなく、オフセットキャンセルも行い、高精度なＡ／
Ｄ変換特性を得る。

【００４３】オフセット誤差検出のタイムチャートを図
９，図１０に示す。図９は、クロック３１，校正トリガ
３８，オフセット誤差検出信号４１，キャパシタ誤差検
出信号４２，Ａ／Ｄ変換信号４４，スイッチ５，スイッ
チ１２，データバス１５のデータ，Ｄ（０）からＤ（Ｎ
＋Ｐ−１），ＥＯＣ２１の動作を示している。図１０
は、データバス１５のコードによって演算記憶回路１７
が制御する補正用スイッチ群９のスイッチ，ＳＰ（１）
からＳＰ（２のＮ乗−１）とタップ電圧出力２８の動作
を示している。

【００４４】オフセット誤差の検出は、まず最初にサン
プル期間ＴＣＧにおいてサンプリングを行う。スイッチ
１２をオンさせて、キャパシタアレイの共通接続点１０
の電位を一定電圧ＶＣＯＭにバイアスし、スイッチ５と
主スイッチ群８の全てのスイッチをアナロググランド
（ＡＧＮＤ）側にオンさせ、主キャパシタアレイ６の全
てのキャパシタにアナロググランド（ＡＧＮＤ）をチャ
ージさせる。この時、補正用キャパシタアレイ７には、
一定電圧を印加する。例えば、補正範囲の中間値となる
よう、半数のキャパシタには上限基準電圧（ＶＴ）、残
り半数のキャパシタには下限基準電圧（ＶＢ）を印加す
る。

【００４５】その後、スイッチ１２をオフさせて、キャ
パシタアレイの共通接続点１０の電位をハイインピーダ
ンス状態にし、全てのキャパシタにチャージさせた電荷
をホールドさせる。

【００４６】そして、期間Ｔ（０）において、主キャパ
シタアレイ６のキャパシタには、アナロググランドを示
すコードに合わせた電圧をそれぞれのキャパシタに印加
し、逐次比較レジスタ１４の第一ビット（ＭＳＢ）のフ
ラグを立て、データバス１５のデータＤ（Ｎ＋Ｐ−１）
を１にし、データバス１５のコードによって演算記憶回
路１７が補正用スイッチ群９を制御し、補正用キャパシ
タアレイ７のそれぞれのキャパシタに印加する電圧を切
替える。これによってキャパシタアレイの共通接続点１
０の電位が変化し、サンプル期間ＴＣＧのキャパシタア
レイの共通接続点１０の電位との大小を電圧比較器１１
によって検出し、サンプル期間ＴＣＧのキャパシタの共
通接続点１０の電位の方が大きい場合は１を、逆の場合
は０を電圧比較結果１３として出力する。電圧比較結果
１３が１の場合、逐次比較レジスタ１４は現在立ててい
るフラグを立てたままにし、逆の場合は、現在立ててい
るフラグを下げる。同じように、期間Ｔ(１），期間Ｔ
(２）…と期間Ｔ（Ｎ＋Ｐ−１）まで繰り返す。ただ
し、期間Ｔ（Ｎ）以降は、演算記憶回路１７の制御対象
が補正用スイッチ群９からスイッチ回路網２５に変わ
り、データバス１５のデータ，下位Ｐビットによって演
算記憶回路１７が補正用スイッチ回路網２５を制御し、
抵抗ストリング２６で発生する２のＰ乗段階のタップ電
圧を補正用キャパシタアレイ８のキャパシタＣＰ（０）
に印加する。逐次比較レジスタ１４がＬＳＢまで決定し
たデータが、オフセットの誤差データとなる。

【００４７】キャパシタ誤差検出時のタイムチャートを
図１０，図１１に示す。図１０は、データバス１５のコ
ードによって演算記憶回路１７が制御する補正用スイッ
チ群９のスイッチ，ＳＰ（１）からＳＰ（２のＮ乗−
１）とタップ電圧出力２８の動作を示しており、オフセ
ット誤差検出時と同様の動作をする。図１１は、クロッ
ク３１，オフセット誤差検出信号４１，キャパシタ誤差
検出信号４２，スイッチ１２，データバス１５のデー
タ，Ｄ（０）からＤ（Ｎ＋Ｐ−１），ＥＯＣ２１の動作
を示している。

【００４８】最初に主キャパシタアレイ６の基準となる
キャパシタを決める。例えば、Ｃ（０）とし、他のキャ
パシタと一個ずつ比較する。比較する際、他のキャパシ
タに印加する電圧は一定電圧に固定する。例えば、Ｃ
（０）とＣ（１）を比較する。Ｃ（２）からＣ（２のＬ
乗−１）のキャパシタには一定電圧、例えば、下限基準
電圧（ＶＢ）を印加しておく。そして、サンプル期間Ｔ
ＣＧにおいてサンプリングを行う。スイッチ１２をオン
させて、キャパシタアレイの共通接続点１０の電位を一
定電圧ＶＣＯＭにバイアスし、Ｃ（０）に上限基準電圧
（ＶＴ），Ｃ（１）に下限基準電圧（ＶＢ）を印加し、
それぞれのキャパシタにそれぞれの電圧をチャージさせ
る。この時、補正用キャパシタアレイ７には、一定電圧
を印加する。例えば、補正範囲の中間値となるよう、半
数のキャパシタには上限基準電圧（ＶＴ），残り半数の
キャパシタには下限基準電圧（ＶＢ）を印加する。

【００４９】その後、スイッチ１２をオフさせて、キャ
パシタアレイの共通接続点１０の電位をハイインピーダ
ンス状態にし、全てのキャパシタにチャージさせた電荷
をホールドさせる。そして、期間Ｔ（０）において逐次
比較レジスタ１４の第一ビット（ＭＳＢ）のフラグを立
て、データバス１５のデータＤ（Ｎ＋Ｐ−１）を１に
し、データバス１５のコードによって演算記憶回路１７
が補正用スイッチ群９を制御し、補正用キャパシタアレ
イ７のそれぞれのキャパシタに印加する電圧を切替え
る。これによってキャパシタアレイの共通接続点１０の
電位が変化し、サンプル期間ＴＣＧのキャパシタアレイ
の共通接続点１０の電位との大小を電圧比較器１１によ
って検出し、電圧比較結果１３によって逐次比較レジス
タ１４では現在立てているフラグを下げるか、立てたま
まにするか決定する。同じように、期間Ｔ（１），期間
Ｔ(２）…と期間Ｔ(Ｎ＋Ｐ−１）まで繰り返す。ただ
し、期間Ｔ（Ｎ）以降は、演算記憶回路１７の制御対象
が補正用スイッチ群９から補正用スイッチ回路網２５に
変わり、データバス１５のデータ，下位Ｐビットによっ
て演算記憶回路１７がスイッチ回路網２５を制御し、抵
抗ストリング２６で発生する２のＰ乗段階のタップ電圧
を補正用キャパシタアレイ８のキャパシタＣＰ(０)に印
加する。逐次比較レジスタ１４がＬＳＢまで決定したデ
ータが、Ｃ（１）の誤差データとなる。その後、Ｃ
（０）とＣ(２），Ｃ（０）とＣ（３)，…と同様の比較
を繰り返し、Ｃ（０）とＣ（２のＬ乗−１）の比較まで
行って、Ｃ（０）の誤差は、ゼロとし、Ｃ（１）からＣ
（２のＬ乗−１）までの検出した誤差データを演算記憶
回路１７に記憶する。

【００５０】最終的な各コードの補正データは、本実施
例の場合、各コードで上限基準電圧（ＶＴ）が印加され
る主キャパシタアレイ６の全てのキャパシタの誤差デー
タの総和に、オフセットの誤差データを加算して、アナ
ロググランドを示すコードによって上限基準電圧（Ｖ
Ｔ）が印加される主キャパシタアレイ６の全てのキャパ
シタの誤差データの総和を減算することによって得られ
る。この演算を、各コードごとに演算記憶回路１７によ
って行い、記憶する。

【００５１】補正付加時のＡ／Ｄ変換シーケンスのタイ
ムチャートを図６，図７，図１２に示す。図６は、クロ
ック３１，ＡＤトリガ３２，スイッチ５，スイッチ１
２，データバス１５のデータ，Ｄ（０）からＤ（Ｌ＋Ｍ
−１），ＥＯＣ２１の動作を示しており、Ａ／Ｄ変換の
基本動作時と同様の動作をする。図７は、データバス１
５のコードによって主スイッチ制御回路１６が制御する
主スイッチ群８のスイッチ，Ｓ（０）からＳ（２のＬ乗
−１）の動作を示しており、Ａ／Ｄ変換の基本動作時と
同様の動作をする。図１２は、データバス１５のコード
によって演算記憶回路１７が制御する補正用スイッチ群
９のスイッチ，ＳＰ（１）からＳＰ（２のＮ乗−１）と
タップ電圧出力２８の動作を示している。

【００５２】補正付加時のＡ／Ｄ変換シーケンスは、
「（２）Ａ／Ｄ変換基本動作の説明」で述べた内容とほ
ぼ同じである。しかし、補正用キャパシタアレイ７と、
それに印加する電圧によって、キャパシタアレイの共通
接続点１０の電位を変化させ、本Ａ／Ｄ変換器の非線形
誤差の補正とオフセットキャンセルを行う。補正用キャ
パシタアレイ７に印加する電圧の切替えは、補正用スイ
ッチ群９，補正用スイッチ回路網２５によって行われ、
演算記憶回路１７が出力する制御データ２３によって制
御される。制御データ２３は、演算記憶回路１７によっ
て既に演算，記憶されている各コードの補正データを、
データバス１５のコードによって選択し、出力される。
ただし、図８に示すように、サンプル期間は、補正用キ
ャパシタアレイ７のキャパシタの半数に上限基準電圧
（ＶＴ），残り半数に下限基準電圧（ＶＢ）が印加され
るよう制御される。

【００５３】本発明を用いた第二の実施例は、図１に示
すＡ／Ｄ変換器の演算記憶回路１７の補正データを格納
するレジスタをＥＰＲＯＭにしたＡ／Ｄ変換器である。

【００５４】Ａ／Ｄ変換器の非線形誤差やオフセット電
圧は、そのＡ／Ｄ変換器固有であり、１度補正データを
決めてしまえば、それ以後、補正データの変更はあまり
行われない。本実施例において、補正データをＥＰＲＯ
Ｍに書き込めば、電源をオフしても補正データは保持さ
れており、再度電源をオンした場合、ＥＰＲＯＭにすで
に格納されている補正データを用いることにより、誤差
データの検出や補正データの演算を行わずに、高精度な
Ａ／Ｄ変換ができる。補正データの変更を行う場合に
は、格納している物がＥＰＲＯＭなので、格納されてい
るデータを消去することによって、新しい補正データを
書き込める。

【００５５】本発明を用いた第三の実施例は、図１に示
すＡ／Ｄ変換器のオフセットデータを任意に操作し、任
意のオフセット電圧を発生するＡ／Ｄ変換器である。

【００５６】本Ａ／Ｄ変換器のアナログ入力とそれに印
加する信号とで、信号のレベルが異なる場合、故意にオ
フセット電圧を発生させ、お互いのマッチングをとるこ
とができる。

【００５７】

【発明の効果】本発明では、補正用のキャパシタを複数
設けたことによって、補正範囲が広くなり、非線形誤差
の補正だけでなく、オフセットキャンセルも同時に実現
でき、より高精度なＡ／Ｄ変換器が実現できる。

【００５８】また、既存のオフセットキャンセルの手段
として図１３に示す手段がある。これは、最初アナログ
グランド（ＡＧＮＤ）電圧９１をオフセット電圧を有す
るＡ／Ｄ変換器９４に入力し、そのＡ／Ｄ変換結果をオ
フセットデータとしてレジスタ９７に格納する。その
後、Ａ／Ｄ変換器９４は、アナログ信号（Ａｉｎ）９０
を入力し、Ａ／Ｄ変換結果をＡ／Ｄデータとしてレジス
タ９６に格納する。そして、Ａ／Ｄデータからオフセッ
トデータを引いた値がディジタル出力として出力され
る。この手段の場合、ディジタル出力の最大値近辺、も
しくは最小値近辺がつぶれてしまい、ダイナミックレン
ジが得られないという課題があった。本発明では、この
課題も解決し、ダイナミックレンジを損なわずにオフセ
ットキャンセルができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図。

【図２】本発明の一実施例の制御回路を示す説明図。

【図３】本発明の一実施例の動作シーケンスを示す第一
のタイムチャート。

【図４】本発明の一実施例の主スイッチ制御回路のブロ
ック図。

【図５】本発明の一実施例の演算記憶回路を示すブロッ
ク図。

【図６】本発明の一実施例の動作を示す第二のタイムチ
ャート。

【図７】本発明の一実施例の第三の動作を示すタイムチ
ャート。

【図８】非線形誤差を自己補正する従来の構成のキャパ
シタアレイ型Ａ／Ｄ変換器を示す回路図。

【図９】本発明の一実施例の第四の動作を示すタイムチ
ャート。

【図１０】本発明の一実施例の第五の動作を示すタイム
チャート。

【図１１】本発明の一実施例の第六の動作を示すタイム
チャート。

【図１２】本発明の一実施例の第七の動作を示すタイム
チャート。

【図１３】オフセットキャンセルを行う既存構成のＡ／
Ｄ変換器を示す説明図。

【符号の説明】

１…アナログ信号入力端、２…上限基準電圧の供給線、
３…下限基準電圧の供給線、４…サンプル電圧の供給
線、５，１２…スイッチ、６…主キャパシタアレイ、７
…補正用キャパシタアレイ、８…主スイッチ群、９…補
正用スイッチ群、１０…キャパシタアレイの共通接続
点、１１…電圧比較器、１３…電圧比較結果、１４…逐
次比較レジスタ、１５…データバス、１６…主スイッチ
制御回路、１７…演算記憶回路、１８…出力バッファ、
１９…ディジタルデータ出力端、２０…反転増幅器、２
１…Ａ／Ｄ変換終了信号、２２…サンプル期間信号、２
３，２４…制御データ、２５…補正用スイッチ回路網、
２６…抵抗ストリング、２７…主スイッチ回路網、２
８，２９…タップ電圧出力、３０…アナロググランド
線、３１…クロック線、３２…ＡＤトリガ線、３３…校
正外部トリガ線、３４…制御回路、３５…制御信号、５
８…Ｌビットカウンタ出力データ。

フロントページの続き (72)発明者塚田敏郎東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】一端が共通に接続された複数のキャパシタ
と、前記複数のキャパシタのもう一端にそれぞれ、アナ
ログ入力電圧を含む複数の電圧を切替え，印加する手段
と、前記複数のキャパシタの共通接続点の電位を検出す
る手段と、前記複数のキャパシタの共通接続点の電位に
よってコードを逐次変化させ、得られたコードによって
キャパシタに印加する電圧の切替えを制御する手段と、
前記複数のキャパシタの一部を補正用として用い、もし
くは別の複数の補正用キャパシタを共通接続点に接続
し、もう一端に複数の電圧をコードに応じて切替え、印
加し、キャパシタの共通接続点の電位を変化させる手段
を有してオフセット電圧の変更を行うことを特徴とする
Ａ／Ｄ変換器。
【請求項２】請求項１において、前記複数のキャパシタ
の一つに印加する電圧の一つが、コードに応じて段階的
に変化し、前記複数のキャパシタで実現するＡ／Ｄ変換
分解能よりも、分解能を向上させる手段を有するＡ／Ｄ
変換器。
【請求項３】請求項１において、複数の補正用キャパシ
タの一つに印加する電圧が、コードに応じて段階的に変
化し、前記複数の補正用キャパシタで実現する補正分解
能よりも、分解能を向上させる手段を有するＡ／Ｄ変換
器。
【請求項４】請求項１において、複数のキャパシタの一
つに印加する電圧の一つが、コードに応じて段階的に変
化し、前記複数のキャパシタで実現するＡ／Ｄ変換分解
能よりも、分解能を向上させる手段と、前記複数の補正
用キャパシタの一つに印加する電圧が、コードに応じて
段階的に変化し、前記複数の補正用キャパシタで実現す
る補正分解能よりも、分解能を向上させる手段を有する
Ａ／Ｄ変換器。
【請求項５】請求項１において、キャパシタの共通接続
点の電位を変化させる手段によって、非線形歪の除去を
行うＡ／Ｄ変換器。
【請求項６】請求項１において、キャパシタの共通接続
点の電位を変化させる手段の変化範囲が、キャパシタア
レイ部分の１ＬＳＢ以上であるＡ／Ｄ変換器。
【請求項７】請求項１において、アナログ入力範囲の中
間電位であるアナロググランドを発生する手段を有し、
複数のキャパシタの一端に印加する複数の電圧の一つ
が、このアナロググランドであるＡ／Ｄ変換器。