JPH09512686A

JPH09512686A - 低電圧ｃｍｏｓアナログ／ディジタル・コンバータ

Info

Publication number: JPH09512686A
Application number: JP7528404A
Authority: JP
Inventors: ガラヴァン，パトリック・ジェイ
Original assignee: アナログ・デバイセス・インコーポレーテッド
Priority date: 1994-04-29
Filing date: 1995-04-27
Publication date: 1997-12-16
Also published as: WO1995030280A1; EP0757862B1; EP0757862A1; US5600322A; DE69505515T2; DE69505515D1

Abstract

(57)【要約】電荷再分布アナログ／ディジタル・コンバータを動作させる方法。当該方法は、容量性回路により第１の電圧をサンプリングし、次に回路におけるコンデンサの１つの極板を供給電圧ノードから基準電圧ノードへ切換えることを含む。切換えた後、第２の電圧がサンプルされ、両方のサンプリング・ステップの結果として生じる容量性回路に蓄えられた電荷量がテストされる。別の一般的特質において、アナログ電圧と関連する電荷をサンプリングし、アレイにおけるコンデンサを予備充電し充電することを含む、アナログ電圧をディジタル値へ変換する方法。サンプリング・ステップにおいてサンプルされた電荷が次にアレイにおけるコンデンサに蓄えられた電荷に対してテストされる。

Description

【発明の詳細な説明】低電圧ＣＭＯＳアナログ／ディジタル・コンバータ発明の分野本発明は、ＣＭＯＳ電荷再分布アナログ／ディジタル・コンバータ（ＣＭＯＳｃｈａｒｇｅｒｅｄｉｓｔｒｉｂｕｔｉｏｎａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ）に関する。発明の背景相補型金属酸化膜半導体（ＣＭＯＳ）集積回路技術は比較的安価であり、この技術は設計者があるディジタル論理回路とあるアナログ回路とを同じ集積回路中に含めることを可能にする。この技術を用いて、設計者は、アナログ／ディジタル・コンバータ集積回路を実現し、この集積回路はアナログ電圧を測定してそれを対応するディジタル表示へ変換する。一般に、ＣＭＯＳ技術を用いて正確な抵抗を作ることが難しいので、抵抗の代わりにコンデンサを用いる電荷再分布の技術があるＣＭＯＳアナログ／ディジタル・コンバータにおいて用いられてきた。図１によれば、電荷再分布の従来技術を用いる単純な６ビットのアナログ／ディジタル・コンバータ回路が、２値加重コンデンサＣ０〜Ｃ５のアレイを含む。これらのコンデンサは、コンパレータＣＰの非反転入力（＋）に共通に接続された１つの端子を持ち、このコンパレータ入力もまた接地スイッチＳＡに接続される。一連のアレイ・スイッチＳ０〜Ｓ５が、コンデンサの各々の他の端子を接地あるいは入力ノードＩＮのいずれかに個々に接続することができる。入力スイッチＳＢは、更に、入力電圧Ｖｉｎと基準電圧Ｖ_refとの間の入力ノードを切換えることができる。この回路は、３ステップの動作でアナログ／ディジタル変換を行う。最初は、コンデンサの共通端子が接地スイッチＳＡにより接地されるサンプリング・ステップであり、各コンデンサの第２の端子はアレイ・スイッチＳ０〜Ｓ５および入力スイッチＳＢを介して入力電圧に接続される。この最初のステップの終りに、コンデンサが入力電圧に比例する電荷を総合的に蓄える。保持ステップはサンプリング・ステップの後に続く。この保持ステップにおいて、コンデンサの共通端子がこれ以上接地されないように共通スイッチＳＡが開路し、コンデンサの第２の端子が接地されるように一連のスイッチＳ０〜Ｓ５が動作させられる。保持ステップの間、コンパレータへ与えられるコンデンサの第１の端子における電圧は入力電圧と等しい。第３のステップは電荷再分布ステップであり、このステップにおいて入力スイッチが入力ノードを基準電圧Ｖ_refに接続し、回路がアナログ入力電圧のディジタル表示を反復的に生じる。最初の反復において、第１のアレイ・スイッチＳＯがアレイＣＯ（最上位ビット即ち「ＭＳＢ」と対応する）において最も大きいコンデンサの第２の端子を接地電圧から基準電圧へ切換える。これにより２つの実質的に等しいキャパシタンス間の分圧器を生成し、これがコンパレータにより測定される電圧を基準電圧と入力電圧間の差の約半分に等しくセットする。コンパレータがこの最初の反復において接地電圧より高い電圧を検出するならば、第１のコンデンサと対応するビット（ＭＳＢ）が（簡単にするため図示されないが、第１のコンパレータの出力を受取る論理回路において）ゼロにセットされる。反対に、コンパレータ入力で検出された電圧が接地より低ければ、このビットは１にセットされる。第１のアレイ・スイッチＳ０が次にＭＳＢコンデンサＣ０の第２の端子を接地するが、比較の結果ゼロのディジタル・ビット値を生じる場合だけである。最下位ビット（ＬＳＢ）と対応するコンデンサＣ５がテストされるまで、この回路はこれら分割器動作を各コンデンサに対して連続的に反復する。３ステップの全変換プロセスは２番目のサンプリング・ステップで再び開始できる。この回路の修正バージョンでは、コンパレータへ供給された電圧が、基準電圧だけ接地の上下に変動するのではなく、接地から基準電圧までの範囲におよぶ。この修正は、Ｖｉｎを基準電圧へ供給する代わりに、このＶｉｎをサンプリング・コンデンサを経てコンパレータの非反転入力へ供給することによって達成できる。更に、コンパレータの反転入力は、接地と基準電圧間の半分の電位にセットされる。異なる動作シーケンスは、これらのタイプのコンバータがバイポーラ測定を行うことを可能にする。このシーケンスは、サンプリング・ステップの間基準電圧に接続された最も大きなコンデンサの第２の端子で始まる。次に、当回路は、接地から基準電圧まで切換える代わりに、そのテスト中に第１のアレイ・スイッチが最も大きなコンデンサを基準電圧から接地まで切換えることを除いて、各ビットを先に述べたものと同じ方法でテストする。コンパレータがいずれかのテストにおいて負の電圧を検出するならば、先に述べたように、対応するビットが１へセットされる。その結果として生じるディジタル値は１の補数であり、これは最上位ビットの値に応じて負または正にいずれかであり得る。実際に、この動作モードは、最も大きなコンデンサを用いてコンデンサに対する入力における電圧をレベル・シフトする。これらの従来技術電荷再分布法は供給された分割電圧を用いてシステムにおける動作によく適する。しかし、これらの方法は、１つの電源、特に１つの低電圧電源を用いるシステムに対しては最適ではない。「アナログ／ディジタル・コンバータにおける適合基準電圧の調整（ＡｄａｐｔｉｖｅＲｅｆｅｒｅｎｃｅＶｏｌｔａｇｅＡｄｊｕｓｔｍｅｎｔｆｏｒａｎＡｎａｌｏｇ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）」（ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、第１９巻、第６部、１９７６年１１月）において、Ｙ．Ｓ．Ｙｅｅがアナログ／ディジタル・コンバータの基準電圧を適合するように調整することを堤案している。このサブシステムは、コンバータの主コンデンサのはしご回路（ｌａｄｄｅｒ）の出力側の増幅回路のフィードバック経路における第２の加重されたコンデンサはしご回路を提供する。この第２のはしご回路は、校正動作中に基準電圧における差を補償するように調整される。これは、高精度の基準電圧源なくしてアナログ／ディジタル・コンバータが動作すること、およびポテンショメータの調整校正の必要を無くすことが可能であるといわれる。しかし、Ｙｅｅのシステムは、利得とオフセット・エラーの両方に対する校正を可能にするものではない。発明の概要一般に、本発明は、電荷再分布アナログ／ディジタル・コンバータを動作させる方法を特徴とする。当該方法は、容量性ネットワークによる第１の電圧のサンプリングと、次にネットワークにおけるコンデンサの１つの極板を供給電圧ノードから基準電圧ノードへ切換えることとを含む。切換えの後、第２の電圧がサンプルされ、両方のサンプリング・ステップの結果生じる電荷量が容量性ネットワークに蓄えられる。別の特質において、本発明はＣＭＯＳアナログ／ディジタル・コンバータを特徴とし、このコンバータは切換えられる容量性はしごネットワークを含んでいる。このはしごネットワークは、共通モード電圧生成回路の出力、基準電圧ノード、供給電圧ノードおよび入力ノードを作用的に相互に接続する。コンパレータは、このネットワークに蓄えられる電荷に応答する入力と、電圧生成回路の出力端子における電圧に応答する入力とを有する。共通モード電圧生成回路は、供給電圧ノードにおける電圧と基準電圧ノードにおける電圧との間の出力電圧を生じるように働く。この電圧は、基準電圧ノードにおける電圧よりも供給電圧ノードにおける電圧に近い。別の一般的特質において、本発明はアナログ電圧をディジタル値へ変換する方法を特徴とするもので、当該方法はアナログ電圧と関連する電荷をサンプリングすることと、アレイ中のコンデンサを事前充電（ｐｒｅｃｈａｒｇｅ）および充電することとを含む。サンプリング・ステップにおいてサンプルされた電荷は、アレイ中のコンデンサに蓄えられた電荷と対比される。別の特質において、本発明はまたスイッチを含むＣＭＯＳアナログ／ディジタル・コンバータを特徴とし、このコンバータはそれぞれ基準電圧源に応答する第１の極板と事前充電電圧源に応答する第２の極板とを有する。このコンバータはまた、それぞれスイッチの１つの共通極板に応答するコンデンサのアレイを含む切換えコンデンサ・ネットワークをも含む。本発明は、コンパレータの共通モード入力電圧が基準電圧の４分の１あるいは更に低い如き非常に低いことを許容するという点において有利である。この電圧が低いので、コンパレータに給電するスイッチング・トランジスタのゲートは、コンバータの供給電圧が低い（例えば、５ボルトより低いか、あるいは更に３ボルトより低い）ときでも比較的高いゲート−ソース電圧で駆動することができる。このことは、より早い動作、より低いスイッチ漏れ、およびより低いスイッチ「オン」抵抗を許容する。これはまた、少ない貫通コンデンサのキャパシタンスを持つ比較的小さなトランジスタの使用を可能にする。オフセットおよび利得のワン・チップ校正もまた、電荷再分布アナログ／ディジタル・コンバータに対して許容され、その結果付加的な外部回路の経費もなく改善されたコンバータ精度をもたらす。図面の簡単な説明図１は、従来技術の電荷再分布原理を示す単純な６ビットのアナログ／ディジタル・コンバータの概略図、図２は、本発明によるＣＭＯＳアナログ／ディジタル・コンバータの事例のブロック図、図３は、図２のコンバータのユニポーラ・モードにおける動作を示すタイミング図、図４は、図３におけるラベル「４」で示されるように拡張された時間スケールにおける図３のタイミング図の最初の７００ナノ秒を示すタイミング図、図５は、本発明によるアナログ／ディジタル・コンバータで使用される事前充電回路の概略回路図、図６は、変換サイクルの一部に対する図５の事前充電回路の動作を示すタイミング図、図７は、本発明による校正回路を含む第２のアナログ／ディジタル・コンバータのブロック図、図８は、図７のコンバータの制御レジスタに対する制御ビット・マップ、図９は、図７の回路におけるシステム信号とコンバータ制御信号に対するシステム・オフセット校正が後に続くシステム利得校正に対するタイミング図、図１０は、拡張された時間スケールで示される図９において「１０」で示された期間における図９の信号のサブセットを示すタイミング図、図１１は、図９と同じスケールで示された利得校正ＲＡＭビットの状態を示すタイミング図、図１２は、図９と同じスケールで示されたオフセット・校正におけるオフセット校正ＲＡＭビットを示すタイミング図、図１３は、図９に関して収縮されたスケールで示された図９〜図１２の校正における主ＤＡＣアレイの制御信号を示すタイミング図、および図１４は、拡張された時間スケールで示される図１３における「１４」で示した期間における図１３の信号を示すタイミング図である。詳細な記述図２に示されるように、本発明によるアナログ／ディジタル・コンバータ１０の一例は、ディジタル／アナログ・コンバータ（ＤＡＣ）１２と、トラックおよび保持回路１４と、基準バッファ回路１６と、ディジタル・コントローラ１８とを含んでいる。このＤＡＣは、２値加重コンデンサ２０、２２、２４、２６および２８のアレイからなっている。図示された実施例は、本発明の原理は個数に限定されるものではないが、１４個のこのようなコンデンサを用いる。アレイ中の第１のコンデンサ２０は、第２のコンデンサ２２の２倍のキャパシタンスを持ち、このコンデンサ２２は更に第３のコンデンサ２４の２倍のキャパシタンスを持っている。このパターンは、最後のコンデンサ２８を含む残りのコンデンサに対して繰返される。従って、この最後のコンデンサは、アレイ中の第１のコンデンサのキャパシタンスの２^n-1倍小さなキャパシタンスを有し、ここでｎはアレイにおけるコンデンサの数である。アレイ中の各コンデンサの第１の端子はＤＡＣの共通ノード３０に接続されている。第１のコンデンサ２０の第２の端子は第１のＤＡＣスイッチ３２に接続され、第２のコンデンサ２２の第２の端子は第２のＤＡＣスイッチ３４に接続され、第３のコンデンサ２４の第２の端子は第３のＤＡＣスイッチ３６に接続され、第４のコンデンサ２６の第２の端子は第４のＤＡＣスイッチ３８に接続されている。同様に、残りのコンデンサはそれぞれ第２の端子が対応するＤＡＣスイッチに接続され、その結果最後のコンデンサ２８の第２の端子は最後のＤＡＣスイッチ４０に接続されることになる。ＤＡＣスイッチ３２、３４、３６、３８、４０はそれぞれ、制御バス５２からの対応する制御線４２、４４、４６、４８、５０に応答する。ＤＡＣスイッチはまたそれぞれ第１の出力がバッファ基準電圧ノード１０２に接続され、第２の出力が接地７０に接続されている。「接地」は絶対接地電位である必要はないが、接地されない電源線を指すことができることが判る。トラックおよび保持（Ｔ／Ｈ）回路１４は、接地端子７０と正のアナログ入力端子７２と負のアナログ入力端子７４と基準入力端子７６とを含む４つの入力端子を有する。当実施例において、基準入力はアナログ／ディジタル・コンバータ集積回路の１つの供給電圧を受取るが、これは本発明にとって必要ではない。第１の入力スイッチ８６は、基準入力端子と共通入力ノード８８との間に置かれている。第２の入力スイッチ８４は、負のアナログ入力端子と共通入力ノードとの間に置かれている。第３の入力スイッチ８２は、正のアナログ入力端子と共通入力ノードとの間に置かれている。第４の入力スイッチ８０は、接地端子と共通入力ノードとの間に置かれている。これら入力スイッチの各々は、一連のスイッチ制御線８１の１つにおける制御信号に応答する。まとめると、入力スイッチは入力マルチプレクサとして機能する。トラックおよび保持回路１４はまた、共通入力ノード８８とＤＡＣ共通ノード３０との間にサンプリング・コンデンサ６０を含む。このコンデンサは、ＤＡＣ１２の合計キャパシタンスからＬＳＢコンデンサ２８のキャパシタンスに等しいキャパシタンスを差引いたものに等しいキャパシタンスＣを有する。第１のＮＭＯＳスイッチ６４は、ＤＡＣ共通ノード３０とバッファ共通モード電圧ノード６８との間の電気経路において接続されている。第２のＮＭＯＳスイッチ６６は、バッファ共通モード電圧ノードとダミー・アレイ・コンデンサ（ｄｕｍｍｙａｒｒａｙｃａｐａｃｉｔｏｒ）７８の第１の端子との間の経路において接続されている。このダミー・アレイ・コンデンサは、組合わされたＤＡＣ１２およびサンプリング・コンデンサ６０のキャパシタンスと等しいキャパシタンス（即ち、４Ｃ）を持ち、ダミー・アレイ・コンデンサの第２の端子７０が接地されている。保持線１１６は、２つのＮＭＯＳスイッチのゲートにディジタルＣＭＯＳ保持信号を与える。アナログ／ディジタル・コンバータ１０はまた、本願と同日付で出願され参考のため本文に援用される係属中の特許出願「低電圧ＣＭＯＳコンパレータ（Ｌｏｗ−ＶｏｌｔａｇｅＣＭＯＳＣｏｍｐａｒａｔｏｒ）」において記載されるコンパレータの如き高精度ＣＭＯＳコンパレータでよい。このコンパレータは、ＤＡＣ共通ノード３０に接続された非反転入力９０と、ダミー・アレイ・コンデンサ７８の第１の端子に接続された反転入力９２とを有する。このコンパレータはまた、ディジタル・コントローラ１８へ与えられるラッチされたディジタル出力９４をも有する。ディジタル・コントローラ１８は、コンパレータの出力を受取り、システム１０の動作のため制御信号９６を供給するディジタル回路を含んでいる。例えば、このコントローラは、制御信号をＤＡＣ制御バス５２、保持線１１６、スイッチ制御線８１、および校正制御線５３へ与える。このディジタル・コントローラはまた、変換値をマイクロプロセッサの如き外部回路へ通信するためのディジタル・インターフェース回路を含む。ディジタル・コントローラの回路は、以下に述べるような本発明による動作を得るために、公知の簡明な順次ディジタル論理回路設計技術を用いて実現することができる。オフセット校正回路（ｏｆｆｓｅｔｃａｌｉｂｒａｔｉｏｎｃｉｒｃｕｉｔ）６３は、共通ノード３０、接地端子７０およびバッファ基準電圧ノード１０２間に接続されている。この回路は、容量性トリム・アレイ（ｃａｐａｃｉｔｉｖｅｔｒｉｍａｒｒａｙ）６２とトリム・スイッチ・アレイ（ｔｒｉｍｓｗｉｔｃｈａｒｒａｙ）５８（コントローラ１８により制御される）とを含み、これらは校正動作において用いられる。サンプリング・コンデンサ６０はまた、トリム・アレイと関連させられ、これら要素の校正については第２の実施例の記述において更に詳細に以下に述べる。基準バッファ回路１６は、基準入力端子７６に応答する第１のフォロワ増幅器９８を含み、バッファされた基準電圧をその出力１０２に与える。この出力と接地７０間に与えられたオンチップ出力コンデンサ１０６は、バッファされた電圧を平滑化する。このコンデンサは、望ましくはＤＡＣアレイにおける最も大きなコンデンサ２０のキャパシタンスの１０倍のキャパシタンスを有する。入力バッファ回路１６はまた、基準入力端子７６と接地７０との間に第１の抵抗１０８と第２の抵抗１１０からなる分圧器１００を含む。第１の抵抗１０８は、以下に述べるように、基準電圧を３で除すため第２の抵抗１１０の抵抗値の２倍を持つことができる。第２のフォロワ増幅器１０４は、第１および第２の分圧器抵抗間のノード１１２から分圧器の出力を受取る。この第２のフォロワ増幅器は、バッファ共通モード電圧ノード６８に接続された出力を持ち、第２の出力コンデンサ１１４がこの出力と接地との間に設けられる。動作において、図２〜図４を参照して、トラックおよび保持回路１４が最初に信号サンプルを取得し、次にディジタル／アナログ・コンバータ１２を用いてこのサンプルをディジタル値へ変換する。ディジタル入力ピンにおける信号の状態によって選択される２つの異なるサンプリング・モードがある。第１はユニポーラ・モードであり、これは正のアナログ入力端子７２と負のアナログ入力端子７４との間の電圧差を負のアナログ入力端子とは異なる符号のない電圧差として表わす。第２はバイポーラ・モードであり、これは負のアナログ入力端子における電圧と正のアナログ入力端子における電圧との間の差を符号付き値として表わし、ゼロの値は正のアナログ入力端子と負のアナログ入力端子とが等しい電圧にあることを示す。動作のユニポーラ・モードは捕捉相（ａｃｑｕｉｓｉｔｉｏｎｐｈａｓｅ）で始まり、この相でＤＡＣスイッチ３２、３４、３６、３８、４０の全てがそれらのアレイ・コンデンサ２０、２２、２４、２６、２８を接地７０に接続する。この相において、オンである第３の入力スイッチ８２が正のアナログ入力端子７２において測定されるべき市の電圧をサンプリング・コンデンサ６０の第１の端子に接続する。第１の入力スイッチ８６、第２の入力スイッチ８４、および第４の入力スイッチ８０は全てオフである。オンである第１のＮＭＯＳスイッチ６４が、ＤＡＣ共通ノード３０をバッファ共通モード電圧ノード６８へ接続する。第２のＮＭＯＳスイッチ６６もまたオンであり、これはダミー・アレイ・コンデンサ７８をバッファ共通モード電圧ノード６８へ接続する。従って、コンパレータ１９の反転入力９２および非反転入力９０は、この相においては同じ共通モード電圧Ｖｂにある。Ｖｂは、第２のフォロワ増幅器１０４と分圧器１００によって生成される。次に、保持モードが、ローになる保持線１１６で開始する（ステップ２００）。これは、第１および第２のＮＭＯＳスイッチをともに開路し、これによりコンパレータ入力９０、９２における信号電荷を捕捉（ｔｒａｐ）する。次に、第３の入力スイッチ８２が開路し（ステップ２０２）、これが正のアナログ入力端子７２（Ａｉｎｐ）をサンプリング・コンデンサ６０から切離す。次に、第１のＤＡＣスイッチ３２が第１のＤＡＣコンデンサ２０の第２の端子をバッファ基準電圧出力１０２（Ｖｒｅｆｄ）へ接続する（ステップ２０４）。この時、非反転コンパレータ入力９０における電圧Ｖ（ｎｃｐ）は下記の中間値を持つ。即ち、Ｖ（ｎｃｐ）＝Ｖｂ＋Ｖｒｅｆｄ／２（式１）次の動作は、第２の入力スイッチ８４を閉路することである（ステップ２０６）。これは、サンプリング・コンデンサ６０を負のアナログ入力端子７４（Ａｉｎｍ）に接続する。この時、非反転コンパレータ入力９０における電圧が、電荷保存の原理を用いて決定することができる。この電圧は下式により与えられる。即ち、ここで、Ｃｔｏｔ＝４＊Ｃ＋Ｃ≒５＊Ｃ（式３）但し、ＣｔｏｔはＤＡＣ共通ノード３０における総キャパシタンスであり、これはＤＡＣ１２のキャパシタンス（２Ｃ）、サンプリング・コンデンサ６０のキャパシタンス（２Ｃ）、およびコンパレータ１９の入力キャパシタンスの如きノードにおける（望ましくない）寄生キャパシタンスＣ_pを含んでいる。ディジタル・ビットｂ_jはそれぞれ０または１の値を有する。反転入力９２における電圧Ｖ（ｎｃｍ）は下式により与えられる。即ち、Ｖ（ｎｃｍ）＝Ｖｂ（式４）初期においては、非反転入力における電圧Ｖ（ｎｃｐ）は下記の値を持つ。即ち、この動作モードにおいては、項（Ａｉｎｐ−Ａｉｎｍ）の値の範囲は、０ないしＶｒｅｆｄ従って、Ｖ（ｎｃｐ）の最小値は、Ｖ（ｎｃｐ）＝Ｖｂ−Ｖｒｅｆｄ（Ｃ／Ｃｔｏｔ）（式６）および、Ｖ（ｎｃｐ）の最大値は、Ｖ（ｎｃｐ）＝Ｖｂ＋Ｖｒｅｆｄ（Ｃ／Ｃｔｏｔ）これらの結果は、Ｖｒｅｆｄ（Ｃ／Ｃｔｏｔ）に等しい電圧Ｖｂの設定がコンパレータの入力電圧が接地より更に負になることを阻止することを示す。上記から、第２のフォロワ増幅器１０４および分圧器１００によって生成される共通モード電圧Ｖｂが理論的に基準電圧の１／５ほど低くなり得ることが明らかである。しかし、ドリフトおよび公差を勘案するために、この電圧を基準電圧の４分の１または３分の１のようなやや高い電圧に設定することが望ましい。この比較的低い共通モード電圧を用いることにより、ＮＭＯＳスイッチ６４、６６は、共通モード電圧がＶｒｅｆｄ／２に設定された場合よりも比較的高いゲート−ソース電圧で駆動され得る。このことは、より早い動作と、より低いスイッチ漏れ、およびより低いスイッチの「オン」抵抗を許容する。これはまた、より小さな切換えトランジスタの使用を可能にし、これが低減した貫通コンデンサ・キャパシタンスを持ち得る。、第１のＤＡＣコンデンサ２０をバッファ基準電圧ノード１０２に接続する第１のＤＡＣスイッチの動作のタイミング（ステップ２０４）が、低下した共通モード電圧Ｖｂを許容する。先に述べたように、この動作は第３の入力スイッチ８２の開路後に生じ（ステップ２０２）、これが正のアナログ入力端子７２をサンプリング・コンデンサから切離すが、第２の入力スイッチ８４の閉路前（ステップ２０６）は、サンプリング・コンデンサを負のアナログ入力電圧端子７４に接続する。このタイミングは、後の電荷再分布の間コンパレータへ与えられる電圧の範囲をＶｂ−Ｖｒｅｆｄ（Ｃ／Ｃｔｏｔ）とＶｂ＋Ｖｒｅｆｄ（Ｃ／Ｃｔｏｔ）との間になるようにスケールする。バイポーラ動作モード（図３および図４には示さない）は、その捕捉相が接地７０に接続されたＤＡＣスイッチ３２、３４、３６、３８、４０と、バッファ基準電圧ノード１０２に接続された、バイポーラ動作を許容する第１のＤＡＣスイッチで始まることを除いて、ユニポーラ・モードに類似する。オンである第３の入力スイッチ８２は次に、正のアナログ入力端子７２における正の入力電圧をサンプリング・コンデンサ６０に接続する。第１の入力スイッチ８６、第２の入力スイッチ８４、および第４の入力スイッチ８０はオフである。オンである第１のＮＭＯＳスイッチ６４は、ＤＡＣ共通ノード３０をバッファ共通モード電圧ノード６８に接続する。第２のＮＭＯＳスイッチ６６もまたオンであり、同様にダミー・アレイ・コンデンサ７８をバッファ共通モード電圧ノードに接続する。従って、コンパレータの両入力９０、９２は、この相の間は同じ共通モード電圧Ｖｂにある。保持モードは、ディジタル・コントローラ１８からの保持線１１６上の保持指令の受取りで始まる。これは、ＮＭＯＳスイッチ６４および６６の両方を開路させ、これがコンパレータ入力ノードにおける信号電荷を捕捉する。次に、第３の入力スイッチ８２が開路して、正のアナログ入力端子７２をサンプリング・コンデンサ６０から切離す。次に、第２の入力スイッチ８４が閉路して、これがサンプリング・コンデンサ６０を負のアナログ入力端子７４に接続する。非反転コンパレータ入力９０の電圧は、この時電荷保存の原理を適用することによって決定することができる。この電圧は下式により与えられる。即ち、ここで、Ｃｔｏｔ＝４＊Ｃ＋Ｃ_p≒５＊Ｃ（式８）反転入力９２における電圧は、下式により与えられる、即ち、Ｖ（ｎｃｍ）＝Ｖｂ（式９）最初、非反転入力における電圧Ｖ（ｎｃｐ）は下記の値を持つ。即ち、この動作モードにおいて、項（Ａｉｎｐ−Ａｉｎｍ）の値の範囲は、 ±Ｖｒｅｆｄ／２従って、Ｖ（ｎｃｐ）の最小値は、Ｖ（ｎｃｐ）_min＝Ｖｂ−Ｖｒｅｆｄ（Ｃ／Ｃｔｏｔ）（式１１）この結果は、ユニポーラ・モードにおいて達したものと同じであり、これがＶｂが両モードに対して同じ低減した電圧に設定されることを可能にする。第２の入力スイッチ８４がいずれかのモードで閉路された後、ＤＡＣアレイを用いて捕捉された電荷（ｔｒａｐｐｅｄｃｈａｒｇｅ）を測定する。図５において、この測定は事前充電回路１２０に関して行われることが望ましく、この回路はより早い速度、より正確な動作、あるいはその両方を達成するためにアナログ／ディジタル・コンバータ１０に置き換えることができる。この事前充電回路においては、２値加重コンデンサ２０、２２、２４、２６のあるものが、２路ＤＡＣスイッチに接続される代わりに、３路のＤＡＣスイッチ１３２、１３４、１３６および１３８の各々に接続される。しかし、最後のコンデンサ２８は、図２に関して先に述べた如き２路のスイッチ４０に接続される。同様に、最後の手前のコンデンサ（図示せず）は、２路のスイッチに接続される。３路ＤＡＣスイッチ１３２、１３４、１３６、１３８は、それらの各コンデンサの第２の端子をバッファ基準電圧ノード１０２、接地７０あるいは事前充電基準電圧ノード１５４のいずれかに選択的に接続するよう構成される。３路スイッチ１３２、１３４、１３６および１３８は、１対の伝送ゲートと接地スイッチとからなり得、事前充電制御バス１５２の一部を形成する対応する制御線１４２、１４４、１４６および１４８に応答する。事前充電回路１２０は第３のフォロワ増幅器１５３を含み、これが基準入力端子７６から基準電圧を受取ってこれを事前充電基準電圧ノード１５４に対してバッファする。このノードと接地７０との間に設けられた事前充電出力コンデンサ１５６は、事前充電基準電圧を平滑化する。このコンデンサは、ＤＡＣアレイにおける最も大きなコンデンサ２０のキャパシタンスの１０倍のキャパシタンスを有することが望ましい。動作において、事前充電基準電圧ノード１５４は最初、アレイ中の各コンデンサにおける電荷バルクを提供し、バッファ基準電圧ノード１０２がこの電荷の残りを提供する。この動作は、基準電圧ノード１０２の分配を最小化し、その結果としてその設定時間を最小化する。これは、より早い変換、より正確に変換、あるいはその両方を結果として生じ得る。事前充電回路の使用はまた、バッファ基準電圧ノード１０２における外部コンデンサの必要を無くすことができる。このことは、集積回路のコストと、その周囲回路のコストとを減じ得る。ボンド・ワイヤまたは外部リード線がないので、コンデンサの出力におけるインダクタンスが低くなり、これが動作速度を増加させる。更にまた、事前充電コンデンサ１５６がオンチップであるので、その関連する寄生インダクタンスもまた低くなり、これが事前充電速度を増加させる。図６は、バイポーラ動作またはユニポーラ動作のいずれかのため第２の最上位ビットのテストのための事前充電回路１２０の動作を示すタイミング図である。この図は、３つの最上位ビットに対する３ビット切換え制御信号Ｄ１〜Ｄ３と、１つの事前充電信号と、部分切換え制御電圧Ｖ（Ｃ６）およびＶ（Ｃ７）とを示している。これらは、ディジタル・コントローラ１８内部で使用されて事前充電制御バス１５２における切換え制御信号を生じる内部制御信号である。最上位ビットの試行時間（ｔｒｉａｌｔｉｍｅ）ｔ１の終りで、（第２の最上位ビットに対する）第２のコンデンサ２２が第１の事前充電間隔ｔ２にわたり事前充電する。この間隔において、第２の３路ＤＡＣスイッチ１３４が事前充電基準電圧ノード１５４に対して第２のコンデンサ２２の第２の端子における電圧を接続する。第２の３路スイッチを駆動する第２の制御線１４４における制御信号は、最上位ビット切換え信号の遅れたバージョンと事前充電信号との間の論理的ＡＮＤ演算の結果である。事前充電間隔後に、充電期間ｔ３が開始して、これにおいて第２の３路ＤＡＣスイッチ１３４がバッファ基準電圧ノード１０２を第２のコンデンサ２２に接続する。充電期間の終りに、コンパレータ出力をラッチすることにより２番目のビットがテストされる。同様に、第３のコンデンサ２４は、別の事前充電間隔ｔ５において事前充電し、別の充電期間ｔ６において更に充電し、次いでこの充電期間の終りにテストされる。このシーケンスは、２つの最下位ビットが選択されるまで進行する。典型的な事前充電期間は３０ナノ秒であり、ＤＡＣスイッチ／コンデンサ時定数に依存する。事前充電動作は一般に、コンデンサを基準電圧の約（＋または− ）１０％以内まで充電する。従って、バッファ基準電圧ノード１０２は、この最後の１０％だけコンデンサにおける電圧を調整するため充分な電流を供給するだけでよい。、これは、バッファ基準電圧ノードにおける電圧を事前充電なしの場合より少なく破壊する。従って、コンデンサは更に迅速に充電でき、このためより早い動作、より正確な動作、あるいはその両方を許容する。４つの最下位ビットは、その小さなキャパシタンスが余分なオーバーヘッド（ｏｖｅｒｈｅａｄ）を許容しないので、事前充電されない。しかし、本発明は、この数字に限定されるものではない。図７に関して、校正回路を含む本発明によるアナログ／ディジタル・コンバータの第２の実施例を次に述べる。この回路３１０は、図１〜図６に関して述べた如き事前充電回路を含むＣＭＯＳ集積回路において、先に述べたアナログ／ディジタル・コンバータ回路と組合わされることが望ましい。しかし、この実施例はここでは、その校正回路の構造および動作の説明を明瞭にするため部分的に簡単化されたコンバータ回路として示される。本発明のこのような特質によるコンバータ３１０は、入力マルチプレクサ３１２と、ディジタル／アナログ・コンバータ３１４と、ダミー・アレイ・コンデンサ３１６と、コンパレータ３１８と、オフセット・トリム・アレイ回路３２０と、利得トリム・アレイ回路３２２と、校正コントローラ３２４とを含む。校正コントローラは、アナログ／ディジタル・コンバータに対する制御回路（図２のラベル１８）の一部であることが望ましい。前記入力マルチプレクサは、正のアナログ入力３２６と、負のアナログ入力３２８と、基準入力３３０と、接地入力３３２とに応答する。このマルチプレクサの出力３３６は、サンプリング・コンデンサ３３４の第１の端子と、利得トリム・アレイ回路３２０の第１の端子とに与えられる。当マルチプレクサは、図２に関して先に述べたように、コンバータに対する制御回路により制御される４つのスイッチからなっている。アナログ／ディジタル・コンバータ３１０で使用されるコンパレータ３１８は、先に述べた係属中の米国特許出願に記載されたコンパレータの如き高精度ＣＭＯＳコンパレータでよい。ディジタル／アナログ・コンバータ３１４は、各々が接地スイッチ３４０₁．．．３４０_Nの各々に対して端子が設けられた２値加重コンデンサ３３８₁．．．３３８_Nのアレイを含む。この端子はまた、基準電圧端子３４４からの基準電圧をそれぞれ供給することができる基準電圧スイッチ３４２₁．．．３４２_Nの各々へも与えられる。このアレイと、サンプリング・コンデンサ３３４と、利得トリム・アレイ回路３２２とオフセット・トリム・アレイ回路３２０との組合わせキャパシタンスは、接地とコンパレータ３１８の反転入力との間にあるダミー・アレイ・コンデンサ３１６のキャパシタンスと一致することが望ましい。（ノード３４６における）全てのコンデンサの他の端子が、オフセット・トリム・アレイ回路３２０の第２の端子、利得トリム・アレイ回路３２２の第２の端子、サンプリング・コンデンサ３３４の第２の端子、およびコンパレータ３１８の非反転入力に対して設けられる。ＤＡＣは、図２または図５に関して述べたように構成することができる。コンパレータ３１８の反転入力は、共通モード電圧端子３５２に伸びる第１の共通モード・スイッチ３４８に応答し、このコンパレータの非反転入力は、これも共通モード電圧端子に伸びる同様に第２の共通モード・スイッチ３５０に対して応答する。この共通モード電圧端子は、図２〜図４に関して先に述べた如き共通モード電圧を供給することができる。このコンパレータのラッチされたディジタル出力は、校正コントローラ３２４へ与えられる。校正コントローラ３２４は、本文に述べたアナログ／ディジタル・コンバータの種々の動作を支配する逐次制御信号（ｓｅｑｕｅｎｔｉａｌｃｏｎｔｒｏｌｓｉｇｎａｌ）３５４を提供するディジタル制御回路である。例えば、このコントローラは、動作信号を種々のスイッチ３４０、３４２、３４８、３５０へ与え、入力選択信号をマルチプレクサ３１２へ、また切換え制御ワードを校正ＲＡＭ３６２、３７２へ与える。これはまた、直列の入出力線を介して外部の回路と、また以下に述べる制御レジスタ１９２とインターフェースする。このディジタル制御回路は、必要な出力信号シーケンスが与えられるならば、これも以下に述べる簡明な逐次ディジタル論理設計技術を用いて実現することができる。オフセット・トリム・アレイ回路３２０は、デバイスのエラーを許容する僅かに負の差動非線形性（ｄｉｆｆｅｒｅｎｔｉａｌｎｏｎ−ｌｉｎｅａｒｉｔｙ）で２値加重されることが望ましいコンデンサ３５６のアレイを含む。一実施例において、このアレイは、６つの最上位ビットが２値スケールされ、非線形性（ｎｏｎ−ｌｉｎｅａｒｉｔｙ）が１７番目のビットに挿入され、残りの最下位ビットも２値スケールされた１４のコンデンサを含む。各コンデンサは、コンパレータの非反転入力に接続された第１の電極と、各接地スイッチ３５８と各入力スイッチ３６０の両方に接続された第２の電極とを有する。各入力スイッチは、その第２の各コンデンサ電極をリード線３４４における基準電圧に接続することができ、各接地スイッチはその第２の各コンデンサ電極を接地に接続することができる。各入力スイッチ３６０は、２方向性スイッチを形成するように並列に接続されたＮＭＯＳデバイスとＰＭＯＳデバイスとからなる。接地スイッチ３５８および入力スイッチ３６０は、オフセット校正ＲＡＭ３６２のスイッチ・ドライバ出力線（それぞれ、３５９と３６１）に存在する制御ワードにおける各ビットに応答する。従って、これらスイッチは、ＲＡＭからのその対応する制御ビットの値に従って、第２の各コンデンサ電極を基準電圧のバッファ・バージョンか接地のいずれかに接続することができる。その結果、オフセット・トリム・アレイがディジタル的に制御される調整可能コンデンサのように動作することである。利得トリム・アレイ回路３２２は、同様に、予め定めた非線形性で２値加重されることが望ましいコンデンサ３６６のアレイを含んでいる、、各コンデンサは、ノード３４６に（これにより、コンデンサ３３４を介してマルチプレクサ３１２の出力３３６に）接続可能な第１の電極と、各接地スイッチ３６８と各入力スイッチ３７０の両方に接続可能な第２の電極とを有する。各接地スイッチは、その第２の各コンデンサ電極を接地することができ、各入力スイッチは、その第２の各コンデンサ電極をマルチプレクサの出力に接続することができる、、これら２つのグループのスイッチは、利得校正ＲＡＭ３７２のスイッチ・ドライバ出力線３６９、３７１に存在する制御ワードにおける各ビットに応答する。従って、オフセット・トリム・アレイと同様に、利得トリム・アレイはディジタル的に制御される調整可能コンデンサのように動作する。アナログ／ディジタル・コンバータ３１０は、幾つかの形式の校正を実施することができる。それらの１つは利得校正であり、これは所与のアナログ入力電圧に対するディジタル出力応答の程度を調整する。別のものはオフセット校正であり、これはアナログ／ディジタル・コンバータに対する所望の「ゼロ」電圧を校正する。これらの形式の校正はともに、「デバイス校正」かあるいは「システム校正」のいずれかとして実施することができる。デバイス校正は、基準入力３３０における電圧に接続された全スケール電圧と、接地入力３３２に接続された「ゼロ」電圧を用いてデバイスを校正する。一方、システム校正は、ユーザが選択した電圧値についてコンバータを校正する。各コンデンサ３３８もまた図示しない更に他の校正回路を用いてデバイスのエラーまたはドリフトを補償するように校正されることが判る。校正動作を理解するために、変換プロセスの１つのモデルを得ることが有効でる。先に述べたように、測定されるべき電圧に比例する電荷が最初に捕捉される電荷再分布の原理に従って変換が進行し、次いでディジタル／アナログ・コンバータを用いてこの電荷を逐次比較（ｓｕｃｃｅｓｓｉｖｅａｐｐｒｏｘｉｍａｔｉｏｎ）によって測定する。これらの変換は各々、信号獲得相において選択されたマルチプレクサの正のアナログ入力３２６（Ａｉｎｐ）で開始する。次いで比較相（ｃｏｍｐａｒｅｐｈａｓｅ）が続き、その間マルチプレクサの負のアナログ入力３２８（Ａｉｎｍ）が選択される。このシーケンス形式は、擬似差動サンプリングと呼ばれる。比較相におけるコンパレータ３１８の非反転入力における電圧は、信号捕捉相において正のアナログ入力３２６で検出される電圧と、比較相において負のアナログ入力３２８で検出される電圧との間の比較を表わす。この電圧Ｖ（ｎｃｐ）は、電荷保存の原理を適用することにより決定することができ、下式によって与えられる。即ち、但し、ＣはＤＡＣアレイにおける最も大きなコンデンサのキャパシタンス、Ｃｔｏｔはコンパレータ３１８の非反転入力における総キャパシタンス、Ｃｓはサンプリング・コンデンサのキャパシタンス、およびＣｏｓはオフセット・トリム・アレイ回路３２０のキャパシタンスである。負入力における電圧は、ノード３５２における共通モード電圧Ｖｃｍと等しく、ディジタル・ビットｂ_jは０か１のいずれかの値を有する。差動入力信号（Ａｉｎｐ−Ａｉｎｍ）は、通常は基準電圧端子３４４におけるゼロから基準電圧（Ｖ_ref）までの範囲内にある。図１２は、下記のように書き直すことができる。即ち、但し、Ｃｄａｃはディジタル／アナログ・コンバータ３１４のコンデンサ・アレイの総キャパシタンスである。電荷の均衡時では、上記の括弧内の項は、逐次比較プロセスによってゼロへ強制される。これは、下記のように表わすことができる。即ち、 Vref×Cdac - Cs×（Ainp−Ainm）+ Vref×Cos ＝ 0 （式１３）この式は、システム校正プロセスを分析するために用いることができる。通常の校正シーケンスは、最初に主要ＤＡＣにおいてコンデンサ３３８を校正し、全デバイスの利得およびオフセットの校正を行うことである。利得およびオフセットのシステム校正が次に続く。システム利得校正において、所望の全スケール電圧（Ｖｆｓ）がマルチプレクサ３１２の正のアナログ入力３２６へ印加され、校正がサンプリング・コンデンサ３３４における全スケール電圧をサンプリングすることにより行われる。この動作の結果は、主要ＤＡＣスイッチの全てが基準電圧Ｖｒｅｆに接続されて、ＤＡＣの全スケール電圧と対比される。次に、利得トリム・アレイ回路３２２におけるコンデンサ３６６とサンプリング・コンデンサとの特定の並列組合わせがある電荷の均衡に達するまで、サンプリング・コンデンサ３３４の有効値は、反復的に値を利得校正ＲＡＭ３７２へロードすることによって調整される。この利得校正の間、マルチプレクサの負のアナログ入力３２８における電圧が共通モード電圧Ｖｃｏｍ（即ち、ユニポーラ・モードにおける接地、およびバイポーラ・モードにおけるＶｒｅｆ２）であることが前提とされる。式１３によれば、校正シーケンス後の電荷均衡式は、 Vref×Cdacfs - Cs1×（Vfs - Vcom）＝ 0 （式１４）但し、ＣｄａｃｆｓはＤＡＣアレイの全スケール・キャパシタンス、およびＣｓ１は利得校正後のサンプリング・コンデンサの値である。オフセット・トリム・アレイのキャパシタンスＣｏｓは、この動作中ゼロに設定される。システム・オフセット校正においては、所望の「ゼロ」電圧（Ｖｚ）がマルチプレクサ３１２の正のアナログ入力３２６へ印加される。この校正は次に、サンプリング・コンデンサにおけるこの所望の「ゼロ」電圧をサンプリングして、これをＤＡＣの「ゼロ」スケール電圧に対比することによって行われる。この比較の間、全ての主要ＤＡＣ接地スイッチ３４０がそれらの各コンデンサ３３８を接地して、これによりＤＡＣのキャパシタンスをゼロに設定するために、閉路される。オフセット・トリム・アレイのキャパシタンス（Ｃｏｓ）は、次に電荷均衡に達するように反復的に調整される。このオフセット校正の間、マルチプレクサの負のアナログ入力３２８における電圧が共通モード電圧であるものとされる。式１３によれば、校正シーケンス後の電荷均衡式は、 Vref×Cos1 - Cs1×（Vz - Vcom）＝ 0 （式１５）但し、Ｃｏｓ１はオフセット校正後のオフセット・トリム・アレイ・コンデンサの値である。校正のプロセスは、アナログ／ディジタル・コンバータ３１０の伝達関数を変化させる。最初の利得およびオフセット校正の後に、コンバータの電荷均衡式は下記となる。即ち、 Vref×Cdac - Cs1×（Ainp - Vcom）+ Cs1×（Vz - Vcom）= 0 （式１６）校正後に利得およびオフセットのエラーを決定するため、ＶｆｓまたはＶｚのいずれかが式１６におけるＡｉｎｐに置換することができ、ＤＡＣのキャパシタンスの値を決定することができる。ゼロのオフセットについては、Ａｉｎｐ＝Ｖｚである時ＤＡＣのキャパシタンスがゼロであることが要求された。ゼロの利得エラーについては、Ａｉｎｐが全スケール電圧に等しい時、ＤＡＣのキャパシタンスがＤＡＣの全スケール・キャパシタンスに等しくなることが要求された、、式１６におけるＶｚと等しくＡｉｎｐを設定することにより、電荷均衡時にＶｒｅｆ×Ｃｄａｃはゼロに等しい。換言すれば、ＤＡＣのキャパシタンスはゼロに等しく、従ってオフセット・エラーは存在しない。電荷均衡時に、Ａｉｎｐが式１６における全スケール電圧に等しく設定されるならば、 Vref×Cdac - Csl×（Vfs - Vz）＝ 0 Vref×Cdac - Vref×Cdacfs×（Vfs - Vz/Vfs - Vcom）＝ 0 Cdac = Cdacfs（1 -(Vz - Vcom)／(VfS - Vcom)) （式１７）ＤＡＣのキャパシタンスがＤＡＣの全スケール・キャパシタンスに等しくないので、利得エラーが存在する。全スケールの百分率による利得エラーは、下式により与えられる。即ち、利得エラー（％）＝(Vz - Vcom)／(Vfs - Vcom)×100 （式１８）単一の利得およびオフセットの校正の実行はオフセット・エラーを排除したが、一部の利得エラーはいぜんとして残る。しかし、初期のオフセット・エラーがなければ、校正シーケンス後には利得エラーは存在しない（即ち、Ｖｚ＝Ｖｃｏｍ）。更に、「デバイス」校正においては、ＶｚおよびＶｃｏｍはゼロに等しくＶｆｓは基準入力３３０における電圧と等しく、単一のオフセットおよび利得校正がオフセットと利得エラーの両方を排除する。これは、同じ電圧（０ボルト）がサンプルされて両方の校正において比較されるゆえに生じる。サンプリング・コンデンサの値はオフセット校正中は問題とならず、結果としてオフセット校正と利得校正間には相互作用はない。オフセット校正が後に続く単一のシステム利得校正の代わりに、このシーケンスはＮ回行うことができる。先に行われたものに類似する分析を用いて、一連のＮの校正シーケンス後、オフセット・エラーと利得エラーとは下式により与えられることが判る。即ち、オフセット・エラー＝０利得エラー（％）＝[(Vz - Vcom)／(VfS - Vcom)]^N×100 （式１９）この結果は、基本利得およびオフセットの校正シーケンスの反復された適用が迅速にシステム利得エラーをゼロに強制することを示す。校正シーケンスが反復されると、入力の履歴がコンパイルされてエラーはゼロに近づく。これは、オフセット校正ＲＡＭ３６２と利得校正ＲＡＭ３７２とが校正間でリセットされないゆえに生じる。エラーの収束は、式１９における括弧内の項を２^-xで置換することによって更に明瞭に知ることができる。従って、利得エラーは次のようになる。即ち、利得エラー（％）＝２^-NX×１００（式２０）この式によれば、初期のシステム・オフセット・エラーと利得エラーとが「ｘビット・レベル」にあるならば、校正シーケンス後、これらが表１に示されるように減じられる。システム・オフセット・エラーと利得エラーとは、校正アレイの分解能およびシステム・ノイズによって限定される。一実施例におけるシステム校正トリム範囲は、オフセットと利得の両方に対する全スケールの約±３％である。初期のシステム・オフセット・エラーと利得エラーとが例えば６ビットのレベルにあるならば、これらエラーを１２ビット・レベルへ減じるためには、利得校正およびオフセット校正はこのシーケンス中に２回行われなければならない。この校正シーケンスは、校正トリム範囲により課される限度内で汎用２点システム校正を実施する。図７において、制御レジスタ１９２は校正制御において使用される５つの制御ビット場所１８２、１８４、１８６、１８８、１９０を含むことが望ましい。集積回路を採用する設計者は、校正を行うため適切な指令コードをこのレジスタへ与えることができ、また所望のエラー・レベルに達するまでこの指令コードを充分な回数再送することもできる。制御レジスタの最下位ビット１８０は、校正動作を開始することにより論理値「１」に応答する。次の２つのビット１８２、１８４は、４つの形式の校正、即ち、利得（コード１１）、オフセット（コード０１）、オフセットと利得の両方（コード１０）および「全」（コード００）から選択するコードを受入れる。「全」校正は、ＤＡＣと、オフセット・エラーおよび利得エラーの校正を含む。一般に、全校正指令は、他の指令ほどしばしば必要とされない。４番目のビット１８６は、校正がデバイス校正かあるいはシステム校正のいずれかを選択する。５番目のビット１８８は、アナログ／ディジタル変換を開始することにより論理値「１」に応答する。このビットは、以下に述べるように、複合校正動作における個々の校正間の初期設定ビットとして２倍である。最上位ビット１９０は状況ビットであり、これはこの部分が校正または変換のいずれの実施中であることを示す。残りのビットは、チャンネル選択および電力管理において使用され、本発明の一部を形成するものではない。図７〜図９に関して、システム校正シーケンス中のアナログ／ディジタル・コンバータ３１０の動作については次に述べることにする。一般に、アナログ／ディジタル・コンバータど通信するよう接続されるプロセッサおよび（または）他の周囲の回路は、この種類のシーケンスを開始する。この周囲回路は、「システム」と呼ばれる。システムは、アナログ校正電圧（パルス２０８）を正のアナログ入力端子３２６へ供給することによりシステム校正を開始する。当システムは、制御レジスタ１９２における校正開始ビット１８０を表明し、「１０」の校正形式選択コードを制御レジスタＴ９２の第２および第３の校正ビット場所１８２、１８４に与える。このコードは、利得校正とシステム校正の両方を選択する。コンバータは、使用中のビット１９０を制御レジスタに表明する（パルス２１２）ことにより応答し、この使用中信号は、１回の利得校正が行われる間は表明されたままである。システムは、コンバータ連続番号（図示せず）を介して使用中ビットをポーリングすることによりこの校正の状況を監視する。システムは、使用中パルス（ｂｕｓｙｐｕｌｓｅ）２１２の終りを送ることにより利得校正の完了を検出する。次に、このシステムは、正のアナログ入力３２６から正の入力電圧を取除き、この電圧を負の校正電圧（レベル２１４）と置換する。これは、この動作に対するハンドシェーキング・ビット（ｈａｎｄｓｈａｋｉｎｇ）として働く変換開始ビット１８８を表明する（パルス２１６）ことにより、コンバータに対するこの電圧の存在を表示する。アナログ／ディジタル・コンバータは、使用中ビット１９０をリセットする（パルス２１８）ことにより応答し、校正のオフセット部分を開始する。利得校正サイクルにある時、システムはこの校正動作中使用中ビットをポーリングする。オフセット校正動作は、１４の連続するサンプリング動作とテスト動作を含む。このサンプリング動作は、漏洩によって生じ得る不正を回避するために反復される。これは、校正が比較的ゆっくり動作することを許容し、その結果コンパレータその他の回路が設定の充分な時間を持つようにし、これによって精度を向上する。従って、保持線３５２、マルチプレクサ３１２の第２のアナログ入力スイッチ、およびマルチプレクサの第３のアナログ入力スイッチは、この使用中の期間中合計１４回トリガーされる（それぞれ、パルス列２２０、２２４、２２６）。これらのパルスは、図１０に示される如き本発明の第１の実施例に関して先に述べた変換シーケンスに従う。図７および図１１に関して、各サンプリング動作に記憶される変更は、利得校正中、利得トリム・アレイ回路３２２の１ビットでテストされる。このアレイにおける最上位ビット（Ｄ１４）が、ＭＳＢコンデンサとサンプリング・コンデンサ３３４の並列組合わせにおける電圧をＤＡＣの全スケール電圧と比較することによって最初にテストされる。サンプリング・コンデンサにおける電圧がＭＳＢコンデンサにおける電圧より大きいことが見出されるならば、利得校正ＲＡＭ７２におけるＭＳＢコンデンサに対するビットが１に残される（レベル２２９）。バイポーラ校正値を得るためトリム・アレイのＭＳＢコンデンサをバイポーラ状に切換えるられることが判る。次にこの動作は、次の最上位ビットに対して反復される。、最上位ビットおよび次の最上位ビットのコンデンサの組合わせにより供給される電圧がサンプリング・コンデンサ３３４における新たにサンプルされる電荷よりも高ければ、利得校正ＲＡＭ３７２における次の最上位ビットの場所（エッジ２３０）がゼロへ戻される。このプロセスは各ビットごとに最下位ビットまで反復される。図１１に示された校正動作の後、利得トリム・アレイ３２２は２進値：システム１０１０１１０１１００１００を保持することになる。図７および図１２に関して、オフセット校正は、校正がサンプリング・コンデンサにおける所望の「ゼロ」電圧をサンプルしてこれをＤＡＣの「ゼロ」電圧と比較することによって行われることを除いて、同様な反復プロセスを用いる。図１２に示されるオフセット校正動作の完了と同時に、オフセット校正ＲＡＭ３６２は２進値：１０１０１１０００１００１１を保持することになる。図７および図１３に関して、利得校正における比較中（パルス列２３２）に、主要ＤＣスイッチが基準電圧Ｖｒｅｆに接続されることが判るが、この動作は図１４において更に詳細に示される。しかし、４つの最下位ビットはこの動作の一部としては切換えられない（レベル２３４）。その代わり、１６×最下位ビット（ＬＳＢ）の値を持つ代替コンデンサ（図示せず）が切換えられる。この試みは、１つの大きなコンデンサを切換えることが幾つかのより小さなコンデンサを切換えるよりも更に正確であるので、校正の精度を改善する。これはまた、アレイ中の最も大きなコンデンサのキャパシタンスの２倍から最下位ビットに対するコンデンサのキャパシタンスを差引いたものではなく、主要ＤＡＣアレイの全キャパシタンスがアレイ中の最も大きなコンデンサのキャパシタンスの２倍に等しくなることを許容する。従って、主要ＤＡＣアレイのキャパシタンスは、利得校正中のサンプリング・コンデンサのキャパシタンスに等しい。１５番目のビットがＬＳＢの半分だけＡＤＣの伝達関数をオフセットするために用いられることに注目されたい。この動作に対する主要ＤＡＣスイッチの切換え動作を調時するために「ＢＩＴＣＬＫ」信号が用いられる。この内部信号はまたカウンタ（図示せず）へ与えられ、これがトリム・アレイにおいてテストされるべきビットへ連続的制御信号を生成する。アナログ／ディジタル・コンバータ集積回路は、多重チャンネル・バージョンにおける提供も可能である。このバージョンにおいては、入力マルチプレクサが、合計８つまたは１６の如き幾つかの更なるアナログ入力を有する。これらの入力は、相互に照合されて序で使用することができ、あるいはこれらは接地入力に関して単独で使用することができる。本発明の種々の実施例において記述したが、このような実施例は単なる事例として示され、当業者には、請求の範囲により規定される如き本発明の範囲から逸脱することなく種々の変更および修正が可能であることが明らかであろう。

【手続補正書】特許法第１８４条の８【提出日】１９９６年５月２０日【補正内容】請求の範囲１．ＣＭＯＳアナログ／ディジタル・コンバータにおいて、供給電圧ノードにおける電圧と基準電圧ノードにおける電圧との間にあり、かつ前記基準電圧ノードにおける電圧よりも供給電圧ノードにおける電圧に近い出力電圧を生じるように動作する出力端子を有する共通モード電圧生成回路と、共通モード電圧生成回路の出力と、基準電圧ノードと、供給電圧ノードと、入力ノードとを相互接続する容量性はしご回路と、第１の入力が切換え容量性はしご回路に蓄えられた電荷に応答すると同時に、該切換え容量性はしご回路に蓄えられた電荷に応答する前記第１の入力と、前記共通モード電圧生成回路の出力端子における電圧に応答する第２の入力とを持つコンパレータとを備えるアナログ／ディジタル・コンバータ。２．前記共通モード電圧生成回路の出力端子が、前記基準電圧ノードにおける電圧から供給電圧ノードへの電圧の少なくとも２倍の出力電圧を生じるよう動作する請求の範囲第１項記載のアナログ／ディジタル・コンバータ。３．前記共通モード電圧生成回路の出力端子が、前記基準電圧ノードにおける電圧から前記供給電圧ノードにおける電圧の少なくとも３倍の出力電圧を生じるよう動作する請求の範囲第１項記載のアナログ／ディジタル・コンバータ。４．前記電圧生成回路が、前記基準電圧ノードと供給電圧ノードとの間に分圧器を含み、前記電圧生成回路の出力が前記分圧器の出力に応答する請求の範囲第１項記載のアナログ／ディジタル・コンバータ。５．前記電圧生成回路が更に、前記分圧器の出力と前記電圧生成回路の出力との間にバッファを含む請求の範囲第４項記載のアナログ／ディジタル・コンバータ。６．前記電圧生成回路の出力に応答するコンデンサを更に備える請求の範囲第４項記載のアナログ／ディジタル・コンバータ。７．前記アナログ／ディジタル・コンバータが、１つの電源のみを用いて動作可能である請求の範囲第１項記載のアナログ／ディジタル・コンバータ。８．前記１つの電源が正のリード線と負のリード線とを含み、該正のリード線が前記基準電圧ノードに接続され、前記負のリード線が前記電源ノードに接続される請求の範囲第７項記載のアナログ／ディジタル・コンバータ。９．前記アナログ／ディジタル・コンバータが５ボルト以下の供給電圧を用いて動作可能である請求の範囲第１項記載のアナログ／ディジタル・コンバータ。１０．前記アナログ／ディジタル・コンバータが、３ボルト以下の供給電圧を用いて動作可能である請求の範囲第１項記載のアナログ／ディジタル・コンバータ。１１．切換え容量性はしご回路に切換え自在に接続された事前充電回路を更に備える請求の範囲第１項記載のアナログ／ディジタル・コンバータ。１２．前記入力ノードと前記切換え容量性はしご回路との間にサンプリング・コンデンサを更に備える請求の範囲第１項記載のアナログ／ディジタル・コンバータ。１３．前記サンプリング・コンデンサが、前記容量性はしご回路の総キャパシタンスと同じキャパシタンスを有する請求の範囲第１２項記載のアナログ／ディジタル・コンバータ。１４．ＣＭＯＳアナログ／ディジタル・コンバータにおいて、予め定めた出力電圧を持つ基準電圧出力を有する基準電圧源と、前記基準電圧源と同じ出力電圧を持つ事前充電電圧出力を有する事前充電電圧源と、各々が前記基準電圧源の基準電圧出力に応答する第１の極を有し、各々が前記事前充電電圧源の事前充電出力に応答する第２の極を有し、かつ各々が前記第１および第２の極に選択的に接続可能な共通極を有する複数のスイッチと、各々が前記複数のスイッチの各々の共通極に応答するコンデンサ・アレイを含む切換え容量性はしご回路とを備えるアナログ／ディジタル・コンバータ。１５．前記基準電圧源の基準電圧出力に応答する出力コンデンサを更に備える請求の範囲第１４項記載のアナログ／ディジタル・コンバータ。１６．前記出力コンデンサが、前記複数のスイッチおよび前記切換え容量性はしご回路と同じモノリシック集積回路中に構成される請求の範囲第１５項記載のアナログ／ディジタル・コンバータ。１７．前記基準電圧出力が前記集積回路の外部から絶縁されている請求の範囲第１６項記載のアナログ／ディジタル・コンバータ。１８．前記出力コンデンサが、前記複数のコンデンサの最も大きなコンデンサのキャパシタンスの１０倍以下のキャパシタンスを有する請求の範囲第１５項記載のアナログ／ディジタル・コンバータ。１９．前記事前充電電圧源の事前充電電圧出力に応答する出力コンデンサを更に備える請求の範囲第１４項記載のアナログ／ディジタル・コンバータ。２０．前記出力コンデンサが、前記複数のスイッチおよび前記切換え容量性はしご回路と同じモノリシック集積回路中に構成され、前記事前充電電圧出力が前記集積回路の外部から絶縁される請求の範囲第１９項記載のアナログ／ディジタル・コンバータ。２１．前記切換え容量性はしご回路が更に、前記事前充電電圧源の事前充電電圧出力に応答しないアレイ内のコンデンサを含む請求の範囲第１４項記載のアナログ／ディジタル・コンバータ。２２．電荷再分布アナログ／ディジタル・コンバータを動作させる方法において、各々が供給電圧ノードあるいは基準電圧ノードのいずれかに切換え自在に応答する極板を有するコンデンサのアレイを含む容量性ネットワークにより第１の電圧をサンプリングするステップと、前記サンプリング・ステップ後に、前記コンデンサの１つの極板を前記供給電圧ノードから前記基準電圧ノードへ切換えるステップと、前記切換えステップ後に、前記容量性ネットワークを用いて第２の電圧をサンプリングするステップと、前記容量性ネットワークに蓄えられた、両方のサンプリング・ステップの結果として生じる電荷量をテストするステップとを含む方法。２３．前記切換えステップが、前記アレイにおける最も大きなコンデンサに対して実施される請求の範囲第２２項記載の方法。２４．前記両サンプリング・ステップが、前記容量性ネットワークにおけるサンプリング・コンデンサをサンプルされた電圧に接続することにより実施される請求の範囲第２２項記載の方法。２５．前記アレイにおける全てのコンデンサの極板を第１の電圧をサンプリングするステップ前に供給電圧へ切換えるステップを更に含み、前記コンデンサの１つの極板を切換える前記ステップが、前記アレイにおけるコンデンサの前記１つの極板を前記供給電圧から前記基準電圧へ切換える請求の範囲第２２項記載の方法。２６．前記テスト・ステップが、前記アレイにおける複数のコンデンサの極板を前記供給電圧から前記基準電圧へ連続的に切換えるステップを含む請求の範囲第２２項記載の方法。２７．前記テスト・ステップ後にデバイスのサンプリング・モードを変更するステップと、前記容量性ネットワークにより第１の電圧を再びサンプリングするステップと、第１の電圧を再びサンプリングする前記ステップ後に、前記容量性ネットワークにより第２の電圧を再びサンプリングするステップと、第２の電圧を再びサンプリングする前記ステップ後まで、第１の電圧を再びサンプリングするステップ前から前記基準電圧へ切換えられたコンデンサの前記１つの極板を保持するステップと、前記容量性ネットワークに蓄えられた、第１の電圧を再びサンプリングする前記ステップと第２の電圧を再びサンプリングする前記ステップの両方により規定される別量の電荷をテストするステップとを更に含む請求の範囲第２２項記載の方法。２８．別量の電荷をテストする前記ステップが、前記アレイにおける複数のコンデンサの極板を前記供給電圧から前記基準電圧へ順次切換えるステップと、前記アレイにおけるコンデンサの前記１つの極板を前記基準電圧から前記供給電圧へ切換えるステップとを含む請求の範囲第２７項記載の方法。２９．前記テスト・ステップが、前記コンデンサ・アレイにおける電圧を、前記供給電圧と前記基準電圧との間にあるが該基準電圧より前記供給電圧に近い共通モード電圧と比較するステップを含む請求の範囲第２２項記載の方法。３０．供給電圧ノードにおける電圧と基準電圧ノードにおける電圧との間にありかつ前記基準電圧ノードにおける電圧よりも前記供給電圧ノードにおける電圧に近い出力電圧を生じるよう動作する出力端子手段を有する共通モード電圧を生成する手段と、前記共通モード電圧生成回路の出力と、前記基準電圧ノードと、前記供給電圧ノードと、入力ノードとの間に切換え自在に配置された切換え容量性はしご回路手段と、前記切換え容量性はしご回路手段に応答する入力と、前記共通モード電圧出力端子手段における電圧に応答する入力とを有する比較手段とを備えるアナログ／ディジタル・コンバータ。３１．共通モード電圧を生成する前記手段の出力端子手段が、前記供給電圧ノードにおける電圧から前記基準電圧ノードへの電圧の少なくとも２倍の出力電圧を生じるためのものである請求の範囲第３０項記載のアナログ／ディジタル・コンバータ。３２．電圧を生成する前記手段が、前記基準電圧ノードと前記供給電圧ノードとから電圧を得る手段を含む請求の範囲第３０項記載のアナログ／ディジタル・コンバータ。３３．前記アナログ／ディジタル・コンバータは唯１つの電源を用いて動作可能である請求の範囲第３０項記載のアナログ／ディジタル・コンバータ。３４．前記１つの電源が正のリード線と負のリード線とを含み、該正のリード線が前記基準電圧ノードに接続され、前記負のリード線が前記電源ノードに接続される請求の範囲第３３項記載のアナログ／ディジタル・コンバータ。３５．前記アナログ／ディジタル・コンバータが５ボルト以下の供給電圧を用いて動作可能である請求の範囲第３０項記載のアナログ／ディジタル・コンバータ。３６．前記アナログ／ディジタル・コンバータが３ボルト以下の供給電圧を用いて動作可能である請求の範囲第３０項記載のアナログ／ディジタル・コンバータ。３７．前記切換え容量性ネットワーク手段に切換え自在に接続された事前充電手段を更に備える請求の範囲第３０項記載のアナログ／ディジタル・コンバータ。３８．アナログ電圧をディジタル値へ変換する方法において、アナログ電圧と関連する電荷をサンプリングするステップと、アレイにおけるコンデンサを事前充電電圧ノードにおける予め定めた事前充電電圧で事前充電するステップと、前記事前充電ステップの後に、前記アレイにおけるコンデンサを基準電圧ノードにおける予め定めた基準電圧で充電するステップとを含み、該基準電圧が前記事前充電電圧と同じであり、前記サンプリング・ステップ、事前充電ステップおよび充電ステップ後に、前記アレイにおけるコンデンサに蓄えられた電荷に対して前記サンプリング・ステップにおいてサンプルされる電荷をテストするステップを含むアナログ電圧をディジタル値に変換する方法。３９．事前充電ステップに応答しない前記アレイにおける更に別のコンデンサを充電するステップと、前記サンプリング・ステップにおいてサンプルされる電荷を前記アレイにおける前記更に別のコンデンサに蓄えられた電荷に対してテストするステップとを更に含む請求の範囲第３８項記載の方法。４０．アナログ信号をディジタル値に変換する方法において、前記アナログ電圧と関連する電荷をサンプリングする手段と、アレイにおけるコンデンサを予め定めた事前充電電圧で事前充電する手段と、前記アレイにおけるコンデンサを前記事前充電電圧と同じである予め定めた基準電圧で充電する手段と、前記サンプリング・ステップにおいてサンプルされる電荷を前記アレイにおけるコンデンサに蓄えられた電荷に対してテストする手段とを含む方法。４１．事前充電ステップに応答しない、前記アレイにおける更に別のコンデンサを充電する手段と、前記サンプリング・ステップでサンプルされる電荷を前記アレイにおける前記更に別のコンデンサに蓄えられた電荷に対してテストする手段とを更に備える請求の範囲第４０項記載の方法。４２．ＣＭＯＳアナログ／ディジタル・コンバータにおいて、基準電圧出力を有する基準電圧源と、事前充電電圧出力を有する事前充電電圧源と、各々が前記基準電圧源の基準電圧出力に応答する第１の極を有し、各々が前記事前充電電圧源の事前充電出力に応答する第２の極を有し、各々が別の基準電圧に応答する第３の極を有し、かつ各々が第１と第２と第３の極とに選択的に接続可能な共通極を有する複数の３路スイッチと、各々が前記複数のスイッチの各々の共通極に応答するコンデンサのアレイを含む切換え容量性はしご回路とを備えるアナログ／ディジタル・コンバータ。４３．前記基準電圧源の基準電圧出力に応答する出力コンデンサを更に備える請求の範囲第４２項記載のアナログ／ディジタル・コンバータ。４４．前記出力コンデンサが、前記複数のスイッチと前記切換え容量性はしご回路と同じモノリシック集積回路中に構成される請求の範囲第４３項記載のアナログ／ディジタル・コンバータ。４５．前記基準電圧出力が前記集積回路の外部から絶縁される請求の範囲第４４項記載のアナログ／ディジタル・コンバータ。４６．前記出力コンデンサが前記複数のコンデンサの最も大きなコンデンサの１０倍以下のキャパシタンスを有する請求の範囲第４３項記載のアナログ／ディジタル・コンバータ。４７．前記事前充電電圧源の基準電圧出力に応答する出力コンデンサを更に備える請求の範囲第４２項記載のアナログ／ディジタル・コンバータ。４８．前記出力コンデンサが、前記複数のスイッチと前記切換え容量性はしご回路と同じモノリシック集積回路中に構成され、前記事前充電電圧出力が前記集積回路の外部から絶縁される請求の範囲第４７項記載のアナログ／ディジタル・コンバータ。４９．前記切換え容量性はしご回路が更に、前記事前充電電圧源の事前充電電圧出力に応答しない前記アレイにおけるコンデンサを更に含む請求の範囲第４７項記載のアナログ／ディジタル・コンバータ。５０．前記切換え容量性はしご回路と前記コンデンサの第１の入力との間に接続された第１のスイッチと、前記共通モード電圧生成回路と前記コンデンサの第２の入力との間に接続された第２のスイッチとを更に備える請求の範囲第１項記載のアナログ／ディジタル・コンバータ。

Claims

【特許請求の範囲】１．ＣＭＯＳアナログ／ディジタル・コンバータにおいて、供給電圧ノードにおける電圧と基準電圧ノードにおける電圧との間にあり、かつ前記基準電圧ノードにおける電圧よりも供給電圧ノードにおける電圧に近い出力電圧を生じるよう動作する出力端子を有する共通モード電圧生成回路と、共通モード電圧生成回路の出力と、基準電圧ノードと、供給電圧ノードと、入力ノードとを相互接続する切換え容量性はしご回路と、切換え容量性はしご回路に蓄えられた電荷に応答する入力と、共通モード電圧生成回路出力端子における電圧に応答する入力とを有するコンパレータとを備えるアナログ／ディジタル・コンバータ。２．共通モード電圧生成回路の出力端子が、前記供給電圧ノードにおける電圧からよりも基準電圧ノードにおける電圧から少なくとも２倍の出力電圧を生じるよう動作する請求の範囲第１項記載のアナログ／ディジタル・コンバータ。３．前記共通モード電圧生成回路の出力端子が、前記供給電圧ノードにおける電圧へよりも前記基準電圧ノードにおける電圧からの少なくとも３倍の出力電圧を生じるよう動作する請求の範囲第１項記載のアナログ／ディジタル・コンバータ。４．前記電圧生成回路が、基準電圧ノードと供給電圧ノードとの間に分圧器を含み、前記電圧生成回路の出力が前記分圧器の出力に応答する請求の範囲第１項記載のアナログ／ディジタル・コンバータ。５．前記電圧生成回路が更に、前記分圧器の出力と前記電圧生成回路の出力との間にバッファを含む請求の範囲第４項記載のアナログ／ディジタル・コンバータ。６．前記電圧生成回路の出力に応答するコンデンサを更に備える請求の範囲第４項記載のアナログ／ディジタル・コンバータ。７．前記アナログ／ディジタル・コンバータが、１つの電源のみを用いて動作可能である請求の範囲第１項記載のアナログ／ディジタル・コンバータ。８．前記１つの電源が正のリード線と負のリード線とを含み、該正のリード線が前記基準電圧ノードに接続され、前記負のリード線が電源ノードに接続される請求の範囲第７項記載のアナログ／ディジタル・コンバータ。９．前記アナログ／ディジタル・コンバータが５ボルト以下の供給電圧を用いて動作可能である請求の範囲第１項記載のアナログ／ディジタル・コンバータ。１０．前記アナログ／ディジタル・コンバータが、３ボルト以下の供給電圧を用いて動作可能である請求の範囲第１項記載のアナログ／ディジタル・コンバータ。１１．切換え容量性はしご回路に切換え可能に接続された予備充電回路を更に備える請求の範囲第１項記載のアナログ／ディジタル・コンバータ。１２．前記入力ノードと前記切換え容量性はしご回路との間にサンプリング・コンデンサを更に備える請求の範囲第１項記載のアナログ／ディジタル・コンバータ。１３．前記サンプリング・コンデンサが、前記容量性はしご回路の総キャパシタンスと同じキャパシタンスを持つ請求の範囲第１２項記載のアナログ／ディジタル・コンバータ。１４．ＣＭＯＳアナログ／ディジタル・コンバータにおいて、基準電圧出力を有する基準電圧源と、予備充電電圧出力を有する予備充電電圧源と、各々が基準電圧源の基準電圧出力に応答する第１の極を有し、各々が前記予備充電電圧源の予備充電出力に応答する第２の極を有し、かつ各々が前記第１および第２の極に選択的に接続可能な共通極を有する複数のスイッチと、各々が複数のスイッチの各々の共通極に応答するコンデンサ・アレイを含む切換え容量性はしご回路とを備えるアナログ／ディジタル・コンバータ。１５．前記基準電圧源の基準電圧出力に応答する出力コンデンサを更に備える請求の範囲第１４項記載のアナログ／ディジタル・コンバータ。１６．前記出力コンデンサが、前記複数のスイッチおよび前記切換え容量性はしご回路と同じモノリシック集積回路中に構成される請求の範囲第１５項記載のアナログ／ディジタル・コンバータ。１７．前記基準電圧出力が集積回路の外部から絶縁されている請求の範囲第１６項記載のアナログ／ディジタル・コンバータ。１８．前記出力コンデンサが、前記複数のコンデンサの最も大きなコンデンサのキャパシタンスの１０倍以下のキャパシタンスを有する請求の範囲第１５項記載のアナログ／ディジタル・コンバータ。１９．前記予備充電電圧源の予備充電電圧出力に応答する出力コンデンサを更に備える請求の範囲第１４項記載のアナログ／ディジタル・コンバータ。２０．前記出力コンデンサが、前記複数のスイッチおよび前記切換え容量性はしご回路と同じモノリシック集積回路中に構成され、前記予備充電電圧出力が集積回路の外部から絶縁される請求の範囲第１９項記載のアナログ／ディジタル・コンバータ。２１．前記切換え容量性はしご回路が更に、前記予備充電電圧源の予備充電電圧出力に応答するコンデンサ・アレイを含む請求の範囲第１４項記載のアナログ／ディジタル・コンバータ。２２．電荷再分布アナログ／ディジタル・コンバータを動作させる方法において、各々が供給電圧ノードあるいは基準電圧ノードのいずれかに切換え自在に応答する極板を有するコンデンサ・アレイを含む容量性ネットワークにより第１の電圧をサンプリングするステップと、前記サンプリング・ステップ後に、前記コンデンサの１つの極板を供給電圧ノードから基準電圧ノードへ切換えるステップと、前記切換えステップ後に、前記容量性ネットワークを用いて第２の電圧をサンプリングするステップと、前記容量性ネットワークに蓄えられた、両方のサンプリング・ステップの結果として生じる電荷量をテストするステップとを含む方法。２３．前記切換えステップが、前記アレイにおける最も大きなコンデンサに対して実施される請求の範囲第２２項記載の方法。２４．前記サンプリング・ステップが、前記容量性ネットワークにおけるサンプリング・コンデンサをサンプルされた電圧に接続することにより実施される請求の範囲第２２項記載の方法。２５．前記アレイにおける全てのコンデンサの極板を第１の電圧をサンプリングするステップ前に供給電圧へ切換えるステップを更に含み、前記コンデンサの１つの極板を切換える前記ステップが、該アレイにおけるコンデンサの前記１つの極板を前記供給電圧から前記基準電圧へ切換える請求の範囲第２２項記載の方法。２６．前記テスト・ステップが、前記アレイにおける複数のコンデンサの極板を供給電圧から基準電圧へ連続的に切換えるステップを含む請求の範囲第２２項記載の方法。２７．前記テスト・ステップ後に前記デバイスのサンプリング・モードを変更するステップと、前記容量性ネットワークにより第１の電圧を再びサンプリングするステップと、第１の電圧を再びサンプリングする前記ステップ後に、前記容量性ネットワークにより第２の電圧を再びサンプリングするステップと、第２の電圧を再びサンプリングする前記ステップ後まで、第１の電圧を再びサンプリングするステップ前から前記基準電圧へ切換えられたコンデンサの前記１つの極板を保持するステップと、前記容量性ネットワークに蓄えられた、第１の電圧を再びサンプリングする前記ステップと第２の電圧を再びサンプリングする前記ステップの両方により規定される別量の電荷をテストするステップとを更に含む請求の範囲第２２項記載の方法。２８．別量の電荷をテストする前記ステップが、前記アレイにおける複数のコンデンサの極板を供給電圧から基準電圧へ順次切換えるステップと、前記アレイにおけるコンデンサの前記１つの極板を基準電圧から供給電圧へ切換えるステップを含む請求の範囲第２７項記載の方法。２９．前記テスト・ステップが、前記コンデンサ・アレイにおける電圧を前記供給電圧と前記基準電圧との間にあるが該基準電圧より前記供給電圧に近い共通モード電圧と比較するステップを含む請求の範囲第２２項記載の方法。３０．共通モード電圧を生成し、供給電圧ノードにおける電圧と基準電圧ノードにおける電圧との間にありかつ前記基準電圧ノードにおける電圧よりも前記供給電圧ノードにおける電圧に近い出力電圧を生じるよう動作する出力端子手段を有する手段と、前記共通モード電圧生成回路の出力と、前記基準電圧ノードと、前記供給電圧ノードと、入力ノードとの間に切換え自在に配置された切換え容量性はしご回路手段と、前記切換え容量性はしご回路手段に応答する入力と、前記共通モード電圧出力端子手段における電圧に応答する入力とを有する比較手段とを備えるアナログ／ディジタル・コンバータ。３１．共通モード電圧を生成する前記手段の出力端子手段が、前記供給電圧ノードにおける電圧におけるより前記基準電圧ノードにおける電圧からの少なくとも２倍の回数出力電圧を生じるためのものである請求の範囲第３０項記載のアナログ／ディジタル・コンバータ。３２．電圧を生成する前記手段が、前記基準電圧ノードと前記供給電圧ノードから電圧を得る手段を含む請求の範囲第３０項記載のアナログ／ディジタル・コンバータ。３３．前記アナログ／ディジタル・コンバータは唯１つの電源を用いて動作可能である請求の範囲第３０項記載のアナログ／ディジタル・コンバータ。３４．前記１つの電源が正のリード線と負のリード線とを含み、該正のリード線が前記基準電圧ノードに接続され、前記負のリード線が前記電源ノードに接続される請求の範囲第３３項記載のアナログ／ディジタル・コンバータ。３５．前記アナログ／ディジタル・コンバータは５ボルト以下の供給電圧を用いて動作可能である請求の範囲第３０項記載のアナログ／ディジタル・コンバータ。３６．前記アナログ／ディジタル・コンバータは３ボルト以下の供給電圧を用いて動作可能である請求の範囲第３０項記載のアナログ／ディジタル・コンバータ。３７．前記切換え容量性ネットワーク手段に切換え自在に接続された予備充電手段を更に備える請求の範囲第３０項記載のアナログ／ディジタル・コンバータ。３８．アナログ電圧をディジタル値へ変換する方法において、アナログ電圧と関連する電荷をサンプリングするステップと、アレイにおけるコンデンサを予備充電するステップと、前記サンプリング、予備充電および充電ステップ後に、前記アレイにおけるコンデンサに蓄えられた電荷に対して前記サンプリング・ステップにおいてサンプルされる電荷をテストするステップとを含むアナログ電圧をディジタル値に変換する方法。３９．前記アレイにおける予備充電ステップに応答しない更に別のコンデンサを充電して、前記アレイにおける更に別のコンデンサに蓄えられた電荷に対してサンプリングする前記ステップを更に含む請求の範囲第３８項記載の方法。４０．アナログ信号をディジタル値に変換する方法において、前記アナログ電圧と関連する電荷をサンプリングする手段と、アレイにおけるコンデンサを予備充電する手段と、前記アレイにおけるコンデンサを充電する手段と、前記アレイにおけるコンデンサに蓄えられた電荷に対してサンプリングする前記ステップにおいてサンプルされた電荷をテストする手段とを含む方法。４１．予備充電ステップに応答しない、前記アレイにおける更に別のコンデンサを充電する手段と、前記アレイにおける更に別のコンデンサに蓄えられた電荷に対してサンプリングする前記ステップでサンプルされた電荷をテストする手段とを更に備える請求の範囲第４０項記載の方法。