JP2014513496A - ゼロパワーサンプリングsaradc回路及び方法 - Google Patents
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Abstract
Description
"Analog IntegratedCircuit Design" by David Johns and Ken Martin (1997 John Wiley & Sons,Inc.)
また、この方法は、第1のMSBキャパシタ(C3)の第2の端子(下部プレート)を第1の基準電圧(VSS)に切り替えること、及び第1のMSBキャパシタ(C3)の第1の端子(上部プレート)を第2の入力信号(VIN −)に切り替えることを含み、第1のMSBキャパシタ(C3)は第2のキャパシタ(C3)に含まれ、第1の導体(13)はコンパレータ(20)の第1の入力(−)に接続される。また、この方法は、第1のビット(b1)の試験の前に第1の導体(13)を第1の基準電圧(VSS)から切り離すことを含む。また、この方法は、第1のMSBキャパシタ(C3)の第1の端子(上部プレート)を第1の導体(13)に切り替え、それによって第1のMSBキャパシタ(C3)の第1の端子(上部プレート)を第1のグループのバイナリ加重LSBキャパシタ(C1=29−2、3...N、26)の第1の端子(上部プレート)に結合すること、第1のMSBキャパシタ(C3)の第2の端子(下部プレート)を第1の基準電圧(VSS)に切り替えること、及びLSBキャパシタ(C1=29−2、3...N、26)の第1のグループの第2の端子(下部プレート)を第2の基準電圧(VREF)に切り替えることを含む。またこの方法は、第1のMSBキャパシタ(C3)とLSBキャパシタ(C1=29−2、3...N、26)の第1のグループとにそれぞれ対応するデジタル信号(DOUT)の連続ビットを試験及び設定するために、SARアルゴリズムに従ってコンパレータ(20)及び各種スイッチを動作させることによってデジタル信号(DOUT)を生成することを更に含む。
式(A) VlN +=VCM+VSIG
式(B) VIN −=VCM−VSIG
式(C) VIN +−VIN −=2VSIG
式(1) QC1,top=QC2,bottom=−CV1N +=−C(VCM+VS1G)
これは、サンプリングフェーズの終わりに、C1の下部プレートにおけるサンプリングされた電荷はQC1,bottom=C1VIN +に等しいからである。C1の上部プレートは、C1の下部プレートと同じ量であるが逆の極性の電荷を有するため、C1の上部プレートの電荷はQC1,top=−QC1,bottom=−C1V1N +である。サンプリングフェーズの終わりに、C2の上部プレートのサンプリングされた電荷は、QC2,top=C2VIN +に等しい。C2の上部プレートは、C2の下部プレートと同じ量であるが逆の極性の電荷を有するため、C2の下部プレートの電荷は次のようになる。
式(2) QC2,bottom=−C2VIN +
C1=C2=C3=C4=C、であるため、QC1,top=QC2,bottom=−CVlN +である。
式(3) QC3,bottom=QC4,top=−CVIN −=−C(VCM−VSIG)
式(4) QC1,bottom=QC2,top=CVIN +=C(VCM+VSIG)
式(5) QC3,top=QC4,bottom=CVIN −=C(VCM−VSIG)
式(6) QCl,C3=QC1,top+QC3,top=−2CVSIG
式(7) QC2,C4=QC2,top+QC4,top=2CVSIG
Claims (22)
- スイッチドキャパシタ回路であって、
(a)第1及び第2の入力信号を受け取る第1のステージであって、前記第1のステージが、第1、第2、第3、及び第4の入力キャパシタを含み、前記第1のステージが更に、第1のフェーズの間、前記第1の入力信号を前記第1の入力キャパシタの下部プレートと前記第4の入力キャパシタの上部プレートとに結合し、前記第2の入力信号を前記第2の入力キャパシタの下部プレートと前記第3の入力キャパシタの上部プレートとに結合し、そして、前記第1及び第2の入力キャパシタの上部プレートを第1の基準電圧に結合するように構成された、スイッチの第1の配置を含み、前記第3及び第4の入力キャパシタの下部プレートが前記第1の供給電圧に結合され、従って、前記第1及び第2の入力信号が前記第1のフェーズの間サンプリングされる、前記第1のステージ、及び
(b)第1及び第2の出力信号を生成するように第1の加算導体信号及び第2の加算導体信号を処理するために前記第1のステージに結合された第1及び第2の加算導体を有する第2のステージ、
を含み、
(c)前記第1のステージが更に、第2のフェーズの間、前記第1及び第2の入力キャパシタの前記下部プレートを第2の基準電圧に結合し、前記第1の入力キャパシタの前記上部プレートを前記第3の入力キャパシタの前記上部プレートに結合し、そして、前記第2の入力キャパシタの前記上部プレートを前記第4の入力キャパシタの前記上部プレートに結合するように構成される、スイッチの第2の配置を更に含んで、前記第1及び第2の加算導体信号からの前記第1及び第2の入力信号に関連する同相モード成分の少なくとも一部をキャンセルし、前記第1及び第2の加算導体に所定の同相モード電圧を確立し、そのため、前記第1の入力信号に関連する電荷が前記第1及び第3の入力キャパシタから前記第1の加算導体に伝達され、前記第2の入力信号に関連する電荷が前記第4及び第2の入力キャパシタから前記第2の加算導体に伝達されると、前記第1及び第2の加算導体信号を所定の安全動作範囲内に維持するようにする、
スイッチドキャパシタ回路。 - 請求項1に記載のスイッチドキャパシタ回路であって、SAR ADCを含み、
前記SAR ADCが、
(1)多数のビット試験動作の各々の間、前記第1の加算導体信号と前記第2の加算導体信号を比較するための前記第2のステージにおけるコンパレータ、
(2)第1のステージにおける第1のCDACであって、前記第1のCDACが、MSBキャパシタと各々が前記第1の加算導体に結合される第1の端子を有する複数のLSBキャパシタとを含むバイナリ加重キャパシタの第1のグループと、前記第1のグループの対応するキャパシタの第2の端子を、前記第1の基準電圧又は前記第2の基準電圧に選択的に結合するためのスイッチの第1のグループとを含み、前記サンプリングの間、前記第1のグループの前記LSBキャパシタの前記第2の端子が前記第1の入力信号に選択的に結合される、前記第1のCDAC、及び
(3)前記コンパレータによって生成される出力信号に応答して前記第1のグループの前記スイッチを制御するためのSAR及び制御回路要素、
を含み、
(4)前記サンプリングが完了した後、且つ、第1のビットの試験の前に、前記第1の加算導体に前記所定の同相モード電圧信号成分を生成する容量分圧器として機能するように、前記SAR及び制御回路要素が前記第1のグループの前記スイッチを制御して、前記第1のグループの前記MSBキャパシタ及び前記LSBキャパシタの第2の端子を、前記第1及び第2の基準電圧の間に直列に接続する、
スイッチドキャパシタ回路。 - 請求項2に記載のスイッチドキャパシタ回路であって、前記サンプリング動作の間、前記第1の加算導体を前記第1の基準電圧に結合する第1のスイッチを含む、スイッチドキャパシタ回路。
- 請求項3に記載のスイッチドキャパシタ回路であって、前記サンプリングの後、且つ、前記第1のビットの前記試験の前に、電荷ホールド動作の間、前記第1の加算導体を前記MSBキャパシタの前記第1の端子に結合する第2のスイッチを前記第1のCDACが含む、スイッチドキャパシタ回路。
- 請求項4に記載のスイッチドキャパシタ回路であって、第2のCDACを含み、
前記第2のCDACが、MSBキャパシタと、各々が第2の加算導体に第2の信号を生成するように結合される第1の端子を有する複数のLSBキャパシタとを含むバイナリ加重キャパシタの第2のグループと、前記第2のグループの対応するキャパシタを前記第1の基準電圧又は前記第2の基準電圧に選択的に結合するためのスイッチの第2のグループとを含み、
前記第2のグループの前記LSBキャパシタの前記第2の端子が、前記サンプリングの間、第2の入力信号に接続され、
前記第1のグループの前記MSBキャパシタの前記第1の端子が、前記サンプリングの間、前記第1の入力信号を受け取るように結合され、
前記第2のグループの前記MSBキャパシタの前記第1の端子が、前記サンプリングの間、前記第2の入力信号を受け取るように結合される、
スイッチドキャパシタ回路。 - 請求項4に記載のスイッチドキャパシタ回路であって、前記電荷ホールド動作が前記第1のグループの前記MSBキャパシタ及び前記LSBキャパシタを用いて実行される、スイッチドキャパシタ回路。
- 請求項4に記載のスイッチドキャパシタ回路であって、前記第1のグループの第1のスイッチが、前記サンプリングの間、前記第1のグループの前記MSBキャパシタの前記第2の端子を前記第1の基準電圧に結合し、前記第1のグループの他のスイッチが、前記サンプリングの間、第1のグループの、それぞれ、前記LSBキャパシタの前記第2の端子を前記第1の入力信号に結合する、スイッチドキャパシタ回路。
- 請求項7に記載のスイッチドキャパシタ回路であって、前記第1のグループの前記第1のスイッチが、前記電荷ホールド動作の間、前記MSBキャパシタの前記第2の端子を前記第1の基準電圧に結合し、前記第1のグループの他のスイッチが、前記電荷ホールド動作の間、前記第1のグループの、それぞれ、前記LSBキャパシタの前記第2の端子を前記第2の基準電圧に結合する、スイッチドキャパシタ回路。
- 請求項2に記載のスイッチドキャパシタ回路であって、全てのビット試験動作の間、前記第1及び第2の信号が、前記第1及び第2の基準電圧の間に留まり、前記ビット試験が進行するにつれて前記所定の同相モード電圧信号成分に向かって収斂する、スイッチドキャパシタ回路。
- 請求項2に記載のスイッチドキャパシタ回路であって、前記第1の加算導体上の前記同相モード電圧信号成分が、前記第1及び第2の基準電圧の間の中途の電圧を有する、スイッチドキャパシタ回路。
- 請求項2に記載のスイッチドキャパシタ回路であって、前記ビット試験動作が、SARアルゴリズムに従って前記コンパレータ及び前記SAR及び制御回路要素に応答して実行される、スイッチドキャパシタ回路。
- 請求項1に記載のスイッチドキャパシタ回路であって、それぞれ、前記第1及び第2の加算導体に結合される第1及び第2の集積回路基板ダイオードを含む、スイッチドキャパシタ回路。
- 請求項1に記載のスイッチドキャパシタ回路であって、前記第2のステージに積分器、第1の積分キャパシタ、及び第2の積分キャパシタを含むスイッチドキャパシタ積分回路を含む、スイッチドキャパシタ回路。
- 請求項1に記載のスイッチドキャパシタ回路であって、前記第2のステージに増幅器を含むスイッチドキャパシタ増幅回路を含む、スイッチドキャパシタ回路。
- 請求項2に記載のスイッチドキャパシタ回路であって、前記SAR ADCが差動アナログデジタルコンバータである、スイッチドキャパシタ回路。
- 第1及び第2の入力信号の差に等しい差動入力信号からサンプリングされた差動入力電荷のリークを防ぐための方法であって、前記方法が、
(a)第1のキャパシタの第1の端子を第1の導体を介して第1の基準電圧に切り替えること、及び前記第1のキャパシタの第2の端子を前記第1の入力信号に切り替えることによって、前記第1のキャパシタに前記第1の入力信号をサンプリングすること、
(b)第2のキャパシタの第1の端子を前記第2の入力信号に切り替えること、及び前記第2のキャパシタの第2の端子を前記第1の基準電圧に切り替えることによって、前記第2のキャパシタに前記第2の入力信号をサンプリングすること、
(c)前記サンプリングが完了した後、前記第1の導体を前記第1の基準電圧から切り離すこと、及び、
(d)前記第2のキャパシタの前記第1の端子を前記第1のキャパシタの前記第1の端子に結合するように、前記第2のキャパシタの前記第1の端子を前記第1の導体に切り替えること、前記第2のキャパシタの前記第2の端子を前記第1の基準電圧に切り替えること、及び前記第1のキャパシタの前記第2の端子を第2の基準電圧に切り替えることであって、それによって、前記第1の導体からの同相モード入力電圧成分の少なくとも一部をキャンセルし、前記サンプルされた差動電荷を前記第1の導体にホールドし、前記第1の導体に所定の同相モード電圧成分を確立し、前記リークを発生させる値を前記第1の導体の電圧が有することを防ぐようにすること、
を含む方法。 - 請求項16に記載の方法であって、
前記第1の入力信号と前記第2の入力信号との前記差をデジタル信号に変換することを含み、
ステップ(a)が、第1のグループのバイナリ加重LSBキャパシタの第1の端子を、第1の加算導体を介して第1の基準電圧に切り替えること、及び第1のグループの前記バイナリ加重LSBキャパシタの第2の端子を前記第1の入力信号に切り替えることによって、前記バイナリ加重LSBキャパシタの前記第1のグループの各々に前記第1の入力信号をサンプリングすることを含み、バイナリ加重LSBキャパシタの前記第1のグループが前記第1のキャパシタに含まれ、
ステップ(b)が、第1のMSBキャパシタの第2の端子を前記第1の基準電圧に切り替えること、及び前記第1のMSBキャパシタの第1の端子を前記第2の入力信号に切り替えることを含み、前記第1のMSBキャパシタが前記第2のキャパシタに含まれ、前記第1の導体がコンパレータの第1の入力に接続され、
ステップ(c)が、第1のビットの試験の前に前記第1の導体を前記第1の基準電圧から切り離すことを含み、
ステップ(d)が、前記第1のMSBキャパシタの前記第1の端子を前記第1の導体に切り替えることであって、それによって前記第1のMSBキャパシタの前記第1の端子を前記第1のグループの前記バイナリ加重LSBキャパシタの前記第1の端子に結合すること、前記第1のMSBキャパシタの前記第2の端子を前記第1の基準電圧に切り替えること、及びLSBキャパシタの前記第1のグループの前記第2の端子を第2の基準電圧に切り替えることを含み、
前記方法が更に、前記第1のMSBキャパシタとLSBキャパシタの前記第1のグループとにそれぞれ対応する前記デジタル信号の連続ビットを試験及び設定するために、SARアルゴリズムに従って前記コンパレータ及び各種スイッチを動作させることによって前記デジタル信号を生成することを含む、
方法。 - 請求項17に記載の方法であって、前記コンパレータの第2の入力を前記第1及び第2の基準電圧の間の中途の基準電圧に結合することを含む方法。
- 請求項17に記載の方法であって、
ステップ(a)が、第2のグループのバイナリ加重LSBキャパシタの第1の端子を、第2の導体を介して前記第1の基準電圧に切り替えること、及び、前記第2のグループの前記バイナリ加重LSBキャパシタの第2の端子を前記第2の入力信号に切り替えることによって、前記バイナリ加重LSBキャパシタの前記第2のグループの各々の第1の端子に前記第2の入力信号をサンプリングすることを含み、
ステップ(a)が更に、第2のMSBキャパシタの第1の端子を前記第1の入力信号に切り替えること、及び前記第2のMSBキャパシタの第2の端子を前記第1の基準電圧に切り替えることによって、前記第1の入力信号を前記第2のMSBキャパシタの第2の端子にサンプリングすることを含み、
ステップ(b)が、LSBキャパシタの前記第2のグループの前記第2の端子を前記第1の基準電圧に切り替えること、前記第2のMSBキャパシタの前記第1の端子を前記第2の導体に切り替えること、及び前記第2のMSBキャパシタの前記第2の端子を前記第2の基準電圧に切り替えることを含む、
方法。 - 請求項19に記載の方法であって、ステップ(d)が、前記第1の加算導体に前記所定の同相モード電圧信号成分を生成させるように、前記第1のMSBキャパシタとLSBキャパシタの前記第1のグループとを容量分圧器として動作させることを含む、方法。
- 請求項17に記載の方法であって、前記LSBキャパシタの最下位と同じキャパシタンスを有するダミーキャパシタを提供することを含む方法。
- サンプリングされた入力電荷のリークを防ぐために第1及び第2の入力信号の差をデジタル信号に変換するためのスイッチドキャパシタ回路であって、
(a)第1のキャパシタの第1の端子を、第1の導体を介して第1の基準電圧に切り替えること、及び前記第1のキャパシタの第2の端子を前記第1の入力信号に切り替えることによって、第1の入力信号を前記第1のキャパシタにサンプリングするための手段、
(b)第2のキャパシタの第1の端子を前記第2の入力信号に切り替えること、及び前記第2のキャパシタの第2の端子を前記第1の基準電圧に切り替えることによって前記第2の入力信号を前記第2のキャパシタにサンプリングするための手段、及び
(c)前記第2のキャパシタの前記第1の端子を前記第1のキャパシタの前記第1の端子に結合するように、前記第2のキャパシタの前記第1の端子を前記第1の導体に結合し、前記第2のキャパシタの前記第2の端子を前記第1の基準電圧に結合し、前記第1のキャパシタの前記第2の端子を第2の基準電圧に結合するための手段であって、それによって、前記第1の導体からの同相モード入力電圧成分の少なくとも一部をキャンセルし、前記サンプリングされた差動電荷を前記第1の導体にホールドし、前記第1の導体に所定の同相モード電圧成分を確立し、前記第1の導体の前記電圧が前記リークを許容する値を有することを防止する、手段、
を含む、スイッチドキャパシタ回路。
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