JP2011015056A - 容量アレイ回路、およびアナログデジタル変換器 - Google Patents

Abstract

【課題】柔軟性の高い、コモンモード電圧の補償方法を実現したい。
【解決手段】複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）は、複数の差動入力信号の、正側の複数の入力信号をそれぞれ並列に受ける。正側の調整容量Ｃｘｐは、コモンモード電圧を調整するための正側の電圧を受ける。複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および正側の調整容量Ｃｘｐのそれぞれの出力端子が一つに結合される。複数の負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）は、複数の差動入力信号の、負側の複数の入力信号をそれぞれ並列に受ける。負側の調整容量Ｃｘｍは、コモンモード電圧を調整するための負側の電圧を受ける。複数の負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）および負側の調整容量Ｃｘｍのそれぞれの出力端子が一つに結合される。
【選択図】図１

Description

本発明は、複数の容量を含む容量アレイ回路、およびアナログデジタル変換器に関する。

アナログ回路設計において、差動構成がしばしば用いられる。差動構成では、差動信号を伝達する二本の差動信号線に同相ノイズが重畳されても、その差動信号の差分は、一定であるか、またはほとんど変化しないため、同相ノイズの影響を受けにくい。このように、差動構成はノイズに強い回路設計といえる。

差動構成では、差動信号の平均電圧であるコモンモード電圧を、差動信号が入力される回路素子の許容電圧範囲内に収める必要がある。そのために、コモンモードフィードバック回路を設けて、コモンモード電圧のずれを補償する手法が広く用いられている。とくに、パイプライン型アナログデジタル変換器（たとえば、特許文献１参照）のように、複数の差動増幅回路が設けられ、その前段から後段に向けて、差動信号が順次、伝達される構成では、コモンモード電圧のずれが後段にいくにつれ大きくなるため、小さなコモンモード電圧のずれも補償する必要性が高い。

特開平９−２７５３４２号公報

コモンモードフィードバック回路は、出力電圧のセトリングが遅い回路素子には適用しづらい。すなわち、フィードバック処理が時間的に間に合わない場合が発生する。たとえば、コモンモードフィードバック回路は、二つの増幅回路を組み合わせた擬似的差動増幅回路には、適用しづらい。擬似的差動増幅回路とは、正側と負側に独立した増幅回路を持ち、それらの増幅回路の出力の差分を差動出力とする増幅回路である。

このような状況下、本発明者は、上述したような回路素子（たとえば、擬似的差動増幅回路）が含まれる回路構成においても有効に機能する、コモンモード電圧の補償方法を見出した。本発明はこうした状況に鑑みなされたものであり、その目的は、柔軟性の高い、コモンモード電圧の補償方法を提供することにある。

本発明のある態様の容量アレイ回路は、それぞれが正側の入力信号と負側の入力信号を含む、複数の差動入力信号を受け、それらを合成して一つの差動出力信号を生成する容量アレイ回路であって、複数の差動入力信号の、正側の複数の入力信号を受け、それらを合成して差動出力信号の正側の出力信号を生成する正側の容量アレイ部と、複数の差動入力信号の、正側の複数の入力信号を受け、それらを合成して差動出力信号の負側の出力信号を生成する負側の容量アレイ部と、を備える。正側の容量アレイ部は、正側の複数の入力信号をそれぞれ並列に受ける複数の正側の入力容量と、コモンモード電圧を調整するための正側の電圧を受ける少なくとも一つの正側の調整容量と、を含む。複数の正側の入力容量および正側の調整容量のそれぞれの出力端子が一つに結合され、負側の容量アレイ部は、負側の複数の入力信号をそれぞれ並列に受ける複数の負側の入力容量と、コモンモード電圧を調整するための負側の電圧を受ける少なくとも一つの負側の調整容量と、を含む。複数の負側の入力容量および負側の調整容量のそれぞれの出力端子が一つに結合されている。

本発明の別の態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を、上位ビットから下位ビットに向けて複数回の変換処理により、デジタル信号に変換するアナログデジタル変換器であって、第１差動アナログ信号を所定ビット数の差動デジタル信号に変換する少なくとも一つのサブＡＤ変換回路と、サブＡＤ変換回路により変換された差動デジタル信号を第２差動アナログ信号に変換する少なくとも一つのＤＡ変換回路と、第１差動アナログ信号とまたは所定の増幅率で増幅された後の第１差動アナログ信号と、第２差動アナログ信号との差分信号を増幅し、つぎの変換処理の対象とすべき差動アナログ残差信号を生成する少なくとの一つの差動増幅回路と、差動増幅回路の差動アナログ残差信号を検出して、その差動アナログ残差信号のコモンモード電圧が理想値に近づくよう制御する制御回路と、を備える。ＤＡ変換回路は、上述した容量アレイ回路を有する。制御回路は、ＤＡ変換回路の容量アレイ回路に含まれる、正側の調整容量および正側の調整容量に、検出したコモンモード電圧と理想値とのずれを補償するための電圧を印加するよう制御する。制御回路は、後続の変換処理により使用されるＤＡ変換回路の容量アレイ回路に含まれる、正側の調整容量および負側の調整容量に、検出したコモンモード電圧と理想値とのずれを補償するための電圧を印加するよう制御してもよい。

本発明によれば、柔軟性の高い、コモンモード電圧の補償を実現することができる。

本発明の実施の形態に係る容量アレイ回路を搭載したスイッチトキャパシタ回路の構成図である。 差動増幅回路の内部構成の一例を示す図である。 図２に示した差動増幅回路の動作を示すタイミングチャートである。 実施の形態に係るスイッチトキャパシタ回路のオートゼロ状態の様子を示す図である。 実施の形態に係るスイッチトキャパシタ回路の増幅状態の様子を示す図である。 実施の形態に係るスイッチトキャパシタ回路の動作を示すタイミングチャートである。 コモンモード調整電圧レベルを説明するための図である。 コンパレータ型増幅回路の出力電位特性を説明するための図である。 正側のコモンモード調整電圧および負側のコモンモード調整電圧を生成するための制御回路を説明するための図である。 実施の形態の変形例に係る容量アレイ回路を搭載したスイッチトキャパシタ回路の構成図である。 変形例に係るスイッチトキャパシタ回路のオートゼロ状態の様子を示す図である。 変形例に係るスイッチトキャパシタ回路の増幅状態の様子を示す図である。 変形例に係るスイッチトキャパシタ回路の動作を示すタイミングチャートである。 適用例１に係るパイプライン型アナログデジタル変換器の構成を示す図である。 図１４に示したパイプライン型アナログデジタル変換器の動作例を示すタイミングチャートである。 適用例２に係るサイクリック型アナログデジタル変換器の構成を示す図である。 適用例２に係るサイクリック型アナログデジタル変換器の第１増幅回路および第２−１増幅回路の動作を示すタイミングチャートである。 第２−１増幅回路を構成するスイッチトキャパシタ回路の構成例１を示す図である。 第２−１増幅回路を構成するスイッチトキャパシタ回路の構成例２を示す図である。 サブＡＤ変換回路のデジタル値を検出することにより、コモンモード電圧のずれを検出する手法を説明するための図である。

図１は、本発明の実施の形態に係る容量アレイ回路１００を搭載したスイッチトキャパシタ回路３００の構成図である。スイッチトキャパシタ回路３００は、容量アレイ回路１００および差動増幅回路２００を備える。

容量アレイ回路１００は、複数の差動入力信号を受け、それらを合成して一つの差動出力信号を生成する。より具体的には、容量アレイ回路１００は、複数の差動入力チャネルから入力される複数の差動入力信号を容量結合により合成して、一つの差動出力信号を生成し、それを一つの差動出力チャネルから出力する。

容量アレイ回路１００は、差動構成であり、正側の容量アレイ部および負側の容量アレイ部を備える。正側の容量アレイ部は、複数の差動入力信号の、正側の複数の入力信号を受け、それらを合成して差動出力信号の正側の出力信号を生成する。負側の容量アレイ部は、複数の差動入力信号の、負側の複数の入力信号を受け、それらを合成して差動出力信号の負側の出力信号を生成する。

正側の容量アレイ部は、複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および少なくとも一つの正側の調整容量Ｃｘｐを含む。複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）は、それらの入力側端子で、正側の複数の入力信号をそれぞれ並列に受ける。正側の調整容量Ｃｘｐは、差動出力信号のコモンモード電圧を調整するための正側の電圧（以下、正側のコモンモード調整電圧と表記する）を受ける。複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および正側の調整容量Ｃｘｐのそれぞれの出力端子が一つに結合されている。

負側の容量アレイ部は、複数の負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）および少なくとも一つの負側の調整容量Ｃｘｍを含む。複数の負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）は、それらの入力側端子で、負側の複数の入力信号をそれぞれ並列に受ける。負側の調整容量Ｃｘｍは、差動出力信号のコモンモード電圧を調整するための負側の電圧（以下、負側のコモンモード調整電圧と表記する）を受ける。複数の負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）および負側の調整容量Ｃｘｍのそれぞれの出力端子が一つに結合されている。

正側の入力容量Ｃｓ１ｐの入力側端子には、正側の入力アナログ信号スイッチＳＷ１Ｖｐ、高電位側基準電圧スイッチＳＷ１Ｔｐ、および低電位側基準電圧スイッチＳＷ１Ｂｐが並列に接続される。正側の入力アナログ信号スイッチＳＷ１Ｖｐは、正側の入力アナログ信号Ｖｉｎｐを入力容量Ｃｓ１ｐに入力するか否かを切り換えるためのスイッチである。高電位側基準電圧スイッチＳＷ１Ｔｐは、高電位側基準電圧ＶＲＴを入力容量Ｃｓ１ｐに入力するか否かを切り換えるためのスイッチである。低電位側基準電圧スイッチＳＷ１Ｂｐは、低電位側基準電圧ＶＲＢを入力容量Ｃｓ１ｐに入力するか否かを切り換えるためのスイッチである。

正側の容量アレイ部を構成するすべての入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）が、上述した構成と同様の構成である。また、負側の容量アレイ部を構成するすべての入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）についても、負側の入力アナログ信号スイッチＳＷ１Ｖｍに、負側の入力アナログ信号Ｖｉｎｍが入力される点を除き、上述した構成と同様の構成である。

正側の調整容量Ｃｘｐの入力側端子には、正側の入力アナログ信号スイッチＳＷａＶｐおよび正側のコモンモード調整電圧スイッチＳＷａｘｐが並列に接続される。正側の入力アナログ信号スイッチＳＷａＶｐは、正側の入力アナログ信号Ｖｉｎｐを正側の調整容量Ｃｘｐに入力するか否かを切り換えるためのスイッチである。正側のコモンモード調整電圧スイッチＳＷａｘｐは、正側のコモンモード調整電圧Ｖｘｐを正側の調整容量Ｃｘｐに入力するか否かを切り換えるためのスイッチである。

ここで、正側のコモンモード調整電圧Ｖｘｐおよび負側のコモンモード調整電圧Ｖｘｍは、当該容量アレイ回路１００より前段または後段に設けられた差動増幅回路の差動出力信号の差動値を一定に保ったまま、そのコモンモード電圧のずれを補償するための電圧である。その詳細および具体例は後述する。

負側の調整容量Ｃｘｍについても、負側の入力アナログ信号スイッチＳＷａＶｍに、負側の入力アナログ信号Ｖｉｎｍが入力される点、および負側のコモンモード調整電圧スイッチＳＷａｘｍに負側のコモンモード調整電圧Ｖｘｍが印加される点を除き、上述した構成と同様の構成である。

正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴおよび低電位側基準電圧ＶＲＢのいずれかが入力されるモードでは、容量アレイ回路１００は、デジタル値をアナログ値に変換するデジタルアナログ変換器として機能する。

このモードでは、上述した複数の差動入力信号は、一つのデジタル値を受けて選択される、電圧の違う二種類の信号であり（ここでは、高電位側基準電圧ＶＲＴおよび低電位側基準電圧ＶＲＢ）である。上述した差動出力信号は、二値信号が容量結合により合成された、一つのアナログ値を表現するアナログ信号である。当該複数の二値信号は、温度計コードで記述されたものである。また、上述した正側の容量アレイ部および負側の容量アレイ部に、第１差動入力信号（後述する、正側の入力アナログ信号Ｖｉｎｐおよび負側の入力アナログ信号Ｖｉｎｍ）がサンプリングされた後、第２差動入力信号（一つのデジタル値を受けて選択される、電圧の違う二種類の信号）がリファレンス電圧として印加される。

温度計コードとは、値が大きくなるにつれて「１」の数を単調に増加させて表現するものである。たとえば、１０進数の「２」は、温度計コードで「１１」となり、バイナリコードで「１０」となる。１０進数の「３」は、温度計コードで「１１１」となり、バイナリコードで「１１」となる。１０進数の「４」は、温度計コードで「１１１１」となり、バイナリコードで「１００」となる。

このように、温度計コードでは、扱う１０進数の数値範囲の最大値と同じ値のビット数が必要となる。たとえば、３ビットのバイナリデータ（１０進数で０〜７）を表現するには、温度計コードで７ビット必要となり、４ビットのバイナリデータ（１０進数で０〜１５）を表現するには１５ビット必要となる。

一般的に、容量アレイ回路は２の乗数単位で設計、製造されることが多く、４個、８個、１６個、３２個の容量を備える容量アレイ回路が多い。この場合、バイナリコードで３ビットの温度計コードを扱うには、７個の容量が必要である。また、バイナリコードで４ビットの温度計コードを扱うには、１５個の容量が必要である。したがって、８個、１６個の容量を備える容量アレイ回路を用いる場合、１個の容量が余ることになる。本実施の形態では、その残りの容量を調整容量Ｃｘとして使用する。なお、当該容量の個数はシングル構成の場合の数であり、差動構成の場合、その倍の個数となる。

差動増幅回路２００は、正側の増幅回路と負側の増幅回路を組み合わせた擬似的差動増幅回路で構成される。正側の増幅回路および負側の増幅回路は、それぞれコンパレータ型増幅回路で構成される。ここで、コンパレータ型増幅回路とは、コンパレータの出力により定電流源から出力端子に電流を流す時間を制御して、その出力電圧を決定するタイプの増幅回路である。一般的な、仮想接地するタイプの増幅回路より消費電力が小さく、近年、注目を浴びている。

正側の増幅回路は、正側のコンパレータＣＰｐ、正側の帰還容量Ｃｆｐおよび正側の電流源ＩＳｐを含む。正側のコンパレータＣＰｐは、容量アレイ回路１００の正側の出力信号を受ける。正側の帰還容量Ｃｆｐは、当該差動増幅回路２００の正側の入力端子と正側の出力端子とを結ぶ経路上に設けられる。正側の電流源ＩＳｐは、所定の第１固定電圧源（ここでは、電源電圧）と当該差動増幅回路２００の正側の出力端子との間に設けられ、正側のコンパレータＣＰｐの出力信号が変化するまで、電流を当該出力端子に供給する。

負側の増幅回路は、負側のコンパレータＣＰｍ、負側の帰還容量Ｃｆｍおよび負側の電流源ＩＳｍを含む。負側のコンパレータＣＰｍは、容量アレイ回路１００の負側の出力信号を受ける。負側の帰還容量Ｃｆｍは、当該差動増幅回路２００の負側の入力端子と負側の出力端子とを結ぶ経路上に設けられる。負側の電流源ＩＳｍは、所定の第２固定電圧源（ここでは、グラウンド電圧）と当該差動増幅回路２００の負側の出力端子との間に設けられ、負側のコンパレータＣＰｍの出力信号が変化するまで、電流を当該出力端子に供給する。

図２は、差動増幅回路２００の内部構成の一例を示す図である。なお、図面を簡略化するために、複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および正側の調整容量Ｃｘｐの総称として、一つの正側の入力容量Ｃｓｐを描いている。また、複数の正側の入力アナログ信号スイッチ（ＳＷ１Ｖｐ、ＳＷ２Ｖｐ、・・・、ＳＷａＶｐ）の総称として、一つの正側の入力アナログ信号スイッチＳＷＶｐを描いている。また、複数の正側の高電位側基準電圧スイッチ（ＳＷ１Ｔｐ、ＳＷ２Ｔｐ、・・・）、複数の正側の低電位側基準電圧スイッチ（ＳＷ１Ｂｐ、ＳＷ２Ｂｐ、・・・）および正側のコモンモード調整電圧スイッチＳＷａｘｐの総称として、一つの正側のリファレンス電圧スイッチＳＷｒｅｆｐを描いている。なお、これらの前提は、負側も同様である。

当該正側のリファレンス電圧スイッチＳＷｒｅｆｐに入力される正側のリファレンス電圧Ｖｒｅｆｐは、上述した、デジタル値を表現する複数の二値信号が一つのアナログ値を表現するアナログ信号に変換された後の、正側の出力信号に相当する。負側も同様である。

図１の正側のコンパレータＣＰｐは、チョッパ型のコンパレータであり、正側の第１インバータＩＮＶ１ｐ、正側の第２インバータＩＮＶ２ｐ、正側の第３インバータＩＮＶ３ｐ、正側の第４インバータＩＮＶ４ｐ、および正側のオートゼロスイッチＭｓａｚｐを含む。正側の第１インバータＩＮＶ１ｐ、正側の第２インバータＩＮＶ２ｐ、正側の第３インバータＩＮＶ３ｐおよび正側の第４インバータＩＮＶ４ｐは、縦列接続される。

正側の第１インバータＩＮＶ１ｐは、ＰチャンネルトランジスタとＮチャンネルトランジスタを含む、プッシュプル構成の一般的なインバータである。より具体的には、当該Ｐチャンネルトランジスタは、そのソース端子が第１固定電圧源（ここでは電源電圧）に接続され、そのゲート端子が当該第１インバータＩＮＶ１ｐの入力端子に接続され、そのドレイン端子が当該Ｎチャンネルトランジスタのドレイン端子と接続される。当該Ｎチャンネルトランジスタは、そのソース端子が第２固定電圧源（ここではグラウンド電圧）に接続され、そのゲート端子が当該第１インバータＩＮＶ１ｐの入力端子に接続され、そのドレイン端子が当該Ｐチャンネルトランジスタのドレイン端子と接続される。

正側の第２インバータＩＮＶ２ｐ、正側の第３インバータＩＮＶ３ｐおよび正側の第４インバータＩＮＶ４ｐの構成も、正側の第１インバータＩＮＶ１ｐの構成と同様である。

正側のオートゼロスイッチＭｓａｚｐは、正側の第１インバータＩＮＶ１ｐの入力端子と出力端子とを結ぶ経路上に設けられる。ここでは、正側のオートゼロスイッチＭｓａｚｐは、Ｐチャンネルトランジスタで構成される。そのゲート端子には、後述するＡ信号が入力される。当該Ｐチャンネルトランジスタをオンすることにより、正側の第１インバータＩＮＶ１ｐの入力端子と出力端子とを短絡させることができる。

これにより、正側の入力容量Ｃｓｐにおいて正側の入力アナログ信号Ｖｉｎｐをサンプリングする際、その入力容量Ｃｓｐの、サンプリング側の端子と反対側の端子に、正側の第１インバータＩＮＶ１ｐの出力端子電圧を印加することが可能となる。増幅開始前の、当該出力端子電圧は、電源電圧とグラウンド電圧との間の中間電圧になるが、当該インバータ内のＰチャンネルトランジスタとＮチャンネルトランジスタの素子バラツキなどにより、その出力端子電圧にオフセット成分が含まれることがある。

正側の入力容量Ｃｓｐが、そのオフセット成分の影響を加味して正側の入力アナログ信号Ｖｉｎｐをサンプリングすれば、それに後続する、正側の第１インバータＩＮＶ１ｐの処理において、自動的にそのオフセット成分がキャンセルされることになる。図１の負側のコンパレータＣＰｍも、扱う電圧が負側の電圧である点を除き、上述した正側のコンパレータＣＰｐと同様の構成であるため、その説明を省略する。なお、本明細書では、正側の第１インバータＩＮＶ１ｐの入力端子と、正側の第１インバータＩＮＶ１ｐの出力端子とが電気的に接続された状態をオートゼロ状態という。負側の第１インバータＩＮＶ１ｍについても同様である。

図１の正側の電流源ＩＳｐは、正側の定電流源Ｍｉｓｐおよび正側の充電スイッチＭｓｃｐを含む。正側の定電流源Ｍｉｓｐおよび正側の充電スイッチＭｓｃｐは、第１固定電圧源（ここでは電源電圧）と、差動増幅回路２００の正側の出力端子との間に直列に接続される。

正側の定電流源Ｍｉｓｐおよび正側の充電スイッチＭｓｃｐは、それぞれＰチャンネルトランジスタで構成される。正側の定電流源Ｍｉｓｐを構成するＰチャンネルトランジスタは、そのソース端子が第１固定電圧源（ここでは電源電圧）に接続され、そのドレイン端子が正側の充電スイッチＭｓｃｐに接続され、そのゲート端子に所定の第１バイアス電圧Ｖｂ１が印加される。

正側の充電スイッチＭｓｃｐを構成するＰチャンネルトランジスタは、そのソース端子が正側の定電流源Ｍｉｓｐに接続され、そのドレイン端子が差動増幅回路２００の正側の出力端子に接続され、そのゲート端子が正側のコンパレータＣＰｐの出力端子に接続される。

図１の負側の電流源ＩＳｍは、負側の定電流源Ｍｉｓｍおよび負側の充電スイッチＭｓｃｍを含む。負側の定電流源Ｍｉｓｍおよび負側の充電スイッチＭｓｃｍは、第２固定電圧源（ここではグラウンド電圧）と、差動増幅回路２００の負側の出力端子との間に直列に接続される。

負側の定電流源Ｍｉｓｍおよび負側の充電スイッチＭｓｃｍは、それぞれＮチャンネルトランジスタで構成される。負側の定電流源Ｍｉｓｍを構成するＮチャンネルトランジスタは、そのソース端子が第２固定電圧源（ここでは電源電圧）に接続され、そのドレイン端子が負側の充電スイッチＭｓｃｍに接続され、そのゲート端子に所定の第２バイアス電圧Ｖｂ２が印加される。

負側の充電スイッチＭｓｃｍを構成するＮチャンネルトランジスタは、そのソース端子が負側の定電流源Ｍｉｓｍに接続され、そのドレイン端子が差動増幅回路２００の負側の出力端子に接続され、そのゲート端子が負側のコンパレータＣＰｍの出力端子に接続される。

さらに、差動増幅回路２００の正側の出力端子と、中間基準電圧ＶＲＢ２との間に、正側の中間基準電位スイッチＳＷｍｐが接続される。正側の中間基準電位スイッチＳＷｍｐは、ＮチャンネルトランジスタとＰチャンネルトランジスタを組み合わせた相補スイッチで構成される。当該Ｎチャンネルトランジスタのゲート端子には、後述するＢ信号が入力され、当該Ｐチャンネルトランジスタのゲート端子には、後述する反転Ｂ信号が入力される。なお、中間基準電圧ＶＲＢ２は、上述した高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの中間電圧に設定している。

同様に、差動増幅回路２００の負側の出力端子と、中間基準電圧ＶＲＢ２との間に、負側の中間基準電位スイッチＳＷｍｍが接続される。負側の中間基準電位スイッチＳＷｍｍも、ＮチャンネルトランジスタとＰチャンネルトランジスタを組み合わせた相補スイッチで構成される。当該Ｎチャンネルトランジスタのゲート端子には、後述するＢ信号が入力され、当該Ｐチャンネルトランジスタのゲート端子には、後述する反転Ｂ信号が入力される。

さらに、差動増幅回路２００の正側の出力端子と、第２固定電圧源（ここではグラウンド電圧）との間に、正側のリセットスイッチＭｓｒｐが接続される。正側のリセットスイッチＭｓｒｐは、Ｎチャンネルトランジスタで構成される。当該Ｎチャンネルトランジスタのゲート端子には、後述するＣ信号が入力される。

同様に、差動増幅回路２００の負側の出力端子と、第１固定電圧源（ここでは電源電圧）との間に、負側のリセットスイッチＭｓｒｍが接続される。負側のリセットスイッチＭｓｒｍは、Ｐチャンネルトランジスタで構成される。当該Ｐチャンネルトランジスタのゲート端子には、後述する反転Ｃ信号が入力される。

図３は、図２に示した差動増幅回路２００の動作を示すタイミングチャートである。図３に示すように、Ａ信号およびＢ信号は、デューティ比が１／２のクロック信号である。Ａ信号とＢ信号とでは位相が逆である。Ｃ信号はデューティ比が非常に小さいクロック信号である。

Ａ信号がローレベル、Ｂ信号がハイレベル、およびＣ信号がローレベルの第１期間では、正側の入力アナログ信号スイッチＳＷＶｐおよび負側の入力アナログ信号スイッチＳＷＶｍがオン、ならびに正側のリファレンス電圧スイッチＳＷｒｅｆｐおよび負側のリファレンス電圧スイッチＳＷｒｅｆｍがオフに制御される。すなわち、当該第１期間では正側の入力容量Ｃｓｐに正側の入力アナログ信号Ｖｉｎｐが入力され、負側の入力容量Ｃｓｍに負側の入力アナログ信号Ｖｉｎｍが入力される。

当該第１期間において、Ａ信号がローレベルであるため、正側のオートゼロスイッチＭｓａｚｐおよび負側のオートゼロスイッチＭｓａｚｍがオンに制御される。すなわち、スイッチトキャパシタ回路３００がオートゼロ状態に制御される。また、Ｂ信号がハイレベルおよびＣ信号がローレベルであるため、正側の中間基準電位スイッチＳＷｍｐおよび負側の中間基準電位スイッチＳＷｍｍがオン、ならびに正側のリセットスイッチＭｓｒｐおよび負側のリセットスイッチＭｓｒｍがオフに制御される。したがって、差動増幅回路２００の正側の出力端子電圧および負側の出力端子電圧は、両方とも中間基準電圧ＶＲＢ２となる。

つぎに、Ａ信号がハイレベル、Ｂ信号がローレベル、およびＣ信号がハイレベルの第２期間に遷移する。当該第２期間では、正側の入力アナログ信号スイッチＳＷＶｐおよび負側の入力アナログ信号スイッチＳＷＶｍがオフ、ならびに正側のリファレンス電圧スイッチＳＷｒｅｆｐおよび負側のリファレンス電圧スイッチＳＷｒｅｆｍがオンに制御される。すなわち、当該第２期間では正側の入力容量Ｃｓｐに正側のリファレンス電圧Ｖｒｅｆｐが入力され、負側の入力容量Ｃｓｍに負側のリファレンス電圧Ｖｒｅｆｍが入力される。なお、これらのスイッチが切り換わる直前の値が、入力アナログ信号Ｖｉｎのサンプリング値となる。

当該第２期間において、Ａ信号がハイレベルであるため、正側のオートゼロスイッチＭｓａｚｐおよび負側のオートゼロスイッチＭｓａｚｍがオフに制御され、スイッチトキャパシタ回路３００のオートゼロ状態が解除される。また、Ｂ信号がローレベルおよびＣ信号がハイレベルであるため、正側の中間基準電位スイッチＳＷｍｐおよび負側の中間基準電位スイッチＳＷｍｍがオフ、ならびに正側のリセットスイッチＭｓｒｐおよび負側のリセットスイッチＭｓｒｍがオンに制御される。したがって、差動増幅回路２００の正側の出力端子電圧はグラウンド電圧となり、その負側の出力端子電圧は電源電圧となる。

つぎに、Ａ信号がハイレベル、Ｂ信号がローレベル、およびＣ信号がローレベルの第３期間に遷移する。当該第３期間において、正側の入力アナログ信号スイッチＳＷＶｐおよび負側の入力アナログ信号スイッチＳＷＶｍがオフ、ならびに正側のリファレンス電圧スイッチＳＷｒｅｆｐおよび負側のリファレンス電圧スイッチＳＷｒｅｆｍがオンに制御された状態を維持する。

当該第３期間において、Ｂ信号がローレベルおよびＣ信号がローレベルであるため、正側の中間基準電位スイッチＳＷｍｐおよび負側の中間基準電位スイッチＳＷｍｍがオフ、ならびに正側のリセットスイッチＭｓｒｐおよび負側のリセットスイッチＭｓｒｍもオフに制御される。したがって、差動増幅回路２００の正側の出力端子電圧は、正側の定電流源Ｍｉｓｐにより充電される電荷に対応する電圧となり、その負側の出力端子電圧は、負側の定電流源Ｍｉｓｍにより充電される電荷に対応する電圧となる。

上記第３期間から上記第１期間に遷移する直前の、差動増幅回路２００の正側の出力端子電圧および負側の出力端子電圧が差動出力値となる。

なお、入力容量Ｃｓ（以下、正側の入力容量Ｃｓｐと負側の入力容量Ｃｓｍを総称して、単に入力容量Ｃｓと表記する）にサンプリングされた入力アナログ信号Ｖｉｎ（以下、正側の入力アナログ信号Ｖｉｎｐと負側の入力アナログ信号Ｖｉｎｍを総称して、単に入力アナログ信号Ｖｉｎと表記する）の値、および差動増幅回路２００の増幅期間に入力容量Ｃｓに入力されるリファレンス電圧Ｖｒｅｆ（以下、正側のリファレンス電圧Ｖｒｅｆｐと負側のリファレンス電圧Ｖｒｅｆｍを総称して、単にリファレンス電圧Ｖｒｅｆと表記する）の値により、差動増幅回路２００の正側の出力端子電圧および負側の出力端子電圧の波形は異なってくる（図３参照）。

つぎに、実施の形態に係るスイッチトキャパシタ回路３００の全体動作を説明する。
図４は、実施の形態に係るスイッチトキャパシタ回路３００のオートゼロ状態の様子を示す図である。この状態では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および正側の調整容量Ｃｘｐのすべてに、正側の入力アナログ信号Ｖｉｎｐが入力され、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）および負側の調整容量Ｃｘｍのすべてに、負側の入力アナログ信号Ｖｉｎｍが入力される。

図５は、実施の形態に係るスイッチトキャパシタ回路３００の増幅状態の様子を示す図である。この状態では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢのいずれかが入力され、正側の調整容量Ｃｘｐに正側のコモンモード調整電圧Ｖｘｐが入力される。また、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢのいずれかが入力され、負側の調整容量Ｃｘｍに負側のコモンモード調整電圧Ｖｘｍが入力される。

なお、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）の、ある入力容量に高電位側基準電圧ＶＲＴが入力される場合、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）の、対応する入力容量には、低電位側基準電圧ＶＲＢが入力される。すなわち、正側と負側の対応する二つの容量には、反対の基準電圧が入力される。

以下、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）が１５個、正側の調整容量Ｃｘｐが１個、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）が１５個、負側の調整容量Ｃｘｍが１個の場合を例に、より具体的に説明する。なお、これらの容量の容量値はすべて等しいことを前提とする。

図４に示したオートゼロ状態において、正側の帰還容量Ｃｆｐおよび負側の帰還容量Ｃｆｐも含む、すべての容量に蓄積されている電荷Ｑは下記式１、式２により定義される。式１は正側の電荷Ｑｐを示し、式２は負側の電荷Ｑｍを示す。

なお、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）、正側の調整容量Ｃｘｐ、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）、および負側の調整容量Ｃｘｍは、すべて容量値が同じであるため、数式を簡略する趣旨から、それらすべての容量の容量値をＣｓと表記する。また、正側の帰還容量Ｃｆｐおよび負側の帰還容量Ｃｆｐも、容量値が同じであるため、数式を簡略する趣旨から、それら容量の容量値をＣｆと表記する。

Ｑｐ＝Ｃｓ＊１６＊（Ｖｉｎｐ−Ｖａｚｐ）＋Ｃｆ＊（ＶＲＢ２−Ｖａｚｐ） ・・・（式１）
Ｑｍ＝Ｃｓ＊１６＊（Ｖｉｎｍ−Ｖａｚｍ）＋Ｃｆ＊（ＶＲＢ２−Ｖａｚｍ） ・・・（式２）
Ｖａｚｐは、オートゼロ状態における、正側の第１インバータＩＮＶ１ｐの入力端子電圧および出力端子電圧を示す。換言すれば、正側の第１インバータＩＮＶ１ｐのオフセット成分が加味された、正側の第１インバータＩＮＶ１ｐの出力反転電圧といえる。
Ｖａｚｍは、オートゼロ状態における、負側の第１インバータＩＮＶ１ｍの入力端子電圧および出力端子電圧を示す。換言すれば、負側の第１インバータＩＮＶ１ｍのオフセット成分が加味された、負側の第１インバータＩＮＶ１ｍの出力反転電圧といえる。

つぎに、図５に示した増幅状態において、正側のコンパレータＣＰｐの入力端子電圧が正側のオートゼロ電圧Ｖａｚｐに到達した時点の、正側のすべての容量に蓄積されている電荷Ｑｐは下記式３により定義され、負側のコンパレータＣＰｍの入力端子電圧が負側のオートゼロ電圧Ｖａｚｍに到達した時点の、負側のすべての容量に蓄積されている電荷Ｑｍは下記式４により定義される。
Ｑｐ＝Ｃｓ＊｛ｎ＊ＶＲＴ＋（１５−ｎ）＊ＶＲＢ＋Ｖｘｐ−１６＊Ｖａｚｐ｝＋Ｃｆ＊（Ｖｏｕｔｐ−Ｖａｚｐ） ・・・（式３）
Ｑｍ＝Ｃｓ＊｛ｎ＊ＶＲＢ＋（１５−ｎ）＊ＶＲＴ＋Ｖｘｍ−１６＊Ｖａｚｍ｝＋Ｃｆ＊（Ｖｏｕｔｍ−Ｖａｚｍ） ・・・（式４）
ｎは、正側の入力容量Ｃｓｐにおいて、高電位側基準電圧ＶＲＴが入力される入力容量Ｃｓｐの数を示す。

上述したように、差動増幅回路２００の増幅開始直後に、差動増幅回路２００の正側の出力端子がグラウンド電圧に、その負側の出力端子が電源電圧にリセットされる。これにより、差動増幅回路２００の正側の入力端子電圧は、正側のオートゼロ電圧Ｖａｚｐからグラウンド電圧方向に下降し、その負側の入力端子電圧は、負側のオートゼロ電圧Ｖａｚｍから電源電圧方向に上昇する。

その後、差動増幅回路２００の正側の入力端子電圧が正側のオートゼロ電圧Ｖａｚｐに向けて上昇し、その負側の入力端子電圧が負側のオートゼロ電圧Ｖａｚｍに向けて下降する。その正側の入力端子電圧が正側のオートゼロ電圧Ｖａｚｐに到達すると、正側の第１インバータＩＮＶ１ｐが反転する。その後、正側のオートゼロスイッチＭｓａｚｐがオフすると、差動増幅回路２００の正側の出力端子への充電が停止する。一方、差動増幅回路２００の負側の入力端子電圧が負側のオートゼロ電圧Ｖａｚｍに到達すると、負側の第１インバータＩＮＶ１ｍが反転する。その後、負側のオートゼロスイッチＭｓａｚｍがオフすると、差動増幅回路２００の負側の出力端子への充電が停止する。上記式３、式４は、この状態における、すべての容量に蓄積されている電荷を示している。

オートゼロ状態とコンパレータＣＰの入力端子電圧がオートゼロ電圧Ｖａｚに到達した状態とにおいて電荷保存則が成り立つため、上記式１〜式４により、差動増幅回路２００の出力電圧（Ｖｏｕｐ−Ｖｏｕｔｍ）は、下記式５により定義される。
Ｖｏｕｐ−Ｖｏｕｔｍ＝Ｃｓ／Ｃｆ＊｛１６＊（Ｖｉｎｐ−Ｖｉｎｍ）＋ＶＲＴ＊（１５−２ｎ）＋ＶＲＢ＊（２ｎ−１５）＋（Ｖｘｐ−Ｖｘｍ）｝ ・・・（式５）

以上の処理により、スイッチトキャパシタ回路３００は、入力アナログ信号Ｖｉｎと、リファレンス電圧Ｖｒｅｆとの差分を増幅することができる。すなわち、増幅期間に、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）に、所定の固定電圧（たとえば、グラウンド電圧）ではなく、リファレンス電圧Ｖｒｅｆを印加することにより、そのリファレンス電圧Ｖｒｅｆを入力アナログ信号Ｖｉｎから減算することができる。

なお、差動増幅回路２００の正側の出力電圧Ｖｏｕｔｐは、正側の第１インバータＩＮＶ１ｐの入力電圧が正側のオートゼロ電圧Ｖａｚｐに到達してから、正側の充電スイッチＭｓｃｐがオフするまで上昇し続ける。この正側のオートゼロ電圧Ｖａｚｐに到達してから正側の充電スイッチＭｓｃｐがオフするまでに上昇した電圧分が正側のオフセット電圧となる。負側も基本的に同様である。負側のオートゼロ電圧Ｖａｚｍに到達してから負側の充電スイッチＭｓｃｍがオフするまでに下降した電圧分が負側のオフセット電圧となる。

図６は、実施の形態に係るスイッチトキャパシタ回路３００の動作を示すタイミングチャートである。正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍのオートゼロ期間では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および正側の調整容量Ｃｘｐに、正側の入力アナログ信号Ｖｉｎｐが入力され、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）および負側の調整容量Ｃｘｍに、負側の入力アナログ信号Ｖｉｎｍが入力される。なお、図６では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）を総称して、Ｃｓと描いている。また、正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍを総称して、Ｃｘと描いている。また、正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍを総称して、ＣＰと描いている。

当該オートゼロ期間終了時点の、正側の入力アナログ信号Ｖｉｎｐおよび負側の入力アナログ信号Ｖｉｎｍがサンプリング値となる。正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの増幅期間では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴまたは低電位側基準電圧ＶＲＢのいずれかが入力される。また、正側の調整容量Ｃｘｐに正側のコモンモード調整電圧Ｖｘｐが入力され、負側の調整容量Ｃｘｍに負側のコモンモード調整電圧Ｖｘｍが入力される。

図７は、コモンモード調整電圧Ｖｘのレベルを説明するための図である。本実施の形態に係るスイッチトキャパシタ回路３００では、入力アナログ信号Ｖｉｎと、リファレンス電圧Ｖｒｅｆのコモンモード電圧Ｖｃｍを合わせる必要がある。

リファレンス電圧のコモンモード電圧Ｖｃｍは、下記式６により定義される。
Ｖｃｍ＝｛（Ｎ−１）＊ＶＲＴ＋（Ｎ−１）＊ＶＲＢ＋Ｖｘｐ＋Ｖｘｍ｝／（２＊Ｎ） ・・・（式６）
Ｎは、正側の入力容量Ｃｓｐおよび正側の調整容量Ｃｘｐの合計数を示す。負側のそれらの合計数も同じ値となる。

正側のリファレンス電圧Ｖｒｅｆｐ、負側のリファレンス電圧Ｖｒｅｆｍ、およびリファレンス電圧Ｖｒｅｆ（より厳密には、リファレンス電圧の差動値Ｖｒｅｆ）は、下記式７〜式９により定義される。
Ｖｒｅｆｐ＝｛ｎ＊ＶＲＴ＋（Ｎ−ｎ−１）＊ＶＲＢ＋Ｖｘｐ｝／Ｎ ・・・（式７）
Ｖｒｅｆｍ＝｛ｎ＊ＶＲＢ＋（Ｎ−ｎ−１）＊ＶＲＴ＋Ｖｘｍ｝／Ｎ ・・・（式８）
Ｖｒｅｆ＝｛２ｎ−Ｎ＋１）＊ＶＲＴ−（２ｎ−Ｎ＋１）＊ＶＲＢ＋Ｖｘｐ−Ｖｘｍ｝／Ｎ ・・・（式９）
ｎは、正側の入力容量Ｃｓｐにおいて、高電位側基準電圧ＶＲＴが入力される入力容量Ｃｓｐの数を示す。

まず、正側のコモンモード調整電圧Ｖｘｐおよび負側のコモンモード調整電圧Ｖｘｍがともに、電圧ＶＲ３（図７参照）のケースについて考える（ケース１）。このケースでは、リファレンス電圧のコモンモード電圧Ｖｃｍ、およびリファレンス電圧の差動値Ｖｒｅｆは、下記式１０、式１１により定義される。
Ｖｃｍ＝｛（Ｎ−１）＊ＶＲＴ＋（Ｎ−１）＊ＶＲＢ＋２＊ＶＲ３｝／（２＊Ｎ） ・・・（式１０）
Ｖｒｅｆ＝｛２ｎ−Ｎ＋１）＊ＶＲＴ−（２ｎ−Ｎ＋１）＊ＶＲＢ＋０｝／Ｎ ・・・（式１１）

つぎに、正側のコモンモード調整電圧Ｖｘｐおよび負側のコモンモード調整電圧Ｖｘｍがともに、電圧ＶＲ２（図７参照）のケースについて考える（ケース２）。このケースでは、リファレンス電圧のコモンモード電圧Ｖｃｍ、およびリファレンス電圧の差動値Ｖｒｅｆは、下記式１２、式１３により定義される。
Ｖｃｍ＝｛（Ｎ−１）＊ＶＲＴ＋（Ｎ−１）＊ＶＲＢ＋２＊ＶＲ２｝／（２＊Ｎ） ・・・（式１２）
Ｖｒｅｆ＝｛２ｎ−Ｎ＋１）＊ＶＲＴ−（２ｎ−Ｎ＋１）＊ＶＲＢ＋０｝／Ｎ ・・・（式１３）

ケース１とケース２を比較すると、リファレンス電圧の差動値Ｖｒｅｆは同じで、リファレンス電圧のコモンモード電圧Ｖｃｍが異なることが分かる。

つぎに、正側のコモンモード調整電圧Ｖｘｐが電圧ＶＲ２（図７参照）、および負側のコモンモード調整電圧Ｖｘｍが電圧ＶＲ４（図７参照）のケースについて考える（ケース３）。このケースでは、リファレンス電圧のコモンモード電圧Ｖｃｍ、およびリファレンス電圧の差動値Ｖｒｅｆは、下記式１４、式１５により定義される。
Ｖｃｍ＝｛（Ｎ−１）＊ＶＲＴ＋（Ｎ−１）＊ＶＲＢ＋２＊ＶＲ３｝／（２＊Ｎ） ・・・（式１４）
Ｖｒｅｆ＝｛２ｎ−Ｎ＋１）＊ＶＲＴ−（２ｎ−Ｎ＋１）＊ＶＲＢ＋２＊ＶＲ｝／Ｎ ・・・（式１５）

つぎに、正側のコモンモード調整電圧Ｖｘｐが電圧ＶＲ１（図７参照）、および負側のコモンモード調整電圧Ｖｘｍが電圧ＶＲ３（図７参照）のケースについて考える（ケース４）。このケースでは、リファレンス電圧のコモンモード電圧Ｖｃｍ、およびリファレンス電圧の差動値Ｖｒｅｆは、下記式１６、式１７により定義される。
Ｖｃｍ＝｛（Ｎ−１）＊ＶＲＴ＋（Ｎ−１）＊ＶＲＢ＋２＊ＶＲ２｝／（２＊Ｎ） ・・・（式１６）
Ｖｒｅｆ＝｛２ｎ−Ｎ＋１）＊ＶＲＴ−（２ｎ−Ｎ＋１）＊ＶＲＢ＋２＊ＶＲ｝／Ｎ ・・・（式１７）

ケース３とケース４を比較すると、リファレンス電圧の差動値Ｖｒｅｆは同じで、リファレンス電圧のコモンモード電圧Ｖｃｍが異なることが分かる。

このように、リファレンス電圧の差動値Ｖｒｅｆを固定したまま、リファレンス電圧のコモンモード電圧Ｖｃｍを変化させることが可能な、正側のコモンモード調整電圧Ｖｘｐおよび負側のコモンモード調整電圧Ｖｘｍの組み合わせが存在することが分かる。

図８は、コンパレータ型増幅回路の出力電位特性を説明するための図である。疑似差動型のコンパレータ型増幅回路は、増幅開始後、コモンモード電圧が確定するまでに、ある程度の時間がかかるという特質がある。上述したように、コンパレータ型増幅回路の出力電圧は、単調上昇または単調下降する。図８では、負側の出力端子電圧のセトリングが、正側の出力端子電圧のセトリングより遅れている例を示している。図８では、負側の出力端子電圧がセトリングした時点Ｔｓで、コモンモード電圧が確定する。

図９は、正側のコモンモード調整電圧Ｖｘｐおよび負側のコモンモード調整電圧Ｖｘｍを生成するための制御回路４００を説明するための図である。図９では、フィードフォワード制御について説明する。容量アレイ回路１００の前段に差動増幅回路２００ａが接続される。差動増幅回路２００ａの、正側の出力電圧Ｖｏｕｔｐおよび負側の出力電圧Ｖｏｕｔｍは、容量アレイ回路１００に出力されるとともに、制御回路４００にも出力される。

制御回路４００は、差動増幅回路２００ａの差動出力信号を検出して、その差動出力信号のコモンモード電圧が理想値に近づくよう制御する。そして、制御回路４００は、正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍに、検出したコモンモード電圧と理想値とのずれを補償するための電圧を印加するよう制御する。

より具体的には、制御回路４００は、差動増幅回路２００ａの実際の差動出力信号のコモンモード電圧と、差動増幅回路２００ａの理想値のコモンモード電圧とのずれを算出する。そして、制御回路４００は、そのずれを補償する補償値を算出し、その補償値またはその補償値に近似する値を、容量アレイ回路１００に入力されるリファレンス電圧Ｖｒｅｆに加えるための、正側のコモンモード調整電圧Ｖｘｐと負側のコモンモード調整電圧Ｖｘｍとの組み合わせを特定する。

図７の例では、（２＊ＶＲ１）、（２＊ＶＲ２）、（２＊ＶＲ３）、（２＊ＶＲ４）、（２＊ＶＲ５）のうち、上記補償値に最も近い値を特定し、その値を実現するための、正側のコモンモード調整電圧Ｖｘｐと負側のコモンモード調整電圧Ｖｘｍとの組み合わせを特定する。

以上説明したように本実施の形態によれば、容量アレイ回路１００内に、調整容量Ｃｘを設け、その調整容量Ｃｘにコモンモード調整電圧を入力することにより、柔軟性の高い、コモンモード電圧の補償方法を実現することができる。たとえば、フィードフォワード制御を採用することにより、疑似差動型の増幅回路など、正側と負側の回路が独立に動作し、両者のセトリングが完了するまでコモンモード電圧を特定しにくい回路素子に対しても、有効に機能する。

図１０は、実施の形態の変形例に係る容量アレイ回路１００を搭載したスイッチトキャパシタ回路３００の構成図である。図１０に示す容量アレイ回路１００は、図１に示した容量アレイ回路１００と比較し、正側の容量アレイ部に正側の追加調整容量Ｃｅｘｐが追加され、負側の容量アレイ部に負側の追加調整容量Ｃｅｘｍが追加された構成である。

正側の追加調整容量Ｃｅｘｐの入力側端子には、正側の第１追加調整電圧スイッチＳＷｅｘｐ１および正側の第２追加調整電圧スイッチＳＷｅｘｐ２が並列に接続される。正側の第１追加調整電圧スイッチＳＷｅｘｐ１は、正側の第１追加調整電圧Ｖｅｘｐ１を正側の追加調整容量Ｃｅｘｐに入力するか否かを切り換えるためのスイッチである。正側の第２追加調整電圧スイッチＳＷｅｘｐ２は、正側の第２追加調整電圧Ｖｅｘｐ２を正側の追加調整容量Ｃｅｘｐに入力するか否かを切り換えるためのスイッチである。正側の追加調整容量Ｃｅｘｐの出力側端子は、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および正側の調整容量Ｃｘｐの出力側端子と結合している。

負側の追加調整容量Ｃｅｘｍの入力側端子には、負側の第１追加調整電圧スイッチＳＷｅｘｍ１および負側の第２追加調整電圧スイッチＳＷｅｘｍ２が並列に接続される。負側の第１追加調整電圧スイッチＳＷｅｘｍ１は、負側の第１追加調整電圧Ｖｅｘｍ１を負側の追加調整容量Ｃｅｘｍに入力するか否かを切り換えるためのスイッチである。負側の第２追加調整電圧スイッチＳＷｅｘｍ２は、負側の第２追加調整電圧Ｖｅｘｍ２を負側の追加調整容量Ｃｅｘｍに入力するか否かを切り換えるためのスイッチである。負側の追加調整容量Ｃｅｘｍの出力側端子は、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）および負側の調整容量Ｃｘｍの出力側端子と結合している。

つぎに、変形例に係るスイッチトキャパシタ回路３００の全体動作を説明する。
図１１は、変形例に係るスイッチトキャパシタ回路３００のオートゼロ状態の様子を示す図である。この状態では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および正側の調整容量Ｃｘｐのすべてに、正側の入力アナログ信号Ｖｉｎｐが入力され、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）および負側の調整容量Ｃｘｍのすべてに、負側の入力アナログ信号Ｖｉｎｍが入力される。また、正側の追加調整容量Ｃｅｘｐに正側の第１追加調整電圧Ｖｅｘｐ１が入力され、負側の追加調整容量Ｃｅｘｍに負側の第１追加調整電圧Ｖｅｘｍ１が入力される。

図１２は、変形例に係るスイッチトキャパシタ回路３００の増幅状態の様子を示す図である。この状態では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢのいずれかが入力され、正側の調整容量Ｃｘｐに正側のコモンモード調整電圧Ｖｘｐが入力される。また、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢのいずれかが入力され、負側の調整容量Ｃｘｍに負側のコモンモード調整電圧Ｖｘｍが入力される。また、正側の追加調整容量Ｃｅｘｐに正側の第２追加調整電圧Ｖｅｘｐ２が入力され、負側の追加調整容量Ｃｅｘｍに負側の第２追加調整電圧Ｖｅｘｍ２が入力される。

以下、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）が１５個、正側の調整容量Ｃｘｐが１個、正側の追加調整容量Ｃｅｘｐが１個、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）が１５個、負側の調整容量Ｃｘｍが１個、および負側の追加調整容量Ｃｅｘｍが１個の場合を例に、より具体的に説明する。なお、これらの容量の容量値はすべて等しいことを前提とする。

図１１に示したオートゼロ状態において、正側の帰還容量Ｃｆｐおよび負側の帰還容量Ｃｆｐも含む、すべての容量に蓄積されている電荷Ｑは下記式１８、式１９により定義される。式１８は正側の電荷Ｑｐを示し、式１９は負側の電荷Ｑｍを示す。

Ｑｐ＝Ｃｓ＊１６＊（Ｖｉｎｐ−Ｖａｚｐ）＋Ｃｆ＊（ＶＲＢ２−Ｖａｚｐ）＋Ｃｅｘｐ＊（Ｖｅｘｐ１−Ｖａｚｐ） ・・・（式１８）
Ｑｍ＝Ｃｓ＊１６＊（Ｖｉｎｍ−Ｖａｚｍ）＋Ｃｆ＊（ＶＲＢ２−Ｖａｚｍ）＋Ｃｅｘｍ＊（Ｖｅｘｍ１−Ｖａｚｍ） ・・・（式１９）
Ｖａｚｐは、オートゼロ状態における、正側の第１インバータＩＮＶ１ｐの入力端子電圧および出力端子電圧を示す。換言すれば、正側の第１インバータＩＮＶ１ｐのオフセット成分が加味された、正側の第１インバータＩＮＶ１ｐの出力反転電圧といえる。
Ｖａｚｍは、オートゼロ状態における、負側の第１インバータＩＮＶ１ｍの入力端子電圧および出力端子電圧を示す。換言すれば、負側の第１インバータＩＮＶ１ｍのオフセット成分が加味された、負側の第１インバータＩＮＶ１ｍの出力反転電圧といえる。

つぎに、図１２に示した増幅状態において、正側のコンパレータＣＰｐの入力端子電圧が正側のオートゼロ電圧Ｖａｚｐに到達した時点の、正側のすべての容量に蓄積されている電荷Ｑｐは下記式２０より定義され、負側のコンパレータＣＰｍの入力端子電圧が負側のオートゼロ電圧Ｖａｚｍに到達した時点の、負側のすべての容量に蓄積されている電荷Ｑｍは下記式２１より定義される。
Ｑｐ＝Ｃｓ＊｛ｎ＊ＶＲＴ＋（１５−ｎ）＊ＶＲＢ＋Ｖｘｐ−１６＊Ｖａｚｐ｝＋Ｃｆ＊（Ｖｏｕｔｐ−Ｖａｚｐ）＋Ｃｅｘｐ＊（Ｖｅｘｐ２−Ｖａｚｐ） ・・・（式２０）
Ｑｍ＝Ｃｓ＊｛ｎ＊ＶＲＢ＋（１５−ｎ）＊ＶＲＴ＋Ｖｘｍ−１６＊Ｖａｚｍ｝＋Ｃｆ＊（Ｖｏｕｔｍ−Ｖａｚｍ）＋Ｃｅｘｍ＊（Ｖｅｘｍ２−Ｖａｚｍ） ・・・（式２１）
ｎは、正側の入力容量Ｃｓｐにおいて、高電位側基準電圧ＶＲＴが入力される入力容量Ｃｓｐの数を示す。

オートゼロ状態とコンパレータＣＰの入力端子電圧がオートゼロ電圧Ｖａｚに到達した状態とにおいて電荷保存則が成り立つので、上記式１８〜式２１により、差動増幅回路２００の出力電圧（Ｖｏｕｐ−Ｖｏｕｔｍ）は、下記式２２により定義される。
Ｖｏｕｐ−Ｖｏｕｔｍ＝Ｃｓ／Ｃｆ＊｛１６＊（Ｖｉｎｐ−Ｖｉｎｍ）＋ＶＲＴ＊（１５−２ｎ）＋ＶＲＢ＊（２ｎ−１５）＋（Ｖｘｐ−Ｖｘｍ）｝＋Ｃｅｘｐ／Ｃｆ＊（Ｖｅｘｐ１−Ｖｅｘｐ２）−Ｃｅｘｍ／Ｃｆ＊（Ｖｅｘｍ１−Ｖｅｘｍ２） ・・・（式２２）

図１３は、変形例に係るスイッチトキャパシタ回路３００の動作を示すタイミングチャートである。正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍのオートゼロ期間では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および正側の調整容量Ｃｘｐに、正側の入力アナログ信号Ｖｉｎｐが入力され、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）および負側の調整容量Ｃｘｍに、負側の入力アナログ信号Ｖｉｎｍが入力される。また、正側の追加調整容量Ｃｅｘｐに正側の第１追加調整電圧Ｖｅｘｐ１が入力され、負側の追加調整容量Ｃｅｘｍに負側の第１追加調整電圧Ｖｅｘｍ１が入力される。

当該オートゼロ期間終了時点の、正側の入力アナログ信号Ｖｉｎｐおよび負側の入力アナログ信号Ｖｉｎｍがサンプリング値となる。正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの増幅期間では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴまたは低電位側基準電圧ＶＲＢのいずれかが入力される。また、正側の調整容量Ｃｘｐに正側のコモンモード調整電圧Ｖｘｐが入力され、負側の調整容量Ｃｘｍに負側のコモンモード調整電圧Ｖｘｍが入力される。また、正側の追加調整容量Ｃｅｘｐに正側の第２追加調整電圧Ｖｅｘｐ２が入力され、負側の追加調整容量Ｃｅｘｍに負側の第２追加調整電圧Ｖｅｘｍ２が入力される。

上述した正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍは、コモンモード調整に使用することができる。その場合、（Ｖｅｘｐ１−Ｖｅｘｐ２）と（Ｖｅｘｐ１−Ｖｅｘｍ２）との差分を一定のまま、Ｖｅｘｐ１とＶｅｘｐ２のうちの少なくとも一方、およびＶｅｘｍ１とＶｅｘｍ２のうちの少なくとも一方を変更することができる構成を備えれば、コモンモード調整を実現することができる。

正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍをコモンモード調整に使用する場合、正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍは別の用途に使用することができる。たとえば、差動増幅回路２００のオフセット調整に使用することができる。また、正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍをオフセット調整に使用し、正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍをコモンモード調整に使用してもよい。また、正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍ、ならびに正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍの両方でコモンモード調整をしてもよい。

以上説明したように本変形例のように、追加調整容量Ｃｅｘを追加することにより、容量アレイ回路１００内において、コモンモード調整とオフセット調整の両方を実現することができる。また、コモンモード調整をより細かい単位で実行することができる。

つぎに、実施の形態に係るスイッチトキャパシタ回路３００を、アナログデジタル変換器に適用する例を説明する。とくに、入力アナログ信号を、上位ビットから下位ビットに向けて複数回の変換処理により、デジタル信号に変換するアナログデジタル変換器に適用する例を説明する。そのようなアナログデジタル変換器の例として、パイプライン型アナログデジタル変換器５００ａとサイクリック型アナログデジタル変換器の例を挙げる。

図１４は、適用例１に係るパイプライン型アナログデジタル変換器５００ａの構成を示す図である。このパイプライン型アナログデジタル変換器５００ａは４つのステージを備え、第１ステージ１０は４ビット変換し、第２ステージ２０、第３ステージ３０および第４ステージ４０は、冗長１ビットを除き、２ビットずつ変換する。したがって、当該パイプライン型アナログデジタル変換器５００ａは合計１０ビット変換する。なお、これらのステージ数やビット数は一例であり、これに限るものではない。

第１ステージ１０は、第１サブＡＤ変換回路１２、第１ＤＡ変換回路１４、第１減算回路１６および第１増幅回路１８を備える。第１サブＡＤ変換回路１２および第１増幅回路１８は、実質的に同じタイミングで入力アナログ信号Ｖｉｎをサンプリングする。なお、本パイプライン型アナログデジタル変換器５００ａで処理される入力アナログ信号Ｖｉｎは差動信号であるが、表記を簡略するため、単に入力アナログ信号Ｖｉｎと表記する。

第１サブＡＤ変換回路１２は、フラッシュ型で構成される。上述したようにその分解能は４ビットである。第１サブＡＤ変換回路１２は、サンプリングした信号のうち、上位４ビットに相当する成分をデジタル値に変換し、第１ＤＡ変換回路１４および図示しないデジタル信号処理部に出力する。第１ＤＡ変換回路１４は、サブＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。このアナログ信号は、第１サブＡＤ変換回路１２による変換対象とされたアナログ信号から除去すべき信号となる。

第１減算回路１６は、第１増幅回路１８によりサンプリングされた入力アナログ信号Ｖｉｎから、第１ＤＡ変換回路１４により変換されたアナログ信号を減算する。第１増幅回路１８は、前者から後者が除かれた残差信号を所定の増幅率で増幅し、第２ステージ２０に出力する。ここでは、４倍に増幅する。その増幅された残差信号は、第２ステージ２０の変換対象となる。

第２ステージ２０は、第２サブＡＤ変換回路２２、第２ＤＡ変換回路２４、第２減算回路２６および第２増幅回路２８を備える。第２サブＡＤ変換回路２２および第２増幅回路２８は、実質的に同じタイミングで、第１ステージ１０からの残差信号をサンプリングする。

第２サブＡＤ変換回路２２は、フラッシュ型で構成される。上述したようにその分解能は冗長１ビットを含めると３ビットである。第２サブＡＤ変換回路２２は、サンプリングした信号のうち、上位から５ビット目および６ビット目に相当する成分をデジタル値に変換し、冗長１ビットを加えて、第２ＤＡ変換回路２４および図示しない上記デジタル信号処理部に出力する。第２ＤＡ変換回路２４は、第２サブＡＤ変換回路２２の出力デジタル値をアナログ値に変換する。

第２減算回路２６は、第２増幅回路２８によりサンプリングされた第１ステージ１０からの残差信号から、第２ＤＡ変換回路２４により変換されたアナログ信号を減算する。第２増幅回路２８は、前者から後者が除かれた残差信号を所定の増幅率で増幅し、第２ステージ２０に出力する。ここでは、４倍に増幅する。

第３ステージ３０は、第３サブＡＤ変換回路３２、第３ＤＡ変換回路３４、第３減算回路３６および第３増幅回路３８を備える。第３ステージ３０は、上位から７ビット目および８ビット目に相当する成分をデジタル値に変換する。第３ステージ３０は第２ステージ２０と同じ構成であるため、説明を省略する。

第４ステージ４０は、第４サブＡＤ変換回路４２を備える。第４サブＡＤ変換回路４２は、第３ステージ３０から入力された残差信号をデジタル値に変換する。すなわち、上位から９ビット目および１０ビット目に相当する成分をデジタル値に変換する。

図示しない上記デジタル信号処理部は、全ステージ、すなわち第１ステージ１０、第２ステージ２０、第３ステージ３０および第４ステージ４０の出力デジタル値を受け、冗長ビットを分離して、１０ビットのデジタル値に組み立てる。また、各ステージから出力された温度計コードのデジタル値をバイナリコードのデジタル値に変換する。

ここで、第１ＤＡ変換回路１４、第１減算回路１６および第１増幅回路１８を組み合わせた回路ブロックは、実施の形態に係るスイッチトキャパシタ回路３００により構成可能である。すなわち、第１ＤＡ変換回路１４および第１減算回路１６の機能を容量アレイ回路１００が担い、第１増幅回路１８の機能を差動増幅回路２００が担うことが可能である。なお、第２ＤＡ変換回路２４、第２減算回路２６および第２増幅回路２８を組み合わせた回路ブロック、ならびに第３ＤＡ変換回路３４、第３減算回路３６および第３増幅回路３８を組み合わせた回路ブロックについても、実施の形態に係るスイッチトキャパシタ回路３００により構成可能である。

制御回路４００は、第１増幅回路１８から出力される第１ステージの残差信号を検出して、その残差信号のコモンモード電圧が理想値に近づくよう制御する。制御回路４００は、第２ＤＡ変換回路２４として機能する容量アレイ回路に含まれる、正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍに、検出したコモンモード電圧と上記理想値とのずれを補償するための電圧を印加するよう制御する。

図１４の下側に、第１ステージ１０のコモン入力許容電圧レンジａｒ１、第２ステージ２０のコモン入力許容電圧レンジａｒ２、第３ステージ３０のコモン入力許容電圧レンジａｒ３および第４ステージ４０のコモン入力許容電圧レンジａｒ４を描いている。ここで、コモン入力許容電圧レンジａｒとは、各ステージに含まれる回路が正常に動作可能なコモンモード電圧のレンジをいう。各ステージへの差動入力信号のコモンモード電圧が各ステージのコモン入力許容電圧レンジａｒを外れてしまうと、各ステージでの正常動作が保証されなくなる。各ステージの許容電圧レンジａｒは、各ステージに含まれる、サブＡＤ変換回路のコモン入力許容電圧レンジおよび増幅回路のコモン入力許容電圧レンジのうち、狭いほうに対応する。

斜線の丸印は、各ステージへの差動入力信号のコモンモード電圧の、理想的な推移を示している。黒塗りの丸印は、各ステージへの差動入力信号のコモンモード電圧にずれが発生し、それを補正しない場合の推移を示している。コモンモード電圧のずれは、後段にいくにしたがって大きくなる。

第１増幅回路１８に入力される差動信号に小さなコモンモード電圧のずれがあった場合、第１増幅回路１８から出力される差動信号では、そのずれが４倍になってしまう。さらに、第２増幅回路２８から出力される差動信号では、当初のずれが１６倍になってしまう。図１４では、第３ステージ３０に入力される差動信号は、第３ステージのコモン入力許容電圧レンジａｒ３を外れてしまっている。

白塗りの丸印は、各ステージへの差動入力信号のコモンモード電圧にずれが発生し、それを補正した場合の推移を示している。上述したように、第２ステージ２０内の第２ＤＡ変換回路２４でコモンモード電圧を補償した例である。この例では、第３ステージ３０に入力される差動信号は、第３ステージのコモン入力許容電圧レンジａｒ３に収まっている。

図１５は、図１４に示したパイプライン型アナログデジタル変換器５００ａの動作例を示すタイミングチャートである。第１サブＡＤ変換回路１２、第１増幅回路１８、第２サブＡＤ変換回路２２、第２増幅回路２８、第３サブＡＤ変換回路３２、第３増幅回路３８、および第４サブＡＤ変換回路４２は、それぞれ、オートゼロ期間の終了時点をサンプリングポイント（図１５では黒丸で描写）とする。

図１５のタイミングチャートでは、第１サブＡＤ変換回路１２および第１増幅回路１８は、クロック信号ＣＬＫの２周期に１回、入力アナログ信号Ｖｉｎをサンプリングする。クロック信号ＣＬＫの奇数周期のローレベル期間、第１サブＡＤ変換回路１２および第１増幅回路１８は、オートゼロ状態であり、そのローレベルからハイレベルへの立ち上がりエッジタイミングで、入力アナログ信号Ｖｉｎをサンプリングする。

続く、クロック信号ＣＬＫの奇数周期のハイレベル期間、第１サブＡＤ変換回路１２は、サンプリングした入力アナログ信号Ｖｉｎを所定ビット数（ここでは、４ビット）のデジタル値に変換する。第１増幅回路１８は、サンプリングした入力アナログ信号Ｖｉｎをそのまま一時的に保持する。

続く、クロック信号ＣＬＫの偶数周期のローレベル期間、第１ＤＡ変換回路１４は、第１サブＡＤ変換回路１２により変換されたデジタル値をアナログ信号に変換し、第１増幅回路１８は、サンプリングした入力アナログ信号Ｖｉｎから、第１ＤＡ変換回路１４により変換されたデジタル値を減算増幅する。上述した、入力容量Ｃｓにリファレンス電圧Ｖｒｅｆが入力され、差動増幅回路２００が増幅している状態に対応する。

また、このクロック信号ＣＬＫの偶数周期のローレベル期間、第２サブＡＤ変換回路２２および第２増幅回路２８は、オートゼロ状態であり、そのローレベルからハイレベルへの立ち上がりエッジタイミングで、第１増幅回路１８の出力アナログ信号をサンプリングする。

続く、クロック信号ＣＬＫの偶数周期のハイレベル期間、第２サブＡＤ変換回路２２は、サンプリングした第１増幅回路１８からのアナログ信号を所定ビット数（ここでは、２ビット）のデジタル値に変換する。第２増幅回路２８は、サンプリングした第１増幅回路１８からのアナログ信号をそのまま保持する。

続く、クロック信号ＣＬＫの偶数周期のローレベル期間、第２ＤＡ変換回路２４は、第２サブＡＤ変換回路２２により変換されたデジタル値をアナログ信号に変換し、第２増幅回路２８は、サンプリングした第１増幅回路１８からのアナログ信号から、第２ＤＡ変換回路２４により変換されたデジタル値を減算増幅する。

また、このクロック信号ＣＬＫの偶数周期のローレベル期間、第３サブＡＤ変換回路３２および第３増幅回路３８は、オートゼロ状態であり、そのローレベルからハイレベルへの立ち上がりエッジタイミングで、第２増幅回路２８の出力アナログ信号をサンプリングする。

続く、クロック信号ＣＬＫの偶数周期のハイレベル期間、第３サブＡＤ変換回路３２は、サンプリングした第２増幅回路２８からのアナログ信号を所定ビット数（ここでは、２ビット）のデジタル値に変換する。第３増幅回路３８は、サンプリングした第２増幅回路２８からのアナログ信号をそのまま保持する。

続く、クロック信号ＣＬＫの奇数周期のローレベル期間、第３ＤＡ変換回路３４は、第３サブＡＤ変換回路３２により変換されたデジタル値をアナログ信号に変換し、第３増幅回路３８は、サンプリングした第２増幅回路２８からのアナログ信号から、第３ＤＡ変換回路３４により変換されたデジタル値を減算増幅する。

また、このクロック信号ＣＬＫの奇数周期のローレベル期間、第４サブＡＤ変換回路４２は、オートゼロ状態であり、そのローレベルからハイレベルへの立ち上がりエッジタイミングで、第３増幅回路３８の出力アナログ信号をサンプリングする。

続く、クロック信号ＣＬＫの奇数周期のハイレベル期間、第４サブＡＤ変換回路４２は、サンプリングした第３増幅回路３８からのアナログ信号を所定ビット数（ここでは、２ビット）のデジタル値に変換する。

以上の処理が、クロック信号ＣＬＫの２周期分ずれて、同時並行して実行される。図１５のタイミングチャートでは、２系統の処理が同時並行して実行されている。

以上説明したように適用例１によれば、パイプライン型アナログデジタル変換器５００ａにおけるコモンモード電圧のずれを抑制することができ、高精度なアナログデジタル変換が可能となる。

なお、図１４に示す例では、第１ステージ１０の第１増幅回路１８の差動出力電圧を検出して、第２ステージ２０の第２ＤＡ変換回路２４でコモンモード電圧を補償する例を示したが、この構成に限るものではない。

たとえば、第１ステージ１０の第１増幅回路１８の差動出力電圧を検出して、第３ステージ３０の第３ＤＡ変換回路３４でコモンモード電圧を補償してもよい。また、第１ステージ１０の第１増幅回路１８の差動出力電圧を検出して、第２ステージ２０の第２ＤＡ変換回路２４でコモンモード電圧を補償するとともに、第２ステージ２０の第２増幅回路２８の差動出力電圧を検出して、第３ステージ３０の第３ＤＡ変換回路３４でコモンモード電圧を補償してもよい。また、第１ステージ１０の第１増幅回路１８の差動出力電圧を検出して、第１ステージ１０の第１ＤＡ変換回路１４でコモンモード電圧を補償してもよい。

このように、実施の形態に係るコモンモード電圧の補償方法を採用すれば、パイプライン型アナログデジタル変換器５００ａにおけるコモンモード電圧のずれを柔軟に補償することができる。また、すべての増幅回路にコモンモードフィードバック回路を搭載する必要がなく、実施の形態に係るコモンモード電圧の補償方法のほうが、コモンモード電圧補償に必要な回路面積を削減しやすい。なお、従来のコモンモードフィードバック回路による補償方法と、実施の形態に係るコモンモード電圧の補償方法とを併用してもよい。

図１６は、適用例２に係るサイクリック型アナログデジタル変換器５００ｂの構成を示す図である。このサイクリック型アナログデジタル変換器５００ｂは２つのステージを備え、第１ステージ１０は４ビット変換し、第２ステージ２０は、冗長１ビットを除き２ビット変換する。第２ステージ２０は、第１ステージ１０からの残差信号を３回に分けて変換し、合計６ビット変換する。したがって、当該サイクリック型アナログデジタル変換器５００ｂは、第１ステージ１０で４ビットおよび第２ステージ２０で６ビット変換し、合計１０ビット変換する。なお、これらのステージ数やビット数は一例であり、これに限るものではない。

第１ステージ１０の構成は、適用例１と同様であるため、説明を省略する。第２ステージ２０は、第２−１増幅回路２１、第２サブＡＤ変換回路２２、第２ＤＡ変換回路２４、第２減算回路２６、および第２−２増幅回路２８を備える。第２−１増幅回路２１および第２サブＡＤ変換回路２２は、第１ステージ１０からの残差信号または第２ステージ２０の出力から帰還される残差信号を、実質的に同じタイミングでサンプリングする。

第２−１増幅回路２１は、サンプリングした残差信号を所定の増幅率で増幅する。図１６では２倍に増幅する。第２サブＡＤ変換回路２２は、フラッシュ型で構成される。上述したようにその分解能は冗長１ビットを含めると３ビットである。第２サブＡＤ変換回路２２は、サンプリングした信号のうち、上位から５ビット目および６ビット目（１回目）、上位から７ビット目および８ビット目（２回目）、または上位から９ビット目および１０ビット目（３回目）に相当する成分をデジタル値に変換し、冗長１ビットを加えて、第２ＤＡ変換回路２４および図示しないデジタル信号処理部に出力する。第２ＤＡ変換回路２４は、第２サブＡＤ変換回路２２の出力デジタル値をアナログ値に変換する。

第２減算回路２６は、第２−１増幅回路２１により増幅された、第１ステージ１０からの残差信号または第２ステージ２０の出力から帰還された残差信号から、第２ＤＡ変換回路２４により変換されたアナログ信号を減算する。第２−１増幅回路２８は、前者から後者が除かれた残差信号を所定の増幅率で増幅し、第２ステージ２０に出力する。ここでは、２倍に増幅し、第２ステージ２０の入力に帰還する。

なお、本適用例では、第２−１増幅回路２１が、サンプリングした信号を２倍に増幅しているため、第２サブＡＤ変換回路２２および第２ＤＡ変換回路２４の経路中で、第２ＤＡ変換回路２４から出力される信号も２倍に増幅する必要がある。なお、第２−１増幅回路２１の増幅率を１倍、および第２−２増幅回路２８の増幅率を４倍に設定すれば、第２ＤＡ変換回路２４から出力される信号をそのまま使用することができる。

第１ステージ１０と第２ステージ２０との間に、第１スイッチＳＷ１０および第２スイッチＳＷ２０が設けられる。第１スイッチＳＷ１０および第２スイッチＳＷ２０は、相補的にオンオフする。

第１スイッチＳＷ１０がオン、第２スイッチＳＷ２０がオフ状態で、第２−１増幅回路２１および第２サブＡＤ変換回路２２に、第１ステージ１０からの残差信号が入力される。一方、第１スイッチＳＷ１０がオフ状態、第２スイッチＳＷ２０がオン状態で、第２−１増幅回路２１および第２サブＡＤ変換回路２２に、第２ステージ２０の出力から帰還される残差信号が入力される。

図１７は、適用例２に係るサイクリック型アナログデジタル変換器５００ｂの第１増幅回路１８および第２−１増幅回路２１の動作を示すタイミングチャートである。第２−１増幅回路２１のオートゼロ状態では、第２−１増幅回路２１に、第１増幅回路１８の増幅状態の出力電圧が入力され、第２−１増幅回路２１の増幅状態では、第２−１増幅回路２１に、第１増幅回路１８のオートゼロ状態の出力電圧が入力される。すなわち、第２−１増幅回路２１のリファレンス電圧として、第１増幅回路１８のオートゼロ状態の出力電圧が入力される。上述した例では、中間基準電圧ＶＲＢ２が入力される。

図１８は、第２−１増幅回路２１を構成するスイッチトキャパシタ回路３００の構成例１を示す図である。このスイッチトキャパシタ回路３００の構成は、図１に示したスイッチトキャパシタ回路３００と比較し、複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および複数の負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）の入力側端子に接続されるスイッチが省略された構成である。ここでは、複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）は、それぞれ第１増幅回路１８の正側の出力端子に接続される。複数の負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）は、それぞれ第１増幅回路１８の正側の出力端子に接続される。上述したように、第２−１増幅回路２１は、入力電圧もリファレンス電圧も第１増幅回路１８から供給されるため、入力経路を切り替えるためのスイッチは不要である。

正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍは、図１に示したスイッチトキャパシタ回路３００と同様に、増幅時に正側のコモンモード調整電圧Ｖｘｐおよび負側のコモンモード調整電圧Ｖｘｍが入力されることにより、コモンモード電圧のずれを補償することができる。また、オフセット電圧の補償に用いてもよい。なお、図１７に示したスイッチトキャパシタ回路３００では、複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および複数の負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）は、減らしてもよい。それぞれ一つでもよい。また、減らした分の容量を調整容量Ｃｘに転用してもよい。

図１９は、第２−１増幅回路２１を構成するスイッチトキャパシタ回路３００の構成例２を示す図である。このスイッチトキャパシタ回路３００の構成は、図１０に示したスイッチトキャパシタ回路３００と比較し、複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および複数の負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）の入力側端子に接続されるスイッチ、ならびに正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍが省略された構成である。このように、入力アナログ信号Ｖｉｎが入力された容量で、コモンモード調整やオフセット調整をする構成であってもよい。

ここで、第１ＤＡ変換回路１４、第１減算回路１６および第１増幅回路１８を組み合わせた回路ブロック、および第２ＤＡ変換回路２４、第２減算回路２６および第２−２増幅回路２８を組み合わせた回路ブロックは、それぞれ、実施の形態に係るスイッチトキャパシタ回路３００により構成可能である。第２−２増幅回路２８を図１に示したスイッチトキャパシタ回路３００した場合、正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍは、オートゼロ状態でも増幅状態でも、第２−１増幅回路２１の出力電圧を受けることも可能である。この場合、コモンモード電圧やオフセット電圧が調整されない。また、上述したように、正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍは、オートゼロ状態では第２−１増幅回路２１の出力電圧を受け、増幅状態では正側のコモンモード調整電圧Ｖｘｐおよび負側のコモンモード調整電圧Ｖｘｍを受けてもよい。

制御回路４００は、第１増幅回路１８の残差信号を検出して、その残差信号のコモンモード電圧が理想値に近づくよう制御する。制御回路４００は、第２ＤＡ変換回路２４として機能する容量アレイ回路に含まれる、正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍに、検出したコモンモード電圧と上記理想値とのずれを補償するための電圧を印加するよう制御する。

より具体的には、制御回路４００は、第２ＤＡ変換回路２４における、１回目の変換時、２回目の変換時および３回目の変換時の少なくとも１回において、その補償するための電圧を印加するよう制御する。また、制御回路４００は、回数毎に、正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍに入力する、正側のコモンモード調整電圧Ｖｘｐおよび負側のコモンモード調整電圧Ｖｘｍの値を変更してもよい。

以上説明したように適用例２によれば、適用例１に係るパイプライン型アナログデジタル変換器５００ａと同様に、サイクリック型アナログデジタル変換器５００ｂにおけるコモンモード電圧のずれを抑制することができ、高精度なアナログデジタル変換が可能となる。

以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

図１４、図１６では、第１増幅回路１８の差動出力電圧を、図９に示した制御回路４００により検出する手法を説明した。この点、その差動出力電圧の検出手法は、それに限るものではない。

図２０は、サブＡＤ変換回路のデジタル値を検出することにより、コモンモード電圧のずれを検出する手法を説明するための図である。図２０では、第１増幅回路１８の正側の出力端子と、第２サブＡＤ変換回路２２の正側の入力端子との間に、正側の第３スイッチＳＷ３０ｐが設けられ、第１増幅回路１８の負側の出力端子と、第２サブＡＤ変換回路２２の負側の入力端子との間に、負側の第３スイッチＳＷ３０ｍが設けられる。また、正側のテスト参照電圧Ｖｔｐを供給する電圧源と、第２サブＡＤ変換回路２２の正側の入力端子との間に、正側の第４スイッチＳＷ４０ｐが設けられ、負側のテスト参照電圧Ｖｔｍを供給する電圧源と、第２サブＡＤ変換回路２２の負側の入力端子との間に、負側の第４スイッチＳＷ４０ｍが設けらる。

制御回路４００は、第１増幅回路１８の正側の出力電圧のオフセット成分と、負側の出力電圧のオフセット成分を測定することにより、第１増幅回路１８の差動出力電圧のコモンモード電圧を推測することができる。以下、具体的に説明する。まず、正側の第３スイッチＳＷ３０ｐをオン、正側の第４スイッチＳＷ４０ｐをオフ、負側の第３スイッチＳＷ３０ｍをオフ、および負側の第４スイッチＳＷ４０ｍをオンする。この状態で、第１増幅回路１８の正側の入力端子に正側のテスト入力電圧を入力する。

制御回路４００は、正側のテスト入力電圧、負側のテスト参照電圧Ｖｔｍ、高電位側基準電圧ＶＲＴおよび低電位側基準電圧ＶＲＢが既知であるため、第１増幅回路１８の正側の出力電圧を測定することができる。

つぎに、正側の第３スイッチＳＷ３０ｐをオフ、正側の第４スイッチＳＷ４０ｐをオン、負側の第３スイッチＳＷ３０ｍをオン、および負側の第４スイッチＳＷ４０ｍをオフする。この状態で、第１増幅回路１８の負側の入力端子に負側のテスト入力電圧を入力する。

制御回路４００は、負側のテスト入力電圧、正側のテスト参照電圧Ｖｔｐ、高電位側基準電圧ＶＲＴおよび低電位側基準電圧ＶＲＢが既知であるため、第１増幅回路１８の負側の出力電圧を測定することができる。

ここで、第１増幅回路１８の正側の入力端子に正側のテスト入力電圧、およびその負側の入力端子に負側のテスト入力電圧を入力した場合における、第１増幅回路１８の正側の理想的な出力電圧、およびその負側の理想的な出力電圧を、それそれ正側の理想出力電圧および負側の理想出力電圧と表記する。

制御回路４００は、測定した第１増幅回路１８の正側の出力電圧と、正側の理想出力電圧との差分を、正側の出力電圧のオフセット成分とする。また、測定した第１増幅回路１８の負側の出力電圧と、負側の理想出力電圧との差分を、負側の出力電圧のオフセット成分とする。

なお、正側のテスト参照電圧Ｖｔｐおよび負側のテスト参照電圧Ｖｔｍは、第２サブＡＤ変換回路２２内で使用される、高電位側基準電圧ＶＲＴおよび低電位側基準電圧ＶＲＢから生成されてもよい。また、上述した、正側のテスト入力電圧および負側のテスト入力電圧は、第１ＤＡ変換回路１４により生成されて、第１増幅回路１８に入力されてもよいし、第１ＤＡ変換回路１４以外の構成要素により生成されて、入力されてもよい。ここまで、第１増幅回路１８のコモンモード電圧のずれを検出する例を説明したが、他の増幅回路のコモンモード電圧のずれも同様の手法により検出することができる。

Ｃｓｐ 正側の入力容量、 Ｃｘｐ 正側の調整容量、 Ｃｅｘｐ 正側の追加調整容量、 Ｃｓｍ 負側の入力容量、 Ｃｘｍ 負側の調整容量、 Ｃｅｘｍ 負側の追加調整容量、 Ｃｆｐ 正側の帰還容量、 Ｃｆｍ 負側の帰還容量、 ＣＰｐ 正側のコンパレータ、 ＣＰｍ 負側のコンパレータ、 ＩＳｐ 正側の電流源、 ＩＳｍ 負側の電流源、 １００ 容量アレイ回路、 ２００，２００ａ，２００ｂ 差動増幅回路、 ３００ スイッチトキャパシタ回路、 ４００ 制御回路、 ５００ａ パイプライン型アナログデジタル変換器、 ５００ｂ サイクリック型アナログデジタル変換器。

Claims (6)

1. 複数の差動入力信号を受け、それらを合成して一つの差動出力信号を生成する容量アレイ回路であって、
   前記複数の差動入力信号の、正側の複数の入力信号を受け、それらを合成して前記差動出力信号の正側の出力信号を生成する正側の容量アレイ部と、
   前記複数の差動入力信号の、負側の複数の入力信号を受け、それらを合成して前記差動出力信号の負側の出力信号を生成する負側の容量アレイ部と、を備え、
   前記正側の容量アレイ部は、
   前記正側の複数の入力信号をそれぞれ並列に受ける複数の正側の入力容量と、
   コモンモード電圧を調整するための正側の電圧を受ける少なくとも一つの正側の調整容量と、を含み、
   前記複数の正側の入力容量および前記正側の調整容量のそれぞれの出力端子が一つに結合され、
   前記負側の容量アレイ部は、
   前記負側の複数の入力信号をそれぞれ並列に受ける複数の負側の入力容量と、
   前記コモンモード電圧を調整するための負側の電圧を受ける少なくとも一つの負側の調整容量と、を含み、
   前記複数の負側の入力容量および前記負側の調整容量のそれぞれの出力端子が一つに結合されていることを特徴とする容量アレイ回路。
2. 前記複数の差動入力信号は、一つのデジタル値を受けて選択される、電圧の違う二種類の信号であり、
   前記差動出力信号は、一つのアナログ値を表現するアナログ信号であり、
   当該容量アレイ回路は、前記デジタル値を前記アナログ値に変換するデジタルアナログ変換回路として機能することを特徴とする請求項１に記載の容量アレイ回路。
3. 前記複数の差動入力信号には、二種類の差動入力信号があり、
   第１差動入力信号はアナログ信号であり、第２差動入力信号は一つのデジタル値を受けて選択される、電圧の違う二種類の信号であり、
   前記正側の容量アレイ部および前記負側の容量アレイ部に、前記第１差動入力信号がサンプリングされた後、前記第２差動入力信号がリファレンス電圧として印加されることを特徴とする請求項１に記載の容量アレイ回路。
4. 前記コモンモード電圧を調整するための電圧は、当該容量アレイ回路より前段または後段に設けられた差動増幅回路の差動出力信号の差動値を一定に保ったまま、そのコモンモード電圧のずれを補償するための電圧であることを特徴とする請求項１から３のいずれかに記載の容量アレイ回路。
5. 入力アナログ信号を、上位ビットから下位ビットに向けて複数回の変換処理により、デジタル信号に変換するアナログデジタル変換器であって、
   第１差動アナログ信号を所定ビット数の差動デジタル信号に変換する少なくとも一つのサブＡＤ変換回路と、
   前記サブＡＤ変換回路により変換された差動デジタル信号を第２差動アナログ信号に変換する少なくとも一つのＤＡ変換回路と、
   前記第１差動アナログ信号とまたは所定の増幅率で増幅された後の前記第１差動アナログ信号と、前記第２差動アナログ信号との差分信号を増幅し、つぎの変換処理の対象とすべき差動アナログ残差信号を生成する少なくとの一つの差動増幅回路と、
   前記差動増幅回路の差動アナログ残差信号を検出して、その差動アナログ残差信号のコモンモード電圧が理想値に近づくよう制御する制御回路と、を備え、
   前記ＤＡ変換回路は、請求項２に記載した容量アレイ回路を有し、
   前記制御回路は、前記ＤＡ変換回路の前記容量アレイ回路に含まれる、前記正側の調整容量および前記負側の調整容量に、検出したコモンモード電圧と前記理想値とのずれを補償するための電圧を印加するよう制御することを特徴とするアナログデジタル変換器。
6. 前記差動増幅回路は、正側の増幅回路と、負側の増幅回路とを有し、
   前記正側の増幅回路は、
   前記容量アレイ回路の正側の出力信号を受ける正側のコンパレータと、
   第１固定電圧源と当該差動増幅回路の正側の出力端子との間に設けられ、前記正側のコンパレータの出力信号が変化するまで、電流を当該出力端子に供給する正側の電流源と、を含み、
   前記負側の増幅回路は、
   前記容量アレイ回路の負側の出力信号を受ける負側のコンパレータと、
   第２固定電圧源と当該差動増幅回路の負側の出力端子との間に設けられ、前記負側のコンパレータの出力信号が変化するまで、電流を当該出力端子に供給する負側の電流源と、を含むことを特徴とする請求項５に記載のアナログデジタル変換器。

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