JP2003158434A - 擬似差動増幅回路及び擬似差動増幅回路を使用したａ／ｄ変換器 - Google Patents
擬似差動増幅回路及び擬似差動増幅回路を使用したａ／ｄ変換器Info
- Publication number
- JP2003158434A JP2003158434A JP2001356074A JP2001356074A JP2003158434A JP 2003158434 A JP2003158434 A JP 2003158434A JP 2001356074 A JP2001356074 A JP 2001356074A JP 2001356074 A JP2001356074 A JP 2001356074A JP 2003158434 A JP2003158434 A JP 2003158434A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- converter
- voltage
- input
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims description 93
- 238000006243 chemical reaction Methods 0.000 claims description 84
- 230000003321 amplification Effects 0.000 claims description 11
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 8
- 238000005070 sampling Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 16
- 230000008094 contradictory effect Effects 0.000 description 2
- 101100371857 Caenorhabditis elegans unc-71 gene Proteins 0.000 description 1
- 102100032566 Carbonic anhydrase-related protein 10 Human genes 0.000 description 1
- 101000867836 Homo sapiens Carbonic anhydrase-related protein 10 Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
- H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
- H03M1/0682—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS using a differential network structure, i.e. symmetrical with respect to ground
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means
- H03F3/45641—Measuring at the loading circuit of the differential amplifier
- H03F3/45645—Controlling the input circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
- H03F3/45932—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by using feedback means
- H03F3/45937—Measuring at the loading circuit of the differential amplifier
- H03F3/45941—Controlling the input circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
- H03M1/168—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters and delivering the same number of bits
Abstract
(57)【要約】
【課題】 低消費電力化を行うことができると共に低電
圧動作を行うことができる擬似差動増幅回路及びその擬
似差動増幅回路を使用したＡ／Ｄ変換器を得る。 【解決手段】 差動対を使用することなく、一対の入力
信号を対応して増幅する同一の２つの増幅器２，３を用
いて擬似的な差動増幅回路１を形成し、このような擬似
差動増幅回路１を並列パイプライン型Ａ／Ｄ変換器１０
におけるＡ／Ｄ変換回路ＡＤ１〜ＡＤｍの各演算回路２
５に使用するようにした。
圧動作を行うことができる擬似差動増幅回路及びその擬
似差動増幅回路を使用したＡ／Ｄ変換器を得る。 【解決手段】 差動対を使用することなく、一対の入力
信号を対応して増幅する同一の２つの増幅器２，３を用
いて擬似的な差動増幅回路１を形成し、このような擬似
差動増幅回路１を並列パイプライン型Ａ／Ｄ変換器１０
におけるＡ／Ｄ変換回路ＡＤ１〜ＡＤｍの各演算回路２
５に使用するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、２つの増幅器を用
いて擬似的に差動増幅回路を形成してなる擬似差動増幅
回路と、該擬似差動増幅回路を使用したＡ／Ｄ変換器、
特にパイプライン型Ａ／Ｄ変換器に関する。
いて擬似的に差動増幅回路を形成してなる擬似差動増幅
回路と、該擬似差動増幅回路を使用したＡ／Ｄ変換器、
特にパイプライン型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】図１０は、パイプライン型Ａ／Ｄ変換器
で使用されている差動増幅回路の従来例を示した回路図
である。図１０の差動増幅回路１００において、各ＰＭ
ＯＳトランジスタＭＰ１のゲートにはそれぞれ所定の定
電圧Ｖｐ１が印加されており、ＮＭＯＳトランジスタＭ
Ｎ４のゲートには所定の定電圧Ｖｎ１が印加されてい
る。差動対をなす２つのＮＭＯＳトランジスタＭＮ３の
各ゲートは、差動増幅回路１００の各入力端をなし、２
つの入力電圧ＶｉＡ，ＶｉＢが対応して入力される。
で使用されている差動増幅回路の従来例を示した回路図
である。図１０の差動増幅回路１００において、各ＰＭ
ＯＳトランジスタＭＰ１のゲートにはそれぞれ所定の定
電圧Ｖｐ１が印加されており、ＮＭＯＳトランジスタＭ
Ｎ４のゲートには所定の定電圧Ｖｎ１が印加されてい
る。差動対をなす２つのＮＭＯＳトランジスタＭＮ３の
各ゲートは、差動増幅回路１００の各入力端をなし、２
つの入力電圧ＶｉＡ，ＶｉＢが対応して入力される。
【０００３】また、ＰＭＯＳトランジスタＭＰ２とＮＭ
ＯＳトランジスタＭＮ２との各接続部は、それぞれ差動
増幅回路１００の出力端をなし、各出力電圧ＶｏＡ，Ｖ
ｏＢが対応して出力される。各ＮＭＯＳトランジスタＭ
Ｎ１のゲートには、同相モードフィードバック回路ＣＭ
ＦＢの出力信号がそれぞれ入力され、各出力電圧ＶｏＰ
及びＶｏＭの調整を行う。
ＯＳトランジスタＭＮ２との各接続部は、それぞれ差動
増幅回路１００の出力端をなし、各出力電圧ＶｏＡ，Ｖ
ｏＢが対応して出力される。各ＮＭＯＳトランジスタＭ
Ｎ１のゲートには、同相モードフィードバック回路ＣＭ
ＦＢの出力信号がそれぞれ入力され、各出力電圧ＶｏＰ
及びＶｏＭの調整を行う。
【０００４】ここで、差動対をなすＮＭＯＳトランジス
タＭＮ３に流れる電流をＩｏとすると、帰還回路を形成
している各反転増幅器Ａ１，Ａ２にはＩｏ／４の電源電
流がそれぞれ流れ、ＰＭＯＳトランジスタＭＰ２、ＮＭ
ＯＳトランジスタＭＮ２及びＭＮ１の各直列回路にはそ
れぞれＩｏの電流が流れる。各スイッチＳＷ１，ＳＷ２
は、Ａ／Ｄ変換器に入力される信号がサンプリングされ
るときはそれぞれオンして導通状態となり、Ａ／Ｄ変換
器に入力される信号がホールドされるときはそれぞれオ
フして遮断状態となる。
タＭＮ３に流れる電流をＩｏとすると、帰還回路を形成
している各反転増幅器Ａ１，Ａ２にはＩｏ／４の電源電
流がそれぞれ流れ、ＰＭＯＳトランジスタＭＰ２、ＮＭ
ＯＳトランジスタＭＮ２及びＭＮ１の各直列回路にはそ
れぞれＩｏの電流が流れる。各スイッチＳＷ１，ＳＷ２
は、Ａ／Ｄ変換器に入力される信号がサンプリングされ
るときはそれぞれオンして導通状態となり、Ａ／Ｄ変換
器に入力される信号がホールドされるときはそれぞれオ
フして遮断状態となる。
【０００５】
【発明が解決しようとする課題】近年、移動体通信やイ
ンターネットにおける通信速度の高速化、映像機器の高
精細化・高画質化、ディスクメディアの高速化に伴っ
て、Ａ／Ｄ変換器への性能要求が加速度的に高まってい
る。特に、ＣＭＯＳ化を行って、高速化・高精度化と共
に低電圧化・低消費電力化を行うことがでできるＡ／Ｄ
変換器の実現が望まれている。
ンターネットにおける通信速度の高速化、映像機器の高
精細化・高画質化、ディスクメディアの高速化に伴っ
て、Ａ／Ｄ変換器への性能要求が加速度的に高まってい
る。特に、ＣＭＯＳ化を行って、高速化・高精度化と共
に低電圧化・低消費電力化を行うことがでできるＡ／Ｄ
変換器の実現が望まれている。
【０００６】しかし、図１０で示したような差動増幅回
路１００は完全差動型をなしており、得られる出力電流
に対して、大きなバイアス電流を流す必要があり、効率
が悪く消費電力も大きくなり、このような差動増幅回路
は、Ａ／Ｄ変換器の低消費電力化を行うには不適格であ
った。また、完全差動型の差動増幅回路１００は、電源
電圧ＶＤＤと接地との間にトランジスタを何段も直列接
続するため、低電圧動作に限界があり、Ａ／Ｄ変換器の
低電圧化を行う上でも適格ではなかった。
路１００は完全差動型をなしており、得られる出力電流
に対して、大きなバイアス電流を流す必要があり、効率
が悪く消費電力も大きくなり、このような差動増幅回路
は、Ａ／Ｄ変換器の低消費電力化を行うには不適格であ
った。また、完全差動型の差動増幅回路１００は、電源
電圧ＶＤＤと接地との間にトランジスタを何段も直列接
続するため、低電圧動作に限界があり、Ａ／Ｄ変換器の
低電圧化を行う上でも適格ではなかった。
【０００７】本発明は、上記のような問題を解決するた
めになされたものであり、差動増幅回路の代わりに、２
つのカスコード増幅器を用いて擬似的な差動増幅回路を
形成することによって、低消費電力化を行うことができ
ると共に低電圧動作を行うことができる擬似差動増幅回
路及びその擬似差動増幅回路を使用したＡ／Ｄ変換器を
得ることを目的とする。
めになされたものであり、差動増幅回路の代わりに、２
つのカスコード増幅器を用いて擬似的な差動増幅回路を
形成することによって、低消費電力化を行うことができ
ると共に低電圧動作を行うことができる擬似差動増幅回
路及びその擬似差動増幅回路を使用したＡ／Ｄ変換器を
得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る擬似差動
増幅回路は、第１の入力信号を増幅して出力する第１の
増幅器と、該第１の入力信号に対して相反する信号レベ
ルをなす第２の入力信号を増幅して出力する第２の増幅
器とを備え、前記第１及び第２の各増幅器は、同一の回
路をなすと共に同一の特性を有し、入力された一対の第
１及び第２の各入力信号に対して、擬似的に差動増幅を
行って出力するものである。
増幅回路は、第１の入力信号を増幅して出力する第１の
増幅器と、該第１の入力信号に対して相反する信号レベ
ルをなす第２の入力信号を増幅して出力する第２の増幅
器とを備え、前記第１及び第２の各増幅器は、同一の回
路をなすと共に同一の特性を有し、入力された一対の第
１及び第２の各入力信号に対して、擬似的に差動増幅を
行って出力するものである。
【０００９】更に、前記第１及び第２の各増幅器におけ
るそれぞれの出力端との間に直列に接続された第１及び
第２の各コンデンサと、前記第１及び第２の各増幅器に
おけるそれぞれの入力端との間に直列に接続された第３
及び第４の各コンデンサと、前記第１及び第２の各コン
デンサの接続部の電圧を該第３及び第４の各コンデンサ
の接続部に伝達するバッファ回路部と、入力された制御
信号に応じて、前記第１及び第２の各コンデンサの接続
部に対して、所定の電圧の印加制御を行うスイッチ部と
を備えるようにした。
るそれぞれの出力端との間に直列に接続された第１及び
第２の各コンデンサと、前記第１及び第２の各増幅器に
おけるそれぞれの入力端との間に直列に接続された第３
及び第４の各コンデンサと、前記第１及び第２の各コン
デンサの接続部の電圧を該第３及び第４の各コンデンサ
の接続部に伝達するバッファ回路部と、入力された制御
信号に応じて、前記第１及び第２の各コンデンサの接続
部に対して、所定の電圧の印加制御を行うスイッチ部と
を備えるようにした。
【００１０】具体的には、前記第１及び第２の各コンデ
ンサは、スイッチ部から所定の電圧が印加されると、該
所定の電圧と前記第１及び第２の各増幅器から出力され
る２つの信号の平均値との電圧差をそれぞれ記憶し、前
記第３及び第４の各コンデンサは、一端にバッファ回路
部を介して該電圧差がそれぞれ印加されるようにした。
ンサは、スイッチ部から所定の電圧が印加されると、該
所定の電圧と前記第１及び第２の各増幅器から出力され
る２つの信号の平均値との電圧差をそれぞれ記憶し、前
記第３及び第４の各コンデンサは、一端にバッファ回路
部を介して該電圧差がそれぞれ印加されるようにした。
【００１１】このような、前記第１及び第２の各増幅器
は、それぞれシングルエンド型増幅器をなすようにして
もよい。
は、それぞれシングルエンド型増幅器をなすようにして
もよい。
【００１２】一方、この発明に係るＡ／Ｄ変換器は、相
対する電圧レベルをなす一対のアナログ信号をそれぞれ
サンプリングしてホールドするサンプルホールド回路
と、該サンプルホールド回路から出力される一対の出力
信号に対して、Ａ／Ｄ変換を行うと共にそれぞれ所定の
方法で演算を行って次段のＡ／Ｄ変換回路における一対
の入力電圧として出力する複数のＡ／Ｄ変換回路とを有
するＡ／Ｄ変換器において、前記各Ａ／Ｄ変換回路は、
入力された一対の入力電圧に対してＡ／Ｄ変換を行うサ
ブＡ／Ｄ変換器と、該サブＡ／Ｄ変換器でＡ／Ｄ変換さ
れたデータに対してＤ／Ａ変換を行うサブＤ／Ａ変換器
と、該サブＤ／Ａ変換器でＤ／Ａ変換された電圧を用い
て、前記入力された一対の入力電圧に対して所定の演算
をそれぞれ行う各演算器と、該各演算器で得られたそれ
ぞれの電圧に対して擬似的に差動増幅を行って出力す
る、同一回路で同一特性を有する一対の増幅器からなる
擬似差動増幅回路とを備えるものである。
対する電圧レベルをなす一対のアナログ信号をそれぞれ
サンプリングしてホールドするサンプルホールド回路
と、該サンプルホールド回路から出力される一対の出力
信号に対して、Ａ／Ｄ変換を行うと共にそれぞれ所定の
方法で演算を行って次段のＡ／Ｄ変換回路における一対
の入力電圧として出力する複数のＡ／Ｄ変換回路とを有
するＡ／Ｄ変換器において、前記各Ａ／Ｄ変換回路は、
入力された一対の入力電圧に対してＡ／Ｄ変換を行うサ
ブＡ／Ｄ変換器と、該サブＡ／Ｄ変換器でＡ／Ｄ変換さ
れたデータに対してＤ／Ａ変換を行うサブＤ／Ａ変換器
と、該サブＤ／Ａ変換器でＤ／Ａ変換された電圧を用い
て、前記入力された一対の入力電圧に対して所定の演算
をそれぞれ行う各演算器と、該各演算器で得られたそれ
ぞれの電圧に対して擬似的に差動増幅を行って出力す
る、同一回路で同一特性を有する一対の増幅器からなる
擬似差動増幅回路とを備えるものである。
【００１３】また、この発明に係るＡ／Ｄ変換器は、相
対する電圧レベルをなす一対のアナログ信号をそれぞれ
サンプリングしてホールドするサンプルホールド回路
と、該サンプルホールド回路から出力される一対の出力
信号に対して、Ａ／Ｄ変換を行うと共にそれぞれ所定の
方法で演算を行って次段のＡ／Ｄ変換回路における一対
の入力電圧として出力する複数のＡ／Ｄ変換回路とを有
するＡ／Ｄ変換器において、前記各Ａ／Ｄ変換回路の少
なくとも１つのＡ／Ｄ変換回路は、入力された一対の入
力電圧に対してＡ／Ｄ変換を行うサブＡ／Ｄ変換器と、
該サブＡ／Ｄ変換器でＡ／Ｄ変換されたデータに対して
Ｄ／Ａ変換を行うサブＤ／Ａ変換器と、該サブＤ／Ａ変
換器でＤ／Ａ変換された電圧を用いて、前記入力された
一対の入力電圧に対して所定の演算をそれぞれ行う各演
算器と、該各演算器で得られたそれぞれの電圧に対して
擬似的に差動増幅を行って出力する、同一回路で同一特
性を有する一対の増幅器からなる擬似差動増幅回路とを
備えるものである。
対する電圧レベルをなす一対のアナログ信号をそれぞれ
サンプリングしてホールドするサンプルホールド回路
と、該サンプルホールド回路から出力される一対の出力
信号に対して、Ａ／Ｄ変換を行うと共にそれぞれ所定の
方法で演算を行って次段のＡ／Ｄ変換回路における一対
の入力電圧として出力する複数のＡ／Ｄ変換回路とを有
するＡ／Ｄ変換器において、前記各Ａ／Ｄ変換回路の少
なくとも１つのＡ／Ｄ変換回路は、入力された一対の入
力電圧に対してＡ／Ｄ変換を行うサブＡ／Ｄ変換器と、
該サブＡ／Ｄ変換器でＡ／Ｄ変換されたデータに対して
Ｄ／Ａ変換を行うサブＤ／Ａ変換器と、該サブＤ／Ａ変
換器でＤ／Ａ変換された電圧を用いて、前記入力された
一対の入力電圧に対して所定の演算をそれぞれ行う各演
算器と、該各演算器で得られたそれぞれの電圧に対して
擬似的に差動増幅を行って出力する、同一回路で同一特
性を有する一対の増幅器からなる擬似差動増幅回路とを
備えるものである。
【００１４】この場合、前記各Ａ／Ｄ変換回路における
他のＡ／Ｄ変換回路は、入力された一対の入力電圧に対
してＡ／Ｄ変換を行うサブＡ／Ｄ変換器と、該サブＡ／
Ｄ変換器でＡ／Ｄ変換されたデータに対してＤ／Ａ変換
を行うサブＤ／Ａ変換器と、該サブＤ／Ａ変換器でＤ／
Ａ変換された電圧を用いて、前記入力された一対の入力
電圧に対して所定の演算をそれぞれ行う各演算器と、該
各演算器で得られたそれぞれの電圧に対して差動増幅を
行って出力する差動増幅回路とを備えるようにした。
他のＡ／Ｄ変換回路は、入力された一対の入力電圧に対
してＡ／Ｄ変換を行うサブＡ／Ｄ変換器と、該サブＡ／
Ｄ変換器でＡ／Ｄ変換されたデータに対してＤ／Ａ変換
を行うサブＤ／Ａ変換器と、該サブＤ／Ａ変換器でＤ／
Ａ変換された電圧を用いて、前記入力された一対の入力
電圧に対して所定の演算をそれぞれ行う各演算器と、該
各演算器で得られたそれぞれの電圧に対して差動増幅を
行って出力する差動増幅回路とを備えるようにした。
【００１５】具体的には、前記擬似差動増幅回路は、前
記各増幅器のそれぞれの出力端との間に直列に接続され
た第１及び第２の各コンデンサと、前記各増幅器のそれ
ぞれの入力端との間に直列に接続された第３及び第４の
各コンデンサと、第１及び第２の各コンデンサの接続部
の電圧を、第３及び第４の各コンデンサの接続部に伝達
するバッファ回路部と、入力された制御信号に応じて、
第１及び第２の各コンデンサの接続部に対して、所定の
電圧の印加制御を行うスイッチ部とを備えるようにし
た。
記各増幅器のそれぞれの出力端との間に直列に接続され
た第１及び第２の各コンデンサと、前記各増幅器のそれ
ぞれの入力端との間に直列に接続された第３及び第４の
各コンデンサと、第１及び第２の各コンデンサの接続部
の電圧を、第３及び第４の各コンデンサの接続部に伝達
するバッファ回路部と、入力された制御信号に応じて、
第１及び第２の各コンデンサの接続部に対して、所定の
電圧の印加制御を行うスイッチ部とを備えるようにし
た。
【００１６】この場合、前記第１及び第２の各コンデン
サは、スイッチ部から所定の電圧が印加されると、該所
定の電圧と各増幅器から出力される２つの信号の平均値
との電圧差をそれぞれ記憶し、前記第３及び第４の各コ
ンデンサは、一端にバッファ回路部を介して該電圧差が
それぞれ印加されるようにした。
サは、スイッチ部から所定の電圧が印加されると、該所
定の電圧と各増幅器から出力される２つの信号の平均値
との電圧差をそれぞれ記憶し、前記第３及び第４の各コ
ンデンサは、一端にバッファ回路部を介して該電圧差が
それぞれ印加されるようにした。
【００１７】このような、前記擬似差動増幅回路の各増
幅器は、それぞれシングルエンド型増幅器をなすように
してもよい。
幅器は、それぞれシングルエンド型増幅器をなすように
してもよい。
【００１８】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 第１の実施の形態．図１は、本発明の第１の実施の形態
における擬似差動増幅回路の例を示した回路図である。
なお、２つの増幅器を用いて差動増幅回路と同様の動作
を行うことができる回路を擬似差動増幅回路と呼ぶ。
づいて、本発明を詳細に説明する。 第１の実施の形態．図１は、本発明の第１の実施の形態
における擬似差動増幅回路の例を示した回路図である。
なお、２つの増幅器を用いて差動増幅回路と同様の動作
を行うことができる回路を擬似差動増幅回路と呼ぶ。
【００１９】図１における擬似差動増幅回路１は、シン
グルエンド型の２つの増幅器２，３で形成されており、
各増幅器２，３は同じ回路構成をなし同じ特性を有する
ものである。図１では、増幅器２及び３に、電子情報通
信学会の会報（IEIC TRANS. FUNDAMENTALS, VOL.E82-A,
NO.2 FEBRUARY 1999）に記載されたシングルエンド型
増幅器を使用した場合を例にして示しており、増幅器２
及び３はそれぞれ同じものであることから、増幅器２を
例にして回路構成を説明する。
グルエンド型の２つの増幅器２，３で形成されており、
各増幅器２，３は同じ回路構成をなし同じ特性を有する
ものである。図１では、増幅器２及び３に、電子情報通
信学会の会報（IEIC TRANS. FUNDAMENTALS, VOL.E82-A,
NO.2 FEBRUARY 1999）に記載されたシングルエンド型
増幅器を使用した場合を例にして示しており、増幅器２
及び３はそれぞれ同じものであることから、増幅器２を
例にして回路構成を説明する。
【００２０】増幅器２は、反転増幅器Ａ１，Ａ２、ＰＭ
ＯＳトランジスタＭＰ１，ＭＰ２、ＮＭＯＳトランジス
タＭＮ１，ＭＮ２、スイッチＳＷ１，ＳＷ２及びコンデ
ンサＣ１，Ｃ２で構成されている。電源電圧ＶＤＤと接
地との間には、ＰＭＯＳトランジスタＭＰ１、ＰＭＯＳ
トランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２及び
ＮＭＯＳトランジスタＭＮ１の直列回路が接続されてい
る。ＰＭＯＳトランジスタＭＰ１のゲートには、所定の
定電圧Ｖｐ１が印加されている。ＮＭＯＳトランジスタ
ＭＮ１のゲートは増幅器２の入力端をなし、ＰＭＯＳト
ランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２との接
続部は増幅器２の出力端をなす。
ＯＳトランジスタＭＰ１，ＭＰ２、ＮＭＯＳトランジス
タＭＮ１，ＭＮ２、スイッチＳＷ１，ＳＷ２及びコンデ
ンサＣ１，Ｃ２で構成されている。電源電圧ＶＤＤと接
地との間には、ＰＭＯＳトランジスタＭＰ１、ＰＭＯＳ
トランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２及び
ＮＭＯＳトランジスタＭＮ１の直列回路が接続されてい
る。ＰＭＯＳトランジスタＭＰ１のゲートには、所定の
定電圧Ｖｐ１が印加されている。ＮＭＯＳトランジスタ
ＭＮ１のゲートは増幅器２の入力端をなし、ＰＭＯＳト
ランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２との接
続部は増幅器２の出力端をなす。
【００２１】反転増幅器Ａ１とコンデンサＣ１の直列回
路は、ＰＭＯＳトランジスタＭＰ２の帰還回路を形成し
ており、反転増幅器Ａ２とコンデンサＣ２の直列回路
は、ＮＭＯＳトランジスタＭＮ２の帰還回路を形成して
いる。スイッチＳＷ１は、反転増幅器Ａ１の出力端と入
力端との間に接続され、スイッチＳＷ２は、反転増幅器
Ａ２の出力端と入力端との間に接続されており、スイッ
チＳＷ１及びＳＷ２は、外部から入力される信号に応じ
てオン又はオフしてスイッチングを行う。擬似差動増幅
回路１がパイプライン型Ａ／Ｄ変換器に使用される場
合、例えば各スイッチＳＷ１，ＳＷ２は、該Ａ／Ｄ変換
器に入力される信号がサンプリングされるときはそれぞ
れオンして導通状態となり、該Ａ／Ｄ変換器に入力され
る信号がホールドされるときはそれぞれオフして遮断状
態となる。
路は、ＰＭＯＳトランジスタＭＰ２の帰還回路を形成し
ており、反転増幅器Ａ２とコンデンサＣ２の直列回路
は、ＮＭＯＳトランジスタＭＮ２の帰還回路を形成して
いる。スイッチＳＷ１は、反転増幅器Ａ１の出力端と入
力端との間に接続され、スイッチＳＷ２は、反転増幅器
Ａ２の出力端と入力端との間に接続されており、スイッ
チＳＷ１及びＳＷ２は、外部から入力される信号に応じ
てオン又はオフしてスイッチングを行う。擬似差動増幅
回路１がパイプライン型Ａ／Ｄ変換器に使用される場
合、例えば各スイッチＳＷ１，ＳＷ２は、該Ａ／Ｄ変換
器に入力される信号がサンプリングされるときはそれぞ
れオンして導通状態となり、該Ａ／Ｄ変換器に入力され
る信号がホールドされるときはそれぞれオフして遮断状
態となる。
【００２２】このような構成において、擬似差動増幅回
路１は、図１０で示した従来の差動増幅回路と比較し
て、差動対に流れる２×Ｉｏの電流を削減することがで
きる。すなわち、擬似差動増幅回路１は、各反転増幅器
Ａ１，Ａ２に流れるそれぞれＩｏ／４の電源電流と、Ｐ
ＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ
２及びＭＮ１の各直列回路における各Ｉｏの電流からな
る３×Ｉｏの電流を消費することになる。このように、
擬似差動増幅回路１の消費電流は、図１０で示した従来
の差動増幅回路で消費する５×Ｉｏの電流よりもかなり
小さくすることができる。
路１は、図１０で示した従来の差動増幅回路と比較し
て、差動対に流れる２×Ｉｏの電流を削減することがで
きる。すなわち、擬似差動増幅回路１は、各反転増幅器
Ａ１，Ａ２に流れるそれぞれＩｏ／４の電源電流と、Ｐ
ＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ
２及びＭＮ１の各直列回路における各Ｉｏの電流からな
る３×Ｉｏの電流を消費することになる。このように、
擬似差動増幅回路１の消費電流は、図１０で示した従来
の差動増幅回路で消費する５×Ｉｏの電流よりもかなり
小さくすることができる。
【００２３】次に、図１の擬似差動増幅回路１を並列パ
イプライン型Ａ／Ｄ変換器に使用する場合について説明
する。図２は、図１の擬似差動増幅回路１を使用する並
列パイプライン型Ａ／Ｄ変換器の構成例を示した概略の
ブロック図である。図２において、並列パイプライン型
Ａ／Ｄ変換器１０は、所定の電圧、例えば接地電圧を中
心として対象な電圧波形をなす２つのアナログ信号が入
力されるサンプルホールド回路部（以下、Ｓ／Ｈ回路部
と呼ぶ）１１と、ｍ（ｍは、ｍ＞０の整数）段のパイプ
ライン型Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍからなるＡ／Ｄ
変換回路部１２と、該Ａ／Ｄ変換回路部１２から出力さ
れるデジタルデータの誤差補正を行う誤差補正回路部１
３とを備えている。
イプライン型Ａ／Ｄ変換器に使用する場合について説明
する。図２は、図１の擬似差動増幅回路１を使用する並
列パイプライン型Ａ／Ｄ変換器の構成例を示した概略の
ブロック図である。図２において、並列パイプライン型
Ａ／Ｄ変換器１０は、所定の電圧、例えば接地電圧を中
心として対象な電圧波形をなす２つのアナログ信号が入
力されるサンプルホールド回路部（以下、Ｓ／Ｈ回路部
と呼ぶ）１１と、ｍ（ｍは、ｍ＞０の整数）段のパイプ
ライン型Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍからなるＡ／Ｄ
変換回路部１２と、該Ａ／Ｄ変換回路部１２から出力さ
れるデジタルデータの誤差補正を行う誤差補正回路部１
３とを備えている。
【００２４】更に、並列パイプライン型Ａ／Ｄ変換器１
０は、複数の異なる基準電圧を生成して各Ａ／Ｄ変換回
路ＡＤ１〜ＡＤｍに出力する基準電圧発生回路部１４
と、外部からのクロック信号ＣＬＫから所定の各内部ク
ロック信号を生成して、Ｓ／Ｈ回路部１１、Ａ／Ｄ変換
回路部１２及び誤差補正回路部１３にそれぞれ出力する
内部クロック発生回路部１５とを備えている。
０は、複数の異なる基準電圧を生成して各Ａ／Ｄ変換回
路ＡＤ１〜ＡＤｍに出力する基準電圧発生回路部１４
と、外部からのクロック信号ＣＬＫから所定の各内部ク
ロック信号を生成して、Ｓ／Ｈ回路部１１、Ａ／Ｄ変換
回路部１２及び誤差補正回路部１３にそれぞれ出力する
内部クロック発生回路部１５とを備えている。
【００２５】Ｓ／Ｈ回路部１１は、並列パイプライン型
Ａ／Ｄ変換器１０の入力をなす正側入力端子ＩＮＰと負
側入力端子ＩＮＭの２つの入力端を有し、正側入力端子
ＩＮＰには正側のアナログ信号が、負側入力端子ＩＮＭ
には負側のアナログ信号がそれぞれ入力される。正側及
び負側の各アナログ信号は、それぞれ相反する信号レベ
ルをなす一対の信号である。Ｓ／Ｈ回路部１１は、内部
クロック発生回路部１５からの所定のクロック信号に基
づいて、入力されたアナログ信号に対するサンプリング
又はホールドを行って、Ａ／Ｄ変換回路部１２に出力す
る。
Ａ／Ｄ変換器１０の入力をなす正側入力端子ＩＮＰと負
側入力端子ＩＮＭの２つの入力端を有し、正側入力端子
ＩＮＰには正側のアナログ信号が、負側入力端子ＩＮＭ
には負側のアナログ信号がそれぞれ入力される。正側及
び負側の各アナログ信号は、それぞれ相反する信号レベ
ルをなす一対の信号である。Ｓ／Ｈ回路部１１は、内部
クロック発生回路部１５からの所定のクロック信号に基
づいて、入力されたアナログ信号に対するサンプリング
又はホールドを行って、Ａ／Ｄ変換回路部１２に出力す
る。
【００２６】Ａ／Ｄ変換回路部１２は、同じ回路構成を
なすｎ段のパイプライン型Ａ／Ｄ変換回路ＡＤ１〜ＡＤ
ｍからなり、該パイプライン型Ａ／Ｄ変換回路ＡＤ１〜
ＡＤｍはそれぞれｎ（ｎ＞０）ビットのパイプライン型
Ａ／Ｄ変換回路をなしている。Ａ／Ｄ変換回路ＡＤｋ
（ｋ＝１〜ｍ）は、前段回路から出力された相反する信
号レベルをなす正側出力信号と負側出力信号の２つの信
号がそれぞれ入力される。すなわち、１段目のＡ／Ｄ変
換回路ＡＤ１は、Ｓ／Ｈ回路部１１からの正側出力電圧
及び負側出力電圧がそれぞれ入力され、２段目以降のＡ
／Ｄ変換回路ＡＤ２〜ＡＤｍは、前段のＡ／Ｄ変換回路
における正側及び負側の各出力電圧がそれぞれ入力され
る。
なすｎ段のパイプライン型Ａ／Ｄ変換回路ＡＤ１〜ＡＤ
ｍからなり、該パイプライン型Ａ／Ｄ変換回路ＡＤ１〜
ＡＤｍはそれぞれｎ（ｎ＞０）ビットのパイプライン型
Ａ／Ｄ変換回路をなしている。Ａ／Ｄ変換回路ＡＤｋ
（ｋ＝１〜ｍ）は、前段回路から出力された相反する信
号レベルをなす正側出力信号と負側出力信号の２つの信
号がそれぞれ入力される。すなわち、１段目のＡ／Ｄ変
換回路ＡＤ１は、Ｓ／Ｈ回路部１１からの正側出力電圧
及び負側出力電圧がそれぞれ入力され、２段目以降のＡ
／Ｄ変換回路ＡＤ２〜ＡＤｍは、前段のＡ／Ｄ変換回路
における正側及び負側の各出力電圧がそれぞれ入力され
る。
【００２７】図３は、Ａ／Ｄ変換回路ＡＤｋの内部構成
例を示した概略のブロック図である。図３において、Ａ
／Ｄ変換回路ＡＤｋは、ｎビットのＡ／Ｄ変換器をなす
サブＡ／Ｄ変換器２１、ｎビットのＤ／Ａ変換器をなす
サブＤ／Ａ変換器２２、演算器２３ａ，２３ｂ、並びに
図１の増幅器２及び３からなる擬似差動増幅回路１を備
えている。サブＡ／Ｄ変換器２１は、前段回路から出力
された１対の出力信号が、一対の正側入力電圧ＶｉＰ，
負側入力電圧ＶｉＭとして入力される。サブＡ／Ｄ変換
器２１は、該入力された正側入力電圧ＶｉＰ，負側入力
電圧ＶｉＭをＡ／Ｄ変換しｎビットデータに変換して誤
差補正回路部１３に出力すると共に、該ｎビットデータ
に応じた信号をサブＡ／Ｄ変換器２２に出力する。
例を示した概略のブロック図である。図３において、Ａ
／Ｄ変換回路ＡＤｋは、ｎビットのＡ／Ｄ変換器をなす
サブＡ／Ｄ変換器２１、ｎビットのＤ／Ａ変換器をなす
サブＤ／Ａ変換器２２、演算器２３ａ，２３ｂ、並びに
図１の増幅器２及び３からなる擬似差動増幅回路１を備
えている。サブＡ／Ｄ変換器２１は、前段回路から出力
された１対の出力信号が、一対の正側入力電圧ＶｉＰ，
負側入力電圧ＶｉＭとして入力される。サブＡ／Ｄ変換
器２１は、該入力された正側入力電圧ＶｉＰ，負側入力
電圧ＶｉＭをＡ／Ｄ変換しｎビットデータに変換して誤
差補正回路部１３に出力すると共に、該ｎビットデータ
に応じた信号をサブＡ／Ｄ変換器２２に出力する。
【００２８】図２において、Ａ／Ｄ変換回路ＡＤ１〜Ａ
Ｄｍから出力された各ｎビットデータは一種の冗長表現
になっており、誤差補正回路部１３は、Ａ／Ｄ変換回路
ＡＤ１〜ＡＤｍから入力された各ｎビットデータを所定
のビットデータに変換して非冗長表現にし、Ａ／Ｄ変換
を行ったデジタルデータとして出力端子ＯＵＴから出力
する。例えば、Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍから１.
５ビットデータがそれぞれ出力される場合、誤差補正回
路部１３は、該各１.５ビットデータを１ビットデータ
に変換して、Ａ／Ｄ変換を行ったデジタルデータとして
出力する。
Ｄｍから出力された各ｎビットデータは一種の冗長表現
になっており、誤差補正回路部１３は、Ａ／Ｄ変換回路
ＡＤ１〜ＡＤｍから入力された各ｎビットデータを所定
のビットデータに変換して非冗長表現にし、Ａ／Ｄ変換
を行ったデジタルデータとして出力端子ＯＵＴから出力
する。例えば、Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍから１.
５ビットデータがそれぞれ出力される場合、誤差補正回
路部１３は、該各１.５ビットデータを１ビットデータ
に変換して、Ａ／Ｄ変換を行ったデジタルデータとして
出力する。
【００２９】また、図３において、サブＤ／Ａ変換器２
２は、サブＡ／Ｄ変換器２１から入力された信号に応じ
た電圧を演算器２３ａ及び２３ｂにそれぞれ出力し、演
算器２３ａは、正側入力電圧ＶｉＰとサブＤ／Ａ変換器
２２からの出力電圧とを所定の方法で演算して増幅器２
に出力する。また、演算器２３ｂは、負側入力電圧Ｖｉ
ＭとサブＤ／Ａ変換器２２からの出力電圧とを所定の方
法で演算して増幅器３に出力する。増幅器２は、入力さ
れた電圧を増幅して正側出力電圧ＶｏＰとして出力し、
同様に、増幅器３は、入力された電圧を増幅して負側出
力電圧ＶｏＭとして出力する。
２は、サブＡ／Ｄ変換器２１から入力された信号に応じ
た電圧を演算器２３ａ及び２３ｂにそれぞれ出力し、演
算器２３ａは、正側入力電圧ＶｉＰとサブＤ／Ａ変換器
２２からの出力電圧とを所定の方法で演算して増幅器２
に出力する。また、演算器２３ｂは、負側入力電圧Ｖｉ
ＭとサブＤ／Ａ変換器２２からの出力電圧とを所定の方
法で演算して増幅器３に出力する。増幅器２は、入力さ
れた電圧を増幅して正側出力電圧ＶｏＰとして出力し、
同様に、増幅器３は、入力された電圧を増幅して負側出
力電圧ＶｏＭとして出力する。
【００３０】ここで、Ａ／Ｄ変換回路ＡＤｋにおいて、
サブＡ／Ｄ変換器２１が１.５ビットのＡ／Ｄ変換器で
あり、サブＤ／Ａ変換器２２が１.５ビットのＤ／Ａ変
換器である場合を例にして説明する。サブＡ／Ｄ変換器
２１は、入力された正側入力電圧ＶｉＰと負側入力電圧
ＶｉＭから、下記（１）式のように入力電圧Ｖｉを算出
する。 Ｖｉ＝ＶｉＰ−ＶｉＭ ………………（１）
サブＡ／Ｄ変換器２１が１.５ビットのＡ／Ｄ変換器で
あり、サブＤ／Ａ変換器２２が１.５ビットのＤ／Ａ変
換器である場合を例にして説明する。サブＡ／Ｄ変換器
２１は、入力された正側入力電圧ＶｉＰと負側入力電圧
ＶｉＭから、下記（１）式のように入力電圧Ｖｉを算出
する。 Ｖｉ＝ＶｉＰ−ＶｉＭ ………………（１）
【００３１】サブＡ／Ｄ変換器２１には、基準電圧発生
回路部１４から各所定の基準電圧ＶｒＣＰ，ＶｒＣＭが
入力されており、サブＡ／Ｄ変換器２１は、前記（１）
式の入力電圧Ｖｉと、各基準電圧ＶｒＣＰ，ＶｒＣＭと
を比較し、該比較結果に応じて下記（２）〜（４）式の
ようにデータＤｋを生成する。 Ｄｋ＝１ （ＶｒＣＰ＜Ｖｉ）………………（２） Ｄｋ＝０ （ＶｒＣＭ≦Ｖｉ≦ＶｒＣＰ）………………（３） Ｄｋ＝−１ （Ｖｉ＜ＶｒＣＭ）………………（４）
回路部１４から各所定の基準電圧ＶｒＣＰ，ＶｒＣＭが
入力されており、サブＡ／Ｄ変換器２１は、前記（１）
式の入力電圧Ｖｉと、各基準電圧ＶｒＣＰ，ＶｒＣＭと
を比較し、該比較結果に応じて下記（２）〜（４）式の
ようにデータＤｋを生成する。 Ｄｋ＝１ （ＶｒＣＰ＜Ｖｉ）………………（２） Ｄｋ＝０ （ＶｒＣＭ≦Ｖｉ≦ＶｒＣＰ）………………（３） Ｄｋ＝−１ （Ｖｉ＜ＶｒＣＭ）………………（４）
【００３２】一方、サブＤ／Ａ変換器２２には、基準電
圧発生回路部１４から３種類の所定の基準電圧ＶｒＰ，
Ｖｃｏｍ，ＶｒＭがそれぞれ入力されており、ＶｒＣＰ
＝ＶｒＰ／４であり、ＶｒＣＭ＝ＶｒＭ／４である。例
えば、Ｖｃｏｍ＝０であり、ＶｒＰ＝ＶｒとするとＶｒ
Ｍ＝−Ｖｒであり、この場合、ＶｒＣＰ＝Ｖｒ／４、Ｖ
ｒＣＭ＝−Ｖｒ／４となる。また、サブＤ／Ａ変換器２
２、演算器２３ａ，２３ｂ及び増幅器２，３は、演算回
路２５を形成しており、サブＤ／Ａ変換器２２、演算器
２３ａ及び増幅器２は、下記（５）式のような演算を行
って正側出力電圧ＶｏＰを生成し、サブＤ／Ａ変換器２
２、演算器２３ｂ及び増幅器３は、下記（６）式のよう
な演算を行って負側出力電圧ＶｏＭを生成する。
圧発生回路部１４から３種類の所定の基準電圧ＶｒＰ，
Ｖｃｏｍ，ＶｒＭがそれぞれ入力されており、ＶｒＣＰ
＝ＶｒＰ／４であり、ＶｒＣＭ＝ＶｒＭ／４である。例
えば、Ｖｃｏｍ＝０であり、ＶｒＰ＝ＶｒとするとＶｒ
Ｍ＝−Ｖｒであり、この場合、ＶｒＣＰ＝Ｖｒ／４、Ｖ
ｒＣＭ＝−Ｖｒ／４となる。また、サブＤ／Ａ変換器２
２、演算器２３ａ，２３ｂ及び増幅器２，３は、演算回
路２５を形成しており、サブＤ／Ａ変換器２２、演算器
２３ａ及び増幅器２は、下記（５）式のような演算を行
って正側出力電圧ＶｏＰを生成し、サブＤ／Ａ変換器２
２、演算器２３ｂ及び増幅器３は、下記（６）式のよう
な演算を行って負側出力電圧ＶｏＭを生成する。
【００３３】
ＶｏＰ＝２×ＶｉＰ−ＲｋＰ………………（５）
ＶｏＭ＝２×ＶｉＭ−ＲｋＭ………………（６）
ただし、前記（５）式及び（６）式において、Ｄｋ＝１
のとき、ＲｋＰ＝ＶｒＰ，ＲｋＭ＝ＶｒＭとなり、Ｄｋ
＝０のとき、ＲｋＰ＝Ｖｃｏｍ，ＲｋＭ＝Ｖｃｏｍとな
り、Ｄｋ＝−１のとき、ＲｋＰ＝ＶｒＭ，ＲｋＭ＝Ｖｒ
Ｐとなる。
のとき、ＲｋＰ＝ＶｒＰ，ＲｋＭ＝ＶｒＭとなり、Ｄｋ
＝０のとき、ＲｋＰ＝Ｖｃｏｍ，ＲｋＭ＝Ｖｃｏｍとな
り、Ｄｋ＝−１のとき、ＲｋＰ＝ＶｒＭ，ＲｋＭ＝Ｖｒ
Ｐとなる。
【００３４】このように、演算回路２５は、正側入力電
圧ＶｉＰ及び負側入力電圧ＶｉＭをそれぞれ２倍し、サ
ブＡ／Ｄ変換器２１で生成されたデータＤｋに応じて所
定の基準電圧を加減算することにより正側出力電圧Ｖｏ
Ｐ及び負側出力電圧ＶｏＭをそれぞれ生成して、次段の
Ａ／Ｄ変換回路に出力する。なお、最終段のＡ／Ｄ変換
回路ＡＤｍには、演算回路２５はなくてもよい。
圧ＶｉＰ及び負側入力電圧ＶｉＭをそれぞれ２倍し、サ
ブＡ／Ｄ変換器２１で生成されたデータＤｋに応じて所
定の基準電圧を加減算することにより正側出力電圧Ｖｏ
Ｐ及び負側出力電圧ＶｏＭをそれぞれ生成して、次段の
Ａ／Ｄ変換回路に出力する。なお、最終段のＡ／Ｄ変換
回路ＡＤｍには、演算回路２５はなくてもよい。
【００３５】次に、サブＡ／Ｄ変換器２１及び演算回路
２５の具体的な内部構成例を示し各部の動作について説
明する。図４は、サブＡ／Ｄ変換器２１の構成例を示し
た図であり、図５は、演算回路２５の回路例を示した図
である。また、図６は、サブＡ／Ｄ変換器２１及び演算
回路２５に入力される各内部クロック信号の例を示した
タイミングチャートである。図４において、サブＡ／Ｄ
変換器２１は、２つの比較器３１，３２、及び該比較器
３１，３２からの各比較結果に応じて各制御信号Ｓｐ，
Ｓｍ，Ｓｚを生成してサブＤ／Ａ変換器２２に出力する
コントロールロジック回路からなる制御回路３３で構成
されている。
２５の具体的な内部構成例を示し各部の動作について説
明する。図４は、サブＡ／Ｄ変換器２１の構成例を示し
た図であり、図５は、演算回路２５の回路例を示した図
である。また、図６は、サブＡ／Ｄ変換器２１及び演算
回路２５に入力される各内部クロック信号の例を示した
タイミングチャートである。図４において、サブＡ／Ｄ
変換器２１は、２つの比較器３１，３２、及び該比較器
３１，３２からの各比較結果に応じて各制御信号Ｓｐ，
Ｓｍ，Ｓｚを生成してサブＤ／Ａ変換器２２に出力する
コントロールロジック回路からなる制御回路３３で構成
されている。
【００３６】ここで、ＶｉＰ−ＶｉＭ＝Ｖｉとし、Ｖｒ
ＣＰ−ＶｒＣＭ＝ΔＶＲとすると、比較器３１は、Ｖｉ
とΔＶＲ／４との電圧比較を行い、該比較結果を示す出
力信号ＳＵを制御回路３３に出力する。また、比較器３
２は、Ｖｉと−ΔＶＲ／４との電圧比較を行い、該比較
結果を示す出力信号ＳＬを制御回路３３に出力する。例
えば、ΔＶＲ／４＜Ｖｉのときは、出力信号ＳＵ及びＳ
Ｌは共にハイ（Ｈｉｇｈ）レベルとなり、−ΔＶＲ／４
≦Ｖｉ≦ΔＶＲ／４のときは、出力信号ＳＵはロー（Ｌ
ｏｗ）レベル、出力信号ＳＬはハイレベルとなり、Ｖｉ
＜−ΔＶＲ／４のときは、出力信号ＳＵ及びＳＬは共に
ローレベルとなる。
ＣＰ−ＶｒＣＭ＝ΔＶＲとすると、比較器３１は、Ｖｉ
とΔＶＲ／４との電圧比較を行い、該比較結果を示す出
力信号ＳＵを制御回路３３に出力する。また、比較器３
２は、Ｖｉと−ΔＶＲ／４との電圧比較を行い、該比較
結果を示す出力信号ＳＬを制御回路３３に出力する。例
えば、ΔＶＲ／４＜Ｖｉのときは、出力信号ＳＵ及びＳ
Ｌは共にハイ（Ｈｉｇｈ）レベルとなり、−ΔＶＲ／４
≦Ｖｉ≦ΔＶＲ／４のときは、出力信号ＳＵはロー（Ｌ
ｏｗ）レベル、出力信号ＳＬはハイレベルとなり、Ｖｉ
＜−ΔＶＲ／４のときは、出力信号ＳＵ及びＳＬは共に
ローレベルとなる。
【００３７】制御回路３３は、入力された各出力信号Ｓ
Ｕ，ＳＬがΔＶＲ／４＜Ｖｉであることを示していると
きは、制御信号Ｓｐのみをハイレベルにして制御信号Ｓ
ｍ，Ｓｚをそれぞれローレベルにし、入力された各出力
信号ＳＵ，ＳＬが−ΔＶＲ／４≦Ｖｉ≦ΔＶＲ／４であ
ることを示しているときは、制御信号Ｓｚのみをハイレ
ベルにして制御信号Ｓｐ，Ｓｍをそれぞれローレベルに
する。更に、制御回路３３は、入力された各出力信号Ｓ
Ｕ，ＳＬがＶｉ＜−ΔＶＲ／４であることを示している
ときは、制御信号Ｓｍのみをハイレベルにして制御信号
Ｓｐ，Ｓｚをそれぞれローレベルにする。
Ｕ，ＳＬがΔＶＲ／４＜Ｖｉであることを示していると
きは、制御信号Ｓｐのみをハイレベルにして制御信号Ｓ
ｍ，Ｓｚをそれぞれローレベルにし、入力された各出力
信号ＳＵ，ＳＬが−ΔＶＲ／４≦Ｖｉ≦ΔＶＲ／４であ
ることを示しているときは、制御信号Ｓｚのみをハイレ
ベルにして制御信号Ｓｐ，Ｓｍをそれぞれローレベルに
する。更に、制御回路３３は、入力された各出力信号Ｓ
Ｕ，ＳＬがＶｉ＜−ΔＶＲ／４であることを示している
ときは、制御信号Ｓｍのみをハイレベルにして制御信号
Ｓｐ，Ｓｚをそれぞれローレベルにする。
【００３８】また、制御回路３３は、入力された各出力
信号ＳＵ，ＳＬがΔＶＲ／４＜Ｖｉであることを示して
いるときはＤｋ＝１のデータを、入力された各出力信号
ＳＵ，ＳＬが−ΔＶＲ／４≦Ｖｉ≦ΔＶＲ／４であるこ
とを示しているときはＤｋ＝０のデータを、入力された
各出力信号ＳＵ，ＳＬがＶｉ＜−ΔＶＲ／４であること
を示しているときはＤｋ＝−１のデータを誤差補正回路
部１３に出力する。
信号ＳＵ，ＳＬがΔＶＲ／４＜Ｖｉであることを示して
いるときはＤｋ＝１のデータを、入力された各出力信号
ＳＵ，ＳＬが−ΔＶＲ／４≦Ｖｉ≦ΔＶＲ／４であるこ
とを示しているときはＤｋ＝０のデータを、入力された
各出力信号ＳＵ，ＳＬがＶｉ＜−ΔＶＲ／４であること
を示しているときはＤｋ＝−１のデータを誤差補正回路
部１３に出力する。
【００３９】次に、図５において、サブＤ／Ａ変換器２
２は、ＮＭＯＳトランジスタＱ１〜Ｑ６で構成されてお
り、演算器２３ａは、ＮＭＯＳトランジスタＱ１１〜Ｑ
１４及びコンデンサＣ１１，Ｃ１２で構成されており、
演算器２３ｂは、ＮＭＯＳトランジスタＱ２１〜Ｑ２４
及びコンデンサＣ２１，Ｃ２２で構成されている。コン
デンサＣ１１，Ｃ１２，Ｃ２１，Ｃ２２は、それぞれ同
じ容量を有するものである。増幅器２及び３で擬似差動
増幅回路１を形成しており、増幅器２及び３の各スイッ
チＳＷ１，ＳＷ２は、内部クロック発生回路部１５から
出力された所定の内部クロック信号ＣＫ１ｏに応じてス
イッチングを行う。
２は、ＮＭＯＳトランジスタＱ１〜Ｑ６で構成されてお
り、演算器２３ａは、ＮＭＯＳトランジスタＱ１１〜Ｑ
１４及びコンデンサＣ１１，Ｃ１２で構成されており、
演算器２３ｂは、ＮＭＯＳトランジスタＱ２１〜Ｑ２４
及びコンデンサＣ２１，Ｃ２２で構成されている。コン
デンサＣ１１，Ｃ１２，Ｃ２１，Ｃ２２は、それぞれ同
じ容量を有するものである。増幅器２及び３で擬似差動
増幅回路１を形成しており、増幅器２及び３の各スイッ
チＳＷ１，ＳＷ２は、内部クロック発生回路部１５から
出力された所定の内部クロック信号ＣＫ１ｏに応じてス
イッチングを行う。
【００４０】サブＤ／Ａ変換器２２において、ＮＭＯＳ
トランジスタＱ１及びＱ６の各ゲートには、サブＡ／Ｄ
変換器２１からの制御信号Ｓｐがそれぞれ入力され、Ｎ
ＭＯＳトランジスタＱ２及びＱ５の各ゲートには、サブ
Ａ／Ｄ変換器２１からの制御信号Ｓｚがそれぞれ入力さ
れている。また、ＮＭＯＳトランジスタＱ３及びＱ４の
各ゲートには、サブＡ／Ｄ変換器２１からの制御信号Ｓ
ｍがそれぞれ入力されている。ＮＭＯＳトランジスタＱ
１及びＱ４は、基準電圧発生回路部１４から基準電圧Ｖ
ｒＰが印加されており、ＮＭＯＳトランジスタＱ１がオ
ンすると演算器２３ａのコンデンサＣ１２に、ＮＭＯＳ
トランジスタＱ４がオンすると演算器２３ｂのコンデン
サＣ２２にそれぞれ基準電圧ＶｒＰが印加される。
トランジスタＱ１及びＱ６の各ゲートには、サブＡ／Ｄ
変換器２１からの制御信号Ｓｐがそれぞれ入力され、Ｎ
ＭＯＳトランジスタＱ２及びＱ５の各ゲートには、サブ
Ａ／Ｄ変換器２１からの制御信号Ｓｚがそれぞれ入力さ
れている。また、ＮＭＯＳトランジスタＱ３及びＱ４の
各ゲートには、サブＡ／Ｄ変換器２１からの制御信号Ｓ
ｍがそれぞれ入力されている。ＮＭＯＳトランジスタＱ
１及びＱ４は、基準電圧発生回路部１４から基準電圧Ｖ
ｒＰが印加されており、ＮＭＯＳトランジスタＱ１がオ
ンすると演算器２３ａのコンデンサＣ１２に、ＮＭＯＳ
トランジスタＱ４がオンすると演算器２３ｂのコンデン
サＣ２２にそれぞれ基準電圧ＶｒＰが印加される。
【００４１】ＮＭＯＳトランジスタＱ２及びＱ５は、基
準電圧発生回路部１４から基準電圧Ｖｃｏｍが印加され
ており、ＮＭＯＳトランジスタＱ２及びＱ５がそれぞれ
オンすると、演算器２３ａのコンデンサＣ１２及び演算
器２３ｂのコンデンサＣ２２に基準電圧Ｖｃｏｍがそれ
ぞれ印加される。同様に、ＮＭＯＳトランジスタＱ３及
びＱ６は、基準電圧発生回路部１４から基準電圧ＶｒＭ
が印加されており、ＮＭＯＳトランジスタＱ３がオンす
ると演算器２３ａのコンデンサＣ１２に、ＮＭＯＳトラ
ンジスタＱ６がオンすると演算器２３ｂのコンデンサＣ
２２にそれぞれ基準電圧ＶｒＭが印加される。
準電圧発生回路部１４から基準電圧Ｖｃｏｍが印加され
ており、ＮＭＯＳトランジスタＱ２及びＱ５がそれぞれ
オンすると、演算器２３ａのコンデンサＣ１２及び演算
器２３ｂのコンデンサＣ２２に基準電圧Ｖｃｏｍがそれ
ぞれ印加される。同様に、ＮＭＯＳトランジスタＱ３及
びＱ６は、基準電圧発生回路部１４から基準電圧ＶｒＭ
が印加されており、ＮＭＯＳトランジスタＱ３がオンす
ると演算器２３ａのコンデンサＣ１２に、ＮＭＯＳトラ
ンジスタＱ６がオンすると演算器２３ｂのコンデンサＣ
２２にそれぞれ基準電圧ＶｒＭが印加される。
【００４２】次に、演算器２３ａにおいて、ＮＭＯＳト
ランジスタＱ１１のゲートには、内部クロック発生回路
部１５からの内部クロック信号ＣＫ１が入力され、ＮＭ
ＯＳトランジスタＱ１２のゲートには、内部クロック発
生回路部１５からの内部クロック信号ＣＫ２が入力され
ている。また、ＮＭＯＳトランジスタＱ１３及びＱ１４
の各ゲートには、内部クロック信号ＣＫ２の信号レベル
を反転した反転信号ＣＫ２Ｂがそれぞれ入力されてい
る。ＮＭＯＳトランジスタＱ１３及びＱ１４がオンする
と、コンデンサＣ１１及びＣ１２にそれぞれ正側入力電
圧ＶｉＰが印加される。
ランジスタＱ１１のゲートには、内部クロック発生回路
部１５からの内部クロック信号ＣＫ１が入力され、ＮＭ
ＯＳトランジスタＱ１２のゲートには、内部クロック発
生回路部１５からの内部クロック信号ＣＫ２が入力され
ている。また、ＮＭＯＳトランジスタＱ１３及びＱ１４
の各ゲートには、内部クロック信号ＣＫ２の信号レベル
を反転した反転信号ＣＫ２Ｂがそれぞれ入力されてい
る。ＮＭＯＳトランジスタＱ１３及びＱ１４がオンする
と、コンデンサＣ１１及びＣ１２にそれぞれ正側入力電
圧ＶｉＰが印加される。
【００４３】このとき、ＮＭＯＳトランジスタＱ１１は
オンして、ＮＭＯＳトランジスタＱ１２はオフしてお
り、増幅器２を短絡してコンデンサＣ１１及びＣ１２に
正側入力電圧ＶｉＰで充電し、正側入力電圧ＶｉＰのサ
ンプリングを行う。このような正側入力電圧ＶｉＰのサ
ンプリング動作を行っているときは、増幅器２は短絡さ
れているため、増幅器２は高い増幅率を必要としないこ
とから、増幅器２は、内部クロック信号ＣＫ１ｏによっ
て、図１で示した各スイッチＳＷ１，ＳＷ２がそれぞれ
オンして各反転増幅器Ａ１，Ａ２を短絡させる。
オンして、ＮＭＯＳトランジスタＱ１２はオフしてお
り、増幅器２を短絡してコンデンサＣ１１及びＣ１２に
正側入力電圧ＶｉＰで充電し、正側入力電圧ＶｉＰのサ
ンプリングを行う。このような正側入力電圧ＶｉＰのサ
ンプリング動作を行っているときは、増幅器２は短絡さ
れているため、増幅器２は高い増幅率を必要としないこ
とから、増幅器２は、内部クロック信号ＣＫ１ｏによっ
て、図１で示した各スイッチＳＷ１，ＳＷ２がそれぞれ
オンして各反転増幅器Ａ１，Ａ２を短絡させる。
【００４４】次に、ＮＭＯＳトランジスタＱ１１，Ｑ１
３，Ｑ１４をそれぞれオフさせると共に、ＮＭＯＳトラ
ンジスタＱ１２をオンさせることによって、コンデンサ
Ｃ１１を増幅器２に接続させる。このような場合、増幅
器２が高い増幅率を必要とすることから、増幅器２は、
内部クロック信号ＣＫ１ｏによって、図１で示した各ス
イッチＳＷ１，ＳＷ２がそれぞれオフして各反転増幅器
Ａ１，Ａ２を動作させるようにする。
３，Ｑ１４をそれぞれオフさせると共に、ＮＭＯＳトラ
ンジスタＱ１２をオンさせることによって、コンデンサ
Ｃ１１を増幅器２に接続させる。このような場合、増幅
器２が高い増幅率を必要とすることから、増幅器２は、
内部クロック信号ＣＫ１ｏによって、図１で示した各ス
イッチＳＷ１，ＳＷ２がそれぞれオフして各反転増幅器
Ａ１，Ａ２を動作させるようにする。
【００４５】また、このとき、サブＡ／Ｄ変換器２１の
制御回路３３から、各制御信号Ｓｐ，Ｓｚ，Ｓｍがそれ
ぞれ出力され、ＮＭＯＳトランジスタＱ１〜Ｑ３の内、
選択されたトランジスタがオンして基準電圧ＶｒＰ，Ｖ
ｃｏｍ，ＶｒＭのいずれか１つがコンデンサＣ１２に印
加される。このようにして、演算器２３ａは所定の演算
動作を行い、増幅器２で増幅して正側出力電圧ＶｏＰを
得ることができる。
制御回路３３から、各制御信号Ｓｐ，Ｓｚ，Ｓｍがそれ
ぞれ出力され、ＮＭＯＳトランジスタＱ１〜Ｑ３の内、
選択されたトランジスタがオンして基準電圧ＶｒＰ，Ｖ
ｃｏｍ，ＶｒＭのいずれか１つがコンデンサＣ１２に印
加される。このようにして、演算器２３ａは所定の演算
動作を行い、増幅器２で増幅して正側出力電圧ＶｏＰを
得ることができる。
【００４６】同様に、演算器２３ｂにおいて、ＮＭＯＳ
トランジスタＱ２１のゲートには、内部クロック発生回
路部１５からの内部クロック信号ＣＫ１が入力され、Ｎ
ＭＯＳトランジスタＱ２２のゲートには、内部クロック
発生回路部１５からの内部クロック信号ＣＫ２が入力さ
れている。また、ＮＭＯＳトランジスタＱ２３及びＱ２
４の各ゲートには、反転信号ＣＫ２Ｂがそれぞれ入力さ
れている。ＮＭＯＳトランジスタＱ２３及びＱ２４がオ
ンすると、コンデンサＣ２１及びＣ２２にそれぞれ負側
入力電圧ＶｉＭが印加される。
トランジスタＱ２１のゲートには、内部クロック発生回
路部１５からの内部クロック信号ＣＫ１が入力され、Ｎ
ＭＯＳトランジスタＱ２２のゲートには、内部クロック
発生回路部１５からの内部クロック信号ＣＫ２が入力さ
れている。また、ＮＭＯＳトランジスタＱ２３及びＱ２
４の各ゲートには、反転信号ＣＫ２Ｂがそれぞれ入力さ
れている。ＮＭＯＳトランジスタＱ２３及びＱ２４がオ
ンすると、コンデンサＣ２１及びＣ２２にそれぞれ負側
入力電圧ＶｉＭが印加される。
【００４７】このとき、ＮＭＯＳトランジスタＱ２１は
オンして、ＮＭＯＳトランジスタＱ２２はオフしてお
り、増幅器３を短絡してコンデンサＣ２１及びＣ２２に
負側入力電圧ＶｉＭで充電し、負側入力電圧ＶｉＭのサ
ンプリングを行う。このような負側入力電圧ＶｉＭのサ
ンプリング動作を行っているときは、増幅器３は短絡さ
れているため、増幅器３は高い増幅率を必要としないこ
とから、増幅器３は、内部クロック信号ＣＫ１ｏによっ
て、図１で示した各スイッチＳＷ１，ＳＷ２がそれぞれ
オンして各反転増幅器Ａ１，Ａ２を短絡させる。
オンして、ＮＭＯＳトランジスタＱ２２はオフしてお
り、増幅器３を短絡してコンデンサＣ２１及びＣ２２に
負側入力電圧ＶｉＭで充電し、負側入力電圧ＶｉＭのサ
ンプリングを行う。このような負側入力電圧ＶｉＭのサ
ンプリング動作を行っているときは、増幅器３は短絡さ
れているため、増幅器３は高い増幅率を必要としないこ
とから、増幅器３は、内部クロック信号ＣＫ１ｏによっ
て、図１で示した各スイッチＳＷ１，ＳＷ２がそれぞれ
オンして各反転増幅器Ａ１，Ａ２を短絡させる。
【００４８】次に、ＮＭＯＳトランジスタＱ２１，Ｑ２
３，Ｑ２４をそれぞれオフさせると共に、ＮＭＯＳトラ
ンジスタＱ２２をオンさせることによって、コンデンサ
Ｃ２１を増幅器３に接続させる。このような場合、増幅
器３が高い増幅率を必要とすることから、増幅器３は、
内部クロック信号ＣＫ１ｏによって、図１で示した各ス
イッチＳＷ１，ＳＷ２がそれぞれオフして各反転増幅器
Ａ１，Ａ２を動作させるようにする。
３，Ｑ２４をそれぞれオフさせると共に、ＮＭＯＳトラ
ンジスタＱ２２をオンさせることによって、コンデンサ
Ｃ２１を増幅器３に接続させる。このような場合、増幅
器３が高い増幅率を必要とすることから、増幅器３は、
内部クロック信号ＣＫ１ｏによって、図１で示した各ス
イッチＳＷ１，ＳＷ２がそれぞれオフして各反転増幅器
Ａ１，Ａ２を動作させるようにする。
【００４９】また、このとき、サブＡ／Ｄ変換器２１の
制御回路３３から、各制御信号Ｓｐ，Ｓｚ，Ｓｍがそれ
ぞれ出力され、ＮＭＯＳトランジスタＱ４〜Ｑ６の内、
選択されたトランジスタがオンして基準電圧ＶｒＰ，Ｖ
ｃｏｍ，ＶｒＭのいずれか１つがコンデンサＣ２２に印
加される。このようにして、演算器２３ｂは所定の演算
動作を行い、増幅器３で増幅して負側出力電圧ＶｏＭを
得ることができる。
制御回路３３から、各制御信号Ｓｐ，Ｓｚ，Ｓｍがそれ
ぞれ出力され、ＮＭＯＳトランジスタＱ４〜Ｑ６の内、
選択されたトランジスタがオンして基準電圧ＶｒＰ，Ｖ
ｃｏｍ，ＶｒＭのいずれか１つがコンデンサＣ２２に印
加される。このようにして、演算器２３ｂは所定の演算
動作を行い、増幅器３で増幅して負側出力電圧ＶｏＭを
得ることができる。
【００５０】このように、並列パイプライン型Ａ／Ｄ変
換器１０のＡ／Ｄ変換回路ＡＤ１〜ＡＤｍにおける各演
算回路２５に、図１で示した擬似差動増幅回路１をそれ
ぞれ使用することによって、並列パイプライン型Ａ／Ｄ
変換器１０の低消費電力化及び低電圧化を図ることがで
きる。
換器１０のＡ／Ｄ変換回路ＡＤ１〜ＡＤｍにおける各演
算回路２５に、図１で示した擬似差動増幅回路１をそれ
ぞれ使用することによって、並列パイプライン型Ａ／Ｄ
変換器１０の低消費電力化及び低電圧化を図ることがで
きる。
【００５１】一方、上述したようにＡ／Ｄ変換回路ＡＤ
１〜ＡＤｍにそれぞれ擬似差動増幅回路１を使用した場
合について説明したが、擬似差動増幅回路１の各増幅器
２及び３の特性が異なると、各Ａ／Ｄ変換回路ＡＤ１〜
ＡＤｍにおいて、正側出力電圧ＶｏＰと負側出力電圧Ｖ
ｏＭを加算して１／２倍したコモンモードの電圧、すな
わち正側出力電圧ＶｏＰと負側出力電圧ＶｏＭの平均値
が変動する場合が考えられる。Ａ／Ｄ変換回路ＡＤ１〜
ＡＤｍの数が多くなるほど、このような変動は大きくな
り、並列パイプライン型Ａ／Ｄ変換器１０としての性能
低下につながる。
１〜ＡＤｍにそれぞれ擬似差動増幅回路１を使用した場
合について説明したが、擬似差動増幅回路１の各増幅器
２及び３の特性が異なると、各Ａ／Ｄ変換回路ＡＤ１〜
ＡＤｍにおいて、正側出力電圧ＶｏＰと負側出力電圧Ｖ
ｏＭを加算して１／２倍したコモンモードの電圧、すな
わち正側出力電圧ＶｏＰと負側出力電圧ＶｏＭの平均値
が変動する場合が考えられる。Ａ／Ｄ変換回路ＡＤ１〜
ＡＤｍの数が多くなるほど、このような変動は大きくな
り、並列パイプライン型Ａ／Ｄ変換器１０としての性能
低下につながる。
【００５２】そこで、ｍ段のＡ／Ｄ変換回路ＡＤ１〜Ａ
Ｄｍにおいて、例えば２段おき又は３段おきといったよ
うに所定の箇所のＡ／Ｄ変換回路を、図７で示すよう
に、擬似差動増幅回路１の代わりに通常の差動増幅回路
４１を使用したＡ／Ｄ変換回路４０に置き換えるように
する。該差動増幅回路４１には、例えば図１０で示した
差動増幅回路１００のような従来の差動増幅回路を使用
すればよい。このようにすることにより、発生した前記
コモンモードの電圧変動はＡ／Ｄ変換回路４０でなくす
ことができ、並列パイプライン型Ａ／Ｄ変換器１０とし
ての性能低下を防止することができる。このことから、
増幅器２と増幅器３の特性が異なった場合においても、
性能を低下させることなく並列パイプライン型Ａ／Ｄ変
換器１０の低消費電力化及び低電圧化を図ることができ
る。
Ｄｍにおいて、例えば２段おき又は３段おきといったよ
うに所定の箇所のＡ／Ｄ変換回路を、図７で示すよう
に、擬似差動増幅回路１の代わりに通常の差動増幅回路
４１を使用したＡ／Ｄ変換回路４０に置き換えるように
する。該差動増幅回路４１には、例えば図１０で示した
差動増幅回路１００のような従来の差動増幅回路を使用
すればよい。このようにすることにより、発生した前記
コモンモードの電圧変動はＡ／Ｄ変換回路４０でなくす
ことができ、並列パイプライン型Ａ／Ｄ変換器１０とし
ての性能低下を防止することができる。このことから、
増幅器２と増幅器３の特性が異なった場合においても、
性能を低下させることなく並列パイプライン型Ａ／Ｄ変
換器１０の低消費電力化及び低電圧化を図ることができ
る。
【００５３】このように、本第１の実施の形態における
擬似差動増幅回路は、差動対を使用することなく、一対
の入力信号を対応して増幅する同一の２つの増幅器２，
３を用いて擬似的な差動増幅回路１を形成するようにし
た。このことから、低消費電力化を行うことができると
共に低電圧動作を行うことができる、差動増幅機能を有
した回路を得ることができる。また、このような擬似差
動増幅回路１を並列パイプライン型Ａ／Ｄ変換器１０に
おけるＡ／Ｄ変換回路ＡＤ１〜ＡＤｍの各演算回路２５
に使用するようにした。このことから、Ａ／Ｄ変換器の
低消費電力化及び低電圧化を図ることができる。
擬似差動増幅回路は、差動対を使用することなく、一対
の入力信号を対応して増幅する同一の２つの増幅器２，
３を用いて擬似的な差動増幅回路１を形成するようにし
た。このことから、低消費電力化を行うことができると
共に低電圧動作を行うことができる、差動増幅機能を有
した回路を得ることができる。また、このような擬似差
動増幅回路１を並列パイプライン型Ａ／Ｄ変換器１０に
おけるＡ／Ｄ変換回路ＡＤ１〜ＡＤｍの各演算回路２５
に使用するようにした。このことから、Ａ／Ｄ変換器の
低消費電力化及び低電圧化を図ることができる。
【００５４】第２の実施の形態．前記第１の実施の形態
では、擬似差動増幅回路１の増幅器２及び３の特性が同
一でなくなると、該擬似差動増幅回路１を使用したＡ／
Ｄ変換回路において、コモンモードの電圧変動が生じる
可能性があったが、擬似差動増幅回路にコモンモードの
電圧変動を補正する回路を設けるようにしてもよく、こ
のようにしたものを本発明の第２の実施の形態とする。
では、擬似差動増幅回路１の増幅器２及び３の特性が同
一でなくなると、該擬似差動増幅回路１を使用したＡ／
Ｄ変換回路において、コモンモードの電圧変動が生じる
可能性があったが、擬似差動増幅回路にコモンモードの
電圧変動を補正する回路を設けるようにしてもよく、こ
のようにしたものを本発明の第２の実施の形態とする。
【００５５】図８は、本発明の第２の実施の形態におけ
る擬似差動増幅回路の構成例を示した図である。なお、
図８では、図１と同じものは同じ符号で示し、ここでは
その説明を省略すると共に図１との相違点のみ説明す
る。図８における図１との相違点は、図１の擬似差動増
幅回路１に、コンデンサＣ５１〜Ｃ５４、バッファ回路
５５及びスイッチ５６を設けたことにあり、これに伴っ
て、図１の擬似差動増幅回路１を擬似差動増幅回路５０
とした。なお、スイッチ５６はスイッチ部をなす。
る擬似差動増幅回路の構成例を示した図である。なお、
図８では、図１と同じものは同じ符号で示し、ここでは
その説明を省略すると共に図１との相違点のみ説明す
る。図８における図１との相違点は、図１の擬似差動増
幅回路１に、コンデンサＣ５１〜Ｃ５４、バッファ回路
５５及びスイッチ５６を設けたことにあり、これに伴っ
て、図１の擬似差動増幅回路１を擬似差動増幅回路５０
とした。なお、スイッチ５６はスイッチ部をなす。
【００５６】図８において、擬似差動増幅回路５０は、
増幅器２，３、コンデンサＣ５１〜Ｃ５４、ソースフォ
ロワをなすバッファ回路５５及びスイッチ５６で構成さ
れている。増幅器２の出力端と増幅器３の出力端との間
には、コンデンサＣ５１とＣ５２が直列に接続されてお
り、増幅器２の入力端と増幅器３の入力端との間には、
コンデンサＣ５３とＣ５４が直列に接続されている。コ
ンデンサＣ５１とＣ５２との接続部には、バッファ回路
５５の入力端が接続され、コンデンサＣ５３とＣ５４と
の接続部にバッファ回路５５の出力端が接続されてい
る。また、コンデンサＣ５１とＣ５２との接続部は、ス
イッチ５６を介して基準電圧Ｖｃｏｍが印加される。
増幅器２，３、コンデンサＣ５１〜Ｃ５４、ソースフォ
ロワをなすバッファ回路５５及びスイッチ５６で構成さ
れている。増幅器２の出力端と増幅器３の出力端との間
には、コンデンサＣ５１とＣ５２が直列に接続されてお
り、増幅器２の入力端と増幅器３の入力端との間には、
コンデンサＣ５３とＣ５４が直列に接続されている。コ
ンデンサＣ５１とＣ５２との接続部には、バッファ回路
５５の入力端が接続され、コンデンサＣ５３とＣ５４と
の接続部にバッファ回路５５の出力端が接続されてい
る。また、コンデンサＣ５１とＣ５２との接続部は、ス
イッチ５６を介して基準電圧Ｖｃｏｍが印加される。
【００５７】このような構成において、コンデンサＣ５
１及びＣ５２の容量は同じであり、スイッチ５６をオン
してコンデンサＣ５１及びＣ５２にそれぞれ基準電圧Ｖ
ｃｏｍを印加すると、コンデンサＣ５１及びＣ５２は、
それぞれ基準電圧Ｖｃｏｍに対する、増幅器２の出力電
圧である正側出力電圧ＶｏＰと増幅器３の出力電圧であ
る負側出力電圧ＶｏＭの平均値（ＶｏＰ＋ＶｏＭ）／２
との電圧差をそれぞれ記憶する。次にスイッチ５６をオ
フして遮断状態にすると、コンデンサＣ５１及びＣ５２
に記憶された電圧差がバッファ回路５５を介してコンデ
ンサＣ５３及びＣ５４に印加され、増幅器２及び３の入
力電圧を変化させる。
１及びＣ５２の容量は同じであり、スイッチ５６をオン
してコンデンサＣ５１及びＣ５２にそれぞれ基準電圧Ｖ
ｃｏｍを印加すると、コンデンサＣ５１及びＣ５２は、
それぞれ基準電圧Ｖｃｏｍに対する、増幅器２の出力電
圧である正側出力電圧ＶｏＰと増幅器３の出力電圧であ
る負側出力電圧ＶｏＭの平均値（ＶｏＰ＋ＶｏＭ）／２
との電圧差をそれぞれ記憶する。次にスイッチ５６をオ
フして遮断状態にすると、コンデンサＣ５１及びＣ５２
に記憶された電圧差がバッファ回路５５を介してコンデ
ンサＣ５３及びＣ５４に印加され、増幅器２及び３の入
力電圧を変化させる。
【００５８】例えば、増幅器２の出力電圧ＶｏＰと増幅
器３の出力電圧ＶｏＭの平均値（ＶｏＰ＋ＶｏＭ）／２
が基準電圧Ｖｃｏｍよりも大きくなると、バッファ回路
５５の入力電圧ＶｉＢは基準電圧Ｖｃｏｍよりも大きく
なる。このような変化がバッファ回路５５の出力端に伝
達され、コンデンサＣ５３とＣ５４に印加される電圧を
上昇させ、該電圧上昇に相当する電荷がコンデンサＣ５
３及びＣ５４に転送される。このときの極性は、増幅器
２及び３の各入力電圧を共に低下させる方向になる。す
なわち、擬似差動増幅回路５０は、正側出力電圧ＶｏＰ
と負側出力電圧ＶｏＭの平均値が変動しようとすると、
該変動を抑制するように動作する。なお、増幅器２の出
力電圧ＶｏＰと増幅器３の出力電圧ＶｏＭの平均値（Ｖ
ｏＰ＋ＶｏＭ）／２が小さくなる場合も、該平均値が大
きくなる場合と同様であるのでその説明を省略する。
器３の出力電圧ＶｏＭの平均値（ＶｏＰ＋ＶｏＭ）／２
が基準電圧Ｖｃｏｍよりも大きくなると、バッファ回路
５５の入力電圧ＶｉＢは基準電圧Ｖｃｏｍよりも大きく
なる。このような変化がバッファ回路５５の出力端に伝
達され、コンデンサＣ５３とＣ５４に印加される電圧を
上昇させ、該電圧上昇に相当する電荷がコンデンサＣ５
３及びＣ５４に転送される。このときの極性は、増幅器
２及び３の各入力電圧を共に低下させる方向になる。す
なわち、擬似差動増幅回路５０は、正側出力電圧ＶｏＰ
と負側出力電圧ＶｏＭの平均値が変動しようとすると、
該変動を抑制するように動作する。なお、増幅器２の出
力電圧ＶｏＰと増幅器３の出力電圧ＶｏＭの平均値（Ｖ
ｏＰ＋ＶｏＭ）／２が小さくなる場合も、該平均値が大
きくなる場合と同様であるのでその説明を省略する。
【００５９】次に、図８で示した擬似差動増幅回路５０
を図５の演算回路２５に使用した場合について、図９を
用いて説明する。なお、図９では、図５と同じものは同
じ符号で示しており、ここではその説明を省略し、擬似
差動増幅回路５０の動作について説明する。図９におい
て、スイッチ５６は、内部クロック発生回路部１５から
の内部クロック信号ＣＫ１に応じてスイッチングを行
う。前記第１の実施の形態で説明したように、演算回路
２５は、正側入力電圧ＶｉＰ及び負側入力電圧ＶｉＭに
対して、それぞれサンプリングして２倍に増幅し、更に
サブＡ／Ｄ変換器２１からの制御信号に応じて、基準電
圧ＶｒＰ，Ｖｃｏｍ，ＶｒＭのいずれかを引く演算をそ
れぞれ行う。
を図５の演算回路２５に使用した場合について、図９を
用いて説明する。なお、図９では、図５と同じものは同
じ符号で示しており、ここではその説明を省略し、擬似
差動増幅回路５０の動作について説明する。図９におい
て、スイッチ５６は、内部クロック発生回路部１５から
の内部クロック信号ＣＫ１に応じてスイッチングを行
う。前記第１の実施の形態で説明したように、演算回路
２５は、正側入力電圧ＶｉＰ及び負側入力電圧ＶｉＭに
対して、それぞれサンプリングして２倍に増幅し、更に
サブＡ／Ｄ変換器２１からの制御信号に応じて、基準電
圧ＶｒＰ，Ｖｃｏｍ，ＶｒＭのいずれかを引く演算をそ
れぞれ行う。
【００６０】すなわち、演算回路２５は、正側入力電圧
ＶｉＰを対応する２つのコンデンサＣ１１及びＣ１２
に、負側入力電圧ＶｉＭを対応する２つのコンデンサＣ
２１及びＣ２２にそれぞれサンプリングするフェーズ
と、該サンプリングした正側入力電圧ＶｉＰ及び負側入
力電圧ＶｉＭを擬似差動増幅回路でそれぞれ２倍に増幅
するフェーズがある。演算回路２５は、このような２つ
のフェーズを１クロック周期で繰り返し実行する。
ＶｉＰを対応する２つのコンデンサＣ１１及びＣ１２
に、負側入力電圧ＶｉＭを対応する２つのコンデンサＣ
２１及びＣ２２にそれぞれサンプリングするフェーズ
と、該サンプリングした正側入力電圧ＶｉＰ及び負側入
力電圧ＶｉＭを擬似差動増幅回路でそれぞれ２倍に増幅
するフェーズがある。演算回路２５は、このような２つ
のフェーズを１クロック周期で繰り返し実行する。
【００６１】正側入力電圧ＶｉＰ及び負側入力電圧Ｖｉ
Ｍをサンプリングするフェーズでは、増幅器２の入力端
と出力端との間をＮＭＯＳトランジスタＱ１１で、増幅
器３の入力端と出力端との間をＮＭＯＳトランジスタＱ
２１でそれぞれ短絡する。このとき、擬似差動増幅回路
５０のスイッチ５６をオンさせて導通状態にし、バッフ
ァ回路５５の入力端、コンデンサＣ５１及びＣ５２にそ
れぞれ基準電圧Ｖｃｏｍを印加させる。このとき、コン
デンサＣ５１が、下記（７）式で示した電圧Ｖｃ１に充
電され、コンデンサＣ５２が、下記（８）式で示した電
圧Ｖｃ２に充電される。
Ｍをサンプリングするフェーズでは、増幅器２の入力端
と出力端との間をＮＭＯＳトランジスタＱ１１で、増幅
器３の入力端と出力端との間をＮＭＯＳトランジスタＱ
２１でそれぞれ短絡する。このとき、擬似差動増幅回路
５０のスイッチ５６をオンさせて導通状態にし、バッフ
ァ回路５５の入力端、コンデンサＣ５１及びＣ５２にそ
れぞれ基準電圧Ｖｃｏｍを印加させる。このとき、コン
デンサＣ５１が、下記（７）式で示した電圧Ｖｃ１に充
電され、コンデンサＣ５２が、下記（８）式で示した電
圧Ｖｃ２に充電される。
【００６２】
Ｖｃ１＝Ｖｃｏｍ−ＶｏＳ………………（７）
Ｖｃ２＝Ｖｃｏｍ−ＶｏＳ………………（８）
なお、Ｖｃ１はコンデンサＣ５１の両端の電圧を、Ｖｃ
２はコンデンサＣ５２の両端の電圧をそれぞれ示し、Ｖ
ｏＳは、増幅器２の入力端と出力端を短絡させたときの
正側出力電圧ＶｏＰ及び増幅器３の入力端と出力端を短
絡させたときの負側出力電圧ＶｏＭを示す。
２はコンデンサＣ５２の両端の電圧をそれぞれ示し、Ｖ
ｏＳは、増幅器２の入力端と出力端を短絡させたときの
正側出力電圧ＶｏＰ及び増幅器３の入力端と出力端を短
絡させたときの負側出力電圧ＶｏＭを示す。
【００６３】次に、スイッチ５６をオフさせて遮断状態
にすると、バッファ回路５５の入力端の電荷Ｑは、コン
デンサＣ５１及びＣ５２の各容量をそれぞれＣとした場
合、下記（９）式のようになる。 Ｑ＝Ｃ×(Ｖｃ１＋Ｖｃ２)………………（９）
にすると、バッファ回路５５の入力端の電荷Ｑは、コン
デンサＣ５１及びＣ５２の各容量をそれぞれＣとした場
合、下記（９）式のようになる。 Ｑ＝Ｃ×(Ｖｃ１＋Ｖｃ２)………………（９）
【００６４】次に、ＮＭＯＳトランジスタＱ１１及びＱ
２１がオフして遮断状態になり、増幅器２の出力端から
前記（５）式で示した正側出力電圧ＶｏＰが、増幅器３
の出力端から前記（６）式で示した負側出力電圧ＶｏＭ
がそれぞれ出力される。このときのバッファ回路５５の
入力端の電圧をＶ１とすると、バッファ回路５５の入力
端に電荷保存則が成り立つことから、電荷Ｑは下記（１
０）式のようになる。 Ｑ＝Ｃ×(Ｖ１−ＶｏＰ)＋Ｃ×(Ｖ１−ＶｏＭ)………………（１０）
２１がオフして遮断状態になり、増幅器２の出力端から
前記（５）式で示した正側出力電圧ＶｏＰが、増幅器３
の出力端から前記（６）式で示した負側出力電圧ＶｏＭ
がそれぞれ出力される。このときのバッファ回路５５の
入力端の電圧をＶ１とすると、バッファ回路５５の入力
端に電荷保存則が成り立つことから、電荷Ｑは下記（１
０）式のようになる。 Ｑ＝Ｃ×(Ｖ１−ＶｏＰ)＋Ｃ×(Ｖ１−ＶｏＭ)………………（１０）
【００６５】更に、前記（７）式〜（１０）式より、下
記（１１）式が成り立つ。 Ｖ１−Ｖｃｏｍ＝(ＶｏＰ＋ＶｏＭ)／２−ＶｏＳ………………（１１） （１１）式は、正側出力電圧ＶｏＰと負側出力電圧Ｖｏ
Ｍの平均値がＶｏＳから変動すると、該変動した分だけ
Ｖ１が基準電圧Ｖｃｏｍから変動することを示してい
る。Ｖ１は、バッファ回路５５によって、コンデンサＣ
５３及びＣ５４の各一端にそれぞれ伝達される。
記（１１）式が成り立つ。 Ｖ１−Ｖｃｏｍ＝(ＶｏＰ＋ＶｏＭ)／２−ＶｏＳ………………（１１） （１１）式は、正側出力電圧ＶｏＰと負側出力電圧Ｖｏ
Ｍの平均値がＶｏＳから変動すると、該変動した分だけ
Ｖ１が基準電圧Ｖｃｏｍから変動することを示してい
る。Ｖ１は、バッファ回路５５によって、コンデンサＣ
５３及びＣ５４の各一端にそれぞれ伝達される。
【００６６】次に、ＮＭＯＳトランジスタＱ１１及びＱ
２１がオフして遮断状態になった場合について説明す
る。ここで、何らかの影響、例えば正側入力電圧ＶｉＰ
及び負側入力電圧ＶｉＭに共通のオフセット電圧が加わ
って、正側出力電圧ＶｏＰと負側出力電圧ＶｏＭの平均
値がＶｏＳよりも大きくなったとする。この場合、Ｖ１
は、該変動分だけ基準電圧Ｖｃｏｍよりも大きくなり、
該Ｖ１の変動がバッファ回路５５の出力端に伝わり、コ
ンデンサＣ５３及びＣ５４に印加される電圧を上昇させ
る。該電圧上昇に相当する電荷がコンデンサＣ１１及び
Ｃ２１にそれぞれ転送され、増幅器２及び３の各出力電
圧を共に引き下げるように作用する。
２１がオフして遮断状態になった場合について説明す
る。ここで、何らかの影響、例えば正側入力電圧ＶｉＰ
及び負側入力電圧ＶｉＭに共通のオフセット電圧が加わ
って、正側出力電圧ＶｏＰと負側出力電圧ＶｏＭの平均
値がＶｏＳよりも大きくなったとする。この場合、Ｖ１
は、該変動分だけ基準電圧Ｖｃｏｍよりも大きくなり、
該Ｖ１の変動がバッファ回路５５の出力端に伝わり、コ
ンデンサＣ５３及びＣ５４に印加される電圧を上昇させ
る。該電圧上昇に相当する電荷がコンデンサＣ１１及び
Ｃ２１にそれぞれ転送され、増幅器２及び３の各出力電
圧を共に引き下げるように作用する。
【００６７】このことから、各Ａ／Ｄ変換回路ＡＤ１〜
ＡＤｍにおいて、正側出力電圧ＶｏＰと負側出力電圧Ｖ
ｏＭの平均値がＶｏＳから変動しようとした際に、該変
動を抑制することができ、正側出力電圧ＶｏＰと負側出
力電圧ＶｏＭの平均値が所定の基準電圧Ｖｃｏｍで一定
になるようにすることができる。このため、Ａ／Ｄ変換
回路ＡＤ１〜ＡＤｍのいくつかに、従来の差動増幅回路
を使用したＡ／Ｄ変換回路４０を使用する必要がなく、
高性能で更に低消費電力化を行うことができる並列パイ
プライン型Ａ／Ｄ変換器を得ることができる。
ＡＤｍにおいて、正側出力電圧ＶｏＰと負側出力電圧Ｖ
ｏＭの平均値がＶｏＳから変動しようとした際に、該変
動を抑制することができ、正側出力電圧ＶｏＰと負側出
力電圧ＶｏＭの平均値が所定の基準電圧Ｖｃｏｍで一定
になるようにすることができる。このため、Ａ／Ｄ変換
回路ＡＤ１〜ＡＤｍのいくつかに、従来の差動増幅回路
を使用したＡ／Ｄ変換回路４０を使用する必要がなく、
高性能で更に低消費電力化を行うことができる並列パイ
プライン型Ａ／Ｄ変換器を得ることができる。
【００６８】このように、本第２の実施の形態における
擬似差動増幅回路は、基準電圧Ｖｃｏｍに対する、増幅
器２の出力電圧ＶｏＰと増幅器３の出力電圧ＶｏＭの平
均値（ＶｏＰ＋ＶｏＭ）／２との電圧差をコンデンサＣ
５１及びＣ５２に記憶させ、バッファ回路５５を介して
該電圧差をコンデンサＣ５３及びＣ５４にそれぞれ印加
し、該電圧差がなくなるように増幅器２及び３の入力電
圧を変化させるようにした。このことから、低消費電力
化及び低電圧化を図ることができる高性能な擬似差動増
幅回路を得ることができる。
擬似差動増幅回路は、基準電圧Ｖｃｏｍに対する、増幅
器２の出力電圧ＶｏＰと増幅器３の出力電圧ＶｏＭの平
均値（ＶｏＰ＋ＶｏＭ）／２との電圧差をコンデンサＣ
５１及びＣ５２に記憶させ、バッファ回路５５を介して
該電圧差をコンデンサＣ５３及びＣ５４にそれぞれ印加
し、該電圧差がなくなるように増幅器２及び３の入力電
圧を変化させるようにした。このことから、低消費電力
化及び低電圧化を図ることができる高性能な擬似差動増
幅回路を得ることができる。
【００６９】なお、前記第１及び第２の各実施の形態に
おけるスイッチＳＷ１，ＳＷ２及び前記第２の実施の形
態におけるスイッチ５６は、電子デバイスで形成された
スイッチを示しているが、可能であるならば機械的接点
を有するスイッチであってもよい。
おけるスイッチＳＷ１，ＳＷ２及び前記第２の実施の形
態におけるスイッチ５６は、電子デバイスで形成された
スイッチを示しているが、可能であるならば機械的接点
を有するスイッチであってもよい。
【００７０】
【発明の効果】上記の説明から明らかなように、本発明
の擬似差動増幅回路によれば、差動対を使用することな
く、一対の入力信号を対応して増幅する同一回路で同一
特性の２つの第１及び第２の各増幅器を用いて擬似的な
差動増幅回路を形成するようにした。このことから、低
消費電力化を行うことができると共に低電圧動作を行う
ことができる、差動増幅機能を有した回路を得ることが
できる。
の擬似差動増幅回路によれば、差動対を使用することな
く、一対の入力信号を対応して増幅する同一回路で同一
特性の２つの第１及び第２の各増幅器を用いて擬似的な
差動増幅回路を形成するようにした。このことから、低
消費電力化を行うことができると共に低電圧動作を行う
ことができる、差動増幅機能を有した回路を得ることが
できる。
【００７１】更に、各増幅器のそれぞれの出力端との間
に直列に接続された第１及び第２の各コンデンサと、各
増幅器のそれぞれの入力端との間に直列に接続された第
３及び第４の各コンデンサと、第１及び第２の各コンデ
ンサの接続部の電圧を第３及び第４の各コンデンサの接
続部に伝達するバッファ回路部と、入力された制御信号
に応じて第１及び第２の各コンデンサの接続部に対して
所定の電圧の印加制御を行うスイッチ部とを備え、第１
及び第２の各コンデンサは、スイッチ部から所定の電圧
が印加されると、該所定の電圧と前記第１及び第２の各
増幅器から出力される２つの信号の平均値との電圧差を
それぞれ記憶し、前記第３及び第４の各コンデンサは、
一端にバッファ回路部を介して該電圧差がそれぞれ印加
されるようにした。このことから、擬似差動増幅回路に
おける各増幅器の出力電圧の平均値が変動することを防
止でき、低消費電力化及び低電圧化を図ることができる
高性能な擬似差動増幅回路を得ることができる。
に直列に接続された第１及び第２の各コンデンサと、各
増幅器のそれぞれの入力端との間に直列に接続された第
３及び第４の各コンデンサと、第１及び第２の各コンデ
ンサの接続部の電圧を第３及び第４の各コンデンサの接
続部に伝達するバッファ回路部と、入力された制御信号
に応じて第１及び第２の各コンデンサの接続部に対して
所定の電圧の印加制御を行うスイッチ部とを備え、第１
及び第２の各コンデンサは、スイッチ部から所定の電圧
が印加されると、該所定の電圧と前記第１及び第２の各
増幅器から出力される２つの信号の平均値との電圧差を
それぞれ記憶し、前記第３及び第４の各コンデンサは、
一端にバッファ回路部を介して該電圧差がそれぞれ印加
されるようにした。このことから、擬似差動増幅回路に
おける各増幅器の出力電圧の平均値が変動することを防
止でき、低消費電力化及び低電圧化を図ることができる
高性能な擬似差動増幅回路を得ることができる。
【００７２】具体的には、前記第１及び第２の各増幅器
が、それぞれシングルエンド型増幅器をなすようにした
ことから、更に一層、低消費電力化及び低電圧化を図る
ことができる。
が、それぞれシングルエンド型増幅器をなすようにした
ことから、更に一層、低消費電力化及び低電圧化を図る
ことができる。
【００７３】また、Ａ／Ｄ変換器において、該サンプル
ホールド回路から出力される一対の出力信号に対して、
Ａ／Ｄ変換を行うと共にそれぞれ所定の方法で演算を行
って次段のＡ／Ｄ変換回路における一対の入力電圧とし
て出力する各Ａ／Ｄ変換回路に、擬似差動増幅回路を使
用するようにした。このことから、Ａ／Ｄ変換器の低消
費電力化及び低電圧化を図ることができる。
ホールド回路から出力される一対の出力信号に対して、
Ａ／Ｄ変換を行うと共にそれぞれ所定の方法で演算を行
って次段のＡ／Ｄ変換回路における一対の入力電圧とし
て出力する各Ａ／Ｄ変換回路に、擬似差動増幅回路を使
用するようにした。このことから、Ａ／Ｄ変換器の低消
費電力化及び低電圧化を図ることができる。
【００７４】また、Ａ／Ｄ変換器において、該サンプル
ホールド回路から出力される一対の出力信号に対して、
Ａ／Ｄ変換を行うと共にそれぞれ所定の方法で演算を行
って次段のＡ／Ｄ変換回路における一対の入力電圧とし
て出力する各Ａ／Ｄ変換回路の少なくとも１つのＡ／Ｄ
変換回路に、擬似差動増幅回路を使用し、他のＡ／Ｄ変
換回路には通常の差動増幅回路を使用するようにした。
このことから、Ａ／Ｄ変換器の低消費電力化及び低電圧
化を図ることができると共に、擬似差動増幅回路におけ
る各増幅器の出力電圧の平均値が変動することによって
生じる性能の低下を防止することができ、低消費電力化
及び低電圧化を図ることができる高性能なＡ／Ｄ変換器
を得ることができる。
ホールド回路から出力される一対の出力信号に対して、
Ａ／Ｄ変換を行うと共にそれぞれ所定の方法で演算を行
って次段のＡ／Ｄ変換回路における一対の入力電圧とし
て出力する各Ａ／Ｄ変換回路の少なくとも１つのＡ／Ｄ
変換回路に、擬似差動増幅回路を使用し、他のＡ／Ｄ変
換回路には通常の差動増幅回路を使用するようにした。
このことから、Ａ／Ｄ変換器の低消費電力化及び低電圧
化を図ることができると共に、擬似差動増幅回路におけ
る各増幅器の出力電圧の平均値が変動することによって
生じる性能の低下を防止することができ、低消費電力化
及び低電圧化を図ることができる高性能なＡ／Ｄ変換器
を得ることができる。
【００７５】Ａ／Ｄ変換回路の擬似差動増幅回路に、更
に、各増幅器のそれぞれの出力端との間に直列に接続さ
れた第１及び第２の各コンデンサと、各増幅器のそれぞ
れの入力端との間に直列に接続された第３及び第４の各
コンデンサと、第１及び第２の各コンデンサの接続部の
電圧を第３及び第４の各コンデンサの接続部に伝達する
バッファ回路部と、入力された制御信号に応じて第１及
び第２の各コンデンサの接続部に対して所定の電圧の印
加制御を行うスイッチ部とを備え、第１及び第２の各コ
ンデンサは、スイッチ部から所定の電圧が印加される
と、該所定の電圧と前記第１及び第２の各増幅器から出
力される２つの信号の平均値との電圧差をそれぞれ記憶
し、前記第３及び第４の各コンデンサは、一端にバッフ
ァ回路部を介して該電圧差がそれぞれ印加されるように
した。このことから、擬似差動増幅回路における各増幅
器の出力電圧の平均値が変動することを防止でき、低消
費電力化及び低電圧化を図ることができる高性能なＡ／
Ｄ変換器を得ることができる。
に、各増幅器のそれぞれの出力端との間に直列に接続さ
れた第１及び第２の各コンデンサと、各増幅器のそれぞ
れの入力端との間に直列に接続された第３及び第４の各
コンデンサと、第１及び第２の各コンデンサの接続部の
電圧を第３及び第４の各コンデンサの接続部に伝達する
バッファ回路部と、入力された制御信号に応じて第１及
び第２の各コンデンサの接続部に対して所定の電圧の印
加制御を行うスイッチ部とを備え、第１及び第２の各コ
ンデンサは、スイッチ部から所定の電圧が印加される
と、該所定の電圧と前記第１及び第２の各増幅器から出
力される２つの信号の平均値との電圧差をそれぞれ記憶
し、前記第３及び第４の各コンデンサは、一端にバッフ
ァ回路部を介して該電圧差がそれぞれ印加されるように
した。このことから、擬似差動増幅回路における各増幅
器の出力電圧の平均値が変動することを防止でき、低消
費電力化及び低電圧化を図ることができる高性能なＡ／
Ｄ変換器を得ることができる。
【００７６】具体的には、前記擬似差動増幅回路の各増
幅器が、それぞれシングルエンド型増幅器をなすように
したことから、更に一層、低消費電力化及び低電圧化を
図ることができる。
幅器が、それぞれシングルエンド型増幅器をなすように
したことから、更に一層、低消費電力化及び低電圧化を
図ることができる。
【図１】 本発明の第１の実施の形態における擬似差動
増幅回路の例を示した回路図である。
増幅回路の例を示した回路図である。
【図２】 図１の擬似差動増幅回路１を使用する並列パ
イプライン型Ａ／Ｄ変換器の構成例を示した概略のブロ
ック図である。
イプライン型Ａ／Ｄ変換器の構成例を示した概略のブロ
ック図である。
【図３】 図２のＡ／Ｄ変換回路ＡＤｋの内部構成例を
示した概略のブロック図である。
示した概略のブロック図である。
【図４】 図２におけるサブＡ／Ｄ変換器２１の構成例
を示した図である。
を示した図である。
【図５】 図２における演算回路２５の回路例を示した
図である。
図である。
【図６】 図４及び図５におけるサブＡ／Ｄ変換器２１
及び演算回路２５に入力される各内部クロック信号の例
を示したタイミングチャートである。
及び演算回路２５に入力される各内部クロック信号の例
を示したタイミングチャートである。
【図７】 図５の擬似差動増幅回路１の代わりに通常の
差動増幅回路を使用した場合の例を示した図である。
差動増幅回路を使用した場合の例を示した図である。
【図８】 本発明の第２の実施の形態における擬似差動
増幅回路の構成例を示した図である。
増幅回路の構成例を示した図である。
【図９】 図５の演算回路２５に図８の擬似差動増幅回
路５０を使用した場合の例を示した図である。
路５０を使用した場合の例を示した図である。
【図１０】 パイプライン型Ａ／Ｄ変換器で使用されて
いる差動増幅回路の従来例を示した回路図である。
いる差動増幅回路の従来例を示した回路図である。
１，５０ 擬似差動増幅回路
２，３ 増幅器
１０ 並列パイプライン型Ａ／Ｄ変換器
１１ Ｓ／Ｈ回路
１２ Ａ／Ｄ変換回路部
１３ 誤差補正回路部
１４ 基準電圧発生回路部
１５ 内部クロック発生回路部
ＡＤ１〜ＡＤｍ パイプライン型Ａ／Ｄ変換回路
２１ サブＡ／Ｄ変換器
２２ サブＤ／Ａ変換器
２３ａ，２３ｂ 演算器
２５ 演算回路
３１，３２ 比較器
３３ 制御回路
Ｃ５１〜Ｃ５４ コンデンサ
５５ バッファ回路
５６ スイッチ
フロントページの続き
Ｆターム(参考） 5J022 AA15 AB01 BA01 BA05 BA06
CA10 CB01 CF02 CF07
5J066 AA01 AA12 AA51 CA36 CA37
FA15 HA10 HA17 HA29 HA38
KA03 KA04 KA11 KA17 KA19
KA26 KA34 MA08 MA11 MA17
TA01 TA06
5J069 AA01 AA12 AA51 CA36 CA37
FA15 HA10 HA17 HA29 HA38
KA03 KA04 KA11 KA17 KA19
KA26 KA34 MA08 MA11 MA17
TA01 TA06
5J092 AA01 AA12 AA51 CA36 CA37
FA15 HA10 HA17 HA29 HA38
KA03 KA04 KA11 KA17 KA19
KA26 KA34 MA08 MA11 MA17
TA01 TA06
5J500 AA01 AA12 AA51 AC36 AC37
AF15 AH10 AH17 AH29 AH38
AK03 AK04 AK11 AK17 AK19
AK26 AK34 AM08 AM11 AM17
AT01 AT06
Claims (10)
- 【請求項１】 第１の入力信号を増幅して出力する第１
の増幅器と、 該第１の入力信号に対して相反する信号レベルをなす第
２の入力信号を増幅して出力する第２の増幅器と、を備
え、 前記第１及び第２の各増幅器は、同一の回路をなすと共
に同一の特性を有し、入力された一対の第１及び第２の
各入力信号に対して、擬似的に差動増幅を行って出力す
ることを特徴とする擬似差動増幅回路。 - 【請求項２】 前記第１及び第２の各増幅器におけるそ
れぞれの出力端との間に直列に接続された第１及び第２
の各コンデンサと、 前記第１及び第２の各増幅器におけるそれぞれの入力端
との間に直列に接続された第３及び第４の各コンデンサ
と、 前記第１及び第２の各コンデンサの接続部の電圧を該第
３及び第４の各コンデンサの接続部に伝達するバッファ
回路部と、 入力された制御信号に応じて、前記第１及び第２の各コ
ンデンサの接続部に対して、所定の電圧の印加制御を行
うスイッチ部と、を備えることを特徴とする請求項１記
載の擬似差動増幅回路。 - 【請求項３】 前記第１及び第２の各コンデンサは、ス
イッチ部から所定の電圧が印加されると、該所定の電圧
と前記第１及び第２の各増幅器から出力される２つの信
号の平均値との電圧差をそれぞれ記憶し、前記第３及び
第４の各コンデンサは、一端にバッファ回路部を介して
該電圧差がそれぞれ印加されることを特徴とする請求項
２記載の擬似差動増幅回路。 - 【請求項４】 前記第１及び第２の各増幅器は、それぞ
れシングルエンド型増幅器をなすことを特徴とする請求
項１、２又は３記載の擬似差動増幅回路。 - 【請求項５】 相対する電圧レベルをなす一対のアナロ
グ信号をそれぞれサンプリングしてホールドするサンプ
ルホールド回路と、該サンプルホールド回路から出力さ
れる一対の出力信号に対して、Ａ／Ｄ変換を行うと共に
それぞれ所定の方法で演算を行って次段のＡ／Ｄ変換回
路における一対の入力電圧として出力する複数のＡ／Ｄ
変換回路とを有するＡ／Ｄ変換器において、 前記各Ａ／Ｄ変換回路は、 入力された一対の入力電圧に対してＡ／Ｄ変換を行うサ
ブＡ／Ｄ変換器と、 該サブＡ／Ｄ変換器でＡ／Ｄ変換されたデータに対して
Ｄ／Ａ変換を行うサブＤ／Ａ変換器と、 該サブＤ／Ａ変換器でＤ／Ａ変換された電圧を用いて、
前記入力された一対の入力電圧に対して所定の演算をそ
れぞれ行う各演算器と、 該各演算器で得られたそれぞれの電圧に対して擬似的に
差動増幅を行って出力する、同一回路で同一特性を有す
る一対の増幅器からなる擬似差動増幅回路と、を備える
ことを特徴とするＡ／Ｄ変換器。 - 【請求項６】 相対する電圧レベルをなす一対のアナロ
グ信号をそれぞれサンプリングしてホールドするサンプ
ルホールド回路と、該サンプルホールド回路から出力さ
れる一対の出力信号に対して、Ａ／Ｄ変換を行うと共に
それぞれ所定の方法で演算を行って次段のＡ／Ｄ変換回
路における一対の入力電圧として出力する複数のＡ／Ｄ
変換回路とを有するＡ／Ｄ変換器において、 前記各Ａ／Ｄ変換回路の少なくとも１つのＡ／Ｄ変換回
路は、 入力された一対の入力電圧に対してＡ／Ｄ変換を行うサ
ブＡ／Ｄ変換器と、 該サブＡ／Ｄ変換器でＡ／Ｄ変換されたデータに対して
Ｄ／Ａ変換を行うサブＤ／Ａ変換器と、 該サブＤ／Ａ変換器でＤ／Ａ変換された電圧を用いて、
前記入力された一対の入力電圧に対して所定の演算をそ
れぞれ行う各演算器と、 該各演算器で得られたそれぞれの電圧に対して擬似的に
差動増幅を行って出力する、同一回路で同一特性を有す
る一対の増幅器からなる擬似差動増幅回路と、を備える
ことを特徴とするＡ／Ｄ変換器。 - 【請求項７】 前記各Ａ／Ｄ変換回路における他のＡ／
Ｄ変換回路は、 入力された一対の入力電圧に対してＡ／Ｄ変換を行うサ
ブＡ／Ｄ変換器と、 該サブＡ／Ｄ変換器でＡ／Ｄ変換されたデータに対して
Ｄ／Ａ変換を行うサブＤ／Ａ変換器と、 該サブＤ／Ａ変換器でＤ／Ａ変換された電圧を用いて、
前記入力された一対の入力電圧に対して所定の演算をそ
れぞれ行う各演算器と、 該各演算器で得られたそれぞれの電圧に対して差動増幅
を行って出力する差動増幅回路と、を備えることを特徴
とする請求項６記載のＡ／Ｄ変換器。 - 【請求項８】 前記擬似差動増幅回路は、 前記各増幅器のそれぞれの出力端との間に直列に接続さ
れた第１及び第２の各コンデンサと、 前記各増幅器におけるそれぞれの入力端との間に直列に
接続された第３及び第４の各コンデンサと、 第１及び第２の各コンデンサの接続部の電圧を、第３及
び第４の各コンデンサの接続部に伝達するバッファ回路
部と、 入力された制御信号に応じて、第１及び第２の各コンデ
ンサの接続部に対して、所定の電圧の印加制御を行うス
イッチ部と、を備えることを特徴とする請求項５、６又
は７記載のＡ／Ｄ変換器。 - 【請求項９】 前記第１及び第２の各コンデンサは、ス
イッチ部から所定の電圧が印加されると、該所定の電圧
と各増幅器から出力される２つの信号の平均値との電圧
差をそれぞれ記憶し、前記第３及び第４の各コンデンサ
は、一端にバッファ回路部を介して該電圧差がそれぞれ
印加されることを特徴とする請求項８記載のＡ／Ｄ変換
器。 - 【請求項１０】 前記擬似差動増幅回路の各増幅器は、
それぞれシングルエンド型増幅器をなすことを特徴とす
る請求項５、６、７、８又は９記載のＡ／Ｄ変換器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001356074A JP3597812B2 (ja) | 2001-11-21 | 2001-11-21 | 擬似差動増幅回路及び擬似差動増幅回路を使用したａ／ｄ変換器 |
| EP02025822A EP1315290B1 (en) | 2001-11-21 | 2002-11-18 | Pseudo-differential amplifier and analog-to-digital converter using the same |
| DE60229032T DE60229032D1 (de) | 2001-11-21 | 2002-11-18 | Pseudo-Differenzverstärker und Analog-Digitalwandler mit einem solchen Verstärker |
| TW091133814A TW589782B (en) | 2001-11-21 | 2002-11-20 | Pseudo-differential amplifier and analog-to-digital converter using the same |
| KR10-2002-0072764A KR100459086B1 (ko) | 2001-11-21 | 2002-11-21 | 의사 차동 증폭회로 및 이를 사용한 아날로그-디지털 변환기 |
| US10/300,908 US6756928B2 (en) | 2001-11-21 | 2002-11-21 | Pseudo-differential amplifier and analog-to-digital converter using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001356074A JP3597812B2 (ja) | 2001-11-21 | 2001-11-21 | 擬似差動増幅回路及び擬似差動増幅回路を使用したａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003158434A true JP2003158434A (ja) | 2003-05-30 |
| JP3597812B2 JP3597812B2 (ja) | 2004-12-08 |
Family
ID=19167662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001356074A Expired - Fee Related JP3597812B2 (ja) | 2001-11-21 | 2001-11-21 | 擬似差動増幅回路及び擬似差動増幅回路を使用したａ／ｄ変換器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6756928B2 (ja) |
| EP (1) | EP1315290B1 (ja) |
| JP (1) | JP3597812B2 (ja) |
| KR (1) | KR100459086B1 (ja) |
| DE (1) | DE60229032D1 (ja) |
| TW (1) | TW589782B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006033304A (ja) * | 2004-07-15 | 2006-02-02 | Daio Denki Kk | スイッチトキャパシタ回路及びパイプラインａ／ｄ変換器 |
| JP2009219013A (ja) * | 2008-03-12 | 2009-09-24 | Fujikura Ltd | 光受信装置 |
| US7612700B2 (en) | 2007-12-10 | 2009-11-03 | Semiconductor Technology Academic Research Center | Pipeline type A/D converter apparatus provided with precharge circuit for precharging sampling capacitor |
| JP2009272915A (ja) * | 2008-05-08 | 2009-11-19 | Semiconductor Technology Academic Research Center | サンプルホールド回路及びａ／ｄ変換装置 |
| JP2011015056A (ja) * | 2009-06-30 | 2011-01-20 | Sanyo Electric Co Ltd | 容量アレイ回路、およびアナログデジタル変換器 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4372111B2 (ja) * | 2005-03-04 | 2009-11-25 | 三洋電機株式会社 | アナログデジタル変換器 |
| US20060206744A1 (en) * | 2005-03-08 | 2006-09-14 | Nec Laboratories America, Inc. | Low-power high-throughput streaming computations |
| JP4564558B2 (ja) | 2008-09-19 | 2010-10-20 | 株式会社半導体理工学研究センター | 差動演算増幅回路とそれを用いたパイプライン型ａ／ｄ変換装置 |
| US7847720B2 (en) * | 2009-01-16 | 2010-12-07 | Mediatek Inc. | Pipelined analog-to-digital converter |
| JP2011229128A (ja) * | 2010-03-31 | 2011-11-10 | Asahi Kasei Electronics Co Ltd | パイプライン型ａ／ｄコンバータ |
| US20110254569A1 (en) | 2010-04-15 | 2011-10-20 | Peter Bogner | Measurement apparatus |
| CN106374924B (zh) * | 2015-07-22 | 2021-05-25 | 三星电子株式会社 | 使用模数转换器执行共模电压补偿的半导体器件 |
| CN111512557B (zh) * | 2017-12-22 | 2023-11-03 | 瑞典爱立信有限公司 | 时间交错模数转换器 |
| CN110324043B (zh) | 2019-04-24 | 2023-06-30 | 矽力杰半导体技术(杭州)有限公司 | 伪差分模数转换器 |
| TWI749879B (zh) * | 2020-11-19 | 2021-12-11 | 瑞昱半導體股份有限公司 | 導管式類比數位轉換器之控制電路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3340280B2 (ja) * | 1995-05-25 | 2002-11-05 | 三菱電機株式会社 | パイプライン型ａ／ｄコンバータ |
| JP3641523B2 (ja) * | 1996-04-05 | 2005-04-20 | 株式会社ルネサステクノロジ | パイプライン型ａ／ｄコンバータ |
| US5739781A (en) * | 1996-10-08 | 1998-04-14 | National Semiconductor Corporation | Sub-ranging analog-to-digital converter with open-loop differential amplifiers |
| EP0901232A3 (en) * | 1997-09-04 | 2002-11-20 | Sanyo Electric Co., Ltd. | Voltage comparator, operational amplifier and analog-to-digital conversion circuit employing the same |
| US6172629B1 (en) * | 1998-02-19 | 2001-01-09 | Lucent Technologies Inc. | Multistage analog-to-digital converter employing dither |
| US6249240B1 (en) * | 1998-08-28 | 2001-06-19 | Texas Instruments Incorporated | Switched-capacitor circuitry with reduced loading upon reference voltages |
| US6288575B1 (en) * | 1999-08-24 | 2001-09-11 | Micron Technology, Inc. | Pseudo-differential current sense amplifier with hysteresis |
| US6396429B2 (en) * | 2000-01-07 | 2002-05-28 | Analog Devices, Inc. | Front-end sampling for analog-to-digital conversion |
| US6380806B1 (en) * | 2000-09-01 | 2002-04-30 | Advanced Micro Devices, Inc. | Differential telescopic operational amplifier having switched capacitor common mode feedback circuit portion |
| US6489904B1 (en) * | 2001-07-27 | 2002-12-03 | Fairchild Semiconductor Corporation | Pipeline analog-to-digital converter with on-chip digital calibration |
-
2001
- 2001-11-21 JP JP2001356074A patent/JP3597812B2/ja not_active Expired - Fee Related
-
2002
- 2002-11-18 EP EP02025822A patent/EP1315290B1/en not_active Expired - Fee Related
- 2002-11-18 DE DE60229032T patent/DE60229032D1/de not_active Expired - Lifetime
- 2002-11-20 TW TW091133814A patent/TW589782B/zh not_active IP Right Cessation
- 2002-11-21 KR KR10-2002-0072764A patent/KR100459086B1/ko not_active IP Right Cessation
- 2002-11-21 US US10/300,908 patent/US6756928B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006033304A (ja) * | 2004-07-15 | 2006-02-02 | Daio Denki Kk | スイッチトキャパシタ回路及びパイプラインａ／ｄ変換器 |
| US7612700B2 (en) | 2007-12-10 | 2009-11-03 | Semiconductor Technology Academic Research Center | Pipeline type A/D converter apparatus provided with precharge circuit for precharging sampling capacitor |
| JP2009219013A (ja) * | 2008-03-12 | 2009-09-24 | Fujikura Ltd | 光受信装置 |
| JP2009272915A (ja) * | 2008-05-08 | 2009-11-19 | Semiconductor Technology Academic Research Center | サンプルホールド回路及びａ／ｄ変換装置 |
| JP4505027B2 (ja) * | 2008-05-08 | 2010-07-14 | 株式会社半導体理工学研究センター | サンプルホールド回路及びａ／ｄ変換装置 |
| US7834786B2 (en) | 2008-05-08 | 2010-11-16 | Semiconductor Technology Academic Research Center | Sample hold circuit for use in time-interleaved A/D converter apparatus including paralleled low-speed pipeline A/D converters |
| JP2011015056A (ja) * | 2009-06-30 | 2011-01-20 | Sanyo Electric Co Ltd | 容量アレイ回路、およびアナログデジタル変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW589782B (en) | 2004-06-01 |
| EP1315290A1 (en) | 2003-05-28 |
| KR20030041847A (ko) | 2003-05-27 |
| DE60229032D1 (de) | 2008-11-06 |
| US6756928B2 (en) | 2004-06-29 |
| TW200300630A (en) | 2003-06-01 |
| KR100459086B1 (ko) | 2004-12-03 |
| US20030117308A1 (en) | 2003-06-26 |
| EP1315290B1 (en) | 2008-09-24 |
| JP3597812B2 (ja) | 2004-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7030804B2 (en) | Switched-capacitor circuit and pipelined A/D converter | |
| JP3737346B2 (ja) | サンプルホールド増幅回路とそれを用いたパイプライン型ａｄ変換器およびパイプライン型ｄａ変換器 | |
| JP5334366B2 (ja) | 半導体集積回路 | |
| JP2945805B2 (ja) | Ａ／ｄ変換器 | |
| JP2002271201A (ja) | Ａ／ｄ変換器 | |
| JP3597812B2 (ja) | 擬似差動増幅回路及び擬似差動増幅回路を使用したａ／ｄ変換器 | |
| US7649486B2 (en) | Flash A/D converter | |
| JP2006115003A (ja) | サンプルホールド回路およびそれを用いたパイプラインａｄ変換器 | |
| TW201304427A (zh) | 用於管線類比數位轉換器之１－位元單元電路 | |
| JPH03157020A (ja) | 直並列型ａ／ｄ変換器 | |
| US7777655B2 (en) | Wideband switched current source | |
| US7488927B2 (en) | Semiconductor integrated circuit device | |
| US8674869B2 (en) | A/D conversion circuit | |
| WO2011021260A1 (ja) | パイプライン型ａｄ変換器およびその出力補正方法 | |
| KR100294787B1 (ko) | 개방루프차동증폭기를갖는서브레인지아날로그/디지털컨버터 | |
| US7095352B2 (en) | Analog-to-digital converter including a plurality of amplifier circuits | |
| JP2011166278A (ja) | 差動増幅回路、２段増幅回路およびそれらを用いたａ／ｄ変換回路 | |
| JP4488302B2 (ja) | パイプライン型ａ／ｄ変換器 | |
| JP5565903B2 (ja) | スイッチドキャパシタ利得段 | |
| US20120044103A1 (en) | Parallel interpolation a/d converter and digital equalizer | |
| Germano et al. | A Programmable Gain Dynamic Residue Amplifier in 65nm CMOS | |
| US20230412181A1 (en) | Tri-level digital-to-analog converter element with mismatch suppression and associated method | |
| JP2006121307A (ja) | サンプルホールド回路又はそれを用いたａｄ変換器 | |
| CN117353743A (zh) | 一种基于带宽调节技术的多级高精度比较器 | |
| CN115987290A (zh) | 一种全动态的Delta-Sigma调制器电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040129 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040831 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040909 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070917 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120917 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |