JPH03157020A - 直並列型ａ／ｄ変換器 - Google Patents
直並列型ａ／ｄ変換器Info
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- JPH03157020A JPH03157020A JP2206102A JP20610290A JPH03157020A JP H03157020 A JPH03157020 A JP H03157020A JP 2206102 A JP2206102 A JP 2206102A JP 20610290 A JP20610290 A JP 20610290A JP H03157020 A JPH03157020 A JP H03157020A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 284
- 238000005070 sampling Methods 0.000 claims description 67
- 238000003491 array Methods 0.000 claims description 3
- 238000012952 Resampling Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
- H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
-
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は直並列型Ａ／Ｄ変換器に関するものである。
従来の技術
第１７図に代表的な従来の直並列型Ａ／Ｄ変換器を示す
。アナログ入力信号２は上位Ａ／Ｄ変換回路１３に於て
粗く上位Ａ／Ｄ変換が行なわれ 上位Ａ／Ｄ変換変換子
カフ生する。更にこの上位Ａ／Ｄ変換変換子カフ／Ａ変
換回路１４でＤ／Ａ変換されてアナログ電圧に戻され
減算器１５でアナログ入力信号２とこのＤ／Ａ変換の出
力間の減算と増幅が行なわれ この減算増幅出力は下位
Ａ／Ｄ変換回路１６で更に細かく下位Ａ／Ｄ変換が行な
われ下位Ａ／Ｄ変換出力１２を得る。このような直並列
型Ａ／Ｄ変換器は従来用いられてきた並列型Ａ／Ｄ変換
器に比べて回路規模が極めて小さくなるという利点があ
る。例えば分解能１０ビツトの構成において比較器の数
が１６分の１と極めて少なく大幅な低消費電力化と低チ
ップサイズ化を図ることができる。
。アナログ入力信号２は上位Ａ／Ｄ変換回路１３に於て
粗く上位Ａ／Ｄ変換が行なわれ 上位Ａ／Ｄ変換変換子
カフ生する。更にこの上位Ａ／Ｄ変換変換子カフ／Ａ変
換回路１４でＤ／Ａ変換されてアナログ電圧に戻され
減算器１５でアナログ入力信号２とこのＤ／Ａ変換の出
力間の減算と増幅が行なわれ この減算増幅出力は下位
Ａ／Ｄ変換回路１６で更に細かく下位Ａ／Ｄ変換が行な
われ下位Ａ／Ｄ変換出力１２を得る。このような直並列
型Ａ／Ｄ変換器は従来用いられてきた並列型Ａ／Ｄ変換
器に比べて回路規模が極めて小さくなるという利点があ
る。例えば分解能１０ビツトの構成において比較器の数
が１６分の１と極めて少なく大幅な低消費電力化と低チ
ップサイズ化を図ることができる。
発明が解決しようとする課題
しかしながらこのような従来の直並列型Ａ／Ｄ変換器に
於ては減算器１５の利得やオフセット電圧を下位Ａ／Ｄ
変換回路１６のフルスケール電圧やオフセット電圧と正
確に合わせ込む必要があることや、同様に内部のＤ／Ａ
変換回路１４のフルスケール電圧やオフセット電圧を合
わせ込む必要があるため調整箇所が多く、変換精度の安
定性を欠いており、特にモノリシック化が困難であも
第１８図を用いてこのような従来の直並列型Ａ／Ｄ変換
器のＤＣ精度を満足するための困難さについて更に具体
的に説明する。第１８図は第１７図に示した直並列型Ａ
／Ｄ変換器の各部の電圧関係を示している。
於ては減算器１５の利得やオフセット電圧を下位Ａ／Ｄ
変換回路１６のフルスケール電圧やオフセット電圧と正
確に合わせ込む必要があることや、同様に内部のＤ／Ａ
変換回路１４のフルスケール電圧やオフセット電圧を合
わせ込む必要があるため調整箇所が多く、変換精度の安
定性を欠いており、特にモノリシック化が困難であも
第１８図を用いてこのような従来の直並列型Ａ／Ｄ変換
器のＤＣ精度を満足するための困難さについて更に具体
的に説明する。第１８図は第１７図に示した直並列型Ａ
／Ｄ変換器の各部の電圧関係を示している。
第１に必要な電圧精度は上位Ａ／Ｄ変換回路の参照電圧
とＤ／Ａ変換回路の出力電圧間の相対精度である。変換
の原理からアナログ入力信号Ｖ、 ｉｎが上位Ａ／Ｄ変
換回路の参照電圧Ｖｒ、 ｉよりも大きくＶｒ、 ｉ＋
１よりも小さい時Ｄ／Ａ変換回路の出力電圧はＶｄ、
ｉを発生すると仮定すると、この二つの電圧の誤差△Ｖ
ｏ、１（＝Ｖｄ、ｉ −Ｖｒ、ｉ）は通常この直並列型
Ａ／Ｄ変換器の最終精度を満足する必要があり、例えば
１０ビット精度のＡ／Ｄ変換器の場合この電圧誤差△Ｖ
ｏ、 ｉはＤ／Ａ変換回路の出力のフルスケール電圧に
対し０．０５％の精度を必要とする。このような精度は
何らかの電圧調整手段が無ければ実現が困難で、しかも
上位Ａ／Ｄ変換回路の参照電圧は外部信号により可変で
きることが望ましいた教たとえある条件で満足しても外
部信号により参照電圧を変化させる場合この信号に追随
して精度を確保するのはより困難である。第２に必要な
電圧精度はＤ／Ａ変換回路の出力電圧の単位電圧に減算
器の利得を乗じた電圧と、下位Ａ／Ｄ変換回路の参照電
圧間の相対精度である。いま減算器の利得をＩＬ Ｄ
／Ａ変換回路の出力電圧の単位電圧を■ｕ（＝Ｖｄ、
ｉ＋１−Ｖｄ、 ｉ）、下位Ａ／Ｄ変換回路の参照電圧
のフルスケール電圧をＶｆｓとすると、この二つの電圧
間の誤差△Ｖｏ２（−Ｖｆｓ−ＫＶｕ）は少なくとも下
位Ａ／Ｄ変換回路の分解能に見合う精度でなければなら
ず、例えば下位Ａ／Ｄ変換回路が５ビツトの分解能の場
合△Ｖｏ２は下位Ａ／Ｄ変換回路のフルスケール電圧Ｖ
ｆｓに対し１．５％以内に設定する必要がある。
とＤ／Ａ変換回路の出力電圧間の相対精度である。変換
の原理からアナログ入力信号Ｖ、 ｉｎが上位Ａ／Ｄ変
換回路の参照電圧Ｖｒ、 ｉよりも大きくＶｒ、 ｉ＋
１よりも小さい時Ｄ／Ａ変換回路の出力電圧はＶｄ、
ｉを発生すると仮定すると、この二つの電圧の誤差△Ｖ
ｏ、１（＝Ｖｄ、ｉ −Ｖｒ、ｉ）は通常この直並列型
Ａ／Ｄ変換器の最終精度を満足する必要があり、例えば
１０ビット精度のＡ／Ｄ変換器の場合この電圧誤差△Ｖ
ｏ、 ｉはＤ／Ａ変換回路の出力のフルスケール電圧に
対し０．０５％の精度を必要とする。このような精度は
何らかの電圧調整手段が無ければ実現が困難で、しかも
上位Ａ／Ｄ変換回路の参照電圧は外部信号により可変で
きることが望ましいた教たとえある条件で満足しても外
部信号により参照電圧を変化させる場合この信号に追随
して精度を確保するのはより困難である。第２に必要な
電圧精度はＤ／Ａ変換回路の出力電圧の単位電圧に減算
器の利得を乗じた電圧と、下位Ａ／Ｄ変換回路の参照電
圧間の相対精度である。いま減算器の利得をＩＬ Ｄ
／Ａ変換回路の出力電圧の単位電圧を■ｕ（＝Ｖｄ、
ｉ＋１−Ｖｄ、 ｉ）、下位Ａ／Ｄ変換回路の参照電圧
のフルスケール電圧をＶｆｓとすると、この二つの電圧
間の誤差△Ｖｏ２（−Ｖｆｓ−ＫＶｕ）は少なくとも下
位Ａ／Ｄ変換回路の分解能に見合う精度でなければなら
ず、例えば下位Ａ／Ｄ変換回路が５ビツトの分解能の場
合△Ｖｏ２は下位Ａ／Ｄ変換回路のフルスケール電圧Ｖ
ｆｓに対し１．５％以内に設定する必要がある。
これはＤ／Ａ変換回路の出力電圧の単位電圧Ｖｕ。
減算器の利得瓜下位Ａ／Ｄ変換回路のフルスケール電圧
Ｖｆｓの３個の変数を合わせる必要があり必ずしも容易
ではなり〜 その他派算器のオフセット電圧も直並列型
Ａ／Ｄ変換器の最終精度を満足する必要がある。次にＡ
Ｃ的な精度を満足する必要があるので、このことを第１
９図を用いて簡単に説明する。第１９図は下位Ａ／Ｄ変
換回路の入力電圧の過渡応答を示している。入力電圧は
時間と共にある一定電圧範囲に収まっていくカミ 一定
のセ・ソトリング時間が必要で、特に減算器は大量の負
帰還がかかった演算増幅器なので位相特性が悪く、セッ
トリング時間が永くなりやすい。このため直並列型Ａ／
Ｄ変換器の変換速度が遅くなる仏 場合によっては発振
を引き起こす。更に下位Ａ／Ｄ変換回路の入力電圧には
電源から漏れてきた電源ノイズ及び論理回路や出力端か
ら漏れてくるシステムノイズなどのノイズが混入し 変
換精度を劣化させ高速高精度変換を困難にしてい九 本
発明はかかる問題点に鑑みてなされたちの鳳 簡単な構
成でモノリシックＩＣ化に適した高速高精度の直並列型
Ａ／Ｄ変換器を提供することを目的としていも 課題を解決するための手段 本発明ζよ 上述の課題を解決するた八 複数の参照電
圧を発生する参照電圧発生手段と、一方の入力端には共
通にアナログ入力信号 他方の入力端には各々の参照電
圧が入力されており入力端子間の電位差を差動出力信号
に変換する複数の差動変換回路からなる差動変換回路列
と、前記アナログ入力信号と参照電圧を比較して上位の
変換を行なう上位Ａ／Ｄ変換回路と、前記差動変換回路
複数の差動出力信号のうち少なくとも２つの差動出力信
号を選択する選択手段と、この選択された差動出力信号
をスイッチして次段に送るスイッチ手段と、この選択さ
れた複数の差動出力信号を用いて下位のＡ／Ｄ変換を行
なう下位Ａ／Ｄ変換回路とを有する直並列型Ａ／Ｄ変換
器である。
Ｖｆｓの３個の変数を合わせる必要があり必ずしも容易
ではなり〜 その他派算器のオフセット電圧も直並列型
Ａ／Ｄ変換器の最終精度を満足する必要がある。次にＡ
Ｃ的な精度を満足する必要があるので、このことを第１
９図を用いて簡単に説明する。第１９図は下位Ａ／Ｄ変
換回路の入力電圧の過渡応答を示している。入力電圧は
時間と共にある一定電圧範囲に収まっていくカミ 一定
のセ・ソトリング時間が必要で、特に減算器は大量の負
帰還がかかった演算増幅器なので位相特性が悪く、セッ
トリング時間が永くなりやすい。このため直並列型Ａ／
Ｄ変換器の変換速度が遅くなる仏 場合によっては発振
を引き起こす。更に下位Ａ／Ｄ変換回路の入力電圧には
電源から漏れてきた電源ノイズ及び論理回路や出力端か
ら漏れてくるシステムノイズなどのノイズが混入し 変
換精度を劣化させ高速高精度変換を困難にしてい九 本
発明はかかる問題点に鑑みてなされたちの鳳 簡単な構
成でモノリシックＩＣ化に適した高速高精度の直並列型
Ａ／Ｄ変換器を提供することを目的としていも 課題を解決するための手段 本発明ζよ 上述の課題を解決するた八 複数の参照電
圧を発生する参照電圧発生手段と、一方の入力端には共
通にアナログ入力信号 他方の入力端には各々の参照電
圧が入力されており入力端子間の電位差を差動出力信号
に変換する複数の差動変換回路からなる差動変換回路列
と、前記アナログ入力信号と参照電圧を比較して上位の
変換を行なう上位Ａ／Ｄ変換回路と、前記差動変換回路
複数の差動出力信号のうち少なくとも２つの差動出力信
号を選択する選択手段と、この選択された差動出力信号
をスイッチして次段に送るスイッチ手段と、この選択さ
れた複数の差動出力信号を用いて下位のＡ／Ｄ変換を行
なう下位Ａ／Ｄ変換回路とを有する直並列型Ａ／Ｄ変換
器である。
作用
本発明において上位のＡ／Ｄ変換は従来例と同様に行な
われる。しかしながらＤ／Ａ変換回路と減算器は設は衣
一方の入力端に、は共通にアナログ入力信号が他方の
入力端には夫々の参照電圧が入力され 一方の入力端と
他方の入力端の電位差を差動出力信号に変換する複数の
差動変換回路からなる差動変換回路列を設けることによ
り、アナログ入力信号と夫々の参照電圧の減算及び差動
増幅を行なｌ、Ｘ、これら複数の差動出力信号のうち特
定差動出力信号を選択する選択手段と、選択された差動
出力信号をスイッチして次段に送るスイッチ手段を備え
ることにより下位のＡ／Ｄ変換に必要な信号を形成する
。更に選択された複数の差動出力信号を用いて下位のＡ
／Ｄ変換を行なうことによって下位のＡ／Ｄ変換のため
の特別な参照電圧を不要にし 差動変換回路の利得精度
が変換精度に与える影響をなくしている。また差動変換
回路は演算増幅器のような負帰還型の回路でなくても差
動増幅回路のような非負帰還型の回路で十分なため無調
整で非常に安定かつ高速な直並列型Ａ／Ｄ変換器を実現
できる。
われる。しかしながらＤ／Ａ変換回路と減算器は設は衣
一方の入力端に、は共通にアナログ入力信号が他方の
入力端には夫々の参照電圧が入力され 一方の入力端と
他方の入力端の電位差を差動出力信号に変換する複数の
差動変換回路からなる差動変換回路列を設けることによ
り、アナログ入力信号と夫々の参照電圧の減算及び差動
増幅を行なｌ、Ｘ、これら複数の差動出力信号のうち特
定差動出力信号を選択する選択手段と、選択された差動
出力信号をスイッチして次段に送るスイッチ手段を備え
ることにより下位のＡ／Ｄ変換に必要な信号を形成する
。更に選択された複数の差動出力信号を用いて下位のＡ
／Ｄ変換を行なうことによって下位のＡ／Ｄ変換のため
の特別な参照電圧を不要にし 差動変換回路の利得精度
が変換精度に与える影響をなくしている。また差動変換
回路は演算増幅器のような負帰還型の回路でなくても差
動増幅回路のような非負帰還型の回路で十分なため無調
整で非常に安定かつ高速な直並列型Ａ／Ｄ変換器を実現
できる。
実施例
（実施例１）
本発明の第１の実施例に於ける直並列型Ａ／Ｄ変換器の
回路図を第１図に示も 図において、方の入力端と他方
の入力端の電位差を差動出力電圧に変換する複数の差動
変換回路からなる差動変換回路列１の一方の入力端には
共通にアナログ入力信号２が入力され 他方の入力端に
は参照電圧発生手段を構成する基準電圧３の電圧を基準
抵抗４で分圧することにより発生させた夫々の参照電圧
が入力されている。上位比較器列５を有し 夫々の比較
器の一方の入力端は夫々の差動変換回路の一方の出力端
く 他方の入力端は夫々の差動変換回路の他方の出力端
に接続されておりその比較出力は上位論理回路６に入力
され上位Ａ／Ｄ変換変換子カフるとともに複数の差動出
力電圧のうち特定の差動出力電圧を選択する選択手段を
構成している。夫々の差動変換回路の差動出力はスイッ
チ手段８に入力され 上位比較器列５及び上位論理回路
６で発生した選択信号に応じて選択されて隣接する差動
変換出力の正転出力間及び反転出力間の電圧が抵抗など
を用いた電圧分圧手段９に送られ ここで分圧される。
回路図を第１図に示も 図において、方の入力端と他方
の入力端の電位差を差動出力電圧に変換する複数の差動
変換回路からなる差動変換回路列１の一方の入力端には
共通にアナログ入力信号２が入力され 他方の入力端に
は参照電圧発生手段を構成する基準電圧３の電圧を基準
抵抗４で分圧することにより発生させた夫々の参照電圧
が入力されている。上位比較器列５を有し 夫々の比較
器の一方の入力端は夫々の差動変換回路の一方の出力端
く 他方の入力端は夫々の差動変換回路の他方の出力端
に接続されておりその比較出力は上位論理回路６に入力
され上位Ａ／Ｄ変換変換子カフるとともに複数の差動出
力電圧のうち特定の差動出力電圧を選択する選択手段を
構成している。夫々の差動変換回路の差動出力はスイッ
チ手段８に入力され 上位比較器列５及び上位論理回路
６で発生した選択信号に応じて選択されて隣接する差動
変換出力の正転出力間及び反転出力間の電圧が抵抗など
を用いた電圧分圧手段９に送られ ここで分圧される。
下位比較器列１０を構成する夫々の比較器は分圧された
差動変換出力の正転出力電圧と分圧された差動変換出力
の反転出力電圧を比較しその比較出力は下位論理回路１
１に入力され下位Ａ／Ｄ変換出力１２を得る。ところで
、第１図に示した本発明の第１の実施例において、上位
比較器列５の夫々の比較器の２つの入力端は差動変換回
路の出力端に接続しており、アナログ入力信号２と参照
電圧を差動変換回路を介して間接的に比較している力交
これは差動増幅器の利得を利用して比較器の動作精度
を見かけ上げるためで、比較器の一方の入力端をアナロ
グ入力信号に他方の入力端を参照電圧発生手段を構成す
る基準電圧３の電圧を基準抵抗４で分圧することにより
発生された夫々の参照電圧に接続しても良しも 次に第
２図、第３図を用いて本発明の第１の実施例の動作を詳
細に説明する。第２図はアナログ入力信号Ｖｓに対する
（ａ）各差動回路ＡＯ−Ａ４の正転出力電圧Ｖａ、０〜
Ｖａ、４及び反転出力電圧Ｖｂ、 Ｏ〜Ｖｂ、 ４（ｂ
）各比較器Ｃ０−Ｃ４の比較出力（Ｃ）スイッチＳａ、
０〜Ｓａ、４． Ｓｂ、０〜Ｓｂ、 ４の選択状態を
示している。第２図（ａ）に示したように各差動変換回
路ＡＯ〜Ａ４の参照電圧をｖＯ〜■４とすると夫々の正
転出力電圧ｖａ、 Ｏ〜Ｖａ、 ４及び反転出力電圧ｖ
ｂ、 ｏ〜Ｖｂ、４は夫々の参照電圧の近傍で（１−１
）、 （１−２）式で与えられる。
差動変換出力の正転出力電圧と分圧された差動変換出力
の反転出力電圧を比較しその比較出力は下位論理回路１
１に入力され下位Ａ／Ｄ変換出力１２を得る。ところで
、第１図に示した本発明の第１の実施例において、上位
比較器列５の夫々の比較器の２つの入力端は差動変換回
路の出力端に接続しており、アナログ入力信号２と参照
電圧を差動変換回路を介して間接的に比較している力交
これは差動増幅器の利得を利用して比較器の動作精度
を見かけ上げるためで、比較器の一方の入力端をアナロ
グ入力信号に他方の入力端を参照電圧発生手段を構成す
る基準電圧３の電圧を基準抵抗４で分圧することにより
発生された夫々の参照電圧に接続しても良しも 次に第
２図、第３図を用いて本発明の第１の実施例の動作を詳
細に説明する。第２図はアナログ入力信号Ｖｓに対する
（ａ）各差動回路ＡＯ−Ａ４の正転出力電圧Ｖａ、０〜
Ｖａ、４及び反転出力電圧Ｖｂ、 Ｏ〜Ｖｂ、 ４（ｂ
）各比較器Ｃ０−Ｃ４の比較出力（Ｃ）スイッチＳａ、
０〜Ｓａ、４． Ｓｂ、０〜Ｓｂ、 ４の選択状態を
示している。第２図（ａ）に示したように各差動変換回
路ＡＯ〜Ａ４の参照電圧をｖＯ〜■４とすると夫々の正
転出力電圧ｖａ、 Ｏ〜Ｖａ、 ４及び反転出力電圧ｖ
ｂ、 ｏ〜Ｖｂ、４は夫々の参照電圧の近傍で（１−１
）、 （１−２）式で与えられる。
Ｖａ、１＝Ｇ（Ｖｓ−Ｖｉ）＋Ｖｂ （ｉ−０〜４）
（１−１）Ｖｂ、１＝−Ｇ（Ｖｓ−Ｖｉ）＋Ｖｂ（
ｉ＝０〜４） （１−２）（上式に於てＧは差動変換回
路の利焦■ｂはバイアス電圧）この式は各差動変換回路
の正転出力電圧と反転出力電圧はアナログ入力信号に対
して線形な関係にあり、 しかも夫々の電圧の大きさは
各参照電圧の前後で入れ替わることを示している。
（１−１）Ｖｂ、１＝−Ｇ（Ｖｓ−Ｖｉ）＋Ｖｂ（
ｉ＝０〜４） （１−２）（上式に於てＧは差動変換回
路の利焦■ｂはバイアス電圧）この式は各差動変換回路
の正転出力電圧と反転出力電圧はアナログ入力信号に対
して線形な関係にあり、 しかも夫々の電圧の大きさは
各参照電圧の前後で入れ替わることを示している。
次に上位比較器列５を構成する比較器ＣＯ〜Ｃ４の比較
出力を第２図（ｂ）に示す。各比較器の夫々の入力端は
各差動変換回路の出力端に接続されているため各比較器
の出力は（２）式で表される。
出力を第２図（ｂ）に示す。各比較器の夫々の入力端は
各差動変換回路の出力端に接続されているため各比較器
の出力は（２）式で表される。
Ｃｉ＝ｓｇｎ（Ｖａ、１−Ｖｂ、ｉ） （ｉ−０〜
４） （２）ここでｓｇｎ関数を次のように定義する
。
４） （２）ここでｓｇｎ関数を次のように定義する
。
ｓｇｎ（ｘ）〜１ ：ｘ≧Ｏ（３−１）ｓｇｎ（ｘ
）＝Ｏ：ｘ＜ ０ （３−２）（２）式に（
１−１）、 （１−２）式を代入して（４）式を得る。
）＝Ｏ：ｘ＜ ０ （３−２）（２）式に（
１−１）、 （１−２）式を代入して（４）式を得る。
Ｃｉ＝ｓｇｎ（Ｇ（Ｖｓ−Ｖｉ）） （ｉ＝０〜４
） （４）第２図（ｂ）からも明らかなように各比
較器の比較出力は入力信号が夫々の参照電圧よりも大き
いときに［１］をとる。そこでこれらの比較出方を上位
論理回路６に入力すれば上位Ａ／Ｄ変換出力を得ること
ができる。第４図に示すようへ 上位論理回路６（よ
論理積回路６０〜６４．論理積回路６５−６６、及び論
理和回路６７−６８より構成されている。論理積回路６
０の第１の入力端には上位比較器ｃｏの比較出カ力交
第２の入力端には上位比較器ｃ１の比較出力がそれぞれ
接続されている。論理積回路６１の第１の入力端には上
位比較器ＣＯの比較出力力（第２の入力端には上位比較
器Ｃ２の比較出力がそれぞれ接続されている。論理積回
路６２の第１の入力端には上位比較器Ｃ１の比較量カバ
第２の入力端には上位比較器Ｃ３の比較出力がそれぞ
れ接続されている。
） （４）第２図（ｂ）からも明らかなように各比
較器の比較出力は入力信号が夫々の参照電圧よりも大き
いときに［１］をとる。そこでこれらの比較出方を上位
論理回路６に入力すれば上位Ａ／Ｄ変換出力を得ること
ができる。第４図に示すようへ 上位論理回路６（よ
論理積回路６０〜６４．論理積回路６５−６６、及び論
理和回路６７−６８より構成されている。論理積回路６
０の第１の入力端には上位比較器ｃｏの比較出カ力交
第２の入力端には上位比較器ｃ１の比較出力がそれぞれ
接続されている。論理積回路６１の第１の入力端には上
位比較器ＣＯの比較出力力（第２の入力端には上位比較
器Ｃ２の比較出力がそれぞれ接続されている。論理積回
路６２の第１の入力端には上位比較器Ｃ１の比較量カバ
第２の入力端には上位比較器Ｃ３の比較出力がそれぞ
れ接続されている。
論理積回路６３の第１の入力端には上位比較器ｃ２の比
較出力カミ 第２の入力端には上位比較器Ｃ４の比較出
力がそれぞれ接続されている。論理積回路６４の第１の
入力端には上位比較器Ｃ３の比較出力力（第２の入力端
には上位比較器Ｃ４の比較出力がそれぞれ接続されてい
る。論理積回路６Ｏ−６４ｉ１ 第１の入力端の入力
と、第２の入力端の入力の論理否定との論理積を出力す
る。論理積回路６０の出力信号（よ スイッチＳａ、
０とｓｂ、 ｏの選択状態を決定する。
較出力カミ 第２の入力端には上位比較器Ｃ４の比較出
力がそれぞれ接続されている。論理積回路６４の第１の
入力端には上位比較器Ｃ３の比較出力力（第２の入力端
には上位比較器Ｃ４の比較出力がそれぞれ接続されてい
る。論理積回路６Ｏ−６４ｉ１ 第１の入力端の入力
と、第２の入力端の入力の論理否定との論理積を出力す
る。論理積回路６０の出力信号（よ スイッチＳａ、
０とｓｂ、 ｏの選択状態を決定する。
論理積回路６１の出力信号ｃ１ スイッチＳａ、 １
とＳｂ、 １の選択状態を決定する。論理積回路６２の
出力信号は スイッチＳａ、 ２とＳｂ、 ２の選択状
態を決定する。
とＳｂ、 １の選択状態を決定する。論理積回路６２の
出力信号は スイッチＳａ、 ２とＳｂ、 ２の選択状
態を決定する。
論理積回路６３の出力信号（よ スイッチＳａ、 ３と
Ｓｂ、 ３の選択状態を決定する。論理積回路６４の出
力信号（よ スイッチＳａ、 ４とＳｂ、 ４の選択状
態を決定する。
Ｓｂ、 ３の選択状態を決定する。論理積回路６４の出
力信号（よ スイッチＳａ、 ４とＳｂ、 ４の選択状
態を決定する。
論理積回路６５の第１の入力端には論理積回路６１の出
力信号カミ 第２の入力端には論理積回路６２の出力信
号がそれぞれ接続されている。論理積回路６６の第１の
入力端には論理積回路６２の出力信号力交第２の入力端
には論理積回路６３の出力信号がそれぞれ接続されてい
る。論理和回路６７の第１の入力端には論理積回路６４
の出力信号カミ 第２の入力端には論理積回路６６の出
力信号がそれぞれ接続されている。論理和回路６８の第
１の入力端には論理積回路６４の出力信号カミ 第２の
入力端には論理積回路６５の出力信号がそれぞれ接続さ
れていも 論理。
力信号カミ 第２の入力端には論理積回路６２の出力信
号がそれぞれ接続されている。論理積回路６６の第１の
入力端には論理積回路６２の出力信号力交第２の入力端
には論理積回路６３の出力信号がそれぞれ接続されてい
る。論理和回路６７の第１の入力端には論理積回路６４
の出力信号カミ 第２の入力端には論理積回路６６の出
力信号がそれぞれ接続されている。論理和回路６８の第
１の入力端には論理積回路６４の出力信号カミ 第２の
入力端には論理積回路６５の出力信号がそれぞれ接続さ
れていも 論理。
和回路６７．６８の出力信号カミ 上位Ａ／Ｄ変換変換
子カフる。このう板 論理和回路６７の出力信号は最終
Ａ／Ｄ変換出力の最上位ビットとなる。また論理和回路
６８の出力信号は最終Ａ／Ｄ変換出力の上位から２番目
のビットとなる。第２図（ｃ）はスイッチ手段８の各ス
イッチの開閉状態を示していも図において［１］はＯＮ
状態を、［０コはＯＦＦ状態を示す。本実施例の直並列
型Ａ／Ｄ変換器ではアナログ入力信号Ｖｓよりも高い参
照電圧の差動変換回路のなかで最も参照電圧の低い差動
変換回路の出力と、アナログ入力信号Ｖｓよりも低い参
照電圧の差動変換回路のなかで最も参照電圧の高い差動
変換回路の出力とを選択して次段に伝えるので、次のよ
うな関係式で表される。
子カフる。このう板 論理和回路６７の出力信号は最終
Ａ／Ｄ変換出力の最上位ビットとなる。また論理和回路
６８の出力信号は最終Ａ／Ｄ変換出力の上位から２番目
のビットとなる。第２図（ｃ）はスイッチ手段８の各ス
イッチの開閉状態を示していも図において［１］はＯＮ
状態を、［０コはＯＦＦ状態を示す。本実施例の直並列
型Ａ／Ｄ変換器ではアナログ入力信号Ｖｓよりも高い参
照電圧の差動変換回路のなかで最も参照電圧の低い差動
変換回路の出力と、アナログ入力信号Ｖｓよりも低い参
照電圧の差動変換回路のなかで最も参照電圧の高い差動
変換回路の出力とを選択して次段に伝えるので、次のよ
うな関係式で表される。
Ｓａ、ｉ；Ｓｂ、ｉ；Ｓａ、ｉ＋１；Ｓｂ、ｉ＋１−１
：Ｖｉ≦Ｖｓ＜ Ｖｉ＋１（５）これは比較出力Ｃ
Ｏ〜Ｃ４を用いて次式で表される。
：Ｖｉ≦Ｖｓ＜ Ｖｉ＋１（５）これは比較出力Ｃ
Ｏ〜Ｃ４を用いて次式で表される。
Ｓａ、ｉ；Ｓｂ、１−Ｃｉ−１・ｃｉ＋１
（６）但り、、Ｓａ、０．Ｓｂ、０、Ｓａ、
４、Ｓｂ、４は除く。これら端のスイッチはシステム構
成上役つかの異なった構成方法があるので（６）式で示
した一般式から除外していも 以上述べたようにアナロ
グ入力信号のレベルに応じて差動変換回路はアナログ入
力信号に応じた線形な出力電圧を発生し 選択的にスイ
ッチングされも 次に以上のようにして発生させた出８
力電圧を用いて下位Ａ／Ｄ変換を行なう方法について第
３図を用いて説明する。第３図はアナログ入力信号２に
対する電圧分圧手段９内の各ノードの電圧を示していも
この例では下位Ａ／Ｄ変換の分解能は３ビットを想定
している。電圧分圧手段９としては同一抵抗を縦続接続
したものを用い選択された隣接する二つの差動変換回路
の出力のうち一方の差動変換回路の正転出力電圧Ｖａ、
ｉと他方の差動変換回路の正転出力電圧Ｖａ、 ｉ＋
１の間を電圧分圧し分圧電圧Ｖａ、 Ｏ〜Ｖａ、 ４を
生成し 一方の差動変換回路の反転出力電圧Ｖｂ、 ｉ
と他方の差動変換回路の反転出力電圧Ｖｂ、 ｉ＋１の
間を電圧分圧し分圧電圧ｖｂ、 ｏ〜Ｖｂ、４を生成し
ている。以上のように構成すれば上位Ａ／Ｄ変換回路の
参照電圧をＶｉ、Ｖｉ＋１としてこの参照電圧範囲を３
ビット分即ち８等分した電圧Ｖｌ〜■７を参照電圧とす
る下位３ビツトのＡ／Ｄ変換は分圧電圧Ｖａ、０−Ｖａ
、４及びＶｂ、Ｏ〜Ｖｂ、４を用いて以下のように行な
える。
（６）但り、、Ｓａ、０．Ｓｂ、０、Ｓａ、
４、Ｓｂ、４は除く。これら端のスイッチはシステム構
成上役つかの異なった構成方法があるので（６）式で示
した一般式から除外していも 以上述べたようにアナロ
グ入力信号のレベルに応じて差動変換回路はアナログ入
力信号に応じた線形な出力電圧を発生し 選択的にスイ
ッチングされも 次に以上のようにして発生させた出８
力電圧を用いて下位Ａ／Ｄ変換を行なう方法について第
３図を用いて説明する。第３図はアナログ入力信号２に
対する電圧分圧手段９内の各ノードの電圧を示していも
この例では下位Ａ／Ｄ変換の分解能は３ビットを想定
している。電圧分圧手段９としては同一抵抗を縦続接続
したものを用い選択された隣接する二つの差動変換回路
の出力のうち一方の差動変換回路の正転出力電圧Ｖａ、
ｉと他方の差動変換回路の正転出力電圧Ｖａ、 ｉ＋
１の間を電圧分圧し分圧電圧Ｖａ、 Ｏ〜Ｖａ、 ４を
生成し 一方の差動変換回路の反転出力電圧Ｖｂ、 ｉ
と他方の差動変換回路の反転出力電圧Ｖｂ、 ｉ＋１の
間を電圧分圧し分圧電圧ｖｂ、 ｏ〜Ｖｂ、４を生成し
ている。以上のように構成すれば上位Ａ／Ｄ変換回路の
参照電圧をＶｉ、Ｖｉ＋１としてこの参照電圧範囲を３
ビット分即ち８等分した電圧Ｖｌ〜■７を参照電圧とす
る下位３ビツトのＡ／Ｄ変換は分圧電圧Ｖａ、０−Ｖａ
、４及びＶｂ、Ｏ〜Ｖｂ、４を用いて以下のように行な
える。
Ｓｇｎ（Ｖｓ−Ｖ２ｉ）＝ｓｇｎ（Ｖａ、ｉ４ｂ、ｉ）
（ｉ＝１〜３）（７−１）Ｓｇｎ（Ｖｓ−Ｖ２ｉ＋
１）＝ｓｇｎ（Ｖａ、ｉ＋１−Ｖｂ、ｉ） （ｉ−
０〜３）（７−２） このため上式に基づき下位比較器列１０の比較器の入力
端の接続及び下位論理回路１１を構成すれば直並列型Ａ
／Ｄ変換器が構成できる。次に本実施例の効果を述べる
。
（ｉ＝１〜３）（７−１）Ｓｇｎ（Ｖｓ−Ｖ２ｉ＋
１）＝ｓｇｎ（Ｖａ、ｉ＋１−Ｖｂ、ｉ） （ｉ−
０〜３）（７−２） このため上式に基づき下位比較器列１０の比較器の入力
端の接続及び下位論理回路１１を構成すれば直並列型Ａ
／Ｄ変換器が構成できる。次に本実施例の効果を述べる
。
（１）本実施例によれば従来例のようにＤ／Ａ変換回路
のフルスケール電圧と上位Ａ／Ｄ変換回路のフルスケー
ル電圧の合わせ込みが不要なため高精度なＡ／Ｄ変換を
実現できるは力＼ 合わせ込みのための回路手段が不要
で構成が簡潔になる。
のフルスケール電圧と上位Ａ／Ｄ変換回路のフルスケー
ル電圧の合わせ込みが不要なため高精度なＡ／Ｄ変換を
実現できるは力＼ 合わせ込みのための回路手段が不要
で構成が簡潔になる。
さらに参照電圧を外部信号により自由に可変できるとい
う利便がある。
う利便がある。
（２）従来のような高精度な演算増幅器が不要なことで
、本実施例ではこれに替えて差動増幅回路列を有してい
るカミ 夫々の隣接する差動増幅回路間の相対利得精度
は必要であるが絶対精度は不要である。このため差動増
幅回路は演算増幅器を用いずとも通常のエミッタ結合や
ソース結合のトランジスタ対を用いたもので十分である
。また差動増幅回路の相対利得精度は集積回路技術を用
いることで十分達成可能である。高−精度な演算増幅器
を用いないため調整箇所が不要であるため集積回路に適
し 従来よりもより高速な直並列型Ａ／Ｄ変換器を構成
できる。
、本実施例ではこれに替えて差動増幅回路列を有してい
るカミ 夫々の隣接する差動増幅回路間の相対利得精度
は必要であるが絶対精度は不要である。このため差動増
幅回路は演算増幅器を用いずとも通常のエミッタ結合や
ソース結合のトランジスタ対を用いたもので十分である
。また差動増幅回路の相対利得精度は集積回路技術を用
いることで十分達成可能である。高−精度な演算増幅器
を用いないため調整箇所が不要であるため集積回路に適
し 従来よりもより高速な直並列型Ａ／Ｄ変換器を構成
できる。
（３）さらに従来のように下位Ａ／Ｄ変換回路の参照電
圧のフルスケール電圧を合わせる必要がなｔ〜 これは
本実施例の下位Ａ／Ｄ変換が従来のような固定化した参
照電圧を用いず選択された複数の差動出力電圧間を分圧
する電圧分圧手段を備えこの分圧された電圧を比較して
下位のＡ／Ｄ変換を行なうためで言い換えれば下位のＡ
／”Ｄ変換の入力アナログ入力信号に対する参照電圧は
上位Ａ／Ｄ変換の参照電圧間を均等に分圧したものにな
っているからである。このことから下位のＡ／Ｄ変換と
上位のＡ／Ｄ変換の整合性は極めて良好で、より高精度
な変換が可能となる。
圧のフルスケール電圧を合わせる必要がなｔ〜 これは
本実施例の下位Ａ／Ｄ変換が従来のような固定化した参
照電圧を用いず選択された複数の差動出力電圧間を分圧
する電圧分圧手段を備えこの分圧された電圧を比較して
下位のＡ／Ｄ変換を行なうためで言い換えれば下位のＡ
／”Ｄ変換の入力アナログ入力信号に対する参照電圧は
上位Ａ／Ｄ変換の参照電圧間を均等に分圧したものにな
っているからである。このことから下位のＡ／Ｄ変換と
上位のＡ／Ｄ変換の整合性は極めて良好で、より高精度
な変換が可能となる。
（４）加うるに本実施例では下位のＡ／Ｄ変換の入力信
号が差動形式になっているため電源ノイズなどのコモン
モードノイズの除去作用があり、従来よりも高精度かつ
安定な直並列型Ａ／Ｄ変換器を実現できる。
号が差動形式になっているため電源ノイズなどのコモン
モードノイズの除去作用があり、従来よりも高精度かつ
安定な直並列型Ａ／Ｄ変換器を実現できる。
（実施例２）
次に本発明の第２の実施例に於ける直並列型Ａ／Ｄ変換
器の回路図を第５図に示す。本実施例は基本的に本発明
の第１の実施例に於て差動変換回路列１とスイッチ手段
８の間に標本化回路列１７を設けたもので、従来の直並
列型Ａ／Ｄ変換器に不可欠な高精度な標本化回路を不要
にし 個々の標本化回路の精度要求を緩くし 精度劣化
を差動化と差動変換回路の利得により補償して高精度な
標本化作用を有する直並列型Ａ／Ｄ変換器を実現するこ
とを目的としている。本実施例を説明すする前に従来の
標本化作用を有する直並列型Ａ／Ｄ変換器の構成と課題
について述べる。第６図は従来の標本化回路を有する直
並列型Ａ／Ｄ変換器でアナログ入力信号は標本化回路１
８で標本化されてから上位Ａ／Ｄ変換回路１３及び減算
器１５に入力される。このときの標本化回路１８の入出
力信号を第７図に示す。点線で表されたアナログ入力信
号は標本化パルスにより与えられたタイミングで標本化
されるカミ この時ペデスタルオフセット電圧やドルー
プ誤差電圧 リンギングなどのエラー電圧を発生する。
器の回路図を第５図に示す。本実施例は基本的に本発明
の第１の実施例に於て差動変換回路列１とスイッチ手段
８の間に標本化回路列１７を設けたもので、従来の直並
列型Ａ／Ｄ変換器に不可欠な高精度な標本化回路を不要
にし 個々の標本化回路の精度要求を緩くし 精度劣化
を差動化と差動変換回路の利得により補償して高精度な
標本化作用を有する直並列型Ａ／Ｄ変換器を実現するこ
とを目的としている。本実施例を説明すする前に従来の
標本化作用を有する直並列型Ａ／Ｄ変換器の構成と課題
について述べる。第６図は従来の標本化回路を有する直
並列型Ａ／Ｄ変換器でアナログ入力信号は標本化回路１
８で標本化されてから上位Ａ／Ｄ変換回路１３及び減算
器１５に入力される。このときの標本化回路１８の入出
力信号を第７図に示す。点線で表されたアナログ入力信
号は標本化パルスにより与えられたタイミングで標本化
されるカミ この時ペデスタルオフセット電圧やドルー
プ誤差電圧 リンギングなどのエラー電圧を発生する。
またこれらのエラー電圧が入力レベルによって変動し直
線性を劣化せるという課題がある。本発明の第２の実施
例においてはこれらの課題に対し 基本的に本発明の第
１の実施例に於て標本化回路列１７を差動変換回路列１
の差動出力部に配することで解消するものである。そこ
でこの標本化回路列１７を中心に構弘 動作の説明を行
なう。第１８図は三角波等の時間的に信号レベルが変化
するアナログ信号が入力された時のある隣接する差動変
換回路の出力部に設けられた一対の標本化回路の夫々の
出力電圧を示していも 標本化パルスがｒｌＪレベルに
あるときは標本化回路り出力電圧が入力電圧に追随する
所謂「トラックモートコに在り、゛ このときの標本化
回路の出力電圧は第２図（ａ）に示した差動変換回路の
出力電圧と同等の波形となる。次に標本化パルスがｒＨ
Ｊレベルになると°標本化回路内のスイッチが開かれ保
持容量に貯った電荷の放電経路が断たれるのでこの瞬間
の電圧がそれ以後余り変化できなくなる所謂「ホールド
モード」になる。この時本実施例の標本化回路に於ても
従来の標本化回路と同様にペデスタルオフセット△ｖｐ
２．ドループ誤差電圧△Ｖｄ２を発生する。しかしなが
ら本実施例に於ては上位のＡ／Ｄ変換では標本化回路の
正転出力と反転出力間の電位栗 下位のＡ／Ｄ変換に於
ては電圧分圧手段への正転入力電圧ＶＡ、正転入力電圧
ＶＢの大きさが重要であり本実施例の標本化回路が差動
構成をしていることから第８図からも明らかなようにこ
れらの誤差電圧は打ち消し合い変換精度にあまり影響を
与えない。仮にこれらの誤差電圧が電圧レベルの依存性
を有し 誤差電圧を完全には打ち消すことができない場
合でも差動変換回路が利得を有することからこの残留誤
差は利得分の１に減少できも 同様に標本化回路がその
他の非線形性を有し歪みを発生する場合に於ても差動回
路の性質からコモンモードの歪みであれば抑圧作用が働
き、さらに入力レベルに換算して利得分の１の誤差にす
ることができるため従来よりも高精度な標本化動作が実
現できる。また本実施例によれば標本化回路はＭＯＳア
ナログスイッチ、ソースフォロー等により簡単に構成で
きるため従来のようなダイオードブリッジや高速演算増
幅器などを用いた高精度な標本化回路が不要となり、電
源電圧の低減が可能なことや、回路の安定性が高いこと
から集積回路での実現が容易であるという利点を有する
。
線性を劣化せるという課題がある。本発明の第２の実施
例においてはこれらの課題に対し 基本的に本発明の第
１の実施例に於て標本化回路列１７を差動変換回路列１
の差動出力部に配することで解消するものである。そこ
でこの標本化回路列１７を中心に構弘 動作の説明を行
なう。第１８図は三角波等の時間的に信号レベルが変化
するアナログ信号が入力された時のある隣接する差動変
換回路の出力部に設けられた一対の標本化回路の夫々の
出力電圧を示していも 標本化パルスがｒｌＪレベルに
あるときは標本化回路り出力電圧が入力電圧に追随する
所謂「トラックモートコに在り、゛ このときの標本化
回路の出力電圧は第２図（ａ）に示した差動変換回路の
出力電圧と同等の波形となる。次に標本化パルスがｒＨ
Ｊレベルになると°標本化回路内のスイッチが開かれ保
持容量に貯った電荷の放電経路が断たれるのでこの瞬間
の電圧がそれ以後余り変化できなくなる所謂「ホールド
モード」になる。この時本実施例の標本化回路に於ても
従来の標本化回路と同様にペデスタルオフセット△ｖｐ
２．ドループ誤差電圧△Ｖｄ２を発生する。しかしなが
ら本実施例に於ては上位のＡ／Ｄ変換では標本化回路の
正転出力と反転出力間の電位栗 下位のＡ／Ｄ変換に於
ては電圧分圧手段への正転入力電圧ＶＡ、正転入力電圧
ＶＢの大きさが重要であり本実施例の標本化回路が差動
構成をしていることから第８図からも明らかなようにこ
れらの誤差電圧は打ち消し合い変換精度にあまり影響を
与えない。仮にこれらの誤差電圧が電圧レベルの依存性
を有し 誤差電圧を完全には打ち消すことができない場
合でも差動変換回路が利得を有することからこの残留誤
差は利得分の１に減少できも 同様に標本化回路がその
他の非線形性を有し歪みを発生する場合に於ても差動回
路の性質からコモンモードの歪みであれば抑圧作用が働
き、さらに入力レベルに換算して利得分の１の誤差にす
ることができるため従来よりも高精度な標本化動作が実
現できる。また本実施例によれば標本化回路はＭＯＳア
ナログスイッチ、ソースフォロー等により簡単に構成で
きるため従来のようなダイオードブリッジや高速演算増
幅器などを用いた高精度な標本化回路が不要となり、電
源電圧の低減が可能なことや、回路の安定性が高いこと
から集積回路での実現が容易であるという利点を有する
。
（実施例３）
次に本発明の第３の実施例を第９皿 第１０図を用いて
説明する。本実施例は第９図からも明らかなように本発
明の第２の実施例を基本として第２の標本化回路列２０
を付加したものである。第２の実施例に用いた標本化回
路列１７は説明の都合上第１の標本化回路列１９に置き
換えている。第２の標本化回路列２０はスイッチ手段８
と電圧分圧手段９の間にあり、スイッチされた第１の標
本化回路列１９の特定の差動出力を標本化する作用を有
することにより変換時間を短縮する効果がある。このこ
とを第１０図（ａ）に示す本発明の第２の実施例におけ
る変換時間とその内訳 第１Ｏ図（ｂ）に示す本発明の
第３の実施例における変換時間とその内訳を用いて説明
する。初めに本発明の第２の実施例における変換時間の
内訳は（１）標本化回路が入力信号に追随するトラッキ
ング帰還があり次に標本化回路は動作モードをトラック
モードからホールドモードに切り替えも その後（２）
標本化回路のセットリング期間が必要で、第１の標本化
回路列１７の出力が安定してから（３）スイッチ出力セ
ットリング期間に入る。これは上位比較器の比較出力が
上位論理回路６に入力され論理処理された後、スイッチ
信号が発生し選択された信号がセットリングするまでの
期間であも 次カミ （４）下位比較器入力セットリン
グ期間でありこれは電圧分圧手段で分圧された信号つま
り下位比較器入力がセットリングする期間である。最後
が（５）下位Ａ／Ｄ変換出力期間であり、下位比較器列
１０の比較出力が発生してから下位論理回路１１から下
位Ａ／Ｄ変換出力が発生するまでの期間である。これに
対し本発明の第３の実施例では第２の実施例におけるＡ
／Ｄ変換器に対しスイッチ手段８と電圧分圧手段９の間
に第２の標本化回路列２０を設けているので変換期間は
以下のように短縮される。標本化回路トラッキング期間
（１）、標本化回路セットリング期間（２）、スイッチ
出力セットリング期間（３）の動作は第２の実施例と同
様である。
説明する。本実施例は第９図からも明らかなように本発
明の第２の実施例を基本として第２の標本化回路列２０
を付加したものである。第２の実施例に用いた標本化回
路列１７は説明の都合上第１の標本化回路列１９に置き
換えている。第２の標本化回路列２０はスイッチ手段８
と電圧分圧手段９の間にあり、スイッチされた第１の標
本化回路列１９の特定の差動出力を標本化する作用を有
することにより変換時間を短縮する効果がある。このこ
とを第１０図（ａ）に示す本発明の第２の実施例におけ
る変換時間とその内訳 第１Ｏ図（ｂ）に示す本発明の
第３の実施例における変換時間とその内訳を用いて説明
する。初めに本発明の第２の実施例における変換時間の
内訳は（１）標本化回路が入力信号に追随するトラッキ
ング帰還があり次に標本化回路は動作モードをトラック
モードからホールドモードに切り替えも その後（２）
標本化回路のセットリング期間が必要で、第１の標本化
回路列１７の出力が安定してから（３）スイッチ出力セ
ットリング期間に入る。これは上位比較器の比較出力が
上位論理回路６に入力され論理処理された後、スイッチ
信号が発生し選択された信号がセットリングするまでの
期間であも 次カミ （４）下位比較器入力セットリン
グ期間でありこれは電圧分圧手段で分圧された信号つま
り下位比較器入力がセットリングする期間である。最後
が（５）下位Ａ／Ｄ変換出力期間であり、下位比較器列
１０の比較出力が発生してから下位論理回路１１から下
位Ａ／Ｄ変換出力が発生するまでの期間である。これに
対し本発明の第３の実施例では第２の実施例におけるＡ
／Ｄ変換器に対しスイッチ手段８と電圧分圧手段９の間
に第２の標本化回路列２０を設けているので変換期間は
以下のように短縮される。標本化回路トラッキング期間
（１）、標本化回路セットリング期間（２）、スイッチ
出力セットリング期間（３）の動作は第２の実施例と同
様である。
但し第１０図（ｂ）の本発明の第３の実施例における変
換時間とその内訳に於ては標本化回路を第１の標本化回
路に字句を置き換えている。 （３）のスイッチ出力が
セットリングした後は第２の標本化回路列２０は今まで
のトラックモードからホールドモードに切り替わる。以
降は下位比較器の入力セットリング期間（４）下位Ａ／
Ｄ変換出力期間（５）が続くのは第２の実施例と同様で
あるが本第３の実施例では第２の標本化回路列２０がホ
ールドモードに切り替わった後はこの第２の標本化回路
列２の入力信号は変化しても構わないので第１の標本化
回路列１９をトラックモードにして順次変換動作を行な
わせるようにしていも このようにすれば第９図（ｂ）
に示したように変換時間は動作（１）＋（２）＋ （３
）の期間で良く本発明の第２の実施例よりは短縮でき変
換速度の向上を図ることができる。
換時間とその内訳に於ては標本化回路を第１の標本化回
路に字句を置き換えている。 （３）のスイッチ出力が
セットリングした後は第２の標本化回路列２０は今まで
のトラックモードからホールドモードに切り替わる。以
降は下位比較器の入力セットリング期間（４）下位Ａ／
Ｄ変換出力期間（５）が続くのは第２の実施例と同様で
あるが本第３の実施例では第２の標本化回路列２０がホ
ールドモードに切り替わった後はこの第２の標本化回路
列２の入力信号は変化しても構わないので第１の標本化
回路列１９をトラックモードにして順次変換動作を行な
わせるようにしていも このようにすれば第９図（ｂ）
に示したように変換時間は動作（１）＋（２）＋ （３
）の期間で良く本発明の第２の実施例よりは短縮でき変
換速度の向上を図ることができる。
（実施例４．５）
次に本発明の第４、及び第５の実施例について述べる。
本実施例は第１の実施例を基本としてより安定にかつ高
精度な変換を行なうことを目的とする。このため本実施
例に於ける直並列型Ａ／Ｄ変換器は基本的に複数の参照
電圧を発生する参照電圧発生手段と、一方の入力端には
共通にアナログ入力信号 他方の入力端には各々の参照
電圧が入力されており入力端子間の電位差を差動出力電
圧に変換する複数の差動変換回路からなる差動変換回路
列と、アナログ入力信号と隣接する差動変換回路の参照
電圧の中間の参照電圧を直接もしくは間接に比較して上
位の変換を行なう上位Ａ／Ｄ変換回路と、これら複数の
差動出力電圧の内特定の差動出力電圧を選択する選択手
段と、選択された差動出力電圧をスイッチして次段に送
るスイッチ手段と、選択された複数の差動出力電圧間を
分圧する電圧分圧手段と、この分圧された電圧を比較し
て下位のＡ／Ｄ変換を行なう下位Ａ／Ｄ変換回路とを有
する直並列型Ａ／Ｄ変換器であり、第４の実施例は差動
出力電圧のうち一つおいて隣接する差動変換出力電圧を
選択するもので、第５の実施例は隣接する３つの差動変
換出力電圧を選択するものなのでこれらをまとめて説明
する。第１１図および第２０図は本発明の第４の実施例
を示す回路構成図である。この構成は第１図に示した本
発明の第１の実施例を基本としており、第１の実施例で
は上位比較器列５の入力が差動変換回路列１の出力に接
続されており、差動変換回路列の参照電圧と上位比較器
の参照電圧が一致していたのに対し 本実施例の上位比
較器列２２の参照電圧は隣接する差動変換回路の夫々の
参照電圧の中間電圧を与えているところが本質的に最も
異なっている。
精度な変換を行なうことを目的とする。このため本実施
例に於ける直並列型Ａ／Ｄ変換器は基本的に複数の参照
電圧を発生する参照電圧発生手段と、一方の入力端には
共通にアナログ入力信号 他方の入力端には各々の参照
電圧が入力されており入力端子間の電位差を差動出力電
圧に変換する複数の差動変換回路からなる差動変換回路
列と、アナログ入力信号と隣接する差動変換回路の参照
電圧の中間の参照電圧を直接もしくは間接に比較して上
位の変換を行なう上位Ａ／Ｄ変換回路と、これら複数の
差動出力電圧の内特定の差動出力電圧を選択する選択手
段と、選択された差動出力電圧をスイッチして次段に送
るスイッチ手段と、選択された複数の差動出力電圧間を
分圧する電圧分圧手段と、この分圧された電圧を比較し
て下位のＡ／Ｄ変換を行なう下位Ａ／Ｄ変換回路とを有
する直並列型Ａ／Ｄ変換器であり、第４の実施例は差動
出力電圧のうち一つおいて隣接する差動変換出力電圧を
選択するもので、第５の実施例は隣接する３つの差動変
換出力電圧を選択するものなのでこれらをまとめて説明
する。第１１図および第２０図は本発明の第４の実施例
を示す回路構成図である。この構成は第１図に示した本
発明の第１の実施例を基本としており、第１の実施例で
は上位比較器列５の入力が差動変換回路列１の出力に接
続されており、差動変換回路列の参照電圧と上位比較器
の参照電圧が一致していたのに対し 本実施例の上位比
較器列２２の参照電圧は隣接する差動変換回路の夫々の
参照電圧の中間電圧を与えているところが本質的に最も
異なっている。
他の箇所の構成はおおよそ本発明の第１の実施例に等し
いがスイッチ手段２４や上位論理回路２３が若干異なっ
ている。本第４及び第５の実施例のポイントは下位Ａ／
Ｄ変換器の変換電圧範囲を上位比較器１単位の比較範囲
を包含してかつより広く取ることにある。このようにす
ることで時間的に変動している入力信号に対してもより
正確な変換が行なえる。第１２図（ａ）に本発明の第１
の実施例の上位比較器１単位の比較範囲と下位Ａ／Ｄ変
換器の変換範囲を、第１２図（ｂ）に本発明の第４及び
第５の実施例の上位比較器１単位の比較範囲と下位Ａ／
Ｄ変換器の変換範囲を示す。本発明の第１の実施例の隣
接する上位比較器の参照電圧はＶｒ、 ｉ、Ｖｒ、 ｉ
＋１でアナログ入力信号２がこの二つの参照電圧間にあ
るときにお互い隣接する差動変換回路の変換出力を選択
してスイッチし電圧分圧手段を介して下位比較器列１０
に入力し下位Ａ／Ｄ変換を行なう力（この時のお互いに
隣接する差動変換回路の参照電圧Ｖｉ、 Ｖｉ＋ｉは上
位比較器の参照電圧Ｖｒ、 ｉ、Ｖｒ、 ｉ＋１と一致
するように構成されている。このような構成は最も冗長
度が小さ（回路規模を最小にしうるという利点を有する
が半砥 例えば信号戊 信号すのように上位の変換時に
於ては比較範囲に在っても下位の変換時では変換範囲を
逸脱するような信号に対しては誤差を発生するという欠
点がある。本第４、第５の実施例はこの点に鑑みてなさ
れたものである。第１２図（ｂ）は本発明の第４及び第
５の実施例の上位比較器１単位の比較範囲と下位Ａ／Ｄ
変換器の変換範囲を示しているカミ 上位比較器の参照
電圧Ｖｒ、ｉは差動変換回路の参照電圧Ｖｉ、ｖｉ＋ｔ
の中間の電圧を与えである。このような状態でアナログ
入力信号２が参照電圧Ｖｒ、 ｉ−１、Ｖｒ、 ｉ間に
あるときは参照電圧がＶｉ−１とｖｉ十ｔの差動変換回
路の変換出力を選択してスイッチし電圧分圧手段を介し
て下位比較器列２６に入力し下位Ａ／Ｄ変換を行なう。
いがスイッチ手段２４や上位論理回路２３が若干異なっ
ている。本第４及び第５の実施例のポイントは下位Ａ／
Ｄ変換器の変換電圧範囲を上位比較器１単位の比較範囲
を包含してかつより広く取ることにある。このようにす
ることで時間的に変動している入力信号に対してもより
正確な変換が行なえる。第１２図（ａ）に本発明の第１
の実施例の上位比較器１単位の比較範囲と下位Ａ／Ｄ変
換器の変換範囲を、第１２図（ｂ）に本発明の第４及び
第５の実施例の上位比較器１単位の比較範囲と下位Ａ／
Ｄ変換器の変換範囲を示す。本発明の第１の実施例の隣
接する上位比較器の参照電圧はＶｒ、 ｉ、Ｖｒ、 ｉ
＋１でアナログ入力信号２がこの二つの参照電圧間にあ
るときにお互い隣接する差動変換回路の変換出力を選択
してスイッチし電圧分圧手段を介して下位比較器列１０
に入力し下位Ａ／Ｄ変換を行なう力（この時のお互いに
隣接する差動変換回路の参照電圧Ｖｉ、 Ｖｉ＋ｉは上
位比較器の参照電圧Ｖｒ、 ｉ、Ｖｒ、 ｉ＋１と一致
するように構成されている。このような構成は最も冗長
度が小さ（回路規模を最小にしうるという利点を有する
が半砥 例えば信号戊 信号すのように上位の変換時に
於ては比較範囲に在っても下位の変換時では変換範囲を
逸脱するような信号に対しては誤差を発生するという欠
点がある。本第４、第５の実施例はこの点に鑑みてなさ
れたものである。第１２図（ｂ）は本発明の第４及び第
５の実施例の上位比較器１単位の比較範囲と下位Ａ／Ｄ
変換器の変換範囲を示しているカミ 上位比較器の参照
電圧Ｖｒ、ｉは差動変換回路の参照電圧Ｖｉ、ｖｉ＋ｔ
の中間の電圧を与えである。このような状態でアナログ
入力信号２が参照電圧Ｖｒ、 ｉ−１、Ｖｒ、 ｉ間に
あるときは参照電圧がＶｉ−１とｖｉ十ｔの差動変換回
路の変換出力を選択してスイッチし電圧分圧手段を介し
て下位比較器列２６に入力し下位Ａ／Ｄ変換を行なう。
このような構成では信号本 信号すのように上位の変換
時に於ては比較範囲に在って下位の変換時に上位の比較
範囲から逸脱するような信号でも信号の変化が余り大き
くない場合は下位Ａ／Ｄ変換器の変換範囲に入っている
ため正常な変換が可能である。このような入力信号の時
間変化は良く観られることであり、とくに高速の変換を
行なう場合は入力信号が十分にセットリングしないこと
があるのでこめような対策が有効である。以上のように
本発明の第４、第５の実施例の本質は下位Ａ／Ｄ変換器
の変換範囲を上位比較器１単位の比較範囲よりも拡大す
ることにある。下位Ａ／Ｄ変換器の構成により夫々の実
施例が異なる。第１１図と第１４図を用いて本発明の第
４の実施例の構成と動作を説明する。第１１図に示した
本発明の第４の実施例に於ては上位比較器列２２は本発
明の第１の実施例と同様に動作し上位の変換値を与える
。上位論理回路２３により差動変換回路１の夫々の差動
変換出力の内特定のものが選択されるがこの時の選択の
様子を第１４図（ａ）に示す。図において横軸はアナロ
グ入力信号 縦軸は選択された差動出力電圧を示す。差
動変換回路の参照電圧はＶｉ−ＬＶｉ、Ｖｉ＋１で上位
比較器の参照電圧はＶｒ、 ｉ−、ＬＶｒ、 ｉであり
Ｖｒ、 ｉｌは差動変換回路の参照電圧Ｖｉ−１、Ｖｉ
の中皿 同様にＶｒ、 ｉはＶｉ、ｌ／ｉ＋１の中間に
設定されている。このような状態においてアナログ入力
信号が上位比較器の参照電圧Ｖｒ、 ｉ−ＬＶｒ、 ｉ
にあるときは参照電圧Ｖｉ−１とＶｉ＋１の差動変換回
路の差動出力電圧を選択してスイッチ手段２４により切
り替えて電圧分圧手段２５にこの二つの差動出力電圧を
印加する。このような状態で本発明の第１の実施例と同
様の動作で下位Ａ／Ｄ変換を行なう。但し以上の構成で
第１の実施例と同様の分解能のＡ／Ｄ変換を行なう場合
第４の実施例の下位の比較器は第１の実施例の比較器に
対し約２倍の個数を必要とする。さらにこのように下位
Ａ／Ｄ変換の変換範囲が上位比較器１単位の比較範囲と
一致しない場合は上位比較器列から得られた変換値に対
して１を加えたり引いたりする必要があるので下位論理
回路２７から上位論理回路２３にこの制御信号が転送さ
れ上位論理回路２３は上記の演算を行ない上位Ａ／Ｄ変
換出力に正しい変換値を出力する。次に本発明の第５の
実施例であるが差動変換回路１、上位比較回路列２２の
構成は本発明の第４の実施例と全く同様であも参照電圧
関係や選択された差動出力電圧を第１４図（ｂ）に示す
。参照電圧関係は第４の実施例と全く同様であるが選択
される差動変換出力やこの出力を電圧分圧手段３１に入
力する方法が異なっている。
時に於ては比較範囲に在って下位の変換時に上位の比較
範囲から逸脱するような信号でも信号の変化が余り大き
くない場合は下位Ａ／Ｄ変換器の変換範囲に入っている
ため正常な変換が可能である。このような入力信号の時
間変化は良く観られることであり、とくに高速の変換を
行なう場合は入力信号が十分にセットリングしないこと
があるのでこめような対策が有効である。以上のように
本発明の第４、第５の実施例の本質は下位Ａ／Ｄ変換器
の変換範囲を上位比較器１単位の比較範囲よりも拡大す
ることにある。下位Ａ／Ｄ変換器の構成により夫々の実
施例が異なる。第１１図と第１４図を用いて本発明の第
４の実施例の構成と動作を説明する。第１１図に示した
本発明の第４の実施例に於ては上位比較器列２２は本発
明の第１の実施例と同様に動作し上位の変換値を与える
。上位論理回路２３により差動変換回路１の夫々の差動
変換出力の内特定のものが選択されるがこの時の選択の
様子を第１４図（ａ）に示す。図において横軸はアナロ
グ入力信号 縦軸は選択された差動出力電圧を示す。差
動変換回路の参照電圧はＶｉ−ＬＶｉ、Ｖｉ＋１で上位
比較器の参照電圧はＶｒ、 ｉ−、ＬＶｒ、 ｉであり
Ｖｒ、 ｉｌは差動変換回路の参照電圧Ｖｉ−１、Ｖｉ
の中皿 同様にＶｒ、 ｉはＶｉ、ｌ／ｉ＋１の中間に
設定されている。このような状態においてアナログ入力
信号が上位比較器の参照電圧Ｖｒ、 ｉ−ＬＶｒ、 ｉ
にあるときは参照電圧Ｖｉ−１とＶｉ＋１の差動変換回
路の差動出力電圧を選択してスイッチ手段２４により切
り替えて電圧分圧手段２５にこの二つの差動出力電圧を
印加する。このような状態で本発明の第１の実施例と同
様の動作で下位Ａ／Ｄ変換を行なう。但し以上の構成で
第１の実施例と同様の分解能のＡ／Ｄ変換を行なう場合
第４の実施例の下位の比較器は第１の実施例の比較器に
対し約２倍の個数を必要とする。さらにこのように下位
Ａ／Ｄ変換の変換範囲が上位比較器１単位の比較範囲と
一致しない場合は上位比較器列から得られた変換値に対
して１を加えたり引いたりする必要があるので下位論理
回路２７から上位論理回路２３にこの制御信号が転送さ
れ上位論理回路２３は上記の演算を行ない上位Ａ／Ｄ変
換出力に正しい変換値を出力する。次に本発明の第５の
実施例であるが差動変換回路１、上位比較回路列２２の
構成は本発明の第４の実施例と全く同様であも参照電圧
関係や選択された差動出力電圧を第１４図（ｂ）に示す
。参照電圧関係は第４の実施例と全く同様であるが選択
される差動変換出力やこの出力を電圧分圧手段３１に入
力する方法が異なっている。
アナログ入力信号が上位比較器の参照電圧Ｖｒ、ｉ−１
、Ｖｒ、ｉにあるときは参照電圧Ｖｉ−１とＶｉ及びＶ
ｉ＋１０差動変換回路の隣接する３つの差動出力電圧を
選択してスイッチ手段３０により切り替えて電圧分圧手
段３１にこの３つの差動出力電圧を印加する。下位比較
回路列３２は２つの部分に分かれており、一方は参照電
圧Ｖｉ−１の差動変換回路の差動出力Ｖａ、ｉ−１、Ｖ
ｂ、 ｉ−１と参照電圧Ｖｉの差動変換回路の差動出力
Ｖａ、ｉ、Ｖｂ、”ｉとを比較し 他方は参照電圧Ｖｉ
の差動変換回路の差動出力Ｖａ、 １１Ｖｂ、 ｉと参
照電圧Ｖｉ＋ １の差動変換回路の差動出力Ｖａ、 ｉ
十ＬＶｂ、 ｉ＋１とを比較すもこれらの下位比較回路
列３２の比較出力は下位論理回路３３に入力され下位Ａ
／Ｄ変換出力を発生する。
、Ｖｒ、ｉにあるときは参照電圧Ｖｉ−１とＶｉ及びＶ
ｉ＋１０差動変換回路の隣接する３つの差動出力電圧を
選択してスイッチ手段３０により切り替えて電圧分圧手
段３１にこの３つの差動出力電圧を印加する。下位比較
回路列３２は２つの部分に分かれており、一方は参照電
圧Ｖｉ−１の差動変換回路の差動出力Ｖａ、ｉ−１、Ｖ
ｂ、 ｉ−１と参照電圧Ｖｉの差動変換回路の差動出力
Ｖａ、ｉ、Ｖｂ、”ｉとを比較し 他方は参照電圧Ｖｉ
の差動変換回路の差動出力Ｖａ、 １１Ｖｂ、 ｉと参
照電圧Ｖｉ＋ １の差動変換回路の差動出力Ｖａ、 ｉ
十ＬＶｂ、 ｉ＋１とを比較すもこれらの下位比較回路
列３２の比較出力は下位論理回路３３に入力され下位Ａ
／Ｄ変換出力を発生する。
さらに下位論理回路３３は第４の実施例と同様に上位論
理回路２３に制御信号を転送し上位論理回路２３は先に
述べた演算を行ない上位Ａ／Ｄ変換出力に正しい変換値
を出力する。本発明の第４の実施例と第５の実施例の夫
々の構成の利点と欠点を挙げると、本発明の第４の実施
例では第５の実施例に比べて単調性は取りやすいものの
差動変換回路の入力電圧範囲が広いため非線形誤差が発
生しやす１、％ これに対して本発明の第５の実施例
では下位Ａ／Ｄ変換器が２つの部分に分割されているた
めつなぎの箇所で単調性が取りにくくなる恐れがあるも
のの非線形誤差は発生しにくいという利点と欠点が夫々
にある。以上説明したように本発明の第４、第５の実施
例では下位Ａ／Ｄ変換器の変換範囲を上位比較器１単位
の比較範囲よりも広げることによりアナログ入力信号が
時間的に変化する現象に対応することができるためＡ／
Ｄ変換の安定（１，高速高精度化を図ることができる。
理回路２３に制御信号を転送し上位論理回路２３は先に
述べた演算を行ない上位Ａ／Ｄ変換出力に正しい変換値
を出力する。本発明の第４の実施例と第５の実施例の夫
々の構成の利点と欠点を挙げると、本発明の第４の実施
例では第５の実施例に比べて単調性は取りやすいものの
差動変換回路の入力電圧範囲が広いため非線形誤差が発
生しやす１、％ これに対して本発明の第５の実施例
では下位Ａ／Ｄ変換器が２つの部分に分割されているた
めつなぎの箇所で単調性が取りにくくなる恐れがあるも
のの非線形誤差は発生しにくいという利点と欠点が夫々
にある。以上説明したように本発明の第４、第５の実施
例では下位Ａ／Ｄ変換器の変換範囲を上位比較器１単位
の比較範囲よりも広げることによりアナログ入力信号が
時間的に変化する現象に対応することができるためＡ／
Ｄ変換の安定（１，高速高精度化を図ることができる。
第１５図は本発明の第６の実施例を示す回路構成図であ
る。
る。
以下に述べる点を除いて、第１１図で示した第４の実施
例と同じである。第４の実施例では 差動変換回路列１
は差動電圧を出力する。その差動電圧ζよ スイッチ手
段２４を介して電圧分圧手段２５に与えられる。一方、
第６の実施例で（よ 差動変換回路列１は差動電圧を出
力する。その差動電流ｃヨスイッチ手段２４を介して負
荷抵抗器列８０に与えら扛 差動電圧に変換される。そ
の差動電圧は バッファ手段８１を介して電圧分圧手段
２５に与えられる。その他の点では第４の実施例と同様
であり、第４の実施例と同様にＡ／Ｄ変換を行う。した
がって第４の実施例と同様ｊＱ Ａ／Ｄ変換の安定（
１゜高速高精度化が図れる。第１６図は本発明の第７の
実施例を示す回路構成図である。以下に述べる点を除い
て、第１３図で示した第５の実施例と同じである。第５
の実施例で（友 差動変換回路列１は差動電圧を”出力
する。その差動電圧は スイッチ手段３０を介して電圧
分圧手段３１に与えられる。一方策７の実施例では 差
動変換回路列ｌは差動電流を出力する。その差動電流（
よ スイッチ手段３０を介して負荷抵抗器列８０に与え
られ 差動電圧に変換される。その差動電圧は バッフ
ァ手段８１を介して電圧分圧手段３１に与えられる。そ
の他の点では第５の実施例と同様であり第５の実施例と
同様にＡ／Ｄ変換を行う。したがって第５の実施例と同
様鳳 Ａ／Ｄ変換の安定（１，高速高精度化が図れも
本発明の第６．第７の実施例は 差動変換回路列１の出
力が差動電流である。そのためスイッチ手段２４内のス
イッチの導通抵抗のために電圧分圧手段２５に与えられ
る電圧がひずむことはな％ｚ。
例と同じである。第４の実施例では 差動変換回路列１
は差動電圧を出力する。その差動電圧ζよ スイッチ手
段２４を介して電圧分圧手段２５に与えられる。一方、
第６の実施例で（よ 差動変換回路列１は差動電圧を出
力する。その差動電流ｃヨスイッチ手段２４を介して負
荷抵抗器列８０に与えら扛 差動電圧に変換される。そ
の差動電圧は バッファ手段８１を介して電圧分圧手段
２５に与えられる。その他の点では第４の実施例と同様
であり、第４の実施例と同様にＡ／Ｄ変換を行う。した
がって第４の実施例と同様ｊＱ Ａ／Ｄ変換の安定（
１゜高速高精度化が図れる。第１６図は本発明の第７の
実施例を示す回路構成図である。以下に述べる点を除い
て、第１３図で示した第５の実施例と同じである。第５
の実施例で（友 差動変換回路列１は差動電圧を”出力
する。その差動電圧は スイッチ手段３０を介して電圧
分圧手段３１に与えられる。一方策７の実施例では 差
動変換回路列ｌは差動電流を出力する。その差動電流（
よ スイッチ手段３０を介して負荷抵抗器列８０に与え
られ 差動電圧に変換される。その差動電圧は バッフ
ァ手段８１を介して電圧分圧手段３１に与えられる。そ
の他の点では第５の実施例と同様であり第５の実施例と
同様にＡ／Ｄ変換を行う。したがって第５の実施例と同
様鳳 Ａ／Ｄ変換の安定（１，高速高精度化が図れも
本発明の第６．第７の実施例は 差動変換回路列１の出
力が差動電流である。そのためスイッチ手段２４内のス
イッチの導通抵抗のために電圧分圧手段２５に与えられ
る電圧がひずむことはな％ｚ。
また差動変換回路列１の出力端の電位はほとんど変化し
ないので浮遊容量の影響で信号の伝搬が遅れることはな
！、％ したがって本発明の第６．第７の実施例では
第４．第５の実施例と比較してさらにＡ／Ｄ変換の高精
度化高速化が図れも 発明の詳細 な説明したように本発明（よ 複数の参照電圧を発生す
る参照電圧発生手段と、一方の入力端には共通にアナロ
グ入力信号 他方の入力端には各々の参照電圧が入力さ
れており入力端子間の電位差を差動出力電圧に変換する
複数の差動変換回路からなる差動変換回路列と、アナロ
グ入力信号と参照電圧を比較して上位の変換を行なう上
位Ａ／Ｄ変換回路と、これら複数の差動出力信号の内少
なくとも２つの差動出力信号を選択する選択手段と、こ
の選択された差動出力信号をスイッチして次段に送るス
イッチ手段と、この選択された複数の差動出力信号を用
いて下位のＡ／Ｄ変換を行なう下位Ａ／Ｄ変換回路とを
有する直並列型Ａ／Ｄ変換器であるため次のような効果
がある。
ないので浮遊容量の影響で信号の伝搬が遅れることはな
！、％ したがって本発明の第６．第７の実施例では
第４．第５の実施例と比較してさらにＡ／Ｄ変換の高精
度化高速化が図れも 発明の詳細 な説明したように本発明（よ 複数の参照電圧を発生す
る参照電圧発生手段と、一方の入力端には共通にアナロ
グ入力信号 他方の入力端には各々の参照電圧が入力さ
れており入力端子間の電位差を差動出力電圧に変換する
複数の差動変換回路からなる差動変換回路列と、アナロ
グ入力信号と参照電圧を比較して上位の変換を行なう上
位Ａ／Ｄ変換回路と、これら複数の差動出力信号の内少
なくとも２つの差動出力信号を選択する選択手段と、こ
の選択された差動出力信号をスイッチして次段に送るス
イッチ手段と、この選択された複数の差動出力信号を用
いて下位のＡ／Ｄ変換を行なう下位Ａ／Ｄ変換回路とを
有する直並列型Ａ／Ｄ変換器であるため次のような効果
がある。
（１）従来例のようにＤ／Ａ変換回路のフルスケール電
圧と上位Ａ／Ｄ変換回路のフルスケール電圧の合わせ込
みが不要なため高精度なＡ／Ｄ変換を実現できるほか合
わせ込みのための回路手段か不要で構成が簡潔になる。
圧と上位Ａ／Ｄ変換回路のフルスケール電圧の合わせ込
みが不要なため高精度なＡ／Ｄ変換を実現できるほか合
わせ込みのための回路手段か不要で構成が簡潔になる。
さらに参照電圧を外部信号により自由に可変できる。
（２）・従来のような高精度な演算増幅器が不要で、本
実施例ではこれに替えて差動増幅回路列を有している低
夫々の隣接する差動増幅回路間の相対利得精度は必要
であるが絶対精度は不要である。このため差動増幅回路
は演算増幅器を用いずとも通常のエミッタ結合やソース
結合のトランジスタ対を用いたもので十分である。また
差動増幅回路の相対利得精度は集積回路技術を用いるこ
とで十分達成可能である。高精度な演算増幅器を用いな
いため調整箇所が不要であるため集積回路に適し 従来
よりもより高速な直並列型Ａ／Ｄ変換器を構成できる。
実施例ではこれに替えて差動増幅回路列を有している低
夫々の隣接する差動増幅回路間の相対利得精度は必要
であるが絶対精度は不要である。このため差動増幅回路
は演算増幅器を用いずとも通常のエミッタ結合やソース
結合のトランジスタ対を用いたもので十分である。また
差動増幅回路の相対利得精度は集積回路技術を用いるこ
とで十分達成可能である。高精度な演算増幅器を用いな
いため調整箇所が不要であるため集積回路に適し 従来
よりもより高速な直並列型Ａ／Ｄ変換器を構成できる。
（３）従来のように下位Ａ／Ｄ変換回路の参照電圧のフ
ルスケール電圧を合わせる必要がない。
ルスケール電圧を合わせる必要がない。
これは本実施例の下位Ａ／Ｄ変換が従来のような固定化
した参照電圧を用いず選択された複数の差動出力電圧間
を分圧する電圧分圧手段を備えこの分圧された電圧を比
較して下位のＡ／Ｄ変換を行うためで言い換えれば下位
のＡ／Ｄ変換の入力アナログ信号に対する参照電圧は上
位Ａ／Ｄ変換の参照電圧間を均等に分圧したものになっ
ているからである。このことから下位のＡ／Ｄ変換と上
位のＡ／Ｄ変換の整合性は極めて良好で、より高精度な
変換が可能となる。
した参照電圧を用いず選択された複数の差動出力電圧間
を分圧する電圧分圧手段を備えこの分圧された電圧を比
較して下位のＡ／Ｄ変換を行うためで言い換えれば下位
のＡ／Ｄ変換の入力アナログ信号に対する参照電圧は上
位Ａ／Ｄ変換の参照電圧間を均等に分圧したものになっ
ているからである。このことから下位のＡ／Ｄ変換と上
位のＡ／Ｄ変換の整合性は極めて良好で、より高精度な
変換が可能となる。
（４）下位のＡ／Ｄ変換の入力信号が差動形式になって
いるため電源ノイズなどのコモンモードノイズに対して
の除去作用があり従来よりも高精度かつ安定な直並列型
Ａ／Ｄ変換器を実現できる。
いるため電源ノイズなどのコモンモードノイズに対して
の除去作用があり従来よりも高精度かつ安定な直並列型
Ａ／Ｄ変換器を実現できる。
（５）更に本発明では差動変換回路列ｌとスイッチ手段
８の□間に標本化回路列１７を設けることにより従来の
直並列型Ａ／Ｄ変換器に不可欠な高精度な標本化回路を
不要にし 個々の標本化回路の精度要求を緩くし 精度
劣化を差動化と差動変換回路の利得により補償して高精
度な標本化作用を有する直並列型Ａ／Ｄ変換器を実現で
きべ また標本化回路はＭＯＳアナログスイッチ、ソー
スフォロワ−等により簡単に構成できるので従来のよう
なダイオードブリッジや高速演算増幅器などを用いた高
精度な標本化回路が不要なので電源電圧の低減が可能な
ことや、回路の安定性が高いことから集積回路の実現が
容易である。
８の□間に標本化回路列１７を設けることにより従来の
直並列型Ａ／Ｄ変換器に不可欠な高精度な標本化回路を
不要にし 個々の標本化回路の精度要求を緩くし 精度
劣化を差動化と差動変換回路の利得により補償して高精
度な標本化作用を有する直並列型Ａ／Ｄ変換器を実現で
きべ また標本化回路はＭＯＳアナログスイッチ、ソー
スフォロワ−等により簡単に構成できるので従来のよう
なダイオードブリッジや高速演算増幅器などを用いた高
精度な標本化回路が不要なので電源電圧の低減が可能な
ことや、回路の安定性が高いことから集積回路の実現が
容易である。
（６）しかも第２の標本化回路列を付加することにより
変換時間の短縮を図ることができ変換速度が向上する。
変換時間の短縮を図ることができ変換速度が向上する。
（７）下位Ａ／Ｄ変換器の変換電圧範囲を上位比較器１
単位の比較範囲を包含してかつより広く取ることにより
時間的に変動している入力信号に対してもより正確な変
換が行なえ よりいっそうのＡ／Ｄ変換の安定イＫ 高
速高精度化を図ることができる。
単位の比較範囲を包含してかつより広く取ることにより
時間的に変動している入力信号に対してもより正確な変
換が行なえ よりいっそうのＡ／Ｄ変換の安定イＫ 高
速高精度化を図ることができる。
第１図は本発明の第１の実施例の回路構成皿第２図はア
ナログ入力信号Ｖｓに対する差動変換回路の出力電圧
各比較器の比較出力 スイッチの選択状態を示す波形医
第３図はアナログ入力信号に対する電圧分圧手段内の
各ノードの電圧を示す波形＠ 第４図は第１図中の上位
論理回路の回路医 第５図は本発明の第２の実施例にお
ける直並列型Ａ／Ｄ変換器の回路構成型 第６図は標本
化回路を有する従来の直並列型Ａ／Ｄ変換器の回路構成
＠ 第７図は従来の標本化回路の波形医第８図は本発明
の第２の実施例における一対の標本化回路の出力電圧を
示す電圧波形ｌ 第９図は本発明の第３の実施例におけ
る直並列型Ａ／Ｉ）変換器の回路構成型 第１０図は本
発明の第２の実施例及び第３の実施例における変換時間
とその内訳を示す説明医 第１１図は本発明の第４の実
施例を示す回路構成医 第１２図は本発明の第１の実施
例及び第４、第５の実施例の上位比較器１単位の比較範
囲と下位Ａ／Ｄ変換器の変換範囲を示す説明医 第１３
図は本発明の第５の実施例を示す回路構成医 第１４図
は本発明の第４及び第５の実施例のアナログ入力信号と
選択された差動出力電圧の関係を示す説明医 第１５図
は本発明の第６の実施例を示す回路構成皿 第１６図は
本発明の第７の実施例を示す回路構成医 第１７図は従
来の直並列型Ａ／Ｄ変換器の回路構成医 第１８図は従
来の直並列型Ａ／Ｄ変換器の各部の電圧関係＠ 第１９
図は従来の直並列型Ａ／Ｄ変換器の下位Ａ／Ｄ変換回路
の入力電圧の過渡応答を示す電圧波形図である。 １・・・−・差動変換回路ダ１５・・・・上位比較器夕
１上６・・・・上位論理同区 ８・・・・スイッチ早見
９・・・・電圧分圧半没１０・・・・下位比較器Ｊ１
１ １１・・・・下位論理同区エフ・・・・標本化回路
夕（１）２０・・・・第２の標本化回路タル 電工分工手役内Φｉｔ凡 前 ４ 図 乙 ｕ Ｊ１８
０− 第１０図 二 七 を 俸 圀 第１５図 第１７図 ２７すＯり入力化号 １２下ｆｆｉ々が賢紗出力
ナログ入力信号Ｖｓに対する差動変換回路の出力電圧
各比較器の比較出力 スイッチの選択状態を示す波形医
第３図はアナログ入力信号に対する電圧分圧手段内の
各ノードの電圧を示す波形＠ 第４図は第１図中の上位
論理回路の回路医 第５図は本発明の第２の実施例にお
ける直並列型Ａ／Ｄ変換器の回路構成型 第６図は標本
化回路を有する従来の直並列型Ａ／Ｄ変換器の回路構成
＠ 第７図は従来の標本化回路の波形医第８図は本発明
の第２の実施例における一対の標本化回路の出力電圧を
示す電圧波形ｌ 第９図は本発明の第３の実施例におけ
る直並列型Ａ／Ｉ）変換器の回路構成型 第１０図は本
発明の第２の実施例及び第３の実施例における変換時間
とその内訳を示す説明医 第１１図は本発明の第４の実
施例を示す回路構成医 第１２図は本発明の第１の実施
例及び第４、第５の実施例の上位比較器１単位の比較範
囲と下位Ａ／Ｄ変換器の変換範囲を示す説明医 第１３
図は本発明の第５の実施例を示す回路構成医 第１４図
は本発明の第４及び第５の実施例のアナログ入力信号と
選択された差動出力電圧の関係を示す説明医 第１５図
は本発明の第６の実施例を示す回路構成皿 第１６図は
本発明の第７の実施例を示す回路構成医 第１７図は従
来の直並列型Ａ／Ｄ変換器の回路構成医 第１８図は従
来の直並列型Ａ／Ｄ変換器の各部の電圧関係＠ 第１９
図は従来の直並列型Ａ／Ｄ変換器の下位Ａ／Ｄ変換回路
の入力電圧の過渡応答を示す電圧波形図である。 １・・・−・差動変換回路ダ１５・・・・上位比較器夕
１上６・・・・上位論理同区 ８・・・・スイッチ早見
９・・・・電圧分圧半没１０・・・・下位比較器Ｊ１
１ １１・・・・下位論理同区エフ・・・・標本化回路
夕（１）２０・・・・第２の標本化回路タル 電工分工手役内Φｉｔ凡 前 ４ 図 乙 ｕ Ｊ１８
０− 第１０図 二 七 を 俸 圀 第１５図 第１７図 ２７すＯり入力化号 １２下ｆｆｉ々が賢紗出力
Claims (8)
- （１）複数の参照電圧を発生する参照電圧発生手段と、
一方の入力端には共通にアナログ入力信号、他方の入力
端には各々の前記参照電圧が入力されており入力端子間
の電位差を差動出力電圧に変換する複数の差動変換回路
からなる差動変換回路列と、前記アナログ入力信号と参
照電圧を比較して上位の変換を行なう上位Ａ／Ｄ変換回
路と、前記差動変換回路列の複数の差動出力電圧の内特
定の差動出力電圧を選択する選択手段と、前記選択され
た差動出力電圧をスイッチして次段に送るスイッチ手段
と、前記選択された複数の差動出力電圧間を分圧する電
圧分圧手段と、この分圧された電圧を比較して下位のＡ
／Ｄ変換を行なう下位Ａ／Ｄ変換回路とを有する直並列
型Ａ／Ｄ変換器。 - （２）複数の参照電圧を発生する参照電圧発生手段と、
一方の入力端には共通にアナログ入力信号、他方の入力
端には各々の参照電圧が入力されており入力端子間の電
位差を差動出力電圧に変換する複数の差動変換回路から
なる差動変換回路列と、この差動出力電圧を標本化する
標本化回路から成る標本化回路列と、前記アナログ入力
信号と参照電圧を比較して上位の変換を行なうＡ／Ｄ変
換回路と、前記標本化回路列により標本化された複数の
差動出力電圧の内特定の標本化された差動出力電圧を選
択する選択手段と、選択された標本化された差動出力電
圧をスイッチして次段に送るスイッチ手段と、選択され
た複数の標本化された差動出力電圧間を分圧する電圧分
圧手段と、この分圧された電圧を比較して下位のＡ／Ｄ
変換を行なう下位Ａ／Ｄ変換回路とを有する直並列型Ａ
／Ｄ変換器。 - （３）複数の参照電圧を発生する参照電圧発生手段と、
一方の入力端には共通にアナログ入力信号、他方の入力
端には各々の参照電圧が入力されており入力端子間の電
位差を差動出力電圧に変換する複数の差動変換回路から
なる差動変換回路列と、この差動出力電圧を標本化する
標本化回路から成る第１の標本化回路列と、前記アナロ
グ入力信号と参照電圧を比較して上位の変換を行なう上
位Ａ／Ｄ変換回路と、前記第１の標本化回路により標本
化された複数の差動出力電圧の内特定の標本化された差
動出力電圧を選択する選択手段と、選択された標本化さ
れた差動出力電圧をスイッチして次段に送るスイッチ手
段と、選択された複数の標本化された差動出力電圧を再
標本化する標本化回路から成る第２の標本化回路列と、
前記第２の標本化回路列により再標本化された差動出力
電圧間を分圧する電圧分圧手段と、この分圧された電圧
を比較して下位のＡ／Ｄ変換を行なう下位Ａ／Ｄ変換回
路とを有する直並列型Ａ／Ｄ変換器。 - （４）複数の参照電圧を発生する参照電圧発生手段と、
一方の入力端には共通にアナログ入力信号、他方の入力
端には各々の参照電圧が入力されており入力端子間の電
位差を差動出力電圧に変換する複数の差動変換回路から
なる差動変換回路列と、前記アナログ入力信号と隣接す
る差動変換回路の参照電圧の中間の参照電圧を比較して
上位の変換を行なう上位Ａ／Ｄ変換回路と、前記差動変
換回路列の複数の差動出力電圧の内特定の差動出力電圧
を選択する選択手段と、この選択された差動出力電圧を
スイッチして次段に送るスイッチ手段と、選択された複
数の差動出力電圧間を分圧する電圧分圧手段と、この分
圧された電圧を比較して下位のＡ／Ｄ変換を行なう下位
Ａ／Ｄ変換回路とを有し、前記下位Ａ／Ｄ変換回路の比
較電圧範囲が上位比較器１単位の比較電圧範囲を包含し
、かつ広くなっていることを特徴とする直並列型Ａ／Ｄ
変換器。 - （５）複数の参照電圧を発生する参照電圧発生手段と、
一方の入力端には共通にアナログ入力信号、他方の入力
端には各々の参照電圧が入力されており入力端子間の電
位差を差動出力電圧に変換する複数の差動変換回路から
なる差動変換回路列と、前記アナログ入力信号と隣接す
る差動変換回路の参照電圧の中間の参照電圧を比較して
上位の変換を行なう上位Ａ／Ｄ変換回路と、前記差動変
換回路列の複数の差動出力電圧の内特定の一つおいて隣
接する差動出力電圧を選択する選択手段と、この選択さ
れた差動出力電圧をスイッチして次段に送るスイッチ手
段と、前記選択された差動出力電圧間を分圧する電圧分
圧手段と、この分圧された電圧を比較して下位のＡ／Ｄ
変換を行なう下位Ａ／Ｄ変換回路とを有し、前記下位Ａ
／Ｄ変換回路の比較電圧範囲が上位比較器１単位の比較
電圧範囲を包含し、かつ広くなっていることを特徴とす
る直並列型Ａ／Ｄ変換器。 - （６）複数の参照電圧を発生する参照電圧発生手段と、
一方の入力端には共通にアナログ入力信号、他方の入力
端には各々の参照電圧が入力されており入力端子間の電
位差を差動出力電圧に変換する複数の差動変換回路から
なる差動変換回路列と、アナログ入力信号と隣接する差
動変換回路の参照電圧の中間の参照電圧を比較して上位
の変換を行なう上位Ａ／Ｄ変換回路と、前記差動変換回
路列の複数の差動出力電圧の内特定の隣接する３つの差
動出力電圧を選択する選択手段と、この選択された３つ
の差動出力電圧をスイッチして次段に送るスイッチ手段
と、この選択された３つの差動出力電圧間を分圧する電
圧分圧手段と、この分圧された電圧を比較して下位のＡ
／Ｄ変換を行なう下位Ａ／Ｄ変換回路とを有し、前記下
位Ａ／Ｄ変換回路の比較電圧範囲が上位比較器１単位の
比較電圧範囲を包含し、かつ広くなっていることを特徴
とする直並列型Ａ／Ｄ変換器。 - （７）複数の参照電圧を発生する参照電圧発生手段と、
一方の入力端には共通にアナログ入力信号、他方の入力
端には各々の前記参照電圧が入力されており、入力端間
の電位差を差動出力信号に変換する複数の差動変換回路
からなる差動変換回路列と、前記アナログ入力信号と参
照電圧を比較して上位の変換を行なう上位Ａ／Ｄ変換回
路と、前記差動変換回路列の複数の差動出力信号のうち
少なくとも２つの差動変換回路の差動出力信号を選択す
る選択手段と、この選択された差動出力信号をスイッチ
して次段に送るスイッチ手段と、この選択された差動出
力信号を用いて下位のＡ／Ｄ変換を行う下位Ａ／Ｄ変換
回路とを有する直並列型Ａ／Ｄ変換器。 - （８）複数の参照電圧を発生する参照電圧発生手段と、
一方の入力端には共通にアナログ入力信号、他方の入力
端には各々の前記参照電圧が入力されており、入力端間
の電位差を差動出力信号に変換する複数の差動変換回路
からなる差動変換回路列と、前記アナログ入力信号と参
照電圧を比較して上位の変換を行なう上位Ａ／Ｄ変換回
路と、前記差動変換回路列の複数の差動出力信号のうち
少なくとも２つの差動変換回路の差動出力信号を選択す
る選択手段と、この選択された差動出力信号をスイッチ
して次段に送るスイッチ手段と、この選択された差動出
力信号間を分割する信号分割手段と、この信号分割手段
により分割された信号を比較して下位のＡ／Ｄ変換を行
なう下位Ａ／Ｄ変換回路とを有する直並列型Ａ／Ｄ変換
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-203328 | 1989-08-04 | ||
| JP20332889 | 1989-08-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03157020A true JPH03157020A (ja) | 1991-07-05 |
| JPH0666691B2 JPH0666691B2 (ja) | 1994-08-24 |
Family
ID=16472192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2206102A Expired - Fee Related JPH0666691B2 (ja) | 1989-08-04 | 1990-08-02 | 直並列型ａ／ｄ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5151700A (ja) |
| EP (1) | EP0414389B1 (ja) |
| JP (1) | JPH0666691B2 (ja) |
| DE (1) | DE69029111T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6480132B1 (en) | 2001-03-09 | 2002-11-12 | Fujitsu Limited | A/D converter with higher speed and accuracy and lower power consumption |
| JP2008235998A (ja) * | 2007-03-16 | 2008-10-02 | Ricoh Co Ltd | Ａ／ｄコンバータ |
| JP2016531532A (ja) * | 2013-09-19 | 2016-10-06 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | パイプライン型逐次近似アナログ／デジタル変換器 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1229752B (it) * | 1989-05-17 | 1991-09-10 | Sgs Thomson Microelectronics | Convertitore analogico/digitale ad elevata velocita'. |
| GB9007465D0 (en) * | 1990-04-03 | 1990-05-30 | Cambridge Consultants | Analogue to digital converter |
| US5210537A (en) * | 1991-02-08 | 1993-05-11 | Analog Devices, Incorporated | Multi-stage A/D converter |
| KR100259031B1 (ko) * | 1992-09-30 | 2000-06-15 | 이데이 노부유끼 | 아날로그/디지탈 변환 장치 |
| FR2699025B1 (fr) * | 1992-12-04 | 1995-01-06 | Thomson Csf Semiconducteurs | Convertisseur analogique numérique. |
| FR2700084B1 (fr) * | 1992-12-30 | 1995-02-10 | Thomson Csf Semiconducteurs | Convertisseur analogique numérique avec échantillonneur bloqueur distribué. |
| US5387914A (en) * | 1993-02-22 | 1995-02-07 | Analog Devices, Incorporated | Correction range technique for multi-range A/D converter |
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| DE69616214T2 (de) * | 1995-03-24 | 2002-06-27 | Koninkl Philips Electronics Nv | Differenzverstärker mit signalabhängigem offset und vielstufiger dual-residium-analog/digitalwandler damit |
| US5748132A (en) * | 1995-07-17 | 1998-05-05 | Matsushita Electric Industrial Co., Ltd. | Interpolation type A/D converter |
| JP3042423B2 (ja) * | 1996-09-30 | 2000-05-15 | 日本電気株式会社 | 直並列型ａ／ｄ変換器 |
| FR2768873B1 (fr) * | 1997-09-19 | 1999-12-03 | Thomson Csf | Convertisseur analogique-numerique a circuit de repliement arborescent |
| WO2000014884A1 (en) * | 1998-09-04 | 2000-03-16 | Koninklijke Philips Electronics N.V. | Dual-residue analog-to-digital converter |
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| JP4424406B2 (ja) * | 2007-10-22 | 2010-03-03 | ソニー株式会社 | 直並列型アナログ／デジタル変換器及びアナログ／デジタル変換方法 |
| DE202016105554U1 (de) * | 2016-10-06 | 2018-01-09 | Tridonic Gmbh & Co Kg | Adaptive Analog-Digital-Umsetzerschaltung |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3818246A (en) * | 1971-04-06 | 1974-06-18 | Ibm | Switching circuits particularly useful for analog-to-digital converters |
| US4495472A (en) * | 1982-11-22 | 1985-01-22 | At&T Bell Laboratories | Stable fast-settling voltage reference buffer amplifier |
| JPS6066526A (ja) * | 1983-09-22 | 1985-04-16 | Fujitsu Ltd | Ａ／ｄコンバ−タ |
| DE3405438A1 (de) * | 1984-02-15 | 1985-08-29 | Siemens AG, 1000 Berlin und 8000 München | Integrierbarer analog/digitalwandler |
| JPS611121A (ja) * | 1984-06-14 | 1986-01-07 | Hitachi Ltd | 符号変換回路 |
| US4764753A (en) * | 1984-07-23 | 1988-08-16 | Nec Corporation | Analog to digital converter |
| JPS61120530A (ja) * | 1984-11-15 | 1986-06-07 | Toshiba Corp | アナログ・デジタル変換器 |
| US4745393A (en) * | 1985-09-25 | 1988-05-17 | Hitachi, Ltd | Analog-to-digital converter |
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-
1990
- 1990-07-30 US US07/559,088 patent/US5151700A/en not_active Expired - Lifetime
- 1990-07-31 EP EP90308380A patent/EP0414389B1/en not_active Expired - Lifetime
- 1990-07-31 DE DE69029111T patent/DE69029111T2/de not_active Expired - Fee Related
- 1990-08-02 JP JP2206102A patent/JPH0666691B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6480132B1 (en) | 2001-03-09 | 2002-11-12 | Fujitsu Limited | A/D converter with higher speed and accuracy and lower power consumption |
| JP2008235998A (ja) * | 2007-03-16 | 2008-10-02 | Ricoh Co Ltd | Ａ／ｄコンバータ |
| JP2016531532A (ja) * | 2013-09-19 | 2016-10-06 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | パイプライン型逐次近似アナログ／デジタル変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666691B2 (ja) | 1994-08-24 |
| EP0414389A1 (en) | 1991-02-27 |
| DE69029111T2 (de) | 1997-03-27 |
| EP0414389B1 (en) | 1996-11-13 |
| DE69029111D1 (de) | 1996-12-19 |
| US5151700A (en) | 1992-09-29 |
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