KR100259031B1 - 아날로그/디지탈 변환 장치 - Google Patents

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KR100259031B1 KR1019930020073A KR930020073A KR100259031B1 KR 100259031 B1 KR100259031 B1 KR 100259031B1 KR 1019930020073 A KR1019930020073 A KR 1019930020073A KR 930020073 A KR930020073 A KR 930020073A KR 100259031 B1 KR100259031 B1 KR 100259031B1
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이데이 노부유끼
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Abstract

아날로그/디지탈 변환 장치는 종래 기술에서 보다 상당히 감소된 비교기의 소자로 기준 전위들 사이의 가상 전위와의 비교 출력의 입력 신호를 구한다. 합성 반전 출력 전류 및 합성 동상 출력 전류는 제1 및 제2기준 신호와의 입력 신호의 제1 및 제2비교 출력 전류의 동상 비교 출력 전류를 가산함으로써 발생된다. 그 다음 보간 출력 수단은 발생된 합성 출력 전류를 이 합성 출력 신호에 역상인 비교 출력 전류와 비교한다. 이것은 비교 회로가 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호와의 입력 신호의 비교 결과를 얻을 수 있게 한다.

Description

아날로그/디지탈 변환 장치
제1도는 보간 방법을 사용하는 종래의 비교 회로를 도시한 회로도.
제2도 내지 제6도는 제1도에 도시된 비교기의 동작을 설명하기 위한 특성 곡선도.
제7도는 종래의 직/병렬 A/D 변환기를 도시한 개략도.
제8도는 본 발명의 원리를 설명하기 위한 비교기의 회로도.
제9도 내지 제11도는 제8도에 도시된 비교기의 동작을 설명하기 위한 특성 곡선도.
제12도는 본 발명의 제1실시예에 따른 보간 방법을 사용하는 비교기의 회로도.
제13도는 제12도에 도시된 비교 회로의 특성 곡선도.
제14도는 본 발명의 제2실시예에 따른 보간 방법을 사용하는 비교기의 회로도.
제15도는 제14도에 도시된 비교 회로의 특성 곡선도.
제16도는 본 발명의 제3실시예에 따른 보간 방법을 사용하는 4분할형 비교기의 회로도.
제17도는 본 발명의 제4실시예에 따른 보간 방법을 사용하는 4분할형 비교기의 회로도.
제18도는 본 발명의 제5실시예에 따른 보간 방법을 사용하는 4분할형 비교기의 회로도.
제19도는 본 발명의 제6실시예를 설명하는 8분할형 비교 회로의 특성 곡선도.
제20도 및 제21도는 본 발명의 보간형 비교기에 적합한 직/병렬 A/D 변환기의 구성을 도시한 도면.
제22도 및 제23도는 본 발명의 제7실시예에 따른 보간형 비교기가 직/병렬 A/D 변환기의 하위 비교기용으로 사용된 경우의 블럭의 구성을 도시한 다이아그램, 및 이 블럭의 구성을 도시한 회로도.
제24도는 본 발명의 제8실시예에 따른 직/병렬 A/D 변환기를 도시한 회로도.
제25도는 본 발명의 제9실시예에 따른 직/병렬 A/D 변환기를 도시한 회로도.
제26도는 제25도에 도시된 본 발명의 비교기의 특성 곡선도.
제27도는 보간형 비교기가 하위 비교기용으로 사용된 본 발명의 제10실시예에 따른 직/병렬 A/D 변환기의 회로도.
제28도는 제27도에 도시된 비교기의 특성 곡선도.
제29도는 본 발명의 제11실시예에 따른 직/병렬 A/D 변환기의 하위 비교기용으로 사용된 비교기의 회로도.
제30도는 제29도에 도시된 비교기의 특성 곡선도.
* 도면의 주요부분에 대한 부호의 설명
10 : A/D 변환 회로 11 : 기준 전압 발생 회로
12 : 상위 엔코더 13 : 하위 엔코더
30 : 4분할 보간형 비교 회로 31, 32, 33 : 차동 입력단
VIN: 입력 아날로그 신호 VREF1, VREF2, VREF3: 기준 전위
V1, V2, V3, V5, V6, V7, V11, V12, V13 : 가상 기준 전위
본 발명은 비교 회로에 관한 것으로, 예를 들어, 아날로그 신호를 디지탈 신호로 순차적으로 변환시켜 이들을 출력시키는 아날로그/디지탈 변환 회로의 비교 입력단에서 사용되는 비교 회로에 관한 것이다.
종래, 오디오 장치 및 기기 분야에 있어서, 아날로그/디지탈 변환 회로(이하, "A/D 변환 회로"라 함)는 기록되거나 재생될 오디오 신호와 같은 여러가지 아날로그 신호를 디지탈 신호 처리용 디지탈 데이타로 변환시키는데 널리 사용되었다. A/D 변환 회로에는 여러가지 변환 방법이 있으며, 이들은 요구된 정확도와 속도뿐만 아니라 응용 분야에 따라 적절하게 사용되었다.
특히, 고속 동작 또는 고정확도가 요구되는 경우, 10 내지 12 비트의 분해능이 요구되는 병렬(플래시:flash)형 A/D 변환 회로 또는 직/병렬(서브레인징:subranging)형 A/D 변환 회로를 사용하는 것이 일반적이다.
그러나, 분해능이 10 내지 12 비트보다 낮아지는 경우, A/D 변환 회로에 필요한 최하위 비트(1 LSB)의 전압은 매우 낮아져서(약 1 [mV]), 트랜지스터의 베이스와 에미터 사이의 전압차(△VBE)의 영향이 무시될 수 없다.
그러므로, 본 보간 처리로 비교기의 수를 감소시키기 위해, 기준 전위의 중간에 대응하는 가상 전위와 입력 신호(VIN) 사이의 비교 출력이 보간적으로 구해지도록 비교기에 의해 발생된 다수의 비교 출력이 결합되어 비교되는 보간 방법이 연구되고 있다.
이러한 보간 방법들 중 한가지 보간 방법으로서, 비교기를 구성하는 차동 증폭 회로의 부하 저항이 선정된 저항비를 갖는 저항 어레이로서 정렬되고, 기준 전위를 동일하게 분할하는 가상 전위와 입력 신호 사이의 비교 출력을 얻기 위해 각 저항의 접속 탭들 사이의 차 전압으로서 구해지는 출력 전압이 결합되는 보간 방법이 제안된다.
그러나, 이러한 경우에는 보간하는데에 하나의 추가 차동 증폭단이 필요하게 된다는 문제점이 있고, 상이한 저항값을 갖는 저항을 사용함으로써 다수의 차동 출력이 발생되기 때문에 시정수의 차이로부터 차동 출력의 속도에 시간차를 발생시킨다는 문제점이 있다.
한편, 차동 출력의 속도에 이러한 시간차를 야기시키지 않는 보간 방법으로서, 비교 출력인 콜렉터 전류가 여러가지 전류비에 의해 분류되고, 분류된 콜렉터 전류가 기준 전위를 동일하게 분할하는 가상 전위와 입력 신호 사이의 비교 출력을 얻기 위해 결합되는 보간 방법이 검토되고 있다.
예를 들어, 기준 전위를 4등분하는 가장 전위와 입력 신호(VIN) 사이의 비교 출력을 보간함으로써 얻어진 비교기의 경우에는 제1도에 도시된 바와 같이 구성된다.
이러한 경우에, 차동 입력단(1)은 입력 신호(VIN) 및 기준 전위(VREF1)을 트랜지스터(Q1 및 Q2)로 구성되는 차동쌍에 입력시키고, 캐스케이드식으로 접속된 트랜지스터의 에미터 면적비에 따라 입력 신호(VIN)과 기준 전위(VREF1)사이의 비교 출력인 서로 역상(opposite phase)의 콜렉터 전류를 분류하기 위해 이들을 비교한다. 여기에서, 에미터 면적비가 1:2:3:4:3:2:1인 각각의 트랜지스터 세트[(Q3, Q4, Q5, Q6, Q7, Q8, Q9) 및 (Q9N, Q8N, Q7N, Q6N, Q5N, Q4N, Q3N)]은 트랜지스터(Q1 및 Q2)에 접속된다.
이와 마찬가지로, 차동 입력단(2)는 기준 전위(VREF2) 및 입력 신호(VIN)을 트랜지스터(Q21 및 Q22)로 구성되는 차동쌍에 입력시키고, 캐스케이드식으로 접속된 트랜지스터의 에미터 면적비에 따라 서로 역상의 비교 출력인 콜렉터 전류를 분류하기 위해 이들을 비교한다. 여기에서, 에미터 면적비가 1:2:3:4:3:2:1인 각각의 트랜지스터 세트[(Q23, Q24, Q25, Q26, Q27, Q28, Q29), 및 (Q29N, Q28N, Q27N, Q26N, Q25N, Q24N, Q23N)]은 트랜지스터(Q21및 Q22)에 접속된다.
즉, 트랜지스터[(Q6 내지 Q9, 및 Q6N 내지 Q3N), (Q26 내지 Q23 및 Q26N 내지 Q23N)]은 콜렉터 전류를 각 트랜지스터의 에미터 면적에 비례하는 분류 콜렉터 전류[(IA4, IA3, IA2, IA1, 및 IAN4, IAN3, IAN2, IAN1), (IB4, IB3, IB2, IB1, 및 IBN4, IBN3, IBN2, IBN1)]로 분류한다.
이 전류 분류 방식의 비교기는 동상 관계인 분류 전류의 모든 가산치가 동일해지도록 인접한 차동 출력단에 의해 발생된 분류 전류를 가산하여 이들의 비교 출력을 비교하도록 구성된다.
즉, 제2도에 도시된 바와 같이, 기준 전위(VREF1)과 입력 신호(VIN) 사이의 비교 출력은 분류 콜렉터 전류(IA4 및 IAN4)가 각각 흐르는 부하 저항(R1 및 R5)내에 발생된 출력 전위(VA1 및 VB1)을 비교함으로써 얻어질 수 있다. 또한, 제3도에 도시된 바와 같이, 가상 기준 전위(V1=VREF1+△V/4)와 입력 신호(VIN) 사이의 비교 출려가은 분류 콜렉터 전류(IA3 및 IB1)의 합성 콜렉터 전류가 흐르는 부하 저항(R2)내에 발생된 출력 전위(VA2)를 비교하고, 분류 콜렉터 전류(IAN3 및 IBN1)의 합성 콜렉터 전류가 흐르는 부하 저항(R6)내에 발생된 출력 전위(VB2)를 비교함으로서 얻어질 수 있다.
이와 마찬가지로, 제4도에 도시된 바와 같이, 가상 기준 전위 (V2= VREF1+△V/2)와 입력 신호(VIN) 사이의 비교 출력은 분류 콜렉터 전류(IA2 및 IB2)의 합성 콜렉터 전류가 흐르는 부하 저항(R3)내에 발생된 출력 전위(VA3)을 비교하고, 분류 콜렉터 전류(IAN2 및 IBN2)의 합성 콜렉터 전류가 흐르는 부하 저항(R7)내에 발생된 출력 전위(VB3)을 비교함으로써 얻어질 수 있다. 또한, 제5도에 도시된 바와 같이, 가상 기준 전위(V3=VREF1+3△V/4)와 입력 신호(VIN) 사이의 비교 출력은 분류 콜렉터 전류(IA1 및 IB3)의 합성 콜렉터 전류가 흐르는 부하 저항(R4)내에 발생된 출력 전위(VA4)를 비교하고, 분류 콜렉터 전류(IAN1 및 IBN3)의 합성 콜렉터 전류가 흐르는 부하 저항(R8)내에 발생된 출력 전위(VB4)를 비교함으로써 얻어질 수 있다.
그 다음, 제6도에 도시된 바와 같이, 기준 전위(VREF2)에 대한 입력 신호(VIN)의 비교 출력은 분류 콜렉터 전류(IB4 및 IBN4)가 각각 흐르는 부하 저항(R21 및 R25)내에 발생된 출력 전위(VA1 및 VB1)을 비교함으로써 얻어질 수 있다.
이러한 방식으로, 인접하는 비교기의 비교 출력중 2개의 동상(in-phase) 출력을 소정의 비율로 가산함으로써 얻어진 비교 출력과, 2개의 역상 출력을 가산함으로써 얻어진 비교 출력 사이의 비교 결과에 기초하여, 기준 전위(VREF1및 VREF2)를 4분할하는 가상 기준 전위(V1, V2 및 V3)과 입력 신호(VIN) 사이의 비교 결과를 얻고자 하는 경우, 에미터 면적비가 상이한 14개의 트랜지스터(Q3 내지 Q9, 및 Q3N 내지 Q9N)이 필요된다.
그러나, 비교기에 요구되는 정확도로 에미터의 면적비가 상이한 트랜지스터(즉, Q3:Q4:Q5:Q6:Q7:Q8:Q9 = 1:2:3:4:3:2:1)를 분리하여 구성하고자 하면, 에미터 사이즈가 동일한 트랜지스터를 비율의 수만큼 병렬로 접속할 필요가 있다.
그러므로, 전류를 소정의 전류비로 분류하여 기준 전위(VREF1및 VREF2)를 4분할하는 보간을 실행하고자 하면, 32개의 전류 분류용 트랜지스터가 하나의 비교기에 필요된다. 기준 전위(VREF1및 VREF2)를 8분할하는 보간을 실행하고자 하면, 하나의 비교기에 동일한 사이즈의 트랜지스터가 128개나 필요된다. 이것은 비교기의 회로 면적이 불가피하게 증대되는 문제점을 야기시킨다.
더욱이, 직/병렬 A/D 변환기의 원리에 대해 제7도를 사용하여 설명하겠다.
이 직/병렬 A/D 변환 회로는 입력 신호(VIN)을 상위 비트와 하위 비트의 2단계로 분할함으로써 디지탈 데이타로 변환하는 것이다. 이러한 유형의 직/병렬 A/D 변환기에서도, 영상 신호가 처리될 경우에 2단계의 병렬 A/D 변환 회로(10)이 주로 사용된다.
이 A/D 변환 회로(10)은 16개의 기준 저항(R)을 직렬 접속하여 구성되는 기준 전압 발생 회로(11)에 의해 상위 2비트에 대응하는 기준 전압(VU1, VU2 및 VU3)을 발생시킨다. 이들 3세트의 기준 전압(VU1, VU2 및 VU3)은 상위 비교기(CU1, CU2 및 CU3)에 의해 입력 신호(VIN)과 비교된다. 최상위 비트(D1)은 이들의 비교 출력을 상위 엔코더(12)에 공급함으로써 발생된다.
상위 엔코더(12)는 상위 비교기(CU1, CU2 및 CU3)의 비교 출력에 기초하여 스위치군(SW)를 전환함으로써, 상위 2비트가 속하는 전압대를 세분하는 기준 전압을 발생시키고, 전압대의 상위측과 하위측에 준비되는 용장성 보정용의 총 8개의 기준 전압(VD1, VD2, . . . . , VD8)을 발생시킨다.
하위 비교기(CD1, CD2, . . . . , CD8)에서 이들 8개의 기준 전압(VD1, VD2, . . , VD8)을 입력 신호(VIN)과 비교하고, 그 비교 출력을 하위 엔코더(13)에 공급함으로써 나머지 3비트(D2, D3 및 D4)가 발생되도록 구성된다.
그러나, 분해능이 10 내지 12 비트로 저하되는 경우, A/D 변환 회로(10)에 필요한 최하위 비트(1 LSB)의 전압은 약 1[mv]로 매우 저하되므로, 하위 비교기 (CD1, CD2, . . . , CD8)을 구성하는 트랜지스터의 베이스와 에미터 사이의 전압차 (△VBE)의 영향은 비트수가 증가되는 경우에 무시될 수 없다.
그러므로, 비교기에 의해 발생된 다수의 비교 출력이 결합되어 비교됨으로써 인접하는 기준 전위의 중간 전위와 입력 신호(VIN) 사이의 비교 출력이 보간적으로 구해져서, 이 보간 처리에 의해 비교기의 수를 감소시킴으로써 베이스와 에미터 사이의 전압차(△VBE)의 영향을 제거하는 보간 방법이 검토되고 있다.
이러한 보간 방법의 하나로서, 비교기를 구성하는 차동 증폭 회로의 부하 저항이 소정의 저항비를 갖는 다수의 저항으로 직렬로 접속된 저항 어레이로 구성되고, 각 저항의 접속 탭들 사이의 차 전압으로서 구해지는 출력 전압이 결합되어 기준 전위를 분할하는 중간 전위와 입력 신호 사이의 비교 출력이 얻어지는 보간 방법이 제안되어 있다.
그러나, 이러한 경우에, 하나의 추가 차동 증폭단이 보간하는데 필요하게 되고, 상이한 저항값을 갖는 저항을 사용함으로써 다수의 차동 출력이 발생되기 때문에 시정수의 차이에 의한 차동 출력 속도에 시간 차이가 발생하게 된다는 문제점이 있다. 그러므로, 이 방법은 직/병렬 A/D 변환 회로로 구성되는 하위 비교기에 사용될 수 없다.
상술한 사항에 비추어 보아, 본 발명의 제1목적은 종래 기술에서 보다 더 적은 소자 수로, 기준 전위를 분할하는 다수의 가상 기준 전위와 입력 신호 사이의 비교 출력을 얻을 수 있는 비교 회로를 제공하기 위한 것이다.
본 발명의 제2목적은 종래 기술에서보다 더 적은 소자 수로, 기준 전위를 분할하는 다수의 가상 기준 전위와 입력 신호 사이의 비교 출력을 얻을 수 있는 비교 회로를 구비한 A/D 변환 회로를 제안하기 위한 것이다.
본 발명의 제3목적은 합성 출력 전류에 역상인 제1 및 제2동상 비교 출력 전류, 및/또는 제1 및 제2반전 비교 출력 전류를 각각 비교함으로써, 종래 기술에서보다 비교 회로를 구성하는데 필요한 트랜지스터 수를 상당히 감소시킴과 동시에, 입력 신호와, 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호 사이의 비교 결과를 얻을 수 있는 비교 회로의 면적을 감소시키기 위한 것이다.
본 발명의 제4목적은 선정된 비의 제1 및 제2동상 비교 출력 전류의 합인 합성 동상 출력 전류, 또는 선정된 비의 제1 및 제2반전 비교 출력 전류의 합인 합성 반전 출력 전류를 합성 출력 전류에 역상인 비교 출력 전류로 비교함으로써, 종래 기술에서보다 비교 회로를 구성하는데 필요한 트랜지스터 수를 상당히 감소시킴과 동시에, 입력 신호와, 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호 사이의 비교 결과를 얻을 수 있는 비교 회로의 면적을 감소시키기 위한 것이다.
본 발명의 제5목적은 합성 출력 전류에 역상인 제1 및 제2동상 비교 출력 전류, 또는 제1 및 제2반전 비교 출력 전류를 각각 비교함으로써, 아날로그/디지탈 변환 회로의 하위 비교기부의 보간 출력단에서, 종래 기술에서보다 비교 회로를 구성하는데 필요한 트랜지스터의 수를 상당히 감소시켜서, 결과적으로 아날로그/디지탈 변환 회로의 면적을 감소시키기 위한 것이다.
본 발명의 제6목적은 선정된 비의 제1 및 제2동상 비교 출력 전류의 합인 합성 동상 출력 전류, 또는 선정된 비의 제1 및 제2반전 비교 출력 전류의 합인 합성 반전 출력 전류를 합성 출력 전류에 대해 역상인 비교 출력 전류로 비교함으로써, 아날로그/디지탈 변환 회로의 하위 비교기부의 보간 출력단에서, 종래 기술에서보다 비교 회로를 구성하는데 필요한 트랜지스터 수를 상당히 감소시킴과 동시에, 입력 신호와, 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호 사이의 비교 결과를 얻을 수 있는 아날로그/디지탈 변환 회로의 면적을 감소시키기 위한 것이다.
이하, 본 발명의 양호한 실시예에 대해 첨부된 도면을 참조하여 설명하겠다.
먼저, 제8도를 참조하여 본 발명의 원리를 설명하겠다.
이 경우에, 2개의 기준 전위 사이의 다수의 가상 기준 전위와 입력 신호 사이의 비교 출력은 입력 신호(VIN)과 기준 전위(VREF1)이 입력되는 비교기, 및 입력(VIN)과 기준 전위(VREF2=VREF1+△V)가 입력되는 비교기로부터의 동상 출력인 2세트의 선정된 비의 합인 합성 잔류를 2세트의 역상 출력중 하나와 비교함으로써 구해질 수 있다.
이 원리는 제8도에 도시된 바와 같이 2세트의 차동쌍(21) 및 차동쌍(22)로 설명될 수 있다. 이 경우에, 차동쌍(21)은 입력 신호(VIN)과 기준 전위(VREF1)이 베이스 내로 입력되는 트랜지스터(Q41 및 Q42)로 구성된다. 차동쌍(22)은 입력 신호(VIN)과 기준 전위(VREF2)가 베이스 내로 입력되는 트랜지스터(Q43 및 Q44)로 구성된다.
여기에서, 트랜지스터[(Q41, Q42), 및 (Q43, Q44)]를 통해 흐르는 콜렉터 전류를 각각 (IA10, IB10) 및 (IC10, ID10)이라고 하면, 콜렉터 전류[(IA10, IB10) 및 (IC10, ID10)]의 전류값은 제9도에 도시된 바와 같이 경계로서 기준 전위(VREF1및 VREF2)에서 각각 반전된다.
그러므로, 부하 저항(R61 및 R62)에서 발생하고 콜렉터 전류(IA10, IB10)이 흐르는 출력 전압(VA20 및 VB20)을 비교기로 비교함으로써 기준 전위(VREF1)에 대한 입력 신호(VIN)의 비교 출력을 얻을 수 있다.
또한, 부하 저항(R63 및 R64)에서 발생하고 콜렉터 전류(IC10 및 ID10)이 흐르는 출력 전압(VC20 및 VD20)을 비교기로 비교함으로써 기준 전위(VREF2)에 대한 입력 신호(VIN)의 비교 출력을 얻을 수 있다.
이와 마찬가지로, 콜렉터 전류(IA10 및 ID10)은 기준 전위(VREF1)과 기준전위 (VREF2=VREF1+△V)의 중간 전위(V6=VREF1+△V/2)의 경계에서 반전된다. 또한, 콜렉터 전류(IB10 및 IC10)은 기준 전위(VREF1)과 기준 전위(VREF2=VREF1+ △V)의 중간 전위(V6=VREF1+△V/2)의 경계에서 반전된다. 그러므로, 출력 전압(VA20 및 VD20) 또는 출력 전압(VB20 및 VC20)을 비교기로 비교함으로써 가상 기준 전위 (V6=VREF1+△V/2)에 대한 입력 신호(VIN)의 비교 출력을 얻을 수 있다.
그 다음에는 이 원리를 사용함으로써 기준 전위(VREF1)과 기준 전위 (VREF2= VREF1+△V)를 4분할하는 가상 기준 전위에 대한 입력 신호(VIN)의 비교 출력을 얻는 방법에 대해 고려해보자.
여기에서, 3개의 콜렉터 전류(IA10, IB10 및 IC10)이 사용된다.
이 경우에, 차 전압과 콜렉터 전류 사이에 약간의 차 전압을 갖는 범위에서 콜렉터 전류가 선형적으로 증가하고 감소하는 특성이 있기 때문에, 차동쌍(21 및 22)의 동상 출력의 콜렉터 전류(IA10 및 IC10)은 제10도에 도시된 바와 같이 실제로 나란하게 되고, 차동쌍(21)의 역상 출력의 콜렉터 전류(IB10)은 이것이 실제로 직선이 될 범위에서 콜렉터 전류(IA10 및 IC10)과 교차한다.
그 다음, 1/2 대 1/2의 비의 콜렉터 전류(IA10 및 IC10)의 합(즉, IA10/2+IC10/2)인 합성 콜렉터 전류(IE10)을 생성할 수 있는 경우, 이 합성 콜렉터 전류(IE10)은 콜렉터 전류(IA10 및 IC10)으로부터 등거리이고, 콜렉터 전류(IA10 및 IC10)과 평행한 라인으로서 표시될 수 있으므로, 콜렉터 전류(IB10) 및 합성 콜렉터 전류(IE10)은 경계로서 기준 전위(VREF1및 VREF2)를 4등분하는 가상 기준 전위(VREF1+△V/4)에서 반전된다.
그러므로, 가상 기준 전위(V5=VREF1+△V/4)에 대한 입력 신호(VIN)의 비교 출력은 콜렉터 전류(IB10)으로부터 발생된 출력 전압(VB20), 및 합성 콜렉터 전류 (IE10)으로부터 발생된 출력 전압(VE20)을 비교함으로써 얻어질 수 있다.
이와 유사한 관계식이, 제11도에 도시된 바와 같이, 3개의 전류, 즉 콜렉터 전류(IB10, IC10 및 ID10)에도 성립될 수 있으므로, 가상 기준 전위 (V7=VREF1+3△V/4)에 대한 입력 신호(VIN)의 비교 출력은 1/2 대 1/2의 비의 콜렉터 전류(IB10 및 ID10)의 합(즉, IB10/2 +ID10/2)인 합성 콜렉터 전류(IQ10)을 생성하여, 콜렉터 전류(IC10)으로부터 발생된 출력 전압(VC) 및 합성 콜렉터 전류(IQ10)으로부터 발생된 출력 전압(VQ10)을 비교함으로써 얻어질 수 있다.
즉, 이 실시예에 있어서, 기준 전위(VREF1및 VREF2)를 4등분하는 가상 기준 전위 (V5, V6 및 V7)에 대한 입력 신호(VIN)의 비교 출력은 1/2 대 1/2의 비의 2개의 인접한 차동쌍(21 및 22)의 동상 출력으로 합성된 합성 콜렉터 전류(IE10 및 IQ10)이, 역상 출력인 콜렉터 전류(IB10 및 IC10)과 각각 비교된다는 원리하에 보간된다.
다음에, 제1실시예에 대해 이하에 설명하겠다.
제12도에 있어서, 참조 번호(30)은 일반적으로 4분할 보간형 비교 회로의 기본 구성을 표시한 것이다. 이것은 각각의 기준 전위(VREF1, VREF2및 VREF3)과 입력 신호(VIN)의 비교 출력인 콜렉터 전류를 1:2의 전류비로 분할하고 이들을 결합하여 가산함으로써, 각각의 기준 전위(VREF1, VREF2및 VREF3)을 4등분하는 가상 기준 전위에 대한 입력 신호(VIN)의 비교 출력을 얻도록 구성된다.
이 실시예의 경우에, 비교기를 구성하는 각각의 차동 입력단(31, 32 및 33)은 서로 동일한 구성을 갖고 있는데, 차동쌍을 구성하는 트랜지스터(Q50, Q55 및 Q60)중의 하나에 입력 신호(VIN)을 입력하고, 기준 전위(VREF1, VREF2및 VREF3)을 다른 트랜지스터(Q51, Q56 및 Q61)에 공급함으로써, 각각의 기준 전위(VREF1, VREF2및 VREF3)에 대한 입력 신호(VIN)의 신호 레벨에 대응하는 콜렉터 전류가 공급되도록 구성된다.
이 경우에, 차동쌍을 구성하는 트랜지스터[(Q50, Q51), (Q55, Q56), 및 (Q60, Q61)]의 콜렉터는 비교 콜렉터 전류를 에미터 면적비에 따라 분류하기 위해 에미터 면적비가 1:2인 트랜지스터[(Q52, Q53, Q53N, Q52N), (Q57, Q58, Q58N, Q57N), 및 (Q62, Q63, Q63N, Q62N)]을 분할하는 베이스 접지 전류와 캐스케이드식으로 접속된다.
또한, 각각의 차동 입력단은 서로 동상 관계인 한 세트의 분류 콜렉터 전류를 합성함으로써 출력 전압을 얻기 위해 콜렉터 전류를 4분할하는 인접한 차동 입력단의 전류 분류 트랜지스터[(Q52, Q57), 및 (Q58N, Q63N)]의 콜렉터와 공통 접속된다.
그러므로, 트랜지스터(Q53 및 Q58)을 통해 흐르는 분류 콜렉터 전류를 IA10 및 IC10이라고 하면, 트랜지스터(Q52 및 Q57)의 공통 콜렉터에 접속된 부하 저항 (R72)에는 1/2 대 1/2의 비의 분류 콜렉터 전류(IA10 및 IC10)의 결합(=IA10/2 +IC10/2)인 합성 콜렉터 전류(IE10)이 공급된다.
이와 마찬가지로, 트랜지스터(Q57N 및 Q62N)을 통해 흐르는 분류 콜렉터 전류를 ID10 및 IH10이라고 하면, 트랜지스터(Q58N 및 Q63N)의 공통 콜렉터에 접속된 부하 저항(R75N)에는 1/2 대 1/2의 비의 분류 콜렉터 전류(ID10 및 IH10)의 결합(=ID10/2 + IH10/2)인 합성 콜렉터 전류(II10)이 공급된다.
그러므로, 각각의 전류 분류 트랜지스터[(Q52, Q53, Q52N), (Q57, Q58, Q57N)...]은 동일한 저항값을 갖는 부하 저항[(R72, R73, R72N), (R72, R75, R74N)...]과 접속되고, 각각의 부하 저항에는 트랜지스터의 에미터 면적비 및 합성 전류값에 따라 분류된 분류 콜렉터 전류값에 대응하는 출력 전압이 제공된다.
이 실시예의 경우에, 기준 전위(VREF1과 VREF2) 사이의 전위를 4분할하는 가상 기준 전위에 대한 비교 출력은 각각의 부하 저항의 출력 전압을 비교함으로써 얻어질 수 있다.
즉, 기준 전위(VREF1및 VREF2)에 대한 입력 신호(VIN)의 비교 출력은 부하 저항(R72 및 R72N)의 출력 전압을 비교하고, 부하 저항(R75 및 R74N)의 출력 전압을 비교함으로써 각각 얻어질 수 있다.
또한, 2개의 기준 전위(VREF1및 VREF2) 사이의 차를 분류하는 가상 기준 전위(V12=VREF1+△V/2)에 대한 입력 신호(VIN)의 비교 출력은 부하 저항(R72N 및 R75)의 출력 전압을 비교함으로써 얻어질 수 있다.
기준 전위(VREF1)과 중간 기준 전위(V12) 사이의 차를 2분할하는 [즉, 기준 전위(VREF1과 VREF2) 사이의 차를 4분할하는] 가상 기준 전위(V5=VREF1+△V/4)에 대한 입력 신호(VIN)의 비교 출력은 합성 콜렉터 전류(IB10)이 흐르는 부하 저항(R72)의 출력 전압, 및 분류 콜렉터 전류(IB10)이 흐르는 부하 저항(R72N)의 출력 전압을 비교함으로써 얻어질 수 있다.
이와 마찬가지로, 기준 전위(VREF2)와 중간 기준 전위(V6) 사이의 차를 2분할하는 [즉, 기준 전위(VREF1과 VREF2) 사이의 차를 4분할하는] 가상 기준 전위 (V7=VREF1+3 △V/4)에 대한 입력 신호(VIN)의 비교 출력은 합성 콜렉터 전류(IE10)이 흐르는 부하 저항(R72)의 출력 전압, 및 분류 콜렉터 전류(ID10)이 흐르는 부하 저항(R74N)의 출력 전압을 비교함으로써 얻어질 수 있다.
그러므로, 기준 전위(VREF1과 VREF2) 사이의 차를 4분할하는 가상 기준 전위 (V5 및 V7)에 대한 입력 신호(VIN)의 비교 출력은 입력 신호(VIN)에 동상인 합성 콜렉터 전류(IE10), 및 입력 신호에 역상 관계인 콜렉터 전류(IB10 및 ID10)을 비교함으로써 구해질 수 있다.
한편, 제13도에 도시된 바와 같이, 기준 전위(VREF1및 VREF2)에 인접한 기준 전위(VREF2및 VREF3) 사이의 차를 4분할하는 가상 기준 전위(V11 및 V13)에 대한 입력 신호(VIN)의 비교 출력은 입력 신호(VIN)에 역상인 합성 콜렉터 전류(II10)을 입력 신호에 역상인 콜렉터 전류(IC10 및 IG10)과 비교함으로써 구해질 수 있도록 구성된다.
상기 구성에 있어서, 4분할 보간형 비교 회로의 보간 동작은 입력 신호(VIN)을 기준 전위(VREF1)에서 인접한 기준 전위(VREF2및 VREF3)으로 증가시키면서 설명될 수 있다.
먼저, 입력 신호(VIN)이 기준 전위[VREF1(제11도의 교점 P1)]을 초과하는 경우에는, 분류 콜렉터 전류(IA10)이 흐르는 부하 저항(R73), 및 분류 콜렉터 전류 (IB10)이 흐르는 부하 저항(R72N)의 출력 전압의 값이 반전된 다음, 전압값의 비교 출력이 새로이 반전된다.
부수적으로, 입력 신호(VIN)의 전압값이 점진적으로 증가하여 가상 기준 전위 [V5(제11도의 교점 P3)]을 초과하는 경우에는, 분류 콜렉터(IB10)이 흐르는 부하 저항(R72N)의 출력 전압, 및 합성 콜렉터 전류[IE10(=IA10/2+IB10/2)]가 흐르는 부하 저항(R72)의 출력 전압이 반전되고, 출력값의 비교 출력은 새로이 반전된다.
그 다음, 이와 마찬가지로, 입력 신호(VIN)의 전압값이 가상 기준 전위[V6 및 V7(제8도의 교점 P4 및 P6)]을 각각 초과하는 경우에는, 분류 콜렉터 전류(IB10 및 IC10)이 각각 흐르는 부하 저항(R72N 및 R75)의 출력 전압이 반전되고, 분류 콜렉터 전류(ID10) 및 합성 콜렉터 전류(IE10=IA10/2 + IC10/2)가 흐르는 부하 저항 (R74N 및 R72)의 출력 전압이 반전되므로 이들의 합성 출력이 순차적으로 반전된다.
그러므로, 4분할 보간형의 비교 회로(30)은 이들을 4분할하는 가상 기준 전위(V5, V6 및 V7)뿐만 아니라 2가지 실제 인가된 기준 전위(VREF1및 VREF2)에 대한 비교 출력을 얻을 수 있다.
그 다음, 인접한 기준 전위(VREF2와 VREF3) 사이의 전위의 경우에는, 입력 신호 (VIN)의 전압값이 기준 전위[VREF2(제13도의 교점 P11)]를 초과하면, 분류 콜렉터 전류(IC10)이 흐르는 부하 저항(R75)의 출력 전압, 및 분류 콜렉터 전류(ID10)이 흐르는 부하 저항(R74N)의 출력 전압의 반전에 의해 검출할 수 있고, 입력 신호(VIN)이 가상 기준 전위[V11(제13도의 교점 P12)]를 초과하면, 합성 콜렉터 전류(II10)이 흐르는 부하 저항(R58N)의 출력 전압, 및 분류 콜렉터 전류(IC10)이 흐르는 부하 저항(R58)의 출력 전압의 반전에 의해 구할 수 있다.
이와 동시에, 입력 신호(VIN)이 가상 기준 전위[V12(제13도의 교점 P13)]을 초과하면, 부하 저항(R74N 및 R77)의 출력 전압의 비교 출력으로부터, 그리고 입력 신호(VIN)이 가상 기준 전위[V13(제13도의 교점 P14)]을 초과하면, 부하 저항(R58N 및 R76)의 출력 전압의 비교 출력으로부터 순차적으로 구할 수 있다.
그러므로, 인접한 기준 전위와 입력 신호(VIN) 사이의 비교 결과에 기초하여 흐르는 각각의 콜렉터의 분류 콜렉터 전류의 서로 동상 관계인 분류 콜렉터 전류를 1/2 대 1/2의 비로 합성시킨 합성 콜렉터 전류(IE10 또는 II10)중의 하나와, 이 합성 콜렉터 전류에 역상 관계인 분류 콜렉터 전류[(IB10 및 ID10) 또는 (ID10 및 IH10)]을 비교함으로써, 실제 인가된 기준 전위[(VREF1및 VREF2), (VREF2및 VREF3)]을 4등분하는 가상 기준 전위[(V5, V6 및 V7), (V11, V12 및 V13)]에 대한 입력 신호(VIN)의 비교 출력을 얻을 수 있다.
상기 구성에 따르면, 합성 콜렉터 전류(IE10=IA10/2 + IC10/2, 또는 II10=ID10/2 + IH10/2)를 생성하기 위해 인접한 기준 전위[(VREF1및 VREF2) 또는 (VREF2및 VREF3)]과 입력 신호(VIN) 사이의 비교 결과에 기초하여 흐르는 콜렉터 전류의 입력 신호(VIN)에 동상 또는 역상 관계인 2개의 분류 콜렉터 전류[(IA10 및 IC10) 또는 (ID10 및 IH10)]을 1/2 대 1/2의 비로 가산하고, 각각의 합성 콜렉터 전류에 역상 관계인 분류 콜렉터 전류[IB10 및 ID10) 또는 (IC10 및 IG10)]을 비교함으로써, 인접한 기준 전위[(VREF1및 VREF2) 또는 (VREF2및 VREF3)] 사이의 차를 4분할하는 가상 기준 전위[(V5, V6 및 V7) 또는 (V11, V12 및 V13)]에 대한 비교 출력을 얻을 수 있다.
이것은 베이스-에미터 전압(△VBE)의 영향을 감소시키기 위해 차동쌍에 실제 인가된 것보다도 기준 전위들 사이에서 더 큰 차전압을 갖는 회로를 제공할 수 있게 한다. 부수적으로, 하나의 차동 입력단을 구성하는데 필요한 소자 수는 상이한 에미터 면적비를 갖는 트랜지스터를 사용하는 경우에는 4개만으로 충분하고 동일한 에미터 면적을 갖는 트랜지스터를 사용하는 경우에는 6개만으로 충분하므로, 회로는 종래의 회로(에미터 면적비가 상이한 트랜지스터를 사용하는 경우 14개, 에미터 면적이 동일한 트랜지스터를 사용하는 경우 32개)에 필요한 것보다 상당히 적은 트랜지스터 수로 달성될 수 있다.
그 다음에, 본 발명의 제2실시예에 대하여 제14도를 참조하여 설명하겠다.
상기 실시예에서는 기준 전위(VREF2)에 대한 입력 신호(VIN)의 비교 출력의 입력 신호(VIN)에 대해 동상인 콜렉터 전류(IC10)을 1/2 대 1/2의 비로 분류하는 분류 콜렉터 전류(IC10/2)가 하위 기준 전위(VREF1)에 대한 비교 출력을 구하기 위해 차동 입력단(31)에 공급되고, 입력 신호(VIN)에 대해 역상인 콜렉터 전류(ID10)을 1/2 대 1/2의 비로 분류하는 분류 콜렉터 전류(ID10/2)가 상위 기준 전위(VREF3)에 대한 비교 출력을 구하기 위해 차동 입력단(33)에 공급되는 경우에 대해 설명하였지만, 본 발명은 이러한 경우에 한정되지 않고, 제14도에 도시된 바와 같이, 한 세트의 분류 콜렉터 전류(IC10/2 및 ID10/2)가 하위 또는 상위 차동 입력단의 분류 콜렉터 전류와 합성될 수 있다.
이 경우에, 한 세트의 합성 콜렉터 전류(IE10 및 IQ10)이 동시에 발생되기 때문에, 합성 콜렉터 전류(IE10 또는 IQ10)중의 하나만을 사용함으로써 가상 기준 전위(V5, V6 및 V7)에 대한 입력 신호(VIN)의 비교 출력을 충분히 구할 수 있다.
더욱이, 상기 실시예에서는 부하 저항(R82, R83, R83N, R82N, . . .)이 전류 분류 트랜지스터(Q82, Q83, Q83N, Q82N, . . . )의 콜렉터에 직접 접속된 경우에 대해서 설명하였지만, 본 발명은 이러한 경우에 한정되지 않고, 에미터 면적이 동일한 베이스 접속 트랜지스터가 전류 분류 트랜지스터(Q82, Q83, Q83N, Q82N, . . .)과 부하 저항(R82, R83, R82N, . . .) 사이에서 캐스케이드식으로 접속될 수 있다.
이러한 구성에 따르면, 입력 단자에 대한 기생 캐패시턴스는 명백하게 상기 실시예에 따른 기생 캐패시턴스의 캐패시턴스값의 절반값이 된다. 그러므로, 4분할 보간형 비교 회로(80)은 더욱 고속으로 동작될 수 있다.
더욱이, 상기 실시예에서는 기준 전위(VREF1, . . .)과 입력 신호(VIN)을 비교하는 차동쌍을 구성하는 트랜지스터(Q80 및 Q81, . . .)이 비교출력인 콜렉터 전류를 분류하는 베이스 접지 트랜지스터(Q82, Q83, Q83N, Q82N, . . .)으로부터 분리되어 구성된 경우에 대해 설명하였지만, 본 발명은 이러한 경우에 한정되지 않고, 입력 신호(VIN)이 베이스 접지 트랜지스터(Q82 및 Q83)의 베이스에 병렬로 공급되고, 기준 전위(VREF1)이 다른 트랜지스터(Q83N 및 Q82N)의 베이스에 공급되며, 이들 4개의 트랜지스터의 에미터가 공통 정전류원에 접속되어서, 비교용 트랜지스터가 전류 분류용으로도 사용될 수 있다.
이 경우에, 4분할 보간형 비교 회로는 훨씬 적은 소자 수로 구성될 수 있으므로 비교기에 필요한 회로 면적은 감소될 수 있다.
더욱이, 상기 실시예에서는 2개의 인접한 기준 전위[VREF1및 VREF2(=VREF1+△V)]를 4등분하는 가상 기준 전위(V5, V6 및 V7)에 대한 입력 신호(VIN)의 비교 출력이 보간에 의해 구해지는 경우에 대해 설명하였지만, 본 발명은 이러한 경우에 한정되지 않고, 기준 전위를 N(N은 자연수) 등분하는 가상 기준 전위에 대한 입력 신호(VIN)의 비교 출력인 경우에 널리 적용될 수 있다.
이러한 경우에, 2개의 기준 전위의 차전압(△V)를 N분할한다는 것은 중간 전위(△V/2)와 기준 전위(VREF1또는 VREF2) 사이의 차를 N/2 분할한다는 의미이다.
예를 들어, 8분할한다는 것은 제15도에 도시된 바와 같이, 차전압(△V/2)를 4등분한다는 의미이다.
그러므로, 다음식
에 기초하여 분류 콜렉터 전류(IA12)와 분류 콜렉터 전류(IC12)를 (N/2)-k : k(k=0,1, . . . , N/2)의 비로 내부 분할하는 합성 콜렉터 전류를 생성하여, 각각의 합성 콜렉터 전류를 분류 콜렉터 전류(IB12)와 비교함으로써, 기준 전위(VREF1)과 중간 전위(VREF1+△V/2) 사이의 차를 N/2으로 분할할 수 있다.
이와 마찬가지로, 분류 콜렉터 전류(IA12)와 분류 콜렉터 전류(IC12)를 (N/2)-k : k(k=0, 1, . . . N/2)로 내부 분할하는 합성 콜렉터 전류를 생성하여 각각의 합성 콜렉터 전류를 분류 콜렉터 전류(ID12)와 비교함으로써, 중간 전위 (VREF1+△V/2)와 기준 전위(VREF2) 사이의 차를 N/2으로 분할할 수 있다.
더욱이, 상기 실시예에서는 콜렉터 전류가, 상이한 에미터 면적비를 갖는 다수의 베이스 접지 트랜지스터를 트랜지스터(Q80 및 Q81, Q85 및 Q86, . . .)의 차동쌍에 캐스케이드식으로 접속시킴으로써 분류된 경우에 대해 설명하였지만, 본 발명은 이러한 경우에 한정되지 않고, 전류비의 변화를 낮은 값으로 억압하기 위해 전류 분류에 사용된 트랜지스터의 에미터에 에미터 저항이 추가될 수 있다.
또한, 상기 실시예에서는 콜렉터 전류를 분류하는 트랜지스터[Q82 및 Q83 (Q83N 및 Q82N)]의 에미터 면적비가 1:2로 설정된 경우에 대해 설명하였지만, 본 발명은 이러한 비에 한정되지 않고, 다른 비가 설정될 수 있다.
또한, 상기 실시예에서는 본 발명의 병렬 A/D 변환 회로의 비교부에 사용된 경우에 대해 설명하였지만, 본 발명은 이러한 경우에 한정되지 않고, 아날로그 신호용 비교 회로에도 널리 적용될 수 있다.
상술된 바와 같이, 본 발명에 따르면, 보간 출력단은 제1 및 제2의 동상 비교 출력 전류를 선정된 비로 합한 합성 동상 출력 전류, 또는 제1 및 제2의 반전 비교 출력 전류를 선정된 비로 합한 합성 반전 출력 전류를 합성 전류 출력에 대해 역상인 비교 출력 전류와 비교한다. 이것은 종래 기술에서보다도 비교 회로를 구성하는데 필요한 트랜지스터 수를 상당히 감소시킬 수 있으므로, 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호에 대한 입력 신호의 비교 결과를 얻을 수 있는 비교 회로의 면적은 감소될 수 있다.
그 다음에, 상술된 원리를 사용하는 본 발명의 제3실시예에 대해 설명하겠다.
제16도에 있어서, 참조 번호(90)은 일반적으로 4분할 보간형 비교 회로의 기본 구성을 표시한 것이다. 이것은 각각의 기준 전위(VREF1, VREF2및 VREF3) 및 입력 신호(VIN)의 비교 출력인 콜렉터 전류를 1:2의 전류비로 분류하여 이들들 결합하고 가산함으로써, 각각의 기준 전위(VREF1, VREF2및 VREF3)을 4등분하는 가상 기준 전위에 대한 입력 신호(VIN)의 비교 출력을 얻도록 구성된다.
이 실시예의 경우에, 비교기를 구성하는 각각의 차동 입력단(91, 92 및 93)은 동일한 구성을 갖는데, 각각의 기준 전위(VREF1, VREF2및 VREF3)에 대한 입력 신호 (VIN)의 신호 레벨에 대응하는 콜렉터 전류는 차동쌍을 구성하는 트랜지스터(Q90, Q95 및 Q100)중 하나에 입력 신호(VIN)을 입력시키고, 기준 전위를 다른 트랜지스터 (Q91, Q96 및 Q101)에 공급함으로써 제공된다.
이 경우에, 차동쌍을 구성하는 트랜지스터[(Q90, Q91), (Q95, Q96), 및 (Q100, Q101)]의 콜렉터는 에미터 면적비에 따라 비교 콜렉터 전류를 분류하기 위해 에미터 면적비가 1:1:2인 트랜지스터[(Q92, Q93, Q94, Q94N, Q93N, Q92N), (Q97, Q98, Q99, Q99N, Q98N, Q97N) 및 (Q102, Q103, Q104, Q104N, Q103N, Q102N)]을 분할하는 베이스 접지 전류와 캐스케이드식으로 접속된다.
또한, 각각의 차동 입력단은 서로 동상 관계인 2세트의 분류 콜렉터 전류를 합성함으로써 출력 전압을 얻기 위해 콜렉터 전류를 4분할하는 인접한 차동 입력단의 전류 분류 트랜지스터[(Q93, Q97) 및 (Q93N, Q99N)]의 콜렉터와 공통 접속된다.
그러므로, 트랜지스터(Q94 및 Q99)를 통해 흐르는 분류 콜렉터 전류를 IA90 및 IC90이라고 하면, 트랜지스터(Q93 및 Q97)의 공통 콜렉터에 접속된 부하 저항(R93)에는 1/2 대 1/2의 비의 분류 콜렉터 전류(IA90 및 IC90)의 합(=IA90/2 + IC90/2)인 합성 콜렉터 전류(IE90)이 공급된다. 이와 마찬가지로, 트랜지스터 (Q92N 및 Q97N)을 통해 흐르는 분류 콜렉터 전류를 IB90 및 ID90이라고 하면, 트랜지스터(Q93N 및 Q99N)의 공통 콜렉터에 접속된 부하 저항(R93N)에는 1/2 대 1/2의 비의 분류 콜렉터 전류(IB90 및 ID90)의 합(=IB90/2 + ID90/2)인 합성 콜렉터 전류(IE90)이 공급된다.
그러므로, 각각의 전류 분류 트랜지스터[(Q93, Q94, Q93N, Q92N), (Q98, Q99, Q98N, Q97N), ...]이, 저항값이 서로 동일한 부하 저항[(R93, R94, R93N, R92N), (R96, R97, R96N, R95N), ...]과 접속되기 때문에, 각각의 부하 저항에는 트랜지스터의 에미터 면적비 및 합성 전류값에 따라 분류된 분류 콜렉터 전류값에 대응하는 출력 전압이 제공된다.
이 실시예의 경우에, 기준 전위(VREF1과 VREF2) 사이의 전위를 4분할하는 가상 기준 전위에 대한 비교 출력은 각각의 부하 저항의 출력 전압을 비교함으로써 얻어질 수 있다.
즉, 기준 전위(VREF1및 VREF2)에 대한 입력 신호(VIN)의 비교 출력은 부하 저항(R94 및 R92N)의 출력 전압을 비교하고, 부하 저항(R97 및 R95N)의 출력 전압을 비교함으로써 각각 얻어질 수 있다.
부수적으로, 2개의 기준 전위(VREF1및 VREF2)를 2분할하는 가상 기준 전위 (V10=VREF1+△V/2)에 대한 입력 신호(VIN)의 비교 출력은 부하 저항(R92N 및 R97)의 출력 전압을 비교함으로써 얻어질 수 있다.
또한, 기준 전위(VREF1) 및 중간 전위(V10)을 2분할하는 [즉, 기준 전위(VREF1과 VREF2) 사이의 전위를 4분할하는] 가상 기준 전위(V11=VREF1+△V/4)에 대한 입력 신호(VIN)의 비교 출력은 합성 콜렉터 전류가 흐르는 부하 저항(R93)의 출력 전압, 및 분류 콜렉터 전류가 흐르는 부하 저항(R92N)의 출력 전압을 비교함으로써 얻어질 수 있도록 구성된다.
이와 마찬가지로, 기준 전위(VREF2) 및 중간 전위(V10)을 2분할하는 [즉, 기준 전위(VREF1과 VREF2) 사이의 전위를 4분할하는] 가상 기준 전위(V13=VREF1+3△V/4)에 대한 입력 신호(VIN)의 비교 출력은 합성 콜렉터 전류가 흐르는 부하 저항(R93N)의 출력 전압, 및 분류 콜렉터 전류가 흐르는 부하 저항(R97)의 출력 전압을 비교함으로써 얻어질 수 있다.
상기 구성에 있어서, 4분할 보간형 비교 회로의 보간 동작은 입력 신호(VIN)을 기준 전위(VREF1)에서 인접한 기준 전위(VREF2)로 증가시키면서 설명될 수 있다.
먼저, 입력 신호(VIN)이 기준 전위(VREF1)을 초과하는 경우에는, 부하 저항 (R94)를 통해 흐르는 분류 콜렉터 전류(IA90)과, 부하 저항(R92N)을 통해 흐르는 분류 콜렉터 전류(IB90) 사이의 전류차가 점진적으로 증가하므로, 부하 저항(R94 및 R92N)의 출력 전압을 비교하는 비교기의 비교 출력은 입력 신호(VIN)의 전압값이 기준 전위(VREF1)을 초과할 때에 반전된다.
부수적으로, 입력 신호(VIN)의 전압값이 점진적으로 증가되는 경우에는, 부하 저항(R92N)을 통해 흐르는 분류 콜렉터 전류와, 부하 저항(R93)을 통해 흐르는 합성 콜렉터 전류(IA90/2+IC90/2) 사이의 전류차가 점진적으로 감소되므로, 부하 저항 (R92N 및 R93)의 출력 전압을 비교하는 비교기의 비교 출력은 입력 신호(VIN)의 전압값이 기준 전위(VREF1및 VREF2)를 4분할하는 가상 기준 전위(V11)을 초과할 때에 새로이 반전된다.
입력 신호(VIN)의 전압값이 더욱 증가되는 경우에는, 분류 콜렉터 전류(IB90 및 IC90)의 전류값은 입력 신호(VIN)의 전류값이 가상 기준 전위(V12)를 초과할 때에 반전된다. 그러므로, 부하 저항(R92N 및 R97)의 출력 전압을 비교하는 비교기의 비교 출력은 반전된다.
이와 마찬가지로, 입력 신호(VIN)의 전압값이 가상 기준 전위(V13)을 초과하는 경우에는, 분류 콜렉터 전류(IC90) 및 합성 콜렉터 전류(IB90/2+ID90/2)는 반전되므로, 부하 저항(R93N 및 R97)의 출력 전압을 비교하는 비교기의 비교 출력이 반전된다. 그 다음, 입력 신호(VIN)의 전압값이 가상 기준 전위(VREF2)를 초과하는 경우에는, 분류 콜렉터 전류(IC90 및 ID90)이 반전되므로 부하 저항(R97 및 R95N)의 출력 전압을 비교하는 비교기의 비교 출력은 반전된다.
그러므로, 입력 신호(VIN)을 인접한 기준(VREF1및 VREF2)와 각각 비교하고, 역상 관계인 분류 콜렉터 전류[(IA90, IB90) 및 (IC90, ID90)]에 의해 제공된 출력 전압을 비교하며, 1/2 대 1/2 비의 분류 콜렉터 전류[(IA90, IB90) 및 (IC90, ID90)]에 의해 합성된 합성 콜렉터 전류에 의해 제공된 출력 전압을 비교함으로써, 차동 입력단(91 및 92)에 각각 인가된 기준 전위(VREF1및 VREF2)를 등분하는 가상 기준 전위(V11, V12 및 V13)에 대한 입력 신호(VIN)의 비교 출력을 얻을 수 있다.
상기 구성에 따르면, 기준 전위(VREF1및 VREF2)의 비교 출력의 서로 동상인 분류 콜렉터 전류[(IA90, IB90) 및 (IC90, ID90)]의 합인 합성 콜렉터 전류[(IA90/2 + IC90/2) 및 (IB90/2 + ID90/2)]로부터 발생된 출력 전압, 및 이 합성 콜렉터 전류에 역상 관계인 분류 콜렉터 전류(IB90 및 IC90)으로부터 발생된 출력 전압을 비교함으로써 실제로 인가된 기준 전위(VREF1및 VREF2)를 4등분하는 가상 기준 전위(V11, V12 및 V13)에 대한 입력 신호(VIN)의 비교 출력을 얻을 수 있다.
또한, 이 경우에, 단일 차동 입력단에서 볼 때, 4분할 보간형 비교 회로를 구성하는데 필요한 소자 수는 에미터 면적비가 상이한 트랜지스터가 사용된 경우에 6개이고, 에미터 면적비가 동일한 트랜지스터가 사용된 경우에 8개이다. 그러므로, 비교 출력은 종래 회로(에미터 면적비가 상이한 트랜지스터가 사용된 경우 14개, 에미터 면적비가 동일한 트랜지스터가 사용된 경우에 32개)에 요구된 것보다 더 적은 소자 수로 달성될 수 있다. 비교기에 필요한 회로 면적은 약 3/4 만큼 감소될 수 있다.
그 다음에, 본 발명에 제4실시예에 대해 설명하겠다.
제17도에서, 4분할 보간형 비교 회로는 베이스 접속 트랜지스터[(Q143, Q144, 및 Q143N, Q142N), (Q153, Q154, 및 Q153N, Q154N), (Q163, Q164, 및 Q163N, Q164N)]이 전류 분류 트랜지스터(Q113, Q114, 및 Q113N, Q112N)[트랜지스터(Q123, Q124, 및 Q123N, Q122N), (Q133, Q134, Q133N, Q132N)]과 부하 저항(R113, R114, 및 R113N, R112N)[(R123, R124 및 R123N, R112N), (R133, R134, R133N, R132N)] 사이에 캐스케이드식으로 접속된 점을 제외하고는 동일한 구성을 갖는다.
이 실시예의 경우에, 전류 분류 트랜지스터에 캐스케이드식으로 접속된 이들 4개의 트랜지스터[(Q143, Q144, 및 Q143N, Q142N), (Q153, Q154, Q153N, Q152N) 및 (Q163, Q164, Q163N, Q162N)]은 4분할 보간형 비교 회로의 시정수(τ)가 보다 적어지도록 각각의 트랜지스터[(Q143, Q144, 및 Q143N, Q142N), (Q153, Q154, Q153N, Q152N) 및 (Q163, Q164, Q163N, Q162N)]의 콜렉터 캐패시턴스(즉, 하나의 콜렉터)의 출력 단자에 대한 기생 부하 캐패시턴스를 분명하게 형성하도록 구성된다.
이것은 제1실시예에 따른 기생 캐패시턴스 값의 절반 값이다. 이것은 4분할 보간형 비교 회로가 더욱 고속으로 동작할 수 있게 한다.
상기 구성에 있어서, 콜렉터 전류의 분류 전류와 이들의 결합의 보간에 의해, 실제 인가된 기준 전위(VREF1및 VREF2)를 각각 4등분하는 가상 기준 전위(V11, V12 및 V13)에 대한 출력 전압을 얻을 수 있고, 4분할 보간형 비교 회로를 용이하게 달성할 수 있으므로, 더욱 고속으로 동작될 수 있다.
다음에, 본 발명의 제5실시예에 대해 설명하겠다.
제18도에 있어서, 참조 번호(170)은 4분할 보간형 비교 회로를 표시한 것으로서, 차동 입력단(111)을 구성하는 트랜지스터(Q110 및 Q111) 및 콜렉터 전류 분류 트랜지스터(Q112, Q113, Q114, Q114N, Q113N 및 Q112N)(제17도)이 1:1:2의 에미터 면적비를 갖는 트랜지스터[(Q173, Q174, Q175) 및 (Q175N, 174N, Q173N)](제18도)에 의해 나누어진다는 점을 제외하고는 제17도와 동일한 구성을 갖는다.
이 실시예의 경우에, 차동 입력단(172 및 173)은 제17도와 동일한 구성을 갖고 있고, 트랜지스터[(Q120, Q121), 및 (Q130, Q131)] 및 이들의 콜렉터에 접속된 콜렉터 전류 분류 트랜지스터[(Q122, Q123, Q124, Q124N, Q123N, Q122N) 및 (Q132, Q133, Q134, Q133N, 132N)이 1:1:2의 에미터 면적비를 갖는 트랜지스터[(Q182, Q183, Q184, Q184N, Q183N, Q182N), 및 (Q192, Q193, Q194, Q194N, Q193N, 192N)]에 의해 나누어진다는 점을 제외하고는 차동 입력단(171)과 유사하다.
더욱이, 입력 신호(VIN)은 각각의 트랜지스터[(Q172 내지 Q174), (Q182 내지 Q184) 및 (Q192 내지 Q194)]에 공통 입력되는 반면에, 기준 전위(VREF1, VREF2및 VREF3)은 각각의 트랜지스터[(Q172N 내지 Q174N), (Q182N 내지 Q184N) 및 (Q192N 내지 Q194N)]의 베이스 내에 각각 입력된다.
그러므로, 기준 전위가 VREF1이고 입력 신호(VIN)에 대해 동상 및 역상 관계인 콜렉터 전류는 부하 저항(R154 및 R152N)을 통해 흐르므로, 기준 전위(VREF1)에 대한 입력 신호(VIN)의 비교 결과는 부하 저항(R154 및 R152N)에서 발생된 출력 전압으로부터 얻어질 수 있다.
이와 마찬가지로, 기준 전위가 VREF2이고 입력 신호(VIN)에 대해 동상 및 역상 관계인 콜렉터 전류는 부하 저항(R164 및 R162N)을 통해 흐르므로, 기준 전위 (VREF2)에 대한 입력 신호(VIN)의 비교 결과가 얻어질 수 있다.
더욱이, 상술된 실시예와 마찬가지로, 기준 전위(VREF1및 VREF2)에 대한 입력 신호와 서로 동상 관계 및 서로 역상 관계인 콜렉터 전류를 1/2 대 1/2의 비로 합성함으로써 얻어진 콜렉터 전류는 부하 저항(R153 및 R153N)을 통해 각각 흐른다.
그러므로, 가상 기준 전위(VIN)에 대한 입력 신호(VIN)의 비교 결과는 부하 저항(R152N)에서 발생된 출력 전압과 부하 저항(R153)에서 발생된 출력 전압을 비교함으로써 얻어질 수 있다. 이와 마찬가지로, 가상 기준 전위(V13) 에 대한 입력 신호(VIN)의 비교 결과는 부하 저항(R153N)에서 발생된 출력 전압과 부하 저항 (R164)에서 발생된 출력 전압을 비교함으로써 얻어질 수 있다.
이와 마찬가지로, 가상 기준 전위(V12)에 대한 입력 신호(VIN)의 비교 결과는 부하 저항(R152N)에서 발생된 출력 전압과 부하 저항(R164)에서 발생된 출력 전압을 비교함으로써 얻어질 수 있다.
상기 실시예에 따르면, 4분할 보간형 비교 회로는 더 적은 소자수로 달성될 수 있으므로 비교기에 요구된 회로 면적은 감소될 수 있다.
다음에, 본 발명의 제6실시예에 대해 설명하겠다.
상기 실시예에서는 2개의 인접한 기준 전위[(VREF1, 및 VREF2(=VREF1+△V)]를 4등분하는 가상 기준 전위(V11, V12 및 V13)에 대한 입력 신호(VIN)의 비교 출력이 보간에 의해 구해지는 경우에 대해 설명하였지만, 본 발명은 이러한 경우에 한정되지 않고, 기준 전위를 N(N은 자연수) 등분하는 가상 기준 전위에 대한 입력 신호(VIN)의 비교 출력인 경우에도 널리 응용될 수 있다.
이러한 경우에, 2개의 기준 전위의 차 전압(△V)를 N 분할한다는 것은 중간 전위(△V/2)와 기준 전위(VREF1또는 VREF2) 사이의 차를 N/2 분할한다는 의미이다.
예를 들어, 제19도에 도시된 바와 같이, 8분할한다는 것은 차전압(△V/2)를 4등분한다는 의미이다.
그러므로, 다음식
에 기초하여 분류 콜렉터 전류(IA100)과 분류 콜렉터 전류(IC100)을 (N/2)-k : k(k=0,1, ...., N/2)의 비로 내부 분할하는 합성 콜렉터 전류를 생성하여, 각각의 합성 콜렉터 전류를 분류 콜렉터 전류(IB100)과 비교함으로써, 기준 전위(VREF1)과 중간 전위(VREF1+△V/2) 사이의 차를 N/2으로 분할할 수 있다.
이와 마찬가지로, 분류 콜렉터 전류(IB100)과 분류 콜렉터 전류(ID100)을 (N/2)-k : k(k=0, 1, . . . N/2)로 내부 분할하는 합성 콜렉터 전류를 생성하여 각각의 합성 콜렉터 전류를 분류 콜렉터 전류(IC100)과 비교함으로써, 중간 전위 (VREF1+△V/2)와 기준 전위(VREF2) 사이의 차를 N/2으로 분할할 수 있다.
상기 실시예에서는 콜렉터 전류가, 상이한 에미터 면적비를 갖는 다수의 베이스 접지 트랜지스터를 트랜지스터(Q110 및 Q111, Q120 및 Q121, . . .)의 차동쌍에 캐스케이드식으로 접속시킴으로써 분류된 경우에 대해 설명하였지만, 본 발명은 이러한 경우에 한정되지 않고, 전류비의 변화를 낮은 값으로 억압하기 위해 전류 분류에 사용된 트랜지스터의 에미터에 에미터 저항이 추가될 수 있다.
또한, 상기 실시예(제17도)에서는 콜렉터 전류를 분류하는 트랜지스터[Q112, Q113 및 Q114 (Q114N, Q113 및 Q114)]의 에미터 면적비가 1:1:2로 설정된 경우에 대해 설명하였지만, 본 발명은 이러한 비에 한정되지 않고, 다른 비가 설정될 수 있다.
또한, 상기 실시예에서는 본 발명의 병렬 A/D 변환 회로의 비교부에 사용된 경우에 대해 설명하였지만, 본 발명은 이러한 경우에 한정되지 않고, 아날로그 신호용 비교 회로에도 널리 응용될 수 있다.
상술된 바와 같이, 본 발명에 따르면, 제1 및 제2합성 출력 전류는 제1 및 제2기준 신호에 입력 신호의 제1 및 제2비교 출력 전류의 동상 비교 출력 전류를 가산함으로써 발생되고, 발생된 제1 및 제2합성 출력 전류는 이들 합성 출력 신호에 역상인 비교 출력 전류와 비교된다. 이것은 비교 회로가 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호에 대한 입력 신호의 비교 결과를 얻을 수 있게 한다. 이 경우에, 비교 회로를 구성하는데 필요한 트랜지스터의 수는 종래 기술에서 보다 상당히 감소되므로, 비교 회로의 면적은 더욱 감소될 수 있다.
다음에, 본 발명의 제7실시예에 대해 설명하겠다.
제20도에 있어서, 참조 번호(200)은 2단계 병렬형의 직/병렬 A/D 변환 회로를 표시한 것이다. 하위 비교기의 제1회로를 구성하는 차동쌍의 수는 최하위 비트(1 LSB)에 필요한 전압을 감소시키지 않고 6비트의 분해능으로 A/D 변환 회로를 구성하기 위해 하위 비교기로서 전류 보간 하위 비교기(CD51 내지 CD58)을 사용함으로써 감소되도록 구성된다.
이 경우에, A/D 변환 회로(200)은 상위 비교기(CU51 내지 CU53)에서 기준 전압 발생 회로(201)에 의해 발생된 기준 전압(VRT및 VRB)를 4분할하는 기준 전압(VU1, VU2 및 VU3)의 기준 전위 간격(VRB내지 VU1, VU1 및 VU2, VU2 내지 VU3 및 VU3 내지 VRT), 및 입력 신호(VIN)을 비교하여, 상위 엔코더(202: 제21도)에 비교 결과를 공급하도록 구성된다.
이 제7실시예에 있어서, 상위 엔코더(202)는 최상위 비트(D1)로서 용장 보정 특징에 의해 선택될 수 있는 코드값을 3세트의 라인 신호(SA, SB 및 SC)로서 선택 출력부(203)으로 출력하고, 스위치(SW1 내지 SW4, 및 SD1 내지 SD16)이 동작하게 하는 하위 기준 전위 선택 신호(X1 내지 X5)를, 기준 전위 발생 회로(201)로 출력시켜, 하위 비교기(CD51 내지 CD58)에 공급된 기준 전위를 전환시킨다.
이 경우에, 하위 비교기(CD51 내지 CD58: 제22도)은 상위 비트의 코딩시에 입력 신호(VIN)이 속하는 간격으로서 검출된 기준 전위 간격을 입력하고, 하위 비교기의 제1단의 차동 쌍과 스위치로서 작용하는 스위치(SW1 내지 SW4), 또는 스위칭 블럭 (SD1 내지 SD16)을 통해 용장 보간용 간격을 8등분하는 기준 전위를 입력한다.
이 경우에, 하위 비교기(CD51 내지 CD58)이 제1단의 차동쌍을 사용함으로써 각각의 기준 전위와 입력 신호(VIN)을 비교할 때, 콜렉터 전류는 차동쌍에 캐스케이드식으로 접속된 다수의 베이스 접지 트랜지스터를 사용함으로써 상이한 전류비로 다수의 분류 콜렉터 전류가 분류되어, 분류 콜렉터 전류의 결합에 의해 발생된 출력 전압을 비교한다.
또한, 하위 비교기(CD51 내지 CD58)은 인접한 기준 전위 사이의 차를 4분할 하는 가상 기준 전위에 대한 입력 신호(VIN)의 비교 출력에 대응하는 4개의 비교 출력을 하위 엔코더(54)로 출력하도록 구성된다.
하위 엔코더(204)는 각각의 하위 비교기(CD51 내지 CD58)로부터 입력된 32(=4 x 8) 세트의 비교 출력에 기초하여 하위 5비트(D2 내지 D6)을 코드화하여 출력한다.
또한, 하위 엔코더(204)는 용장 보정 특징에 의해 최상위 비트(D1)의 코드값을 보정하는 선택 신호(XA, XB, 및 XC)를 발생시켜, 이것을 선택 출력부(203)으로 출력하고, 라인 신호(SA, SB 및 SC)중 하나를 최상위 비트(D1)로서 출력한다.
이것은 A/D 변환 회로(200)이 6비트 분해능을 갖는 A/D 변환 회로로서 더 작은 선형 에러로 동작할 수 있게 한다.
상술된 보간 원리를 사용하는 회로도는 하위 비교기(CD51 내지 CD58)에 관련하여 도시된다.
제23도에 있어서, 참조 번호(210)은 하위 비교기 부분을 표시한 것이다. 이것은 각각 3개의 인접한 기준 전위(VREF1, VREF2및 VREF3)을 4등분하는 가상 기준 전위에 대한 입력 신호(VIN)의 비교 출력인 콜렉터 전류를 1:2의 전류비로 분류하여 이들을 결합하여 가산함으로써, 기준 전위(VREF1및 VREF2, VREF2및 VREF3)을 4등분하는 가상 기준 전위에 대한 입력 신호(VIN)의 비교 출력을 얻도록 구성된다.
이것은 상술된 구성과 대체로 동일하지만, 직/병렬 A/D 변환기를 사용하는 구성에 대해 후술하겠다.
이 실시예의 경우에, 하위 비교기의 제1단 회로를 구성하는 각각의 차동 입력단 (211, 212 및 213)은 서로 동일한 구성을 갖는데, 각각의 기준 전위(VREF1, VREF2및 VREF3)에 대한 입력 신호(VIN)의 신호 레벨에 대응하는 콜렉터 전류는 차동쌍을 구성하는 트랜지스터(Q210, Q220 및 Q230) 중 하나에 입력 신호(VIN)을 입력시켜 기준 전위를 다른 트랜지스터(Q211, Q221 및 Q222)에 공급함으로써 제공된다.
이 경우에, 차동쌍을 구성하는 트랜지스터[(Q210, Q211), (Q220, Q221) 및 (230, Q231)]의 콜렉터는 에미터 면적비에 따라 비교 콜렉터 전류를 분류하기 위해 에미터 면적비가 1:1:2인 베이스 접지 전류 분류 트랜지스터[(Q212, Q213, Q214N, Q213N, Q212N), (Q222, Q223, Q224, Q224N, Q223N, Q222N), 및 (Q232, Q233, Q234, Q234N, Q233N, Q232N)]과 캐스케이드식으로 접속된다.
또한, 각각의 차동 입력단은 서로 동상 관계인 2세트의 분류 콜렉터 전류를 합성함으로써 출력 전압을 얻기 위해 콜렉터 전류는 4분할하는 인접한 차동 입력단의 전류 분류 트랜지스터[(Q213, Q222), 및 (Q213N, Q224N)]의 콜렉터와 공통 접속된다.
그러므로, 트랜지스터(Q214 및 Q224)를 통해 흐르는 분류 콜렉터 전류를 IA200 및 IC200이라고 하면, 트랜지스터(Q213 및 Q222)의 공통 콜렉터에 접속된 부하 저항(R213)에는 1/2 대 1/2의 비의 분류 콜렉터 전류(IA200 및 IC200)의 결합=(IA200/2 + IC200/2)인 합성 콜렉터 전류(IE200)이 공급된다.
이와 마찬가지로, 트랜지스터(Q212N 및 Q222N)을 통해 흐르는 분류 콜렉터 전류를 IB200 및 IC200이라고 하면, 트랜지스터(Q213N 및 Q224N)의 공통 콜렉터에 접속된 부하 저항(R213N)에는 1/2 대 1/2의 비의 분류 콜렉터 전류(IB200 및 ID200)의 결합(=IB200/2 + ID200/2)인 합성 콜렉터 전류(IQ200)이 공급된다.
그러므로, 각각의 전류 분류 트랜지스터[(Q213, Q214, Q213N, Q212N), (Q223, Q224, Q223N, Q222N). . . ]이, 저항값이 동일한 부하 저항[(R213, R214, R213N, R212N), (R223, R224, R223N, R222N). . . ]과 접속되기 때문에, 각각의 부하 저항에는 트랜지스터의 에미터 면적비 및 합성 전류값에 따라 분류된 분류 콜렉터 전류값에 대응하는 출력 전압이 제공된다.
이 실시예의 경우에, 기준 전위(VREF1과 VREF2) 사이의 전위를 4분할하는 가상 기준 전위에 대한 비교 출력은 각각 부하 저항의 출력 전압을 비교함으로써 얻어질 수 있다.
즉, 기준 전위(VREF1및 VREF2)에 대한 입력 신호(VIN)의 비교 출력은 부하 저항(R214 및 R212N)의 출력 전압을 비교하고, 부하 저항(R224 및 R222N)의 출력 전압을 비교함으로써 각각 얻어질 수 있다.
부수적으로, 2개의 기준 전위(VREF1및 VREF2)를 2분할하는 가상 기준 전위 (V22=VREF1+△V/2)에 대한 입력 신호(VIN)의 비교 출력은 부하 저항(R212N 및 R224)의 출력 전압을 비교함으로써 얻어질 수 있다.
또한, 기준 전위(VREF1) 및 중간 전위(V22)를 2분할 하는 [즉, 전위(VREF1및 VREF2)를 4분할하는] 가상 기준 전위(V21=VREF1+△V/4)에 대한 입력 신호(VIN)의 비교 출력은 합성 콜렉터 전류가 흐르는 부하 저항(R213)의 출력 전압, 및 분류 콜렉터 전류가 흐르는 부하 저항(R212N)의 출력 전압을 비교함으로써 얻어질 수 있도록 구성된다.
이와 마찬가지로, 기준 전위(VREF2) 및 중간 전위(V22)를 2분할하는 [즉, 기준 전위(VREF1과 VREF2)를 4분할하는] 가상 기준 전위(V23=VREF1+3△/4)에 대한 입력 신호(VIN)의 합성 출력은 합성 콜렉터 전류가 흐르는 부하 저항(R213N)의 출력 전압, 및 분류 콜렉터 전류가 흐르는 부하 저항(R224)의 출력 전압을 비교함으로써 얻어질 수 있도록 구성된다.
상기 구성에 있어서, A/D 변환 회로(200)은 입력 신호(VIN)을 기준 전압(VU1 내지 VU3)과 비교하기 위해 상위 비교기(CU51 내지 CU53)에 입력하여, 비교 출력에 대응하는 라인 신호(SA 내지 SC)를 선택 출력부(203)에 공급한다. 그 다음, 입력 신호(VIN)에 대해 기준 전위 간격을 8분할하는 기준 전위 및 이것의 용장 보정 간격은 하위 기준 전위 선택 신호(X1 내지 X5)에 의해 전환되어, 하위 비교기(CD51 내지 CD58)내의 제1단의 차동쌍에 공급한다.
이제, 4분할 보간 비교 회로의 동작에 대해서는 기준 전위(VREF1, VREF2및 VREF3)이 하위 비교기(CD51 내지 CD58)중의 비교기(CD51, CD53 및 CD55) 내의 제1단의 차동쌍에 인가된다고 가정함으로써 기준 전위(VREF1)에서 인접한 기준 전위 (VREF2및 VREF3)으로 입력 신호(VIN)을 순차적으로 증가시키는 경우에 대해 설명하겠다.
먼저, 입력 신호(VIN)이 기준 전위(VREF1)을 초과하는 경우에는, 부하 저항 (R214)를 통해 흐르는 분류 콜렉터 전류(IA200)과 부하 저항(R212N)을 통해 흐르는 분류 콜렉터 전류 사이의 전류차는 점진적으로 감소하므로 부하 저항(R214 및 R212N)의 출력 전압을 비교하는 비교기의 비교 출력은 입력 신호(VIN)의 전압값이 기준 전위(VREF1)을 초과할 때 반전된다.
부수적으로, 입력 신호(VIN)의 전압값이 점진적으로 증가되는 경우에는, 부하 저항(R212N)을 통해 흐르는 분류 콜렉터 전류와 부하 저항(R213)을 통해 흐르는 합성 콜렉터 전류(IA200/2 + IC200/2) 사이의 전류차는 점진적으로 증가하므로, 부하 저항(R212N 및 R213)의 출력 전압을 비교하는 비교기의 비교 출력은 입력 신호(VIN)의 전압값이 기준 전위(VREF1및 VREF2)를 4분할하는 가상 기준 전위(V21)을 초과할 때에 새로이 반전된다.
입력 신호(VIN)의 전압값이 더욱 증가되는 경우에는, 분류 콜렉터 전류(IB200 및 IC200)의 전류값은 입력 신호(VIN)의 전류값이 가상 전위(V22)를 초과할 때에 반전된다. 그러므로, 부하 저항(R212N 및 R224)의 출력 전압을 비교하는 비교기의 비교 출력이 반전된다.
이와 마찬가지로, 입력 신호(VIN)의 전압값이 가상 기준 전위(V23)을 초과하는 경우에는, 분류 콜렉터 전류(IC200) 및 합성 콜렉터 전류(IB200/2 + ID200/2)의 전류값은 반전되므로, 부하 저항(R213N 및 R224)의 출력 전압을 비교하는 비교기의 비교 출력이 반전된다. 그 다음, 입력 신호(VIN)의 전압값이 가상 기준 전위(VREF2)를 초과하는 경우에, 분류 콜렉터 전류(IC200 및 ID200)은 반전되므로, 부하 저항(R224 및 R224N)의 출력 전압을 비교하는 비교기의 비교 출력이 반전된다.
상술된 바와 같이, 하위 비교기부(210)은 2가지 실제 인가된 기준 전위(VREF1및 VREF2) 뿐만 아니라 이들을 4분할하는 가상 기준 전위(V21, V22 및 V23)에 대한 비교 출력을 얻을 수 있다.
그 다음, 인접한 기준 전위(VREF2와 VREF3) 사이의 전위의 경우에는 입력 신호(VIN)의 전압값이 가상 기준 전위(VREF2)를 초과하면, 분류 콜렉터 전류(IC200)이 흐르는 부하 저항(R224)의 출력 전압, 및 분류 콜렉터 전류(ID200)이 흐르는 부하 저항(R222N)의 출력 전압의 반전에 의해 검출할 수 있고, 입력 신호(VIN)이 가상 기준 전위(V31)을 초과하면, 합성 콜렉터 전류(IH200)이 흐르는 부하 저항(R223)의 출력 전압, 및 분류 콜렉터 전류(ID200)이 흐르는 부하 저항(R222N)의 출력 전압이 반전에 의해 구해질 수 있다.
동시에, 입력 신호(VIN)이 가상 기준 전위(V32)를 초과하면 부하 저항(R222N 및 R234)의 출력 전압의 비교 출력으로부터, 그리고 입력 신호(VIN)이 가상 기준 전위(V33)을 초과하면 부하 저항(R223N 및 R234)의 출력 전압의 비교출력으로부터 순차적으로 구할 수 있다.
그러므로, 입력 신호(VIN)을 인접한 기준 전위(VREF1및 VREF2)와 각각 비교하고, 역상관계인 분류 콜렉터 전류[(IA200, IB200) 및 (IC200, ID200)]에 의해 제공된 출력 전압을 비교하며, 1/2 대 1/2 비의 분류 콜렉터 전류[(IA200, IC200), 및 (IB200, ID200)]에 의해 합성된 합성 콜렉터 전류에 의해 제공된 출력 전압을 비교함으로써, 차동 입력단(211 및 212)에 인가된 기준 전위(VREF1및 VREF2)를 등분하는 가상 기준 전위(V21, V22 및 A23)에 대한 입력 신호(VIN)의 비교 출력을 얻을 수 있다.
이와 유사한 비교 출력은 다른 하위 비교기(CD53, CD54 내지 CD58)에 대해서도 얻어질 수 있다. 하위 엔코더(204)에는 8세트의 하위 비교기(CD51 내지 CD58)로부터 4개의 비교 출력이 각각 입력된다.
그러므로, A/D 변환 회로(200)은 종래의 기준 전압 발생 회로와 유사한 구성의 기준 전압 발생 회로(201)을 사용함으로써 6비트의 분해능을 갖는 A/D 변환된 출력을 얻을 수 있다.
상기 구성에 따르면, 기준 전위(VREF1및 VREF2)의 비교 출력의 서로 동상인 분류 콜렉터 전류[(IA200, IC200) 및 (IB200, ID200)]의 합인 합성 콜렉터 전류 [(IA200/2 + IC200/2) 및 (IB200/2 + ID200/2)]으로부터 발생된 출력 전압, 및 이 합성 콜렉터 전류에 역상 관계인 분류 콜렉터 전류(IB200 및 IC200)으로부터 발생된 출력 전압을 비교함으로써, 실제로 인가된 기준 전위(VREF1및 VREF2)를 4등분하는 가상 기준 전위(V21, V22 및 V23)에 대한 입력 신호(VIN)의 비교 출력을 얻을 수 있다.
그러므로, 단일 차동 입력단에서 볼때, A/D 변환 회로(200)의 하위 비교기를 구성하는데 필요한 소자수는 에미터 면적비가 상이한 트랜지스터가 사용된 경우에 6개이고, 에미터 면적비가 동일한 트랜지스터가 사용된 경우에 8개이다. 그러므로, 비교 회로는 종래 회로(에미터 면적비가 상이한 트랜지스터를 사용한 경우 14개, 에미터 면적비가 동일한 트랜지스터를 사용한 경우 32개)보다 적은 소자수로 달성될 수 있다. 비교기에 필요한 회로 면적은 약 3/4만큼 감소될 수 있다.
다음에, 본 발명의 제8실시예에 대해 설명하겠다.
제23도에서의 상기 실시예에서는 부하 저항(R213, R214, R213N, R212N, . . .)이 전류 분류 트랜지스터(Q213, Q214, Q213N, Q212N, . . .)의 콜렉터에 직접 접속된 경우에 대해 설명하였다. 그러나, 본 발명은 이러한 경우에 한정되지 않고, 제24도에 도시된 바와 같이, 에미터 면적이 동일한 베이스 접속 트랜지스터(Q243, Q244, Q243N, Q242N, . . .)은 전류 분류 트랜지스터(Q213, Q214, Q213N, Q212N, . . .)과 부하 저항(R213, R214, R213N, R212N, . . .) 사이에 캐스케이드식으로 접속될 수 있다.
이러한 구성에 따르면, 출력 단자에 대한 기생 캐패시턴스는 상기 실시예의 기생 캐패시턴스의 전류값의 절반값이 된다. 그러므로, 하위 비교 회로(20)은 더욱 고속으로 동작될 수 있다.
다음에, 본 발명의 제9실시예에 대해 설명하겠다.
부수적으로, 상기 실시예에서는 기준 전위(VREF1, . . .)과 입력 신호(VIN)을 비교하기 위한 차동쌍을 구성하는 트랜지스터(Q250 및 Q251, . . .)이 비교 출력인 콜렉터 전류를 분류하기 위해 베이스 접지 트랜지스터(Q252, Q253, Q254, . . .)로 부터 분리되어 구성되는 경우에 대해 설명하였지만, 본 발명은 이러한 경우에 한정되지 않고, 제25도에 도시된 바와 같이, 에미터 면적비가 1:1:2인 트랜지스터[(Q282, Q283 및 Q284) 및 (Q284N, Q283N, 및 Q282N)]은 차동 입력단(251)을 구성하는 트랜지스터(Q250 및 Q251), 및 콜렉터 전류를 분류하기 위해 이들의 콜렉터에 접속된 트랜지스터(Q252, Q253, Q254, Q254N, Q253N 및 Q252N)으로서 작용하도록 구성될 수 있다.
이 경우에, 하위 비교기부는 훨씬 적은 소자 수로 구성될 수 있으므로, 비교기에 필요한 회로 면적은 감소될 수 있다.
더욱이, 상기 실시예에서는 2개의 인접한 기준 전위[VREF1및 VREF2(=VREF1+△V)]를 4등분하는 가상 기준 전위(V31, V32 및 V33)에 대한 입력 신호의 비교 출력이 보간에 의해 구해진 경우에 대해 설명하였다. 그러나, 본 발명에서는 이러한 경우에 한정되지 않고, 기준 전위를 N(N은 자연수) 등분하는 가상 기준 전위에 대한 입력 신호(VIN)의 비교 출력의 경우에도 널리 응용될 수 있다.
이러한 경우에, 2개의 기준 전위의 차전압(△V)를 N분할한다는 것은 중간 전위(△V/2)와 기준 전위(VREF또는 VREF2) 사이의 차를 N/2으로 분할한다는 의미이다.
예를 들어, 8분할한다는 것은 제26도에 도시된 바와 같이 차전압(△V/2)를 4등분한다는 의미이다.
그러므로, 다음식
에 기초하여 분류 콜렉터 전류(IA210) 및 분류 콜렉터 전류(IB210)을 (N/2)-k : k(k=0, 1, ...., N/2)의 내부 분할하는 합성 콜렉터 전류를 생성하여 각각의 합성 콜렉터 전류를 분류 콜렉터 전류(IB210)과 비교함으로써, 기준 전위(VREF1)과 중간 전위(VREF1+△V/2) 사이의 차를 N/2으로 분할할 수 있다.
이와 마찬가지로, 분류 콜렉터 전류(IB210) 및 분류 콜렉터 전류(ID210)은 (N/2)-k : k(k=0, 1, . . . N/2)로 내부 분할하는 합성 콜렉터 전류를 생성하여 각각의 합성 콜렉터 전류를 분류 콜렉터 전류(IC210)과 비교함으로써, 중간 전위 (VREF1+△V/2)와 기준 전위(VREF2) 사이의 차를 N/2으로 분할할 수 있다.
상기 실시예에서는 콜렉터 전류가 상이한 에미터 면적비를 갖는 다수의 트랜지스터를 트랜지스터(Q250 및 Q251, Q260 및 Q261, . . .)의 차동쌍에 캐스케이드식으로 접속함으로써 분류되는 경우에 대해 설명하였다. 그러나, 본 발명은 이러한 경우에 한정되지 않고, 에미터 저항은 전류비의 변화를 낮은 값으로 억압하기 위해 전류를 분류하는데 사용된 트랜지스터의 에미터에 추가될 수 있다.
또한, 상기 실시예에서는 콜렉터 전류를 분류하기 위한 다수의 캐스케이드 트랜지스터[Q252, Q253 및 Q254 (Q254N, Q253N 및 Q252N)]의 에미터 면적비가 1 : 1 : 2로 설정된 경우에 대하여 설명하였다. 그러나, 본 발명은 이러한 경우에 한정되지 않고 다른 비가 설정될 수 있다.
또한, 상기 실시예에서는 본 발명이 병렬 A/D 변환 회로의 비교기부에 사용된 경우에 대하여 설명하였다. 그러나, 본 발명은 이러한 경우에 한정되지 않고, 아날로그 신호용 비교 회로에도 널리 응용될 수 있다.
상술된 바와 같이, 본 발명에 따르면, 선정된 비의 제1 및 제2동상 비교 출력 전류에 의해 합성된 합성 동상 출력 전류는 아날로그/디지탈 변환 회로의 하위 비교기부를 구성하는 보간 출력단에 의해 이 합성 출력 전류에 대해 역상인 제1 및 제2반전된 비교 출력 전류에 비교되고, 선정된 비의 제1 및 제2반전된 비교 출력에 비교되며, 선정된 비의 제1 및 제2반전된 비교 출력에 의해 합성된 합성 반전 비교 출력 전류는 이 합성 출력 전류에 역상인 제1 및 제2동상 비교 출력 전류에 비교된다. 그러므로, 하위 비교기부를 구성하는데 필요한 트랜지스터의 수는 종래 기술에서보다 상당히 감소될 수 있으므로, 아날로그/디지탈 변환 회로의 회로도는 더욱 감소될 수 있다.
다음에, 본 발명의 제10실시예에 대해 설명하겠다. 상기 직/병렬 A/D 변환기에 있어서, 하위 비교기(CD51 내지 CD58)의 구성에 대해 설명하겠다.
제27도에 있어서, 참조 번호(300)은 일반적으로 하위 비교기부를 표시한 것이다. 각각의 3개의 인접한 기준 전위(VREF1, VREF2및 VREF3) 및 입력 신호(VIN)의 비교 출력인 콜렉터 전류를 1:2의 전류비로 분류하고 이들을 결합하여 가산함으로써, 기준 전위(VREF1및 VREF2, VREF2및 VREF3)을 4등분하는 가상 기준 전위에 대한 입력 신호 (VIN)의 비교 출력을 얻을 수 있다.
이 실시예의 경우에, 하위 비교기의 제1단 회로를 구성하는 각각의 차동 입력단 (301, 302 및 303)은 동일한 구성을 갖는데, 각각의 기준 전위(VREF1, VREF2및 VREF3)에 대한 입력 신호(VIN)의 신호 레벨에 대응하는 콜렉터 전류는 차동쌍을 구성하는 트랜지스터(Q310, Q320 및 Q330) 중 하나에 입력 신호를 입력시켜 기준 전위를 다른 트랜지스터(Q311, Q321 및 Q322)에 공급한다.
이 경우에, 차동쌍을 구성하는 트랜지스터[(Q310, Q311), (Q320, Q321), 및 (Q330, Q331)]의 콜렉터는 에미터 면적비에 따라 비교 콜렉터 전류를 분류하기 위해 에미터 면적비가 1:2인 베이스 접지 전류 분류 트랜지스터[(Q312, Q313, Q313N, Q312N), (Q322, Q323, Q323N, Q322N), 및 (Q332, Q333, Q333N, Q332N)]과 캐스케이드식으로 접속된다.
또한, 각각의 차동 입력단은 2세트의 분류 콜렉터 전류를 서로 동상 관계로 합성함으로써 출력 전압을 얻기 위해 콜렉터 전류를 3분할하는 인접한 차동 입력단의 전류 분류 트랜지스터[(Q312, Q322) 및 (Q323N, Q333N)]의 콜렉터와 공통 접속된다.
그러므로, 트랜지스터(Q313 및 Q323)을 통해 흐르는 분류 콜렉터 전류를 IA300 및 IC300이라고 하면, 트랜지스터(Q312 및 Q322)의 공통 콜렉터에 접속된 부하 저항(R312)에는 1/2 대 1/2의 비의 분류 콜렉터 전류(IA300 및 IC300)의 결합(=IA300/2 + IC300/2)인 합성 콜렉터 전류(IE300)이 공급된다.
이와 마찬가지로, 트랜지스터(Q322N 및 Q332N)을 통해 흐르는 분류 콜렉터 전류를 ID300 및 IH300이라고 하면, 트랜지스터(Q323N 및 Q333N)의 공통 콜렉터에 접속된 부하 저항(R323N)에는 1/2 대 1/2의 비의 분류 콜렉터 전류(ID300 및 IH300)의 결합(=ID300/2 + IH300/2)인 합성 콜렉터 전류(II300)이 공급된다.
그러므로, 각각의 전류 분류 트랜지스터[(Q312, Q313, Q312N), (Q322, Q323, Q322N), . . .]이 서로 동일한 저항값을 갖는 부하 저항[(R312, R313, R312N), (R322, R323, R322N), . . .]과 접속되기 때문에, 각각의 부하 저항에는 트랜지스터의 에미터 면적비 및 합성 전류값에 따라 분류된 분류 콜렉터 전류값에 대응하는 출력 전압이 제공된다.
이 실시예의 경우에, 기준 전위(VREF1과 VREF2) 사이의 전위를 4분할하는 가상 기준 전위에 대한 비교 출력은 각각의 부하 저항의 출력 전압을 비교함으로써 얻어질 수 있다.
즉, 기준 전위(VREF1및 VREF2)에 대한 입력 신호(VIN)의 비교 출력은 부하 저항(R312 및 R312N)의 출력 전압을 비교하고, 부하 저항(R323 및 R323N)의 출력 전압을 비교함으로써 각각 얻어질 수 있다.
또한, 2개의 기준 전위(VREF1과 VREF2) 사이의 차를 분할하는 가상 기준 전위[V42(=VREF1+ △V/2)]에 대한 입력 신호(VIN)의 비교 출력은 부하 저항 (R312N 및 R323)의 출력 전압을 비교함으로써 얻어질 수 있다.
기준 전위(VREF1)과 중간 기준 전위(V42) 사이의 차를 2분할하는 [즉, 기준 전위(VREF1과 VREF2) 사이의 차를 4분할하는] 가상 기준 전위[V41(=VREF1+ △V/4)]에 대한 입력 신호(VIN)의 비교 출력은 합성 콜렉터 전류(IE300)이 흐르는 부하 저항(R312)의 출력 전압, 및 분류 콜렉터 전류(IB300)이 흐르는 부하 저항(R312N)의 출력 전압을 비교함으로써 얻어질 수 있다.
이와 마찬가지로, 기준 전위(VREF2)와 중간 기준 전위(V42) 사이의 차를 2분할하는 [즉, 기준 전위(VREF1과 VREF2) 사이의 차를 4분할하는] 가상 기준 전위(V43 (=VREF1+ 3△V/4)에 대한 입력 신호(VIN)의 비교 출력은 합성 콜렉터 전류(IE300)이 흐르는 부하 저항(R312)의 출력 전압, 및 분류 콜렉터 전류(ID300)이 흐르는 부하 저항(R322N)의 출력 전압을 비교함으로써 얻어질 수 있다.
그러므로, 기준 전위(VREF1과 VREF2) 사이의 차를 4분할하는 가상 기준 전위 (V41 및 V43)에 대한 입력 신호(VIN)의 비교 출력은 입력 신호(VIN)에 동상인 합성 콜렉터 전류(IE300) 및 이것에 역상인 콜렉터 전류(IB300 및 ID300)을 비교함으로써 구해질 수 있다.
한편, 기준 전위(VREF1과 VREF2)에 인접한 기준 전위(VREF2와 VREF3) 사이의 차를 4분할하는 가상 기준 전위(V51 및 V53)에 대한 입력 신호(VIN)의 비교 출력은 입력 신호(VIN)에 역상인 합성 콜렉터 전류(II300)을 이것에 역상인 콜렉터 전류(IC300 및 IG300)과 비교함으로써 구해질 수 있다.
상기 구성에 있어서, A/D 변환 회로(200 : 제20도)은 입력 신호(VIN)을 기준 전위(VU1 내지 VU3)과 비교하기 위해 상위 비교기(CU51 내지 CU53)에 입력시켜, 비교 출력에 대응하는 라인 신호(SA 내지 SC)를 선택 출력부(203)에 공급한다. 그 다음, 입력 신호(VIN)에 대해 기준 전위 간격을 8분할하는 기준 전위 및 이것의 용장 보정 간격은 하위 기준 전위 선택 신호(X1 내지 X5)에 의해 전환되어 하위 비교기(CD51 내지 CD58)내의 제1단의 차동쌍에 공급된다.
이제, 4분할 보간 비교 회로의 동작에 대해서는 기준 전위(VREF1, VREF2및 VREF3)이 하위 비교기(CD51 내지 CD58) 중의 비교기(CD51, CD53 및 CD55) 내의 제1단의 차동쌍에 인가된다고 가정하여 기준 전위(VREF1)에서 인접한 기준 전위(VREF2및 VREF3)으로 입력 신호(VIN)을 순차적으로 증가시키는 경우를 설명하겠다.
먼저, 입력 신호(VIN)이 기준 전위(VREF1)을 초과하는 경우에, 분류 콜렉터 전류(IA300)이 흐르는 부하 저항(R131), 및 분류 콜렉터 전류(IB300)이 흐르는 부하 저항(R312N)의 출력 전압의 값이 반전되고, 이때 전압값의 비교 출력은 새로이 반전된다.
부수적으로, 입력 신호(VIN)의 전압값이 점진적으로 증가하여 가상 기준 전위 (V41)을 초과하는 경우에, 분류 콜렉터 전류(IB300)이 흐르는 부하 저항 (R312N)의 출력 전압, 및 합성 콜렉터 전류(IE300=IA300/2 + IB300/2)이 흐르는 부하 저항(R312)의 출력 전압이 반전되고, 전압값의 비교 출력은 새로이 반전된다.
그 다음, 이와 마찬가지로, 입력 신호(VIN)의 전압값이 가상 기준 전위(V42 및 V43)을 각각 초과하는 경우에, 분류 콜렉터 전류(IB300 및 IC300)이 흐르는 부하 저항(R312N 및 R323)의 출력 전압은 각각 반전되고, 분류 콜렉터 전류(ID300) 및 합성 콜렉터 전류(IE300=IA300/2 + IC300/2)이 흐르는 부하 저항(R322N 및 R312)의 출력 전압은 반전되므로, 이들의 비교 출력은 순차적으로 반전된다.
그러므로, 2가지 실제 인가된 기준 전위(VREF1및 VREF2) 뿐만 아니라 이들을 4분할하는 가상 기준 전위(V41, V42 및 V43)에 대한 비교 출력을 얻을 수 있다.
그 다음, 인접한 기준 전위(VREF2와 VREF3) 사이의 전위는 입력 신호(VIN)의 전압값이 기준 전위(VREF2)(제28도의 교점 P11)를 초과하면, 분류 콜렉터 전류(IC300)이 흐르는 부하 저항(R323)의 출력 전압, 및 분류 콜렉터 전류(ID300)이 흐르는 부하 저항(R322N)의 출력 전압의 반전에 의해 검출할 수 있고, 입력 신호(VIN)이 가상 기준 전위(V51)을 초과하면, 합성 콜렉터 전류(II300)이 흐르는 부하 저항(R323N)의 출력 전압, 및 분류 콜렉터 전류(IC300)이 흐르는 부하 저항(R323)의 출력 전압의 반전에 의해 구해질 수 있다.
동시에, 입력 신호(VIN)이 가상 기준 전위(V52)(제28도의 교점 P13)을 초과하면, 부하 저항(R322N 및 R332)의 출력 전압의 비교 출력으로부터, 그리고 입력 신호(VIN)이 가상 기준 전위(V53)을 초과하면, 부하 저항(R323N 및 R333)의 출력 전압의 비교 출력으로부터 순차적으로 구할 수 있다.
그러므로, 인접한 기준 전위와 입력 신호(VIN) 사이의 비교 결과에 기초하여 흐르는 각각의 콜렉터의 분류 콜렉터 전류와 서로 동상 관계인 분류 콜렉터 전류를 1/2 대 1/2의 비로 합성시킨 합성 콜렉터 전류(IE300 또는 II300) 중의 하나의 합성 콜렉터 전류, 및 이 합성 콜렉터 전류에 역상 관계인 분류 콜렉터 전류(IB300 및 ID300, 또는 IC300 및 IG300)을 비교함으로써, 실제 인가된 기준 전위[(VREF1과 VREF2), 및 (VREF2와 VREF3)]을 4등분하는 가상 기준 전위[(V41, V42, 및 V43), (V51, V52 및 V53)]에 대한 입력 신호(VIN)의 비교 출력을 얻을 수 있다.
이와 유사한 비교 출력이 다른 하위 비교기(CD53, CD54 내지 CD58)에서 얻어질 수 있다. 하위 엔코더(54)에는 8 세트의 하위 비교기(CD51 내지 CD58)로부터 4개의 비교 출력이 각각 입력된다.
그러므로, A/D 변환 회로(200)은 종래의 기준 전압 발생 회로와 유사한 구성의 기준 전압 발생 회로(201)을 사용함으로써 6비트의 분해능을 갖는 A/D 변환된 출력을 얻을 수 있다.
상기 구성에 따르면, 합성 콜렉터 전류(IE300=IA300/2 + IC300/2, 또는 II300=ID300/2 + IH300/2)을 생성하기 위해 인접한 기준 전위(VREF1및 VREF2, 또는 VREF2및 VREF3)과 입력 신호(VIN) 사이의 비교 결과에 기초하여 흐르는 콜렉터 전류의 입력 신호(VIN)에 대해 동상 또는 역상 관계인 2개의 분류 콜렉터 전류(IA300 및 IC300, 또는 ID300 및 IH300)을 1/2 대 1/2의 비로 가산하여, 각각의 합성 콜렉터 전류에 역상 관계인 분류 콜렉터 전류(IB300 및 ID300, 또는 IC300 및 IG300)을 비교함으로써, 인접한 기준 전위(VREF1및 VREF2, 또는 VREF2및 VREF3) 사이의 차를 4분할하는 가상 기준 전위(V41, V42 및 V43, 또는 V51, V52 및 V53)에 대한 비교 출력을 얻을 수 있다.
이것은 차동쌍에 실제로 인가된 것보다 큰 차전압을 갖는 A/D 변환 회로(200)을 제공할 수 있으므로, 베이스-에미터 전압(△VBE)의 영향을 감소시킨다. 부수적으로, 차동 입력단을 구성하는데 필요한 소자 수는 에미터 면적비가 상이한 트랜지스터를 사용하는 경우에 4개만으로 충분하고, 에미터 면적비가 동일한 트랜지스터를 사용하는 경우에는 6개만으로 충분하므로, A/D 변환 회로는 종래 회로(에미터 면적비가 상이한 트랜지스터를 사용하는 경우 14개, 에미터 면적이 동일한 트랜지스터를 사용하는 경우 32개)에 필요한 것보다 상당히 적은 수의 트랜지스터로 달성될 수 있다.
다음에, 본 발명의 제11실시예에 대해 설명하겠다.
상기 실시예에서는 기준 전위(VREF2)에 대한 입력 신호(VIN)의 비교 출력의 입력 신호(VIN)에 대해 동상인 콜렉터 전류(IC300)을 1/2 대 1/2의 비로 분류하는 분류 콜렉터 전류(IC300/2)이 하위 기준 전위(VREF1)에 대한 비교 출력을 구하기 위해 차동 입력단(301)에 공급되고, 입력 신호(VIN)에 대해 역상인 콜렉터 전류(ID340)을 1/2 대 1/2의 비로 분류하는 분류 콜렉터 전류(ID340/2)이 상위 기준 전압(VREF3)에 대한 비교 출력을 구하기 위해 차동 입력단(303)에 공급되는 경우에 대해 설명하였다. 그러나, 본 발명은 이것에 한정되지 않고, 제29도에 도시된 바와 같이, 한 세트의 분류 콜렉터 전류(IC340/2 및 ID340/2)이 하위 또는 상위 차동 입력단의 분류 콜렉터 전류와 합성될 수 있다.
이 경우에, 한 세트의 합성 콜렉터 전류(IE340 및 IQ340)이 동시에 발생되기 때문에, 합성 콜렉터 전류(IE340 또는 IQ340) 중의 하나만을 사용함으로써 가상 기준 전위(V61, V62 및 V63)에 대한 입력 신호(VIN)의 비교 출력을 충분히 구할 수 있다.
더욱이, 상기 실시예(제29도)에서는 부하 저항(R352, R353, R352N, . . .)이 전류 분류 트랜지스터(Q342, Q343, Q343N, Q342N, . . .)의 콜렉터에 직접 접속되는 경우에 대해 설명하였다. 그러나, 본 발명은 이것에 한정되지 않고, 에미터 면적이 동일한 베이스 접속 트랜지스터가 전류 분류 트랜지스터(Q342, Q343, Q343N, Q342N, . . .)과 부하 저항(R352, R353, R352N, . . .) 사이에 캐스케이드식으로 접속될 수 있다.
이러한 구성에 따르면, 출력 단자에 대한 기생 캐패시턴스는 상기 실시예에 기생 캐패시턴스의 캐패시턴스 값의 절반이 되는 캐패시턴스로 된다. 그러므로, 하위 비교부 (200)은 더욱 고속에서 동작될 수 있다.
더욱이, 상기 실시예에서는 기준 전위(VREF1, . . .)과 입력 신호(VIN)을 비교하는 차동쌍을 구성하는 트랜지스터(Q340 및 Q341, . . .)이 합성 출력인 콜렉터 전류를 분할하는 베이스 접지 트랜지스터(Q342, Q343, Q343N, Q342N, . . .)으로부터 분리되어 구성되는 경우에 대해 설명하였지만, 본 발명은 이러한 경우에 한정되지 않고, 입력 신호(VIN)이 베이스 접지 트랜지스터(Q342 및 Q343)의 베이스에 병렬로 공급되고, 기준 전위(VREF1)은 다른 트랜지스터(Q343N 및 Q342N)의 베이스에 공급되며, 이들 4개의 트랜지스터의 에미터가 공통 정전류원에 접속되므로, 비교용 트랜지스터는 전류 분류용으로서도 사용될 수 있다.
이 경우에, 하위 비교기부는 더 적은 소자 수로 구성될 수 있으므로, 비교기에 필요한 회로 면적이 감소될 수 있다.
더욱이, 상기 실시예에서는 2개의 인접한 기준 전위[VREF1및 VREF2(=VREF1+ △V)]를 4등분하는 가상 기준 전위(V61, V62 및 V63)에 대한 입력 신호(VIN)의 비교 출력이 보간에 의해 구해지는 경우에 대해 설명하였다. 그러나, 본 발명은 이것에 한정되지 않고, 기준 전위를 N(N은 자연수) 등분하는 가상 기준 전위에 대한 입력 신호(VIN)의 비교 출력인 경우에도 널리 응용될 수 있다.
이러한 경우에, 2개의 기준 전위의 차전압(△V)를 N분할한다는 것은 중간 전위(△V/2)와 기준 전위(VREF1또는 VREF2) 사이의 차를 N/2으로 분할한다는 의미이다.
예를 들어, 8분할한다는 것은 제30도에 도시된 바와 같이 차 전압(△V/2)를 4등분한다는 의미이다.
그러므로, 다음식
에 기초하여 분류 콜렉터 전류(IA230) 및 분류 콜렉터 전류(IC230)을 (N/2)-k : k(k=0, 1, ...., N/2)의 내부 분할하는 합성 콜렉터 전류를 생성하여 각각의 합성 콜렉터 전류를 분류 콜렉터 전류(IB340)과 비교함으로써, 기준 전위(VREF1)과 중간 전위 (VREF1+△V/2) 사이의 차를 N/2으로 분할할 수 있다.
이와 마찬가지로, 분류 콜렉터 전류(IA340) 및 분류 콜렉터 전류(IC340)을 (N/2)-k : k(k=0, 1, . . . N/2)로 내부 분할하는 합성 콜렉터 전류를 생성하여 각각의 합성 콜렉터 전류를 분류 콜렉터 전류(ID340)과 비교함으로써, 중간 전위 (VREF1+△V/2)와 기준 전위 사이의 차를 N/2으로 분할할 수 있다.
더욱이, 상기 실시예에서는 콜렉터 전류가 상이한 에미터 면적비를 갖는 다수의 트랜지스터를 트랜지스터(Q340 및 Q341, Q350 및 Q351, . . .)의 차동쌍에 캐스케이드식으로 접속함으로써 분류되는 경우에 대해 설명하였다. 그러나, 본 발명은 이러한 경우에 한정되지 않고, 에미터 저항은 전류비의 변화를 낮은 값으로 억압하기 위해 전류 분류용 트랜지스터의 에미터에 추가될 수 있다.
또한, 상기 실시예에서는 콜렉터 전류를 분류하기 위한 트랜지스터[Q342, 및 Q343(Q343N, Q342N)]의 에미터 면적비가 1:2로 설정된 경우에 대하여 설명하였다. 그러나, 본 발명은 이러한 경우에 한정되지 않고, 다른 비가 설정될 수 있다.
또한, 상기 실시예에서는 본 발명이 2단계 병렬 A/D 변환 회로의 비교기부에 사용된 경우에 대해 설명하였다. 그러나, 본 발명은 이것에 한정되지 않고, 직/병렬 비교단에 널리 적용될 수 있다.
상술된 바와 같이, 본 발명에 따르면, 아날로그/디지탈 변환 회로를 구성하는 하위 비교단내의 보간 출력단은 선정된 비의 제1 및 제2동상 비교 출력 전류에 의해 합성된 합성 동상 출력 전류, 및 선정된 비의 제1 및 제2반전 비교 출력 전류에 의해 합성된 합성 반전 출력 전류를, 합성 출력 전류에 대해 역상인 비교 출력 전류와 비교한다. 이것은 종래 기술에서보다 하위 비교기부를 구성하는데 필요한 트랜지스터의 수를 상당히 감소시킬 수 있으므로, 아날로그/디지탈 변환 회로의 회로 면적은 감소될 수 있다.
본 발명의 양호한 실시예에 관련하여 설명하였지만, 본 분야에 숙련된 기술자들이라면 본 발명의 정신 및 범위를 벗어나지 않고서 다양한 변경 및 변형을 할 수 있으며, 이러한 변형 및 변경은 첨부된 특허 청구의 범위 내에서 제한된다.

Claims (12)

  1. 비교 회로에 있어서, 입력 신호 및 제1기준 신호를 입력하여, 상기 제1기준 신호에 대응한 제1반전 비교 출력 전류 및 제1동상 비교 출력 전류를 출력하는 제1차동 입력단, 상기 입력 신호 및 제2기준 신호를 입력하여, 상기 제2기준 신호에 대응한 제2반전 비교 출력 전류 및 제2동상 비교 출력 전류를 출력하는 제2차동 입력단, 상기 제1 및 제2반전 비교 출력 전류 및 상기 동상 비교 출력 전류를 선정된 비로 각각 분류하는 전류 분류기 수단, 및 상기 분류된 제1 및 제2반전 비교 출력 전류를 선정된 비로 가산하여 합성 반전 출력 전류를 발생시키고, 상기 제1 및 제2동상 비교 출력 전류를 선정된 비로 가산하여 합성 동상 출력 전류를 발생시키며, 상기 합성 반전 출력 전류 및 이 합성 반전 출력 전류에 역상인 제2동상 비교 출력 전류를 비교하고, 상기 합성 동상 출력 전류 및 이 합성 동상 출력 전류에 역상인 제1반전 출력 전류를 비교하며, 상기 제1반전 출력 전류 및 상기 제2동상 출력 전류를 각각 비교하거나, 또는 상기 합성 반전 출력 전류 및 이 합성 반전 출력 전류에 역상인 제1동상 비교 출력 전류를 비교하고, 상기 합성 동상 출력 전류 및 이 합성 동상 출력 전류에 역상인 제2반전 출력 전류를 비교하며, 상기 제2반전 출력 전류 및 상기 제1동상 출력 전류를 각각 비교하여, 최종적으로 상기 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호와의 상기 입력 신호의 비교 결과를 얻는 보간 출력 수단을 포함하는 것을 특징으로 하는 비교 회로.
  2. 비교 회로에 있어서, 입력 신호 및 제1기준 신호를 입력하여, 상기 제1기준 신호에 대응한 제1반전 비교 출력 전류 및 제1동상 비교 출력 전류를 출력하고, 상기 입력 신호 및 제2기준 신호를 입력하여, 상기 제2기준 신호에 대응한 제2반전 비교 출력 전류 및 제2동상 비교 출력 전류를 출력하며, 상기 제1 및 제2반전 비교 출력 전류 및 상기 동상 비교 출력 전류를 선정된 비로 각각 분류하는 수단, 및 상기 분류된 제1 및 제2반전 비교 출력 전류를 선정된 비로 가산하여 합성 반전 출력 전류를 발생시키고, 상기 제1 및 제2동상 비교 출력 전류를 선정된 비로 가산하여 합성 동상 출력 전류를 발생시키며, 상기 합성 반전 출력 전류 및 이 합성 반전 출력 전류에 역상인 제2동상 비교 출력 전류를 비교하고, 상기 합성 동상 출력 전류 및 이 합성 동상 출력 전류에 역상인 제1반전 출력 전류를 비교하며, 상기 제1반전 출력 전류 및 상기 제2동상 출력 전류를 각각 비교하거나, 또는 상기 합성 반전 출력 전류 및 이 합성 반전 출력 전류에 역상인 제1동상 비교 출력 전류를 비교하고, 상기 합성 동상 출력 전류 및 이 합성 동상 출력 전류에 역상인 제2반전 출력 전류를 비교하며, 상기 제2반전 출력 전류 및 상기 제1동상 출력 전류를 각각 비교하여, 최종적으로 상기 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호와의 상기 입력 신호의 비교 결과를 얻는 보간 출력 수단을 포함하는 것을 특징으로 하는 비교 회로.
  3. 제1항에 있어서, 상기 제1차동 입력단은 제1 및 제2트랜지스터의 차동쌍으로 구성되어, 입력 신호와 제1기준 신호사이의 비교 결과를 제1반전 출력 전류 및 제1동상 비교 출력 전류로서 출력시키고, 상기 제2차동 입력단은 제3 및 제4트랜지스터의 차동쌍으로 구성되어, 상기 입력 신호와 상기 제2기준 신호 사이의 비교 결과를 제2반전 비교 출력 전류 및 제2동상 비교 출력 전류로서 출력시키며 상기 전류 분류기 수단은 상기 제1차동 입력단에 캐스케이드식으로 접속된 제5, 제6 및 제7과, 제8, 제9 및 제10 베이스 접지 트랜지스터, 및 상기 제2차동 입력단에 캐스케이드식으로 접속된 제11, 제12 및 제13 또는 제14, 제15 및 제16트랜지스터로 구성되고, 상기 제1반전 비교 출력 및 상길 제1동상 비교 출력 전류를 1:1:2의 비로 각각 분류하며, 상기 제2반전 비교 출력 전류 및 상기 제2동상 비교 출력 전류를 1:1:2의 비로 각각 분류하고, 상기 보간 출력 수단은 제6 및 제7트랜지스터의 콜렉터를 공통 접속시킴으로써, 상기 제1 및 제2반전 비교 출력은 1/2 대 1/2의 비로 가산하여 얻어진 합성 반전 출력 전류를 발생시키고, 상기 합성 반전 출력 전류를 상기 제1 및 제2동상 비교 출력 전류와 비교하며, 제10 및 제4트랜지스터의 콜렉터를 공통 접속시킴으로써, 상기 제1 및 제2동상 비교 출력 전류를 1/2 대 1/2의 비로 가산하여 얻어진 합성 동상 출력 전류를 발생시키고, 상기 합성 동상 출력 전류를 상기 제1 및 제2반전 비교 출력 전류와 비교함으로써 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호와의 입력 신호의 비교 결과를 얻는 것을 특징으로 하는 비교 회로.
  4. 제3항에 있어서, 상기 보간 출력 수단은 에미터 면적이 동일하며 출력 단자들 사이에 베이스가 접지되고, 상기 합성 반전 출력 전류, 상기 제1반전 비교 출력 전류 및 상기 합성 동상 출력 전류, 및 상기 제1동상 비교 출력 전류, 상기 제2반전 비교 출력 전류 및 제2동상 비교 전류가 각각 흐르는 제17 및 제18, 제19 및 제20, 및 제21 및 제22 트랜지스터, 및 각각의 전류 분류 트랜지스터를 캐스케이드식으로 접속시키는 것을 특징으로 하는 비교 회로.
  5. 비교 회로에 있어서, 입력 신호 및 제1기준 신호를 입력하여, 상기 제1기준 신호에 대응한 제1반전 비교 출력 전류 및 제1동상 비교 출력 전류를 출력하는 제1차동 입력단, 상기 입력 신호 및 제2기준 신호를 입력하여, 상기 제2기준 신호에 대응한 제2반전 비교 출력 전류 및 제2동상 비교 출력 전류를 출력하는 제2차동 입력단, 상기 제1 및 제2반전 비교 출력 전류 및 상기 제1 및 제2동상 비교 출력 전류를 선정된 비로 분류하는 전류 분류기 수단, 및 상기 분류된 제1 및 제2반전 비교 출력 전류를 선정된 비로 가산하여 합성 반전 비교 출력 전류를 발생시키거나, 상기 제1 및 제2동상 비교 출력 전류를 선정된 비로 가산하여 합성 동상 출력 전류를 발생시키며, 상기 합성 반전 출력 전류 및 이 합성 반전 출력 전류에 역상인 제1 및 제2동상 비교 출력 전류를 비교하거나, 상기 합성 동상 출력 전류 및 이 합성 동상 출력 전류에 역상인 제1 및 제2반전 출력 전류를 각각 비교하여, 최종적으로 상기 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호와의 상기 입력 신호의 비교 결과를 얻는 보간 출력 수단을 포함하는 것을 특징으로 하는 비교 회로.
  6. 제5항에 있어서, 상기 보간 출력 수단은 상기 제1 및 제2반전 비교 전류, 또는 상기 제1 및 제2동상 비교 전류를 N/2 = k : k(여기에서, k=0, 1,...., N/2)의 비로 가산하여 합성 반전 출력 전류 또는 합성 동상 출력 전류를 발생시키고, 상기 합성 반전 출력 전류 및 상기 제1 및 제2동상 비교 출력 전류, 또는 상기 합성 동상 출력 전류 및 상기 제1 및 제2반전 비교 출력 전류를 비교하여, 최종적으로 상기 제1과 제2기준 신호 사이에 존재하는 N-1 가상 기준 신호와의 상기 입력 신호의 비교 결과를 얻는 것을 특징으로 하는 비교 회로.
  7. 제5항에 있어서, 상기 제1차동 입력단은 제1 및 제2트랜지스터의 차동쌍으로 구성되어, 상기 입력 신호와 상기 제1기준 신호 사이의 비교 결과를 제1반전 출력 전류 및 제1동상 비교 출력 전류로서 출력시키고, 상기 제2차동 입력단은 제3 및 제4트랜지스터의 차동쌍으로 구성되어, 상기 입력 신호와 상기 제2기준 신호 사이의 비교 결과를 제2반전 비교 출력 전류 및 제2동상 비교 출력 전류로서 출력시키며, 상기 전류 분류기 수단은 상기 제1차동 입력단에 캐스케이드식으로 접속된 제5 및 제6과, 제7 및 제8베이스 접지 트랜지스터, 및 상기 제2차동 입력단에 캐스케이드식으로 접속된 제9 및 제10과, 제11 및 제12트랜지스터로 구성되고, 상기 제1반전 비교 출력 및 상기 제1동상 비교 출력 전류를 1:2의 비로 각각 분류하며, 상기 제2반전 비교 출력 전류 및 상기 제2동상 비교 출력 전류를 1:2의 비로 각각 분류하고, 상기 보간 출력 수단은 제7 및 제11트랜지스터의 콜렉터를 공통 접속시킴으로써, 1/2 대 1/2의 비의 상기 제1 및 제2반전 비교 출력 전류의 합인 합성 반전 출력 전류를 발생시키고, 상기 합성 반전 출력 전류를 상기 제1 및 제2동상 비교 출력 전류와 비교하거나, 제5 및 제9트랜지스터의 콜렉터를 공통 접속시킴으로써, 1/2 대 1/2의 비의 상기 제1 및 제2동상 비교 출력 전류의 합인 합성 동상 출력 전류를 발생시키고, 상기 합성 동상 출력 전류를 상기 제1 및 제2반전 비교 출력 전류와 비교하여, 최종적으로 상기 합성 동상 출력 전류를 상기 제1 및 제2반전 비교 전류와 비교함으로써 상기 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호와의 상기 입력 신호의 비교 결과를 얻는 것을 특징으로 하는 비교 회로.
  8. 제5항에 있어서, 상기 제1차동 입력단은 제1 및 제2트랜지스터의 차동쌍으로 구성되어, 상기 입력 신호와 상기 제1기준 신호 사이의 비교 결과를 제1반전 출력 전류 및 제1동상 비교 출력 전류로서 출력시키고, 상기 제2차동 입력단은 제3 및 제4트랜지스터로 구성되어, 상기 입력 신호와 상기 제2기준 신호 사이의 비교 결과를 제2반전 비교 출력 전류 및 제2동상 비교 출력 전류로서 출력시키며, 상기 전류 분류기 수단은 상기 제1차동 입력단에 캐스케이드식으로 접속된 제5 및 제6과, 제7 및 제8베이스 접지 트랜지스터, 및 상기 제2차동 입력단에 캐스케이드식으로 접속된 제9 및 제10과, 제11 및 제12트랜지스터로 구성되고, 상기 제1반전 비교 출력 전류 및 상기 제1동상 비교 출력 전류를 1:2의 비로 각각 분류하며, 상기 제2반전 비교 출력 전류 및 상기 제2동상 비교 출력 전류를 1:2의 비로 각각 분류하고, 상기 보간 출력 수단은 제7 및 제11트랜지스터의 콜렉터를 공통 접속시킴으로써, 1/2 대 1/2의 비의 상기 제1 및 제2반전 비교 출력 전류의 합인 합성 반전 출력 전류를 발생시키고, 제5 및 제9트랜지스터의 콜렉터를 공통 접속 시킴으로써, 1/2 대 1/2의 비의 상기 제1 및 제2동상 비교 출력 전류의 합인 합성 동상 출력 전류를 발생시키고, 상기 합성 반전 출력 전류 또는 상기 합성 동상 출력 전류를 상기 제1 및 제2동상 비교 출력 전류 또는 상기 제1 및 제2반전 비교 출력 전류와 비교하여, 최종적으로 상기 합성 동상 출력 전류를 상기 제1 및 제2반전 비교 전류와 비교함으로써 상기 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호와의 상기 입력 신호의 비교 결과를 얻는 것을 특징으로 하는 비교 회로.
  9. 아날로그 신호에서 디지탈 신호로의 변환 동작을 다수의 단에서 실행하는 직/병렬 아날로그/디지탈 변환 회로에 있어서, 변환 동작에 사용된 하위 비교부가, 입력 신호 및 제1기준 신호를 입력하고, 상기 제1기준 신호에 대응한 제1반전 비교 출력 전류 및 제1동상 비교 출력 전류를 출력하는 제1차동 입력단, 상기 입력 신호 및 제2기준 신호를 입력하여, 상기 제2기준 신호에 대응한 제2반전 비교 출력 전류 및 제2동상 비교 출력 전류를 출력하는 제2차동 입력단, 상기 제1 및 제2반전 비교 출력 전류를 상기 동상 비교 출력 전류로 선정된 비로 각각 분류하는 전류 분류기 수단, 및 상기 분류된 제1 및 제2반전 비교 출력 전류를 선정된 비로 가산하여 합성 반전 출력 전류를 발생시키고, 상기 제1 및 제2동상 비교 출력 전류를 선정된 비로 가산하여 합성 동상 출력 전류를 발생시키며, 상기 합성 반전 출력 전류 및 이 합성 반전 출력 전류에 역상인 제2동상 비교 출력 전류를 비교하고, 상기 합성 동상 출력 전류 및 이 합성 동상 출력 전류에 역상인 제1반전 출력 전류를 비교하며, 상기 제1반전 출력 전류 및 상기 제2동상 출력 전류를 각각 비교하거나, 또는 상기 합성 반전 출력 전류 및 이 합성 반전 출력 전류에 역상인 제1동상 비교 출력 전류를 비교하고, 상기 합성 동상 출력 전류 및 이 합성 동상 출력 전류에 역상인 제2반전 출력 전류를 비교하며, 상기 제2반전 출력 전류 및 상기 제1동상 출력 전류를 각각 비교하여, 최종적으로 상기 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호와의 상기 입력 신호의 비교 결과를 얻는 보간 출력 수단을 포함하는 것을 특징으로 하는 아날로그/디지탈 변환 회로.
  10. 아날로그 신호에서 디지탈 신호로의 변환 동작을 다수의 단에서 실행하는 직/병렬 아날로그/디지탈 변환 회로에 있어서, 변환 동작에 사용된 하위 변환부가, 입력 신호 및 제1기준 신호를 입력하여, 상기 제1기준 신호에 대응한 제1반전 비교 출력 전류 및 제1동상 비교 출력 전류를 출력하고, 상기 입력 신호 및 제2기준 신호를 입력하여, 상기 제2기준 신호에 대응한 제2반전 비교 출력 전류 및 제2동상 비교 출력 전류를 출력하며, 상기 제1 및 제2반전 비교 출력 전류를 동상 비교 출력 전류로 선정된 비로 각각 분류하는 수단, 및 상기 분류된 제1 및 제2반전 비교 출력 전류를 선정된 비로 가산하여 합성 반전 출력 전류를 발생시키고, 상기 제1 및 제2동상 비교 출력 전류를 선정된 비로 가산하여 합성 동상 출력 전류를 발생시키며, 상기 합성 반전 출력 전류 및 이 합성 반전 출력 전류에 역상인 제2동상 비교 출력 전류를 비교하고, 상기 합성 동상 출력 전류 및 이 합성 동상 출력 전류에 역상인 제1반전 출력 전류를 비교하며, 상기 제1반전 출력 전류 및 상기 제2동상 출력 전류를 각각 비교하거나, 또는 상기 합성 반전 출력 전류 및 이 합성 반전 출력 전류에 역상인 제1동상 비교 출력 전류를 비교하고, 상기 합성 동상 출력 전류 및 이 합성 동상 출력 전류에 역상인 제2반전 출력 전류를 비교하며, 상기 제2반전 출력 전류 및 상기 제1동상 출력 전류를 각각 비교하여, 최종적으로 상기 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호와의 상기 입력 신호의 비교 결과를 얻는 보간 출력 수단을 포함하는 것을 특징으로 하는 아날로그/디지탈 변환 회로.
  11. 제10항에 있어서, 상기 제1차동 입력단은 제1 및 제2트랜지스터의 차동쌍으로 구성되어, 상기 입력 신호와 상기 제1기준 신호 사이의 비교 결과를 제1반전 비교 출력 전류 및 제1동상 비교 출력 전류로서 출력시키고, 상기 제2차동 입력단은 제3 및 제4트랜지스터의 차동쌍으로 구성되어, 상기 입력 신호와 상기 제2기준 신호 사이의 비교 결과를 제2반전 비교 출력 전류 및 제2동상 비교 출력 전류로서 출력시키며, 상기 전류 분류기 수단은 상기 제1차동 입력단에 캐스케이드식으로 접속된 제5, 제6 및 제7과, 제8, 제9 및 제10베이스 접지 트랜지스터, 및 상기 제2차동 입력단에 캐스케이드식으로 접속된 제11, 제12 및 제13과, 제14, 제15 및 제16트랜지스터로 구성되고, 상기 제1반전 비교 출력 전류 및 상기 제1동상 비교 출력 전류를 1:1:2의 비로 각각 분류하며, 상기 제2반전 비교 출력 전류 및 상기 제2동상 비교 출력 전류를 1:1:2의 비로 각각 분류하고, 상기 보간 출력 수단은 제6 및 제11트랜지스터의 콜렉터를 공통 접속시킴으로써, 상기 제1 및 제2반전 비교 출력을 1/2 대 1/2의 비로 가산하여 얻어진 합성 반전 출력 전류를 발생시키고, 상기 합성 반전 출력 전류를 상기 제1 및 제2동상 비교 출력 전류와 비교하며, 제10 및 제4트랜지스터의 콜렉터를 공통 접속시킴으로써, 상기 제1 및 제2동상 비교 전류를 1/2 대 1/2의 비로 가산하여 얻어진 합성 동상 출력 전류를 발생시키고,상기 합성 동상 출력 전류를 상기 제1 및 제2반전 비교 출력 전류와 비교함으로써 제1과 제2기준 신호 사이에 존재하는 가상 기준 신호와의 입력 신호의 비교 결과를 얻는 것을 특징으로 하는 아날로그/디지탈 변환 회로.
  12. 제11항에 있어서, 상기 보간 출력 수단은 에미터 면적이 동일하고 출력 단자들 사이에 베이스가 접지되며, 상기 합성 반전 출력 전류, 상기 제1반전 비교 출력 전류 및 상기 합성 동상 출력 전류, 및 상기 제1동상 비교 출력 전류, 상기 제2반전 비교 출력 전류 및 제2동상 비교 전류가 각각 흐르는 제17 및 제18, 제19 및 제20 및 제21 및 제22트랜지스터, 및 각각의 전류 분류 트랜지스터를 캐스케이드식으로 접속시키는 것을 특징으로 하는 아날로그/디지탈 변환 회로.
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