JP3219215B2 - 比較回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題（図９〜図１４） 課題を解決するための手段（図４〜図７） 作用（図４） 実施例（図１〜図８） （１）電流の分流による補間の原理（図１〜図４） （２）第１の実施例（図５） （３）第２の実施例（図６） （４）第３の実施例（図７） （５）他の実施例（図８） 発明の効果

【０００２】

【産業上の利用分野】本発明は比較回路に関し、例えば
アナログ信号を順次デイジタル信号に変換して出力する
アナログデイジタル変換回路の比較入力段に用いられる
比較回路に適用して好適なものである。

【０００３】

【従来の技術】従来、オーデイオ機器や計測器等の各分
野では録音又は再生対象であるオーデイオ信号等、各種
のアナログ信号をデイジタル的に信号処理するためアナ
ログデイジタル変換回路（以下Ａ−Ｄ変換回路という）
を用いてデイジタルデータに変換するのが一般的であ
り、適用分野や要求される精度、速度等に応じて種々の
変換方式が考えられている。

【０００４】なかでも高速動作や精度が要求される場合
には、並列（フラツシユ）型のＡ−Ｄ変換回路や直並列
（サブレンジング）型のＡ−Ｄ変換回路が一般的である
が、現在これらのＡ−Ｄ変換回路として１０〜１２ビツ
トの分解能が求められている。

【０００５】ところが分解能が１０〜１２ビツトと小さ
くなるとＡ−Ｄ変換回路に求められる最下位桁（１ＬＳ
Ｂ）の電圧は約１〔ｍＶ〕と非常に小さくなるためコン
パレータを構成するトランジスタのベースエミツタ間の
電圧ΔＶBEの影響が無視できなくなる。

【０００６】そこでコンパレータにおいて発生された複
数の比較出力を組み合わせて比較することによつて規定
に与えられる基準電位の中間に位置する電位と入力信号
ＶINとの比較出力を補間的に求め、この補間処理によつ
てコンパレータの数を減らす補間方法が検討されてい
る。

【０００７】このような補間方法の１つとしてコンパレ
ータを構成する差動増幅回路の負荷抵抗を所定の抵抗比
を有する抵抗の抵抗列とし、各抵抗の接続タツプ間の差
電圧で求められる出力電圧を組み合わせることにより基
準電位を等分する中間電位と入力信号との比較出力を得
る補間方法が提案されている。

【０００８】

【発明が解決しようとする課題】ところがこの場合には
補間のために差動増幅段が１つ余分に必要となる上、異
なる抵抗値の抵抗を用いて複数の差動出力を発生させる
ため時定数の違いから差動出力の出力速度に時間差が生
じ、並列型のＡ−Ｄ変換回路には使用できないという問
題があつた。

【０００９】一方、このような差動出力に出力速度の時
間差が生じないものとして比較出力であるコレクタ電流
を種々の電流比によつて分流し、その分流されたコレク
タ電流の組み合わせることにより基準電位間を等分する
中間電位と入力信号との比較出力を得る補間方法も考え
られている。

【００１０】基準電位を例えば４等分する中間電位を補
間するコンパレータを構成すると図９のようになる。こ
こで差動入力段４１はトランジスタＱ１及びＱ２でなる
差動対に入力される入力信号ＶIN及び基準電位ＶREF1の
比較出力である互いに逆相のコレクタ電流をエミツタ面
積の比が１：２：３：４：３：２：１のトランジスタＱ
３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９及びＱ９Ｎ、
Ｑ８Ｎ、Ｑ７Ｎ、Ｑ６Ｎ、Ｑ５Ｎ、Ｑ４Ｎ、Ｑ３Ｎを用
いてエミツタ面積比に応じて分流するようになされてい
る。

【００１１】また同様に、差動入力段４２は基準電位Ｖ
REF2と入力信号ＶINとをそれぞれ比較するコンパレータ
を構成し、その比較出力である互いに逆相のコレクタ電
流をエミツタ面積の比が１：２：３：４：３：２：１の
トランジスタＱ２３、Ｑ２４、Ｑ２５、Ｑ２６、Ｑ２
７、Ｑ２８、Ｑ２９及びＱ２９Ｎ、Ｑ２８Ｎ、Ｑ２７
Ｎ、Ｑ２６Ｎ、Ｑ２５Ｎ、Ｑ２４Ｎ、Ｑ２３Ｎを用いて
エミツタ面積比に応じて分流するようになされている。

【００１２】すなわちトランジスタＱ６〜Ｑ９及びＱ６
Ｎ〜Ｑ３Ｎ（Ｑ２６〜Ｑ２９及びＱ２６Ｎ〜Ｑ２３Ｎ）
はコレクタ電流を各トランジスタのエミツタ面積に比例
する分流コレクタ電流ＩＡ４、ＩＡ３、ＩＡ２、ＩＡ１
及びＩＡＮ４、ＩＡＮ３、ＩＡＮ２、ＩＡＮ１（ＩＢ
４、ＩＢ３、ＩＢ２、ＩＢ１及びＩＢＮ４、ＩＢＮ３、
ＩＢＮ２、ＩＢＮ１）に分流する。

【００１３】この電流分流方式のコンパレータは互いに
隣接する差動入力段に流れる分流電流のうち互いに同相
関係にある分流電流の加算値が全て同一の値になるよう
に足し合わせてその比較出力を比較するようになされて
いる。

【００１４】すなわち分流コレクタ電流ＩＡ４及びＩＡ
Ｎ４がそれぞれ流れる負荷抵抗Ｒ１及びＲ５の出力電位
ＶＡ１及びＶＢ１を比較することにより基準電位ＶREF1
と入力信号ＶINとの比較出力を得（図１０）、また分流
コレクタ電流ＩＡ３とＩＢ１及びＩＡＮ３とＩＢＮ１と
の合成コレクタ電流がそれぞれ流れる負荷抵抗Ｒ２及び
Ｒ６の出力電位ＶＡ２及びＶＢ２を比較することにより
仮想基準電位Ｖ１（＝ＶREF1＋ΔＶ／４）と入力信号Ｖ
INとの比較出力を得る（図１１）。

【００１５】同様に分流コレクタ電流ＩＡ２とＩＢ２及
びＩＡＮ２とＩＢＮ２との合成コレクタ電流がそれぞれ
流れる負荷抵抗Ｒ３及びＲ７の出力電位ＶＡ３及びＶＢ
３を比較することにより仮想基準電位Ｖ２（＝ＶREF1＋
ΔＶ／２）と入力信号ＶINとの比較出力を得（図１
２）、さらに分流コレクタ電流ＩＡ１とＩＢ３及びＩＡ
Ｎ１とＩＢＮ３との合成コレクタ電流がそれぞれ流れる
負荷抵抗Ｒ４及びＲ８の出力電位ＶＡ４及びＶＢ４を比
較することにより仮想基準電位Ｖ３（＝ＶREF1＋３・Δ
Ｖ／４）と入力信号ＶINとの比較出力を得ることができ
る（図１３）。

【００１６】そして分流コレクタ電流ＩＢ４及びＩＢＮ
４がそれぞれ流れる負荷抵抗Ｒ２１及びＲ２５の出力電
位ＶＡ１及びＶＢ１を比較すれば基準電位ＶREF2に対す
る入力信号ＶINの比較出力を得ることができる（図１
４）、

【００１７】ところでこのように隣合うコンパレータの
比較出力のうち２つの同相出力をある割合によつて加え
合わせた比較出力と２つの逆相出力をある割合によつて
加え合わせた比較出力との比較結果に基づいて基準電位
ＶREF1及びＶREF2を４分割する仮想基準電位（Ｖ１、Ｖ
２、Ｖ３）と入力信号ＶINとの比較結果を得ようとする
と、エミツタの面積比が異なる１４個のトランジスタ
（Ｑ３〜Ｑ９及びＱ３Ｎ〜Ｑ９Ｎ）が必要となる。

【００１８】しかしコンパレータに要求される精度でエ
ミツタの面積比が異なるトランジスタ（すなわちＱ３：
Ｑ４：Ｑ５：Ｑ６：Ｑ７：Ｑ８：Ｑ９＝１：２：３：
４：３：２：１）を作り分けようとすると同エミツタサ
イズのトランジスタを比の数だけ並列接続する必要があ
る。

【００１９】従つて電流を所定の電流比に分割して基準
電位ＶREF1及びＶREF2を４分割する補間をしようとする
と１つのコンパレータに３２個の分流用トランジスタが
必要となり、さらに基準電位ＶREF1及びＶREF2を８分割
する補正をするためには同サイズのトランジスタが１つ
のコンパレータに１２８個も必要となり、コンパレータ
の回路面積が大きくならざるを得ない問題があつた。

【００２０】本発明は以上の点を考慮してなされたもの
で、従来に比して格段的に少ない素子数で基準電位を分
割する複数の仮想基準電位と入力信号との比較出力を得
ることができる比較回路を提案しようとするものであ
る。

【００２１】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、第１の基準信号ＶREF1と入力信号
ＶINを入力し、第１の基準信号ＶREF1に対する第１の反
転比較出力電流（ＩＢ＋ＩＢ／２＋ＩＢ／２）及び第１
の同相比較出力電流（ＩＡ＋ＩＡ／２＋ＩＡ／２）を出
力する第１の差動入力段１１と、第２の基準信号ＶREF2
と入力信号ＶINを入力し、第２の基準信号ＶREF2に対す
る第２の反転比較出力電流（ＩＤ＋ＩＤ／２＋ＩＤ／
２）及び第２の同相比較出力電流（ＩＣ＋ＩＣ／２＋Ｉ
Ｃ／２）を出力する第２の差動入力段１２と、第１及び
第２の反転比較出力電流及び同相比較出力電流（ＩＢ＋
ＩＢ／２＋ＩＢ／２）、（ＩＤ＋ＩＤ／２＋ＩＤ／２）
及び（ＩＡ＋ＩＡ／２＋ＩＡ／２）、（ＩＣ＋ＩＣ／２
＋ＩＣ／２）をそれぞれ所定の割合で分流する分流手段
（Ｑ１４Ｎ、Ｑ１３Ｎ、Ｑ１２Ｎ）、（Ｑ２４Ｎ、Ｑ２
３Ｎ、Ｑ２２Ｎ）及び（Ｑ１２、Ｑ１３、Ｑ１４）、
（Ｑ２２、Ｑ２３、Ｑ２４）と、当該分流された第１及
び第２の反転比較出力電流ＩＢ及びＩＤを所定の割合で
足し合わせることにより合成反転出力電流ＩＦを生成す
ると共に、当該分流された第１及び第２の同相出力電流
ＩＡ、ＩＣを所定の割合で足し合わせることにより合成
同相出力電流ＩＥを生成し、合成反転出力電流ＩＦに対
して逆位相となる分流された第１及び第２の同相比較出
力電流ＩＡ及びＩＣと当該合成同相出力電流に対して逆
位相となる分流された第１及び第２の反転比較出力電流
ＩＢ、ＩＤとをそれぞれ比較することにより第１及び第
２の基準信号ＶREF1及びＶREF2間に存在する仮想の基準
信号に対する入力信号ＶINの比較結果を得る補間出力段
とを具えるようにする。

【００２２】また本発明においては、第１及び第２の基
準信号ＶREF1及びＶREF2と入力信号ＶINをそれぞれ比較
する第１及び第２の差動入力段Ｑ１０、Ｑ１１及びＱ２
０、Ｑ２１と、第１及び第２の反転比較出力電流（ＩＢ
＋ＩＢ／２＋ＩＢ／２）、（ＩＤ＋ＩＤ／２＋ＩＤ／
２）及び同相比較出力電流（ＩＡ＋ＩＡ／２＋ＩＡ／
２）、（ＩＣ＋ＩＣ／２＋ＩＣ／２）をそれぞれ所定の
割合で分流する分流手段Ｑ１２〜Ｑ１４、Ｑ１４Ｎ〜Ｑ
１２Ｎ及びＱ２２〜Ｑ２４、Ｑ２４Ｎ〜Ｑ２２Ｎとを共
有するようにする（Ｑ７２〜Ｑ７４、Ｑ７４Ｎ〜Ｑ７２
Ｎ及びＱ８２〜Ｑ８４、Ｑ８４Ｎ〜Ｑ８２Ｎ）。

【００２３】さらに本発明においては、第１の差動入力
段１１は、第１及び第２のトランジスタＱ１０及びＱ１
１の差動対よりなり、入力信号ＶINと第１の基準信号Ｖ
REF1との比較結果を第１の反転比較出力電流（ＩＢ＋Ｉ
Ｂ／２＋ＩＢ／２）及び第１の同相比較出力電流（ＩＡ
＋ＩＡ／２＋ＩＡ／２）として出力し、第２の差動入力
段１２は、第３及び第４のトランジスタＱ２０及びＱ２
１の差動対よりなり、入力信号ＶINと第２の基準信号Ｖ
REF2との比較結果を第２の反転比較出力電流（ＩＤ＋Ｉ
Ｄ／２＋ＩＤ／２）及び第２の同相比較出力電流（ＩＣ
＋ＩＣ／２＋ＩＣ／２）として出力し、分流手段は、第
１の差動入力段１１に縦続接続されるベース接地の第
５、第６、第７及び第８、第９、第１０のトランジスタ
Ｑ１４Ｎ、Ｑ１３Ｎ、Ｑ１２Ｎ及びＱ１２、Ｑ１３、Ｑ
１４と第２の差動入力段１２に縦続接続される第１１、
第１２、第１３及び第１４、第１５、第１６のトランジ
スタＱ２４Ｎ、Ｑ２３Ｎ、Ｑ２２Ｎ及びＱ２２、Ｑ２
３、Ｑ２４よりなり、第１の反転比較出力電流（ＩＢ＋
ＩＢ／２＋ＩＢ／２）及び第１の同相比較出力電流（Ｉ
Ａ＋ＩＡ／２＋ＩＡ／２）をそれぞれ１：１：２の割合
で分流すると共に、第２の反転比較出力電流（ＩＤ＋Ｉ
Ｄ／２＋ＩＤ／２）及び第２の同相比較出力電流（ＩＣ
＋ＩＣ／２＋ＩＣ／２）をそれぞれ１：１：２の割合に
分流し、補間出力段は、第１及び第２の反転比較出力電
流（ＩＢ＋ＩＢ／２＋ＩＢ／２）及び（ＩＤ＋ＩＤ／２
＋ＩＤ／２）を４分の１の割合で足し合わせた合成反転
出力電流ＩＦ（＝ＩＢ／２＋ＩＤ／２）を第６及び第１
１のトランジスタＱ１３Ｎ及びＱ２４Ｎのコレクタを共
通接続することにより生成し、当該合成反転出力電流Ｉ
Ｆと第１及び第２の同相比較出力電流ＩＡ及びＩＣとを
比較すると共に、第１及び第２の同相比較出力電流（Ｉ
Ａ＋ＩＡ／２＋ＩＡ／２）及び（ＩＣ＋ＩＣ／２＋ＩＣ
／２）を４分の１の割合で足し合わせた合成同相出力電
流ＩＥを第１０及び第１４のトランジスタＱ１４Ｎのコ
レクタを共通接続することにより生成し、当該合成同相
出力電流と分流された第１及び第２の反転比較出力電流
ＩＢ及びＩＤとを比較することにより第１及び第２の基
準信号ＶREF1及びＶREF2間に存在する仮想の基準信号に
対する入力信号ＶＩＮの比較結果を得るようにする。

【００２４】さらに本発明においては、補間出力手段
は、合成反転出力電流ＩＦ及び分流された第１、第２の
反転比較出力電流ＩＢ及びＩＤ並びに合成同相出力電流
ＩＥ、及び分流された第１、第２の同相比較出力電流Ｉ
Ａ及びＩＣがそれぞれ流れる出力端と分流用の各トラン
ジスタ（Ｑ１３Ｎ、Ｑ２４Ｎ）及び（Ｑ１２Ｎ、Ｑ２２
Ｎ）並びに（Ｑ１３、Ｑ２２）及び（Ｑ１４、Ｑ２４）
間に同一のエミツタ面積を有し、かつベース接地された
第１７及び第１８、第１９、並びに第２０及び第２１、
第２２のトランジスタＱ４３Ｎ及びＱ４２Ｎ、Ｑ５２並
びにＱ４３及びＱ４４、Ｑ５４を縦続接続するようにす
る。

【００２５】

【作用】補間出力段によつて分流された第１及び第２の
同相比較出力電流ＩＡ、ＩＣ及び反転比較出力電流Ｉ
Ｂ、ＩＤのうち合成出力電流ＩＥ、ＩＦに対して逆位相
となる分流された比較出力電流ＩＢ、ＩＤ及びＩＡ、Ｉ
Ｃをそれぞれ比較する。これにより比較回路を構成する
のに必要とされるトランジスタの数は従来の場合に比し
て格段的に低減することができ、第１及び第２の基準信
号ＶREF1及びＶREF2間に存在する仮想の基準信号Ｖ１、
Ｖ３に対する入力信号の比較結果を得るための比較回路
の回路面積を小さくすることができる。

【００２６】またこのとき第１及び第２の差動入力段Ｑ
１０、Ｑ１１及びＱ２０、Ｑ２１と分流手段Ｑ１２〜Ｑ
１４、Ｑ１４Ｎ〜Ｑ１２Ｎ及びＱ２２〜Ｑ２４、Ｑ２４
Ｎ〜Ｑ２２Ｎとを共用することにより比較回路を構成す
るのに必要なトランジスタの数をさらに低減することが
できる。

【００２７】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００２８】（１）電流の分流による補間の原理 この実施例の場合、２つの基準電位間にある複数の仮想
基準電位と入力信号との比較出力は、入力信号ＶIN及び
基準電位ＶREF1が入力されるコンパレータと入力信号Ｖ
IN及び基準電位ＶREF2（＝ＶREF1＋ΔＶ）が入力される
コンパレータの２組の同相出力を所定の割合で加え合わ
せてなる合成電流と２組の逆相出力のうち１方の逆相出
力とを比較することにより求められる。

【００２９】この原理を図１に示す２組の差動対１及び
２を用いて説明する。ここで差動対１はトランジスタＱ
１及びＱ２によつて構成され、ベースに入力信号ＶIN及
び基準電位ＶREF1を入力する。また差動対２はトランジ
スタＱ３及びＱ４によつて構成され、ベースに入力信号
ＶIN及び基準電位ＶREF2を入力するようになされてい
る。

【００３０】このときトランジスタＱ１、Ｑ２及びＱ
３、Ｑ４にそれぞれ流れるコレクタ電流をＩＡ、ＩＢ及
びＩＣ、ＩＤとすると、図２に示すように各コレクタ電
流ＩＡ、ＩＢ及びＩＣ、ＩＤの電流値はそれぞれ基準電
位ＶREF1及びＶREF2を境に反転する。

【００３１】従つてコレクタ電流ＩＡ及びＩＢが流れる
負荷抵抗Ｒ１及びＲ２とトランジスタＱ１及びＱ２の接
続中点に現れる出力電圧ＶＡ及びＶＢを比較器によつて
比較することにより基準電位ＶREF1に対する入力信号Ｖ
INの比較出力を得ることができる。

【００３２】またコレクタ電流ＩＣ及びＩＤが流れる負
荷抵抗Ｒ３及びＲ４とトランジスタＱ３及びＱ４の接続
中点に現れる出力電圧ＶＣ及びＶＤを比較器によつて比
較することにより基準電位ＶREF2に対する入力信号ＶIN
の比較出力を得ることができる。

【００３３】同様にコレクタ電流ＩＡ及びＩＤは基準電
位ＶREF1と基準電位ＶREF2（＝ＶREF1＋ΔＶ）との中間
電位Ｖ２（＝ＶREF1＋ΔＶ／２）を境に反転し、またコ
レクタ電流ＩＢ及びＩＣは基準電位ＶREF2との中間電位
Ｖ２（＝ＶREF1＋ΔＶ／２）を境に反転するため出力電
圧ＶＡ及びＶＤあるいは出力電圧ＶＢ及びＶＣを比較器
を用いて比較すれば仮想基準電位Ｖ２（＝ＶREF1＋ΔＶ
／２）に対する入力信号ＶINの比較出力を得ることがで
きる。

【００３４】この関係を用いて基準電位ＶREF1と基準電
位ＶREF2（＝ＶREF1＋ΔＶ）を４分割する仮想基準電位
に対する入力信号ＶINの比較出力を得ることを考える。
ここではコレクタ電流ＩＡ、ＩＢ及びＩＣの３つの電流
を用いる。

【００３５】このとき差電圧とコレクタ電流との間には
差電圧が小さい範囲ではコレクタ電流が直線的に増減す
る特性があるため差動対１及び２の同相出力であるコレ
クタ電流ＩＡ及びＩＣは図３に示すようにほぼ平行とな
り、差動対１の逆相出力であるコレクタ電流ＩＢはほぼ
直線と見なせる範囲において交差する。

【００３６】そこでコレクタ電流ＩＡとＩＣをそれぞれ
２分の１の割合によつて足し合わせた合成コレクタ電流
ＩＥ（すなわちＩＡ／２＋ＩＣ／２）を発生することが
できれば、この合成コレクタ電流ＩＥは両コレクタ電流
ＩＡ及びＩＣから等しく、かつ両コレクタ電流ＩＡ及び
ＩＣに平行な直線と表されるためコレクタ電流ＩＢと合
成コレクタ電流ＩＥは基準電位ＶREF1及びＶREF2を４分
割する仮想基準電位（ＶREF1＋ΔＶ／４）を境に反転す
る。

【００３７】従つてコレクタ電流ＩＢにより生じる出力
電圧ＶＢと合成コレクタ電流ＩＥにより生じる出力電圧
ＶＥとを比較すれば仮想基準電位Ｖ１（＝ＶREF1＋ΔＶ
／４）に対する入力信号ＶINの比較出力を得ることがで
きる。

【００３８】同様の関係は、コレクタ電流ＩＣ、ＩＢ及
びＩＤの３つの電流についても成り立つため、コレクタ
電流ＩＢとＩＤをそれぞれ２分の１の割合によつて足し
合わせた合成コレクタ電流ＩＦ（すなわちＩＢ／２＋Ｉ
Ｄ／２）を発生し、コレクタ電流ＩＣにより生じる出力
電圧ＶＣと合成コレクタ電流ＩＦにより生じる出力電圧
ＶＦとを比較すれば仮想基準電位Ｖ３（＝ＶREF1＋３・
ΔＶ／４）に対する入力信号ＶINの比較出力を得ること
ができる（図４）。

【００３９】すなわちこの実施例においては、隣合う２
つの差動対１及び２の同相出力を２分の１の割合で合成
した合成コレクタ電流ＩＥ及びＩＦと逆相出力であるコ
レクタ電流ＩＢ及びＩＣとをそれぞれ比較することを原
理として基準電位ＶREF1及びＶREF2を４等分する仮想基
準電位Ｖ１、Ｖ２、Ｖ３に対する入力信号ＶINの比較出
力を補間する。

【００４０】（２）第１の実施例 図５において１０は全体としてこの原理を用いてなる４
分割補間型比較回路の基本構成を示し、各基準電位ＶRE
F1、ＶREF2及びＶREF3と入力信号ＶINとの比較出力であ
るコレクタ電流を１：２の電流比で分流した後、組み合
わせて加算することにより各基準電位ＶREF1、ＶREF2及
びＶREF3を４等分する仮想基準電位に対する入力信号Ｖ
INの比較出力を得るようになされている。

【００４１】この実施例の場合、コンパレータを構成す
る各差動入力段１１、１２及び１３はそれぞれ同様の構
成を有しており、差動対を構成する一方のトランジスタ
Ｑ１０、Ｑ２０及びＱ３０に入力信号ＶINを入力し、他
方のトランジスタＱ１１、Ｑ２１、Ｑ２２に基準電位Ｖ
REF1、ＶREF2及びＶREF3を供給することにより各基準電
位に対する入力信号ＶINの信号レベルに応じたコレクタ
電流を引き込むようになされている。

【００４２】ここで差動対をなすトランジスタ（Ｑ１
０、Ｑ１１）、（Ｑ２０、Ｑ２１）及び（Ｑ３０、Ｑ３
１）のコレクタにはエミツタ面積の比が１：１：２でな
るベース接地の分流用トランジスタ（Ｑ１２、Ｑ１３、
Ｑ１４、Ｑ１４Ｎ、Ｑ１３Ｎ、Ｑ１２Ｎ）、（Ｑ２２、
Ｑ２３、Ｑ２４、Ｑ２４Ｎ、Ｑ２３Ｎ、Ｑ２２Ｎ）及び
（Ｑ３２、Ｑ３３、Ｑ３４、Ｑ３４Ｎ、Ｑ３３Ｎ、Ｑ３
２Ｎ）がそれぞれカスコード接続されており、エミツタ
面積比に応じて比較コレクタ電流を分流するようになさ
れている。

【００４３】また各差動入力段は隣接する差動入力段の
うちコレクタ電流を４分の１に分流する分流用のトラン
ジスタ（Ｑ１３、Ｑ２２）、（Ｑ１３Ｎ、Ｑ２４Ｎ）の
コレクタをそれぞれ共通接続するようになされており、
互いに同相関係にある２組の分流コレクタ電流を合成し
て出力電圧を得るようになされている。

【００４４】これによりトランジスタＱ１４及びＱ２４
に流れる分流コレクタ電流をＩＡ及びＩＣとすると、ト
ランジスタＱ１３とＱ２２の共通コレクタに接続される
負荷抵抗Ｒ１３には分流コレクタ電流ＩＡ及びＩＣをそ
れぞれ２分の１の割合で組み合わせてなる合成コレクタ
電流ＩＥ（＝ＩＡ／２＋ＩＣ／２）が流れ、同様にトラ
ンジスタＱ１２Ｎ及びＱ２２Ｎに流れる分流コレクタ電
流をＩＢ及びＩＤとすると、トランジスタＱ１３ＮとＱ
２４Ｎの共通コレクタに接続される負荷抵抗Ｒ１３Ｎに
は分流コレクタ電流ＩＢ及びＩＤをそれぞれ２分の１の
割合で組み合わせてなる合成コレクタ電流ＩＦ（＝ＩＢ
／２＋ＩＤ／２）が流れることになる。

【００４５】因に、各分流用のトランジスタ（Ｑ１３、
Ｑ１４、Ｑ１３Ｎ、Ｑ１２Ｎ）、（Ｑ２３、Ｑ２４、Ｑ
２３Ｎ、Ｑ２２Ｎ）……には同一の抵抗値を有する負荷
抵抗（Ｒ１３、Ｒ１４、Ｒ１３Ｎ、Ｒ１２Ｎ）、（Ｒ２
３、Ｒ２４、Ｒ２３Ｎ、Ｒ２２Ｎ）……が接続されてい
るため、各負荷抵抗にはトランジスタのエミツタ面積の
比に応じて分流された分流コレクタ電流及び合成コレク
タ電流の電流値に応じた出力電圧が得られる。

【００４６】この実施例の場合、基準電位ＶREF1及びＶ
REF2間の電位を４分割する仮想基準電位に対する比較出
力は各負荷抵抗の出力電圧を比較することにより得られ
る。すなわち基準電位ＶREF1及びＶREF2に対する入力信
号ＶINの比較出力は、それぞれ負荷抵抗Ｒ１４と負荷抵
抗Ｒ１２Ｎの出力電圧の比較により、また負荷抵抗Ｒ２
４と負荷抵抗Ｒ２２Ｎの出力電圧の比較により得ること
ができる。

【００４７】さらに負荷抵抗Ｒ１２Ｎ及びＲ２４の出力
電圧を比較することにより２つの基準電位ＶREF1及びＶ
REF2を２分する仮想基準電位Ｖ２（＝ＶREF1＋ΔＶ／
２）に対する入力信号ＶINの比較出力を得るようになさ
れている。

【００４８】また合成コレクタ電流が流れる負荷抵抗Ｒ
１３と分流コレクタ電流が流れる負荷抵抗Ｒ１２Ｎの出
力電圧を比較することにより基準電位ＶREF1と中間電位
Ｖ２を２分する（すなわち基準電位ＶREF1及びＶREF2間
を４分割する）仮想基準電位Ｖ１（＝ＶREF1＋ΔＶ／
４）に対する入力信号ＶINの比較出力を得るようになさ
れている。

【００４９】同様に合成コレクタ電流が流れる負荷抵抗
Ｒ１３Ｎと分流コレクタ電流が流れる負荷抵抗Ｒ２４の
出力電圧を比較するようになされ、基準電位ＶREF2と中
間電位Ｖ２を２分する（すなわち基準電位ＶREF1及びＶ
REF2間を４分割する）仮想基準電位Ｖ３（＝ＶREF1＋３
・ΔＶ／４）に対する入力信号ＶINの比較出力を得るよ
うになされている。

【００５０】以上の構成において、入力信号ＶINを基準
電位ＶREF1から隣合う基準電位ＶREF2まで増加させ、そ
の際における４分割補間型比較回路の補間動作を説明す
る。まず入力信号ＶINが基準電位ＶREF1を越える場合
（図４の交点Ｐ１）、負荷抵抗Ｒ１４に流れる分流コレ
クタ電流ＩＡと負荷抵抗Ｒ１２Ｎに流れる分流コレクタ
電流ＩＢの電流差は徐々に小さくなり、入力信号ＶINの
電圧値が基準電位ＶREF1を越えたとき負荷抵抗Ｒ１４と
負荷抵抗Ｒ１２Ｎの出力電圧を比較するコンパレータの
比較出力が反転される。

【００５１】さらに入力信号ＶINの電圧値を徐々に大き
くすると、負荷抵抗Ｒ１２Ｎに流れる分流コレクタ電流
ＩＢと負荷抵抗Ｒ１３に流れる合成コレクタ電流（ＩＡ
／２＋ＩＣ／２）の電流差は徐々に小さくなり、入力信
号ＶINの電圧値が基準電位ＶREF1及びＶREF2を４等分す
る仮想基準電位Ｖ１を越えたとき負荷抵抗Ｒ１２Ｎと負
荷抵抗Ｒ１３の出力電圧を比較するコンパレータの比較
出力が新たに反転される。

【００５２】さらに入力信号ＶINの電圧値を大きくする
と、まず入力信号ＶINの電圧値が仮想基準電位Ｖ２を越
えるとき分流コレクタ電流ＩＢとＩＣの電流値が反転
し、負荷抵抗Ｒ１２Ｎと負荷抵抗Ｒ２４の出力電圧を比
較するコンパレータの比較出力が反転することになる。

【００５３】以下同様に入力信号ＶINの電圧値が仮想基
準電位Ｖ３を越えるとき分流コレクタ電流ＩＣと合成コ
レクタ電流（ＩＢ／２＋ＩＤ／２）の電流値が反転し、
負荷抵抗Ｒ１３Ｎと負荷抵抗Ｒ２４の出力電圧を比較す
るコンパレータの比較出力が反転する。そして入力信号
ＶINの電圧値が基準電位ＶREF2を越えるとき分流コレク
タ電流ＩＣとＩＤが反転し、負荷抵抗Ｒ２４と負荷抵抗
Ｒ２２Ｎの出力電圧を比較するコンパレータの比較出力
が反転することになる。

【００５４】このように互いに隣合う基準電位ＶREF1及
びＶREF2と入力信号ＶINをそれぞれ比較し、各コレクタ
電流を分流した分流コレクタ電流ＩＡ、ＩＢ及びＩＣ、
ＩＤのうち互いに逆相の関係にある分流コレクタ電流に
よつて与えられる出力電圧を比較すると共に、分流コレ
クタ電流ＩＡ、ＩＣ及びＩＢ、ＩＤを２分の１の割合で
合成した合成コレクタ電流によつて与えられる出力電圧
を比較することにより、差動入力段１１及び１２にそれ
ぞれ与えられる基準電位ＶREF1及びＶREF2を４等分する
仮想基準電位Ｖ１、Ｖ２及びＶ３に対する入力信号ＶIN
の比較出力を得ることができる。

【００５５】以上の構成によれば、基準電位ＶREF1及び
ＶREF2と入力信号ＶINとの比較出力のうち互いに同相の
分流コレクタ電流ＩＡ、ＩＣ及びＩＢ、ＩＤを２分の１
の割合で加え合わせた合成コレクタ電流（ＩＡ／２＋Ｉ
Ｃ／２）及び（ＩＢ／２＋ＩＤ／２）により生じる出力
電圧と、この合成コレクタ電流に対して逆相の関係にあ
る分流コレクタ電流ＩＢ及びＩＣにより生じる出力電圧
とをそれぞれ比較することにより、実際に与えられる基
準電位ＶREF1及びＶREF2を４等分する仮想基準電位Ｖ
１、Ｖ２、Ｖ３に対する入力信号ＶINの比較出力を得る
ことができる。

【００５６】またこのとき４分割補間型比較回路を構成
するのに必要な素子数は、１つの差動入力段について見
るとエミツタ面積の比が異なるトランジスタを用いる場
合には６個で良く、同じエミツタ面積のトランジスタを
用いる場合には８個となり、従来回路の場合に必要とな
るトランジスタの数（エミツタ面積の比が異なるトラン
ジスタを用いる場合には１４個、エミツタ面積が等しい
場合には３２個）に対して少ない素子数により実現する
ことができ、コンパレータに要求される回路面積をほぼ
４分の１にすることができる。

【００５７】（３）第２の実施例 図５との対応部分に同一符号を付して示す図６におい
て、４分割補間型比較回路２０は各差動入力段１１（１
２、１３）における分流用のトランジスタＱ１３、Ｑ１
４及びＱ１３Ｎ、Ｑ１２Ｎ（（トランジスタＱ２３、Ｑ
２４及びＱ２３Ｎ、Ｑ２２Ｎ）、（Ｑ３３、Ｑ３４、Ｑ
３３Ｎ、Ｑ３２Ｎ））と負荷抵抗Ｒ１３、Ｒ１４及びＲ
１３Ｎ、Ｒ１２Ｎ（（Ｒ２３、Ｒ２４及びＲ２３Ｎ、Ｒ
２２Ｎ）、（Ｒ３３、Ｒ３４、Ｒ３３Ｎ、Ｒ３２Ｎ））
との間にベース接地でなるトランジスタＱ４３、Ｑ４４
及びＱ４３Ｎ、Ｑ４２Ｎ（（Ｑ５３、Ｑ５４及びＱ５３
Ｎ、Ｑ５２Ｎ）、（Ｑ６３、Ｑ６４、Ｑ６３Ｎ、Ｑ６２
Ｎ））を縦続接続することを除いて同様の構成を有して
いる。

【００５８】この実施例の場合、分流用のトランジスタ
にそれぞれ縦続接続されるこれら４つのトランジスタＱ
４３、Ｑ４４及びＱ４３Ｎ、Ｑ４２Ｎ（Ｑ５３、Ｑ５
４、Ｑ５３Ｎ、Ｑ５２Ｎ及びＱ６３、Ｑ６４、Ｑ６３
Ｎ、Ｑ６２Ｎ）は、出力端に寄生することになる負荷容
量を見かけ上、各トランジスタＱ４３、Ｑ４４及びＱ４
３Ｎ、Ｑ４２Ｎ（Ｑ５３、Ｑ５４、Ｑ５３Ｎ、Ｑ５２Ｎ
及びＱ６３、Ｑ６４、Ｑ６３Ｎ、Ｑ６２Ｎ）のコレクタ
容量分（すなわち１個）とし、４分割補間型比較回路２
０の時定数τを小さくするようになされている。

【００５９】これは第１の実施例の場合に寄生する負荷
容量の容量値の半分の値であり、４分割補間型比較回路
２０をさらに一段と高速動作させることができる。

【００６０】以上の構成によれば、実際に与えられる基
準電位ＶREF1及びＶREF2をそれぞれ４等分する仮想基準
電位Ｖ１、Ｖ２、Ｖ３に対する比較出力をコレクタ電流
の分流とその組み合わせによる補間によつて求めること
ができ、かつ一段と高速動作させることができる４分割
補間型比較回路を容易に実現することができる。

【００６１】（４）第３の実施例 図５との対応部分に同一符号を付して示す図７におい
て、３０は全体として４分割補間型比較回路を示し、差
動入力段１１を構成するトランジスタＱ１０及びＱ１１
とそのコレクタに接続されコレクタ電流を分流するトラ
ンジスタＱ１２、Ｑ１３、Ｑ１４、Ｑ１４Ｎ、Ｑ１３
Ｎ、Ｑ１２Ｎを１：１：２のエミツタ面積比を有するト
ランジスタＱ７２、Ｑ７３、Ｑ７４及びＱ７４Ｎ、Ｑ７
３Ｎ、Ｑ７２Ｎによつて共用することを除いて同様の構
成を有している。

【００６２】この実施例の場合、差動入力段１２、１３
も差動入力段１１と同様、各入力段を構成するトランジ
スタＱ２０及びＱ２１、Ｑ３０及びＱ３１とそのコレク
タに接続されコレクタ電流を分流するトランジスタＱ２
２、Ｑ２３、Ｑ２４、Ｑ２４Ｎ、Ｑ２３Ｎ、Ｑ２２Ｎ及
びＱ３２、Ｑ３３、Ｑ３４、Ｑ３４Ｎ、Ｑ３３Ｎ、Ｑ３
２Ｎをそれぞれ１：１：２のエミツタ面積比を有するト
ランジスタＱ８２、Ｑ８３、Ｑ８４、Ｑ８４Ｎ、Ｑ８３
Ｎ、Ｑ８２Ｎ及びＱ９２、Ｑ９３、Ｑ９４、Ｑ９４Ｎ、
Ｑ９３Ｎ、Ｑ９２Ｎによつて共用することを除いて同様
の構成を有している。

【００６３】また各入力段の差動対を構成するトランジ
スタＱ７２〜Ｑ７４、Ｑ８２〜Ｑ８４、Ｑ９２〜Ｑ９４
の各ベースには入力信号ＶINが共通に入力され、一方の
トランジスタＱ７２Ｎ〜Ｑ７４Ｎ、Ｑ８２Ｎ〜Ｑ８４
Ｎ、Ｑ９２Ｎ〜Ｑ９４Ｎの各ベースにはそれぞれ基準電
位ＶREF1、ＶREF2、ＶREF3が入力されるようになされて
いる。

【００６４】従つて負荷抵抗Ｒ１４及びＲ１２Ｎには基
準電位ＶREF1を参照電位とすると共に入力信号ＶINに対
して同相及び逆相の関係となるコレクタ電流が流れるこ
ととなり、負荷抵抗Ｒ１４及びＲ１２Ｎに発生する出力
電圧より基準電位ＶREF1に対する入力信号ＶINの比較結
果を得ることができる。また同様に負荷抵抗Ｒ２４及び
Ｒ２２Ｎには基準電位ＶREF2を参照電位とすると共に入
力信号ＶINに対して同相及び逆相の関係となるコレクタ
電流が流れることとなり、基準電位ＶREF2に対する入力
信号ＶINの比較結果を得ることができる。

【００６５】さらに負荷抵抗Ｒ１３及びＲ１３Ｎには上
述の実施例の場合と同様、基準電位ＶREF1及びＶREF2に
対して入力信号ＶINと同相同士の関係及び逆相同士の関
係にあるコレクタ電流をそれぞれ２分の１割合で合成し
たコレクタ電流が流れる。従つて負荷抵抗Ｒ１２Ｎに生
じる出力電圧と負荷抵抗Ｒ１３に生じる出力電圧を比較
すれば仮想基準電位Ｖ１に対する入力信号ＶINの比較結
果を得ることができ、同様に負荷抵抗Ｒ１３Ｎに生じる
出力電圧と負荷抵抗Ｒ２４に生じる出力電圧を比較すれ
ば仮想基準電位Ｖ３に対する入力信号ＶINの比較結果を
得ることができる。

【００６６】同様に負荷抵抗Ｒ１２Ｎに生じる出力電圧
と負荷抵抗Ｒ２４に生じる出力電圧を比較すれば仮想基
準電圧Ｖ２に対する入力信号ＶINの比較結果を得ること
ができる。

【００６７】以上の構成によれば、４分割補間型比較回
路を構成するのに必要な素子数をさらに一段と少ない素
子数により実現することができ、コンパレータに要求さ
れる回路面積を小さくすることができる。

【００６８】（５）他の実施例 なお上述の実施例においては、隣合う２つの基準電位Ｖ
REF1及びＶREF2（＝ＶREF1＋ΔＶ）を４分割する仮想基
準電位Ｖ１、Ｖ２、Ｖ３に対する入力信号ＶINの比較出
力を補間により求める場合について述べたが、本発明は
これに限らず、一般にＮ（Ｎは自然数）分割する仮想基
準電位に対する入力信号ＶINの比較出力を補間により求
める場合にも広く適用し得る。

【００６９】この場合２つの基準電位ＶREF1及びＶREF2
の差電圧ΔＶをＮ分割することは、この差電圧の中間電
位ΔＶ／２と基準電位ＶREF1又はＶREF2間を２分のＮ分
割することを意味する。例えば８分割する場合には、図
８に示すように差電圧ΔＶ／２を４分割することを意味
する。

【００７０】従つて、次式

【数１】 に基づいて分流コレクタ電流ＩＡと分流コレクタ電流Ｉ
Ｃを（Ｎ／２）−ｋ：ｋ（ｋ＝０、１……Ｎ／２）に内
分する合成コレクタ電流を発生させ、これらの各合成コ
レクタ電流と分流コレクタ電流ＩＢとを比較すれば基準
電位ＶREF1と中間電位（ＶREF1＋ΔＶ／２）間を２分の
Ｎ分割することができる。

【００７１】同様に分流コレクタ電流ＩＢと分流コレク
タ電流ＩＤを（Ｎ／２）−ｋ：ｋ（ｋ＝０、１……Ｎ／
２）に内分する合成コレクタ電流を発生させ、これらの
各合成コレクタ電流と分流コレクタ電流ＩＣとを比較す
れば中間電位（ＶREF1＋ΔＶ／２）と基準電位ＶREF2間
を２分のＮ分割することができる。

【００７２】また上述の実施例においては、差動対をな
す一対のトランジスタＱ１０及びＱ１１、Ｑ２０及びＱ
２１……にエミツタ面積の比が異なる複数のベース接地
トランジスタをカスコード接続してコレクタ電流を分流
する場合について述べたが、本発明はこれに限らず、電
流比のばらつきを小さく抑制するため分流に使用するト
ランジスタのエミツタにエミツタ抵抗を加えても良い。

【００７３】さらに上述の実施例においては、コレクタ
電流の分流用のトランジスタＱ１２、Ｑ１３、Ｑ１４
（Ｑ１４Ｎ、Ｑ１３Ｎ、Ｑ１２Ｎ）のエミツタ面積比を
１：１：２に設定する場合について述べたが、本発明は
これに限らず、他の比に設定しても良い。

【００７４】さらに上述の実施例においては、本発明を
並列型のＡ−Ｄ変換回路の比較部に用いる場合について
述べたが、本発明はこれに限らず、広くアナログ信号の
比較回路に適用し得る。

【００７５】

【発明の効果】上述のように本発明によれば、第１及び
第２の基準信号に対する入力信号の第及び第２の比較出
力電流のうち同位相の比較出力電流を足し合わせること
により第１及び第２の合成出力電流を生成し、生成され
た第１及び第２の合成出力電流と当該合成出力信号に対
して逆位相の比較出力電流を補間出力段においてそれぞ
れ比較する。これにより比較回路は第１及び第２の基準
信号に存在する仮想の基準信号に対する入力信号の比較
結果を得ることができる。このとき比較回路を構成する
のに必要とされるトランジスタの数は従来の場合に比し
て格段的に低減されるため比較回路の回路面積を一段と
縮小することができる。

【図面の簡単な説明】

【図１】本発明による比較回路におけるコレクタ電流の
分流による補間の原理説明に供する接続図である。

【図２】異なる基準電位が与えられる差動対に流れるコ
レクタ電流と入力信号との関係を示す特性曲線図であ
る。

【図３】所定の割合で合成された合成コレクタ電流と基
準電位に対して流れるコレクタ電流との関係を示す特性
曲線図である。

【図４】合成コレクタ電流を用いた仮想基準電位の補間
処理の説明に供する特性曲線図である。

【図５】本発明による比較回路の一実施例を示す接続図
である。

【図６】他の実施例の説明に供する接続図である。

【図７】他の実施例の説明に供する接続図である。

【図８】Ｎ分割補間の説明に供する特性曲線図である。

【図９】従来の比較回路の構成を示す接続図である。

【図１０】分流コレクタ電流の合成による第１の基準電
位に対する比較出力の説明に供する特性曲線図である。

【図１１】分流コレクタ電流の合成による第１の仮想基
準電位に対する比較出力の説明に供する特性曲線図であ
る。

【図１２】分流コレクタ電流の合成による第２の仮想基
準電位に対する比較出力の説明に供する特性曲線図であ
る。

【図１３】分流コレクタ電流の合成による第３の仮想基
準電位に対する比較出力の説明に供する特性曲線図であ
る。

【図１４】分流コレクタ電流の合成による第２の基準電
位に対する比較出力の説明に供する特性曲線図である。

【符号の説明】 １０、２０、３０……４分割補間型比較回路、１１、１
２、１３……差動入力段、ＶIN……アナログ信号、ＶRE
F1、ＶREF2、ＶREF3……基準電位、Ｖ１、Ｖ２、Ｖ３…
…仮想基準電位。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】第１の基準信号と入力信号を入力し、上記
   第１の基準信号に対する第１の反転比較出力電流及び第
   １の同相比較出力電流を出力する第１の差動入力段と、 第２の基準信号と上記入力信号を入力し、上記第２の基
   準信号に対する第２の反転比較出力電流及び第２の同相
   比較出力電流を出力する第２の差動入力段と、 上記第１及び第２の反転比較出力電流及び同相比較出力
   電流をそれぞれ所定の割合で分流する分流手段と、 当該分流された第１及び第２の反転比較出力電流を所定
   の割合で足し合わせることにより合成反転出力電流を生
   成すると共に、当該分流された上記第１及び第２の同相
   出力電流を所定の割合で足し合わせることにより合成同
   相出力電流を生成し、上記合成反転出力電流に対して逆
   位相となる上記分流された同相比較出力電流と上記合成
   同相出力電流に対して逆位相となる上記分流された反転
   比較出力電流とをそれぞれ比較することにより上記第１
   及び第２の基準信号間に存在する仮想の基準信号に対す
   る上記入力信号の比較結果を得る補間出力段とを具える
   ことを特徴とする比較回路。
2. 【請求項２】上記第１及び第２の基準信号と上記入力信
   号をそれぞれ比較する上記第１及び第２の差動入力段
   と、上記第１及び第２の反転比較出力電流及び同相比較
   出力電流をそれぞれ所定の割合で分流する上記分流手段
   とを共有することを特徴とする請求項１に記載の比較回
   路。
3. 【請求項３】上記第１の差動入力段は、第１及び第２の
   トランジスタの差動対よりなり、上記入力信号と上記第
   １の基準信号との比較結果を第１の反転比較出力電流及
   び第１の同相比較出力電流として出力し、 上記第２の差動入力段は、第３及び第４のトランジスタ
   の差動対よりなり、上記入力信号と上記第２の基準信号
   との比較結果を第２の反転比較出力電流及び第２の同相
   比較出力電流として出力し、 上記分流手段は、上記第１の差動入力段に縦続接続され
   るベース接地の第５、第６、第７及び第８、第９、第１
   ０のトランジスタと上記第２の差動入力段に縦続接続さ
   れる第１１、第１２、第１３及び第１４、第１５、第１
   ６のトランジスタよりなり、上記第１の反転比較出力電
   流及び上記第１の同相比較出力電流をそれぞれ１：１：
   ２の割合で分流すると共に、上記第２の反転比較出力電
   流及び第２の同相比較出力電流をそれぞれ１：１：２の
   割合に分流し、 上記補間出力段は、上記第１及び第２の反転比較出力電
   流を４分の１の割合で足し合わせた合成反転出力電流を
   上記第６及び第１１のトランジスタのコレクタを共通接
   続することにより生成し、当該合成反転出力電流と上記
   第１及び第２の同相比較出力電流とを比較すると共に、
   上記第１及び第２の同相比較出力電流を４分の１の割合
   で足し合わせた合成同相出力電流を上記第９及び第１４
   のトランジスタのコレクタを共通接続することにより生
   成し、当該合成同相出力電流と第１及び第２の反転比較
   出力電流とを比較することにより上記第１及び第２の基
   準信号間に存在する仮想の基準信号に対する上記入力信
   号の比較結果を得ることを特徴とする請求項１に記載の
   比較回路。
4. 【請求項４】上記補間出力手段は、上記合成反転出力電
   流、及び分流された上記第１の反転比較出力電流並びに
   上記合成同相出力電流、及び分流された上記第１の同相
   比較出力電流がそれぞれ流れる出力端と分流用の各トラ
   ンジスタ間に同一のエミツタ面積を有し、かつベース接
   地された第１７及び第１８、第１９、並びに第２０及び
   第２１、第２２のトランジスタを縦続接続することを特
   徴とする請求項３に記載の比較回路。