JPH06197020A - 電圧比較増幅回路 - Google Patents
電圧比較増幅回路Info
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- JPH06197020A JPH06197020A JP35892692A JP35892692A JPH06197020A JP H06197020 A JPH06197020 A JP H06197020A JP 35892692 A JP35892692 A JP 35892692A JP 35892692 A JP35892692 A JP 35892692A JP H06197020 A JPH06197020 A JP H06197020A
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Abstract
(57)【要約】
【目的】本発明は、電圧比較増幅回路において、２つの
基準電位の中間にある中間電位に対する比較出力を補間
により求めることができる電圧比較増幅回路を実現す
る。 【構成】２つの基準電位についてそれぞれ出力される複
数の比較出力電流を所定の比率で分流することによつて
複数の分流出力電流を発生し、かつ分流された各比較出
力電流が発生する出力電圧を出力手段によつてさらに複
数の出力電圧に分割する。この分割によつて発生された
複数の出力電圧のうち位相関係が互いに逆相、かつ出力
特性が第１及び第２の基準電位の中間電位において逆転
する組み合わせを選択して比較する。これにより現実に
与えられる２つの基準電位に対して中間に位置する任意
の仮想電位に対する入力アナログ信号の比較出力を容易
に求めることができる。
基準電位の中間にある中間電位に対する比較出力を補間
により求めることができる電圧比較増幅回路を実現す
る。 【構成】２つの基準電位についてそれぞれ出力される複
数の比較出力電流を所定の比率で分流することによつて
複数の分流出力電流を発生し、かつ分流された各比較出
力電流が発生する出力電圧を出力手段によつてさらに複
数の出力電圧に分割する。この分割によつて発生された
複数の出力電圧のうち位相関係が互いに逆相、かつ出力
特性が第１及び第２の基準電位の中間電位において逆転
する組み合わせを選択して比較する。これにより現実に
与えられる２つの基準電位に対して中間に位置する任意
の仮想電位に対する入力アナログ信号の比較出力を容易
に求めることができる。
Description
【発明の詳細な説明】
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題（図１１〜図１４） 課題を解決するための手段（図１及び図７） 作用（図２〜図６及び図８〜図１０） 実施例（図１〜図１０） （１）第１の実施例（図１〜図６） （２）第２の実施例（図７〜図１０） （３）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明は電圧比較増幅回路に関
し、例えばアナログデイジタル変換回路の信号比較部に
適用して好適なものである。
し、例えばアナログデイジタル変換回路の信号比較部に
適用して好適なものである。
【０００３】
【従来の技術】今日、アナログ信号をデイジタル信号と
して処理するためコンパレータが各種の信号処理回路内
に用意されている。特に多数の参照電圧とアナログ信号
との比較をしなければならないアナログデイジタル変換
回路（以下Ａ−Ｄ変換回路という）では非常に多くのコ
ンパレータが内蔵されている。
して処理するためコンパレータが各種の信号処理回路内
に用意されている。特に多数の参照電圧とアナログ信号
との比較をしなければならないアナログデイジタル変換
回路（以下Ａ−Ｄ変換回路という）では非常に多くのコ
ンパレータが内蔵されている。
【０００４】
【発明が解決しようとする課題】ところがＡ−Ｄ変換回
路の場合、分解能が上がるに従つて集積回路に占めるコ
ンパレータの割合が非常に大きくならざるを得ず集積回
路全体の回路面積が大きくならざるを得ないため一度に
複数の参照電圧に対する比較出力を求めることができる
コンパレータが求められている。
路の場合、分解能が上がるに従つて集積回路に占めるコ
ンパレータの割合が非常に大きくならざるを得ず集積回
路全体の回路面積が大きくならざるを得ないため一度に
複数の参照電圧に対する比較出力を求めることができる
コンパレータが求められている。
【０００５】この種のコンパレータとしては各参照電圧
ＶREF に応じて差動増幅回路に接続される負荷抵抗の抵
抗値を異なる値に設定し、２つの差動増幅回路の出力電
圧を比較することにより仮想電圧に対する比較出力を得
るものがある（図１１）。
ＶREF に応じて差動増幅回路に接続される負荷抵抗の抵
抗値を異なる値に設定し、２つの差動増幅回路の出力電
圧を比較することにより仮想電圧に対する比較出力を得
るものがある（図１１）。
【０００６】このコンパレータは入力電圧ＶIN及び参照
電圧ＶR1が入力される差動増幅回路１（トランジスタＱ
１及びＱ２）に接続される負荷抵抗Ｒ１、Ｒ２の抵抗値
と入力電圧ＶIN及び参照電圧ＶR2（＝ＶR1＋ΔＶ）が入
力される差動増幅回路２（トランジスタＱ３及びＱ４）
に接続される負荷抵抗Ｒ３、Ｒ４の抵抗値を３：１に設
定するもので、２つの参照電圧ＶR1及びＶR2を１：３に
内分する仮想電位に対する比較出力を得るものである。
電圧ＶR1が入力される差動増幅回路１（トランジスタＱ
１及びＱ２）に接続される負荷抵抗Ｒ１、Ｒ２の抵抗値
と入力電圧ＶIN及び参照電圧ＶR2（＝ＶR1＋ΔＶ）が入
力される差動増幅回路２（トランジスタＱ３及びＱ４）
に接続される負荷抵抗Ｒ３、Ｒ４の抵抗値を３：１に設
定するもので、２つの参照電圧ＶR1及びＶR2を１：３に
内分する仮想電位に対する比較出力を得るものである。
【０００７】これは差動増幅回路１及び２の出力電圧Ｖ
１及びＶ２が増幅率Ｇ１及びＧ２（すなわち負荷抵抗の
抵抗比）に比例する関係を用いるものであり、出力電圧
Ｖ１及びＶ２が、次式
１及びＶ２が増幅率Ｇ１及びＧ２（すなわち負荷抵抗の
抵抗比）に比例する関係を用いるものであり、出力電圧
Ｖ１及びＶ２が、次式
【数１】 によつて与えられる電位ＶC （図１２において実線と破
線が交差する電位）で等しくなることを原理としてい
る。
線が交差する電位）で等しくなることを原理としてい
る。
【０００８】すなわち２つの出力電圧Ｖ１及びＶ２が等
しくなる電位は、出力電圧Ｖ１と出力電圧Ｖ２を増幅率
Ｇ１及びＧ２によつて内分する電位として与えられる。
この例では負荷抵抗Ｒ１、Ｒ２と負荷抵抗Ｒ３、Ｒ４の
抵抗値が３：１に設定されているため２つの出力電圧Ｖ
１及びＶ２が等しくなる電位ＶC は参照電圧Ｖ１と参照
電圧Ｖ２を１：３に内分する電位となり、参照電圧を４
分割する仮想電位に対する比較出力を求めることができ
る。
しくなる電位は、出力電圧Ｖ１と出力電圧Ｖ２を増幅率
Ｇ１及びＧ２によつて内分する電位として与えられる。
この例では負荷抵抗Ｒ１、Ｒ２と負荷抵抗Ｒ３、Ｒ４の
抵抗値が３：１に設定されているため２つの出力電圧Ｖ
１及びＶ２が等しくなる電位ＶC は参照電圧Ｖ１と参照
電圧Ｖ２を１：３に内分する電位となり、参照電圧を４
分割する仮想電位に対する比較出力を求めることができ
る。
【０００９】またこの原理を用いて多数の仮想電位に対
する比較出力を求めるものに図１３に示すものがある。
このコンパレータは差動増幅回路に接続される負荷抵抗
を複数に抵抗値を有する抵抗の直列接続とすることによ
つて補間出力を求めるものである。
する比較出力を求めるものに図１３に示すものがある。
このコンパレータは差動増幅回路に接続される負荷抵抗
を複数に抵抗値を有する抵抗の直列接続とすることによ
つて補間出力を求めるものである。
【００１０】この例の場合、差動増幅回路１１及び１２
には３：２：４：１２の抵抗比でなる抵抗ＲｉＡ、Ｒｉ
Ｂ、ＲｉＣ、ＲｉＤ（ｉ＝１、２、３、４）を直列接続
した負荷抵抗が接続されており、各抵抗の接続中点間の
電位差である出力電圧をＶ11〜Ｖ14、Ｖ21〜Ｖ24を組み
合わせることにより、参照電圧を８等分する仮想電位に
対する比較出力を発生するようになされている。
には３：２：４：１２の抵抗比でなる抵抗ＲｉＡ、Ｒｉ
Ｂ、ＲｉＣ、ＲｉＤ（ｉ＝１、２、３、４）を直列接続
した負荷抵抗が接続されており、各抵抗の接続中点間の
電位差である出力電圧をＶ11〜Ｖ14、Ｖ21〜Ｖ24を組み
合わせることにより、参照電圧を８等分する仮想電位に
対する比較出力を発生するようになされている。
【００１１】すなわち出力電圧Ｖ２１とＶ１４の電圧比
（３：２１）、出力電圧Ｖ２１とＶ１３の電圧比（３：
９）、出力電圧Ｖ２１とＶ１２の電圧比（３：５）、出
力電圧Ｖ２２とＶ１２の電圧比（５：５）、出力電圧Ｖ
２２とＶ１１の電圧比（５：３）、出力電圧Ｖ２３とＶ
１１の電圧比（９：３）、出力電圧Ｖ２４とＶ１１の電
圧比（２１：３）により参照電圧ＶREF1及びＶREF2を８
等分する仮想電位Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ
６、Ｖ７を発生するようになされている（図１４）。
（３：２１）、出力電圧Ｖ２１とＶ１３の電圧比（３：
９）、出力電圧Ｖ２１とＶ１２の電圧比（３：５）、出
力電圧Ｖ２２とＶ１２の電圧比（５：５）、出力電圧Ｖ
２２とＶ１１の電圧比（５：３）、出力電圧Ｖ２３とＶ
１１の電圧比（９：３）、出力電圧Ｖ２４とＶ１１の電
圧比（２１：３）により参照電圧ＶREF1及びＶREF2を８
等分する仮想電位Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ
６、Ｖ７を発生するようになされている（図１４）。
【００１２】ところがこの場合には複数の補間出力を得
ることができる反面、これに用いられる抵抗値が大きく
異なるため時定数の違いから各出力電圧Ｖ11〜Ｖ14、Ｖ
21〜Ｖ24の出力速度に違いが生じ、比較動作に時間がか
かる問題があつた。
ることができる反面、これに用いられる抵抗値が大きく
異なるため時定数の違いから各出力電圧Ｖ11〜Ｖ14、Ｖ
21〜Ｖ24の出力速度に違いが生じ、比較動作に時間がか
かる問題があつた。
【００１３】本発明は以上の点を考慮してなされたもの
で、素子数が少なく、かつ各出力電圧の出力速度が等し
い電圧比較増幅回路を提案しようとするものである。
で、素子数が少なく、かつ各出力電圧の出力速度が等し
い電圧比較増幅回路を提案しようとするものである。
【００１４】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、入力アナログ信号ＶINと第１の基
準電位ＶREF1とを比較し、第１の出力電流及び第２の出
力電流を出力する第１の差動増幅手段２１、３１と、入
力アナログ信号ＶINと第２の基準電位ＶREF2とを比較
し、第３の出力電流及び第４の出力電流を出力する第２
の差動増幅手段２２、３２と、第１の出力電流をそれぞ
れ複数に分流し、分流された複数の出力電流Ｉ１、Ｉ２
を第１の分流出力電流として出力する第１の電流分流手
段Ｑ２４Ｎ、Ｑ２３Ｎと、第２の出力電流をそれぞれ複
数に分流し、分流された複数の出力電流Ｉ１、Ｉ２を第
２の分流出力電流として出力する第２の電流分流手段Ｑ
２３、Ｑ２４と、第３の出力電流をそれぞれ複数に分流
し、分流された複数の出力電流Ｉ１、Ｉ２を第３の分流
出力電流として出力する第３の電流分流手段Ｑ２９Ｎ、
Ｑ２８Ｎと、第４の出力電流をそれぞれ複数に分流し、
分流された複数の出力電流Ｉ１、Ｉ２を第４の分流出力
電流として出力する第４の電流分流手段Ｑ２８、Ｑ２９
と、第１の分流出力電流として出力される複数の出力電
流に応じて発生される出力電圧を複数に分割し、分割に
より発生された複数の出力電圧ＶF 、ＶB を入力アナロ
グ信号に対して同相の同相比較出力として出力する第１
の出力手段ＲF 、ＲB と、第２の分流出力電流として出
力される複数の出力電流に応じて発生される出力電圧を
複数に分割し、分割により発生された複数の出力電圧Ｖ
E、ＶA を入力アナログ信号に対して逆相の逆相比較出
力として出力する第２の出力手段と、第３の分流出力電
流として出力される複数の出力電流に応じて発生される
出力電圧を複数に分割し、分割により発生された複数の
出力電圧ＶH 、ＶDを入力アナログ信号に対して同相の
同相比較出力として出力する複数の第３の出力手段ＲH
、ＲD と、第４の分流出力電流として出力される複数
の出力電流に応じて発生される出力電圧を複数に分割
し、分割により発生された複数の出力電圧ＶG 、ＶC を
入力アナログ信号に対して逆相の逆相比較出力として出
力する複数の第４の出力手段と、第１、第２、第３及び
第４の出力手段よりそれぞれ出力される複数の比較出力
のうち互いに逆相関係にある比較出力同士を比較するこ
とにより第１及び第２の基準電位を任意の比率によつて
分割する仮想電位に対する入力アナログ信号の比較出力
を出力する演算処理手段とを設けるようにする。
め本発明においては、入力アナログ信号ＶINと第１の基
準電位ＶREF1とを比較し、第１の出力電流及び第２の出
力電流を出力する第１の差動増幅手段２１、３１と、入
力アナログ信号ＶINと第２の基準電位ＶREF2とを比較
し、第３の出力電流及び第４の出力電流を出力する第２
の差動増幅手段２２、３２と、第１の出力電流をそれぞ
れ複数に分流し、分流された複数の出力電流Ｉ１、Ｉ２
を第１の分流出力電流として出力する第１の電流分流手
段Ｑ２４Ｎ、Ｑ２３Ｎと、第２の出力電流をそれぞれ複
数に分流し、分流された複数の出力電流Ｉ１、Ｉ２を第
２の分流出力電流として出力する第２の電流分流手段Ｑ
２３、Ｑ２４と、第３の出力電流をそれぞれ複数に分流
し、分流された複数の出力電流Ｉ１、Ｉ２を第３の分流
出力電流として出力する第３の電流分流手段Ｑ２９Ｎ、
Ｑ２８Ｎと、第４の出力電流をそれぞれ複数に分流し、
分流された複数の出力電流Ｉ１、Ｉ２を第４の分流出力
電流として出力する第４の電流分流手段Ｑ２８、Ｑ２９
と、第１の分流出力電流として出力される複数の出力電
流に応じて発生される出力電圧を複数に分割し、分割に
より発生された複数の出力電圧ＶF 、ＶB を入力アナロ
グ信号に対して同相の同相比較出力として出力する第１
の出力手段ＲF 、ＲB と、第２の分流出力電流として出
力される複数の出力電流に応じて発生される出力電圧を
複数に分割し、分割により発生された複数の出力電圧Ｖ
E、ＶA を入力アナログ信号に対して逆相の逆相比較出
力として出力する第２の出力手段と、第３の分流出力電
流として出力される複数の出力電流に応じて発生される
出力電圧を複数に分割し、分割により発生された複数の
出力電圧ＶH 、ＶDを入力アナログ信号に対して同相の
同相比較出力として出力する複数の第３の出力手段ＲH
、ＲD と、第４の分流出力電流として出力される複数
の出力電流に応じて発生される出力電圧を複数に分割
し、分割により発生された複数の出力電圧ＶG 、ＶC を
入力アナログ信号に対して逆相の逆相比較出力として出
力する複数の第４の出力手段と、第１、第２、第３及び
第４の出力手段よりそれぞれ出力される複数の比較出力
のうち互いに逆相関係にある比較出力同士を比較するこ
とにより第１及び第２の基準電位を任意の比率によつて
分割する仮想電位に対する入力アナログ信号の比較出力
を出力する演算処理手段とを設けるようにする。
【００１５】
【作用】第１の基準電位ＶREF1に対する比較出力電流を
所定の比率で分流して複数の分流出力電流を発生し、か
つ分流された各比較出力電流によつて発生される出力電
圧を出力手段によつてさらに複数の出力電圧に分割する
ことにより第１の基準電位ＶREF1に対する入力アナログ
信号ＶINの比較出力を複数発生させる。また第２の基準
電位ＶREF2についても当該第２の基準電位に対する入力
アナログ信号ＶINの比較出力を同様の手法によつて複数
発生する。続いて第１及び第２の基準電位ＶREF1及びＶ
REF2についてそれぞれ発生された複数の出力電圧のうち
位相関係が互いに逆相であり、かつ第１及び第２の基準
電位の中間電位において出力特性が逆転する組合せを選
択して比較する。この出力信号の組合せにより第１及び
第２の基準電位を等分割する仮想電位ＶVIRTに対する入
力アナログ信号ＶINの比較出力を求める。
所定の比率で分流して複数の分流出力電流を発生し、か
つ分流された各比較出力電流によつて発生される出力電
圧を出力手段によつてさらに複数の出力電圧に分割する
ことにより第１の基準電位ＶREF1に対する入力アナログ
信号ＶINの比較出力を複数発生させる。また第２の基準
電位ＶREF2についても当該第２の基準電位に対する入力
アナログ信号ＶINの比較出力を同様の手法によつて複数
発生する。続いて第１及び第２の基準電位ＶREF1及びＶ
REF2についてそれぞれ発生された複数の出力電圧のうち
位相関係が互いに逆相であり、かつ第１及び第２の基準
電位の中間電位において出力特性が逆転する組合せを選
択して比較する。この出力信号の組合せにより第１及び
第２の基準電位を等分割する仮想電位ＶVIRTに対する入
力アナログ信号ＶINの比較出力を求める。
【００１６】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１７】（１）第１の実施例 図１において、２０は全体として６分割補間型のコンパ
レータを示している。コンパレータ２０は差動増幅回路
２１に流れるコレクタ電流を１：２の電流比によつて分
流した後、分流されたコレクタ電流によつて生じる出力
電圧をそれぞれ２分して４組の同相出力及び逆相出力を
生成し、他の差動増幅回路２２の逆相出力及び同相出力
と組み合わせて比較することにより各差動増幅回路２１
及び２２に与えられる参照電圧ＶREF1及びＶREF2を６等
分する仮想電位に対する比較出力を求めるようになされ
ている。
レータを示している。コンパレータ２０は差動増幅回路
２１に流れるコレクタ電流を１：２の電流比によつて分
流した後、分流されたコレクタ電流によつて生じる出力
電圧をそれぞれ２分して４組の同相出力及び逆相出力を
生成し、他の差動増幅回路２２の逆相出力及び同相出力
と組み合わせて比較することにより各差動増幅回路２１
及び２２に与えられる参照電圧ＶREF1及びＶREF2を６等
分する仮想電位に対する比較出力を求めるようになされ
ている。
【００１８】ここで差動増幅回路２１及び２２は互いに
同一の接続によつて構成されており、初段の差動対（Ｑ
２１、Ｑ２２及びＱ２６、Ｑ２７）によつて入力アナロ
グ信号ＶINと参照電圧ＶREF1及びＶREF2をそれぞれ比較
するようになされている。このうちトランジスタＱ２１
及びＱ２２のコレクタにはエミツタ面積の異なるトラン
ジスタＱ２３、Ｑ２４及びＱ２４Ｎ、Ｑ２３Ｎがそれぞ
れ縦続接続されており、各差動出力電流を１：２の電流
比によつて分流するようになされている。
同一の接続によつて構成されており、初段の差動対（Ｑ
２１、Ｑ２２及びＱ２６、Ｑ２７）によつて入力アナロ
グ信号ＶINと参照電圧ＶREF1及びＶREF2をそれぞれ比較
するようになされている。このうちトランジスタＱ２１
及びＱ２２のコレクタにはエミツタ面積の異なるトラン
ジスタＱ２３、Ｑ２４及びＱ２４Ｎ、Ｑ２３Ｎがそれぞ
れ縦続接続されており、各差動出力電流を１：２の電流
比によつて分流するようになされている。
【００１９】これによりトランジスタＱ２３及びＱ２４
には入力アナログ信号ＶINに対して同相のコレクタ電流
Ｉ１及びＩ２（＝２×Ｉ１）が流れ、またトランジスタ
Ｑ２４Ｎ及びＱ２３Ｎには入力アナログ信号ＶINに対し
て逆相のコレクタ電流Ｉ１Ｎ及びＩ２Ｎ（＝２×Ｉ１
Ｎ）が流れるようになされている。
には入力アナログ信号ＶINに対して同相のコレクタ電流
Ｉ１及びＩ２（＝２×Ｉ１）が流れ、またトランジスタ
Ｑ２４Ｎ及びＱ２３Ｎには入力アナログ信号ＶINに対し
て逆相のコレクタ電流Ｉ１Ｎ及びＩ２Ｎ（＝２×Ｉ１
Ｎ）が流れるようになされている。
【００２０】またこの実施例の場合、分流用の各トラン
ジスタＱ２３、Ｑ２４及びＱ２４Ｎ、Ｑ２３Ｎのコレク
タには互いに等しい抵抗値を有する抵抗が２つ直列接続
された負荷抗列（ＲE0、ＲE1）、（ＲA0、ＲA1）及び
（ＲF0、ＲF1）、（ＲB0、ＲB1）がそれぞれ接続されて
いる。これらの負荷抵抗はそれぞれ各トランジスタＱ２
３、Ｑ２４及びＱ２４Ｎ、Ｑ２３Ｎに接続される負荷抵
抗の出力を２分し、入力アナログ信号ＶINの値に対して
複数の出力電圧を発生するようになされている。
ジスタＱ２３、Ｑ２４及びＱ２４Ｎ、Ｑ２３Ｎのコレク
タには互いに等しい抵抗値を有する抵抗が２つ直列接続
された負荷抗列（ＲE0、ＲE1）、（ＲA0、ＲA1）及び
（ＲF0、ＲF1）、（ＲB0、ＲB1）がそれぞれ接続されて
いる。これらの負荷抵抗はそれぞれ各トランジスタＱ２
３、Ｑ２４及びＱ２４Ｎ、Ｑ２３Ｎに接続される負荷抵
抗の出力を２分し、入力アナログ信号ＶINの値に対して
複数の出力電圧を発生するようになされている。
【００２１】例えば抵抗ＲE1と抵抗ＲE0及びトランジス
タＱ２３と抵抗ＲE1との接続中点ＰE0及びＰE1からは、
次式
タＱ２３と抵抗ＲE1との接続中点ＰE0及びＰE1からは、
次式
【数２】
【数３】 で与えられる出力電圧ＶE0及びＶE1が出力される。
【００２２】また同様に抵抗ＲA1と抵抗ＲA0及びトラン
ジスタＱ２４と抵抗ＲA1との接続中点ＰA0及びＰA1から
は、次式
ジスタＱ２４と抵抗ＲA1との接続中点ＰA0及びＰA1から
は、次式
【数４】
【数５】 で与えられる出力電圧ＶA0及びＶA1が出力される。
【００２３】このとき（３）式及び（４）式から分かる
ように出力電圧ＶE1及びＶA0は互いに一致する。このた
め出力電圧は比較電位である参照電圧ＶREF1の近傍でほ
ぼ直線的に電位が変化する特性を考慮すると出力電圧Ｖ
E1（又はＶA0）は２つの出力電圧ＶE0及びＶA1を１：２
に内分することが分かる。
ように出力電圧ＶE1及びＶA0は互いに一致する。このた
め出力電圧は比較電位である参照電圧ＶREF1の近傍でほ
ぼ直線的に電位が変化する特性を考慮すると出力電圧Ｖ
E1（又はＶA0）は２つの出力電圧ＶE0及びＶA1を１：２
に内分することが分かる。
【００２４】これに対して入力アナログ信号ＶINに対し
て逆相のコレクタ電流Ｉ２Ｎが流れる抵抗ＲF1と抵抗Ｒ
F0及びトランジスタＱ２４Ｎと抵抗ＲF1との接続中点Ｐ
F1及びＰF0には参照電圧ＶREF1を境に出力電圧ＶE0及び
ＶE1と電位の関係が対称に変化する出力電圧ＶF0及びＶ
F1が出力される。
て逆相のコレクタ電流Ｉ２Ｎが流れる抵抗ＲF1と抵抗Ｒ
F0及びトランジスタＱ２４Ｎと抵抗ＲF1との接続中点Ｐ
F1及びＰF0には参照電圧ＶREF1を境に出力電圧ＶE0及び
ＶE1と電位の関係が対称に変化する出力電圧ＶF0及びＶ
F1が出力される。
【００２５】また同様に抵抗ＲB1と抵抗ＲB0及びトラン
ジスタＱ２３Ｎと抵抗ＲB1との接続中点ＰB0及びＰB1に
は参照電圧ＶREF1を境に出力電圧ＶA0及びＶA1と電位の
関係が対称に変化する出力電圧ＶB0及びＶB1が出力され
ることになる。
ジスタＱ２３Ｎと抵抗ＲB1との接続中点ＰB0及びＰB1に
は参照電圧ＶREF1を境に出力電圧ＶA0及びＶA1と電位の
関係が対称に変化する出力電圧ＶB0及びＶB1が出力され
ることになる。
【００２６】この場合にも出力電圧ＶB0とＶF1は互いに
一致し、この出力電圧ＶB0（又はＶF1）は２つの出力電
圧ＶF0及びＶB1を１：２に内分する。これら複数の出力
電圧ＶA0、ＶA1、ＶB0、ＶB1及びＶE0、ＶE1、ＶF0、Ｖ
F1と入力アナログ信号ＶINとの関係は図２に示すように
なる。
一致し、この出力電圧ＶB0（又はＶF1）は２つの出力電
圧ＶF0及びＶB1を１：２に内分する。これら複数の出力
電圧ＶA0、ＶA1、ＶB0、ＶB1及びＶE0、ＶE1、ＶF0、Ｖ
F1と入力アナログ信号ＶINとの関係は図２に示すように
なる。
【００２７】またこのとき他方の差動増幅回路２２は差
動増幅回路２１と同じ構成を有しているため、差動増幅
回路２１の各出力電圧ＶA0〜ＶB1及びＶE0〜ＶF1に対応
する出力電圧ＶC0、ＶC1、ＶD0、ＶD1及びＶG0、ＶG1、
ＶH0、ＶH1は参照電圧ＶREF2（＝ＶREF1＋ΔＶ）を境に
電位の関係が反転される関係となる（図３）。
動増幅回路２１と同じ構成を有しているため、差動増幅
回路２１の各出力電圧ＶA0〜ＶB1及びＶE0〜ＶF1に対応
する出力電圧ＶC0、ＶC1、ＶD0、ＶD1及びＶG0、ＶG1、
ＶH0、ＶH1は参照電圧ＶREF2（＝ＶREF1＋ΔＶ）を境に
電位の関係が反転される関係となる（図３）。
【００２８】因にこの実施例の場合、隣接する差動増幅
回路２１及び２２の出力電圧のうち出力電圧ＶE1と出力
電圧ＶC1は一致する（図４）。コンパレータ２０は、こ
れら各出力電圧ＶA0〜ＶG1が他の出力電圧をそれぞれ所
定の比に内分する関係を用いることによつて２つの参照
電圧ＶREF1及びＶREF2間を６等分する仮想電圧Ｖ１〜Ｖ
５に対する比較出力を得るようになされている。
回路２１及び２２の出力電圧のうち出力電圧ＶE1と出力
電圧ＶC1は一致する（図４）。コンパレータ２０は、こ
れら各出力電圧ＶA0〜ＶG1が他の出力電圧をそれぞれ所
定の比に内分する関係を用いることによつて２つの参照
電圧ＶREF1及びＶREF2間を６等分する仮想電圧Ｖ１〜Ｖ
５に対する比較出力を得るようになされている。
【００２９】以上の構成において、各参照電圧ＶREF1、
ＶREF2及び各仮想電位Ｖ１〜Ｖ５に対する入力アナログ
信号ＶINの比較出力は図５に示す出力電圧の比較によつ
て求めることができる。ここでは以下の組合せについて
説明する。例えば参照電圧ＶREF1に対する比較出力は出
力電圧ＶA1とＶB1の比較によつて求め、また仮想電圧Ｖ
１に対する比較出力は出力電圧ＶA1とＶD0の比較によつ
て求めることができる。
ＶREF2及び各仮想電位Ｖ１〜Ｖ５に対する入力アナログ
信号ＶINの比較出力は図５に示す出力電圧の比較によつ
て求めることができる。ここでは以下の組合せについて
説明する。例えば参照電圧ＶREF1に対する比較出力は出
力電圧ＶA1とＶB1の比較によつて求め、また仮想電圧Ｖ
１に対する比較出力は出力電圧ＶA1とＶD0の比較によつ
て求めることができる。
【００３０】以下順に仮想電圧Ｖ２に対する比較出力は
出力電圧ＶA0とＶB1等の比較により、仮想電圧Ｖ３に対
する比較出力は出力電圧ＶA0とＶD0等の比較により、仮
想電圧Ｖ４に対する比較出力は出力電圧ＶE0とＶD0等の
比較により、仮想電圧Ｖ５に対する比較出力は出力電圧
ＶA0とＶD1等の比較によりそれぞれ求めることができ、
参照電圧ＶREF2に対する比較出力は出力電圧ＶC1とＶD1
等の比較により求めることができる（図６）。
出力電圧ＶA0とＶB1等の比較により、仮想電圧Ｖ３に対
する比較出力は出力電圧ＶA0とＶD0等の比較により、仮
想電圧Ｖ４に対する比較出力は出力電圧ＶE0とＶD0等の
比較により、仮想電圧Ｖ５に対する比較出力は出力電圧
ＶA0とＶD1等の比較によりそれぞれ求めることができ、
参照電圧ＶREF2に対する比較出力は出力電圧ＶC1とＶD1
等の比較により求めることができる（図６）。
【００３１】まず参照電圧ＶREF1とＶREF2を２分する仮
想電圧Ｖ３に対する比較出力は、参照電圧ＶREF1に対す
る比較出力である一対の出力電圧ＶA1、ＶB1と参照電圧
ＶREF2に対する比較出力である一対の出力電圧ＶC1、Ｖ
D1に着目し、このうち出力電圧ＶA1とＶD1及び出力電圧
ＶB1とＶC1がそれぞれ２つの参照電圧における中点で交
差することを用いて求める。
想電圧Ｖ３に対する比較出力は、参照電圧ＶREF1に対す
る比較出力である一対の出力電圧ＶA1、ＶB1と参照電圧
ＶREF2に対する比較出力である一対の出力電圧ＶC1、Ｖ
D1に着目し、このうち出力電圧ＶA1とＶD1及び出力電圧
ＶB1とＶC1がそれぞれ２つの参照電圧における中点で交
差することを用いて求める。
【００３２】続いて仮想電圧Ｖ１に対する比較出力は、
出力電圧ＶA1と交差する出力電圧ＶD0（又はＶH1）が２
つの出力電圧ＶH0とＶD1を１：２に内分する電圧である
ことを用いて求める。すなわち出力電圧ＶA1と出力電圧
ＶD0（又はＶH1）の比較出力が参照電圧ＶREF1と仮想電
圧Ｖ３を１：２に内分する電圧（このことは参照電圧Ｖ
REF1及びＶREF2間を６分の１に内分することを意味す
る）を境に出力関係が反転することを用いている。
出力電圧ＶA1と交差する出力電圧ＶD0（又はＶH1）が２
つの出力電圧ＶH0とＶD1を１：２に内分する電圧である
ことを用いて求める。すなわち出力電圧ＶA1と出力電圧
ＶD0（又はＶH1）の比較出力が参照電圧ＶREF1と仮想電
圧Ｖ３を１：２に内分する電圧（このことは参照電圧Ｖ
REF1及びＶREF2間を６分の１に内分することを意味す
る）を境に出力関係が反転することを用いている。
【００３３】また仮想電圧Ｖ５に対する比較出力も仮想
電圧Ｖ１に対する比較出力を求める場合と同様、出力電
圧ＶA0（又はＶE1）が出力電圧ＶA1とＶE0を２：１に内
分する関係によつて求めることができる。
電圧Ｖ１に対する比較出力を求める場合と同様、出力電
圧ＶA0（又はＶE1）が出力電圧ＶA1とＶE0を２：１に内
分する関係によつて求めることができる。
【００３４】さらに仮想電圧Ｖ２に対する比較出力は、
仮想電圧Ｖ３及びＶ５において出力電圧ＶD0及びＶD1と
の出力関係が反転する出力電圧ＶA0を用いることにより
求めることができる。これは出力電圧ＶD0（又はＶH1）
が出力電圧ＶH0及びＶD1を１：２に内分する電圧であ
り、出力電圧ＶA0と出力電圧ＶH0が交差する電圧と仮想
電圧Ｖ３との電位差が仮想電圧Ｖ３とＶ５の電位差の２
分の１であることを用いる。
仮想電圧Ｖ３及びＶ５において出力電圧ＶD0及びＶD1と
の出力関係が反転する出力電圧ＶA0を用いることにより
求めることができる。これは出力電圧ＶD0（又はＶH1）
が出力電圧ＶH0及びＶD1を１：２に内分する電圧であ
り、出力電圧ＶA0と出力電圧ＶH0が交差する電圧と仮想
電圧Ｖ３との電位差が仮想電圧Ｖ３とＶ５の電位差の２
分の１であることを用いる。
【００３５】同様に仮想電圧Ｖ４に対する比較出力は、
仮想電圧Ｖ１及びＶ３において出力電圧ＶC0及びＶC1と
の出力関係が反転する出力電圧ＶB0を用い、出力電圧Ｖ
A0が出力電圧ＶA1とＶC1を２：１に内分する関係を用い
て求める。
仮想電圧Ｖ１及びＶ３において出力電圧ＶC0及びＶC1と
の出力関係が反転する出力電圧ＶB0を用い、出力電圧Ｖ
A0が出力電圧ＶA1とＶC1を２：１に内分する関係を用い
て求める。
【００３６】以上の構成によれば、コンパレータ２０は
差動増幅回路２１及び２２に参照電位ＶREF1及びＶREF2
間を与えることによつてこの２つの電位を６等分する仮
想電位Ｖ１〜Ｖ５についての比較出力を得ることができ
る。また各負荷抵抗の抵抗値を互いに同じ値に設定した
ことにより時定数の違いによる出力速度の違いを従来に
比して一段と低減することができる。
差動増幅回路２１及び２２に参照電位ＶREF1及びＶREF2
間を与えることによつてこの２つの電位を６等分する仮
想電位Ｖ１〜Ｖ５についての比較出力を得ることができ
る。また各負荷抵抗の抵抗値を互いに同じ値に設定した
ことにより時定数の違いによる出力速度の違いを従来に
比して一段と低減することができる。
【００３７】（２）第２の実施例 図１との対応部分に同一符号を比して示す図７におい
て、３０は全体として８分割補間型のコンパレータを示
している。この実施例の場合、コンパレータ３０は、エ
ミツタ面積が相対的に大きいトランジスタＱ２４（Ｑ２
３Ｎ……）の負荷抵抗を３つの抵抗ＲA0、ＲA1及びＲA2
（ＲB0、ＲB1及びＲB2……）の直列接続とするようにな
されている。
て、３０は全体として８分割補間型のコンパレータを示
している。この実施例の場合、コンパレータ３０は、エ
ミツタ面積が相対的に大きいトランジスタＱ２４（Ｑ２
３Ｎ……）の負荷抵抗を３つの抵抗ＲA0、ＲA1及びＲA2
（ＲB0、ＲB1及びＲB2……）の直列接続とするようにな
されている。
【００３８】さらにコンパレータ３０は、トランジスタ
Ｑ２４（Ｑ２３Ｎ……）に直列接続される３つの抵抗Ｒ
A0、ＲA1及びＲA2（ＲB0、ＲB1及びＲB2……）の抵抗値
をそれぞれ他方のトランジスタＱ２３（Ｑ２４……）に
接続される抵抗ＲE0、ＲE1（ＲF0、ＲF1……）の抵抗値
ｒに対して２倍、１倍、１倍に設定するようになされて
いる。
Ｑ２４（Ｑ２３Ｎ……）に直列接続される３つの抵抗Ｒ
A0、ＲA1及びＲA2（ＲB0、ＲB1及びＲB2……）の抵抗値
をそれぞれ他方のトランジスタＱ２３（Ｑ２４……）に
接続される抵抗ＲE0、ＲE1（ＲF0、ＲF1……）の抵抗値
ｒに対して２倍、１倍、１倍に設定するようになされて
いる。
【００３９】これにより抵抗ＲA0と抵抗ＲA1の接続中点
ＰA0には、次式
ＰA0には、次式
【数６】 で与えられる出力電圧ＶA0が現れ、また抵抗ＲA1と抵抗
ＲA2の接続中点ＰA1には、次式
ＲA2の接続中点ＰA1には、次式
【数７】 で与えられる出力電圧ＶA1が現れる。
【００４０】また同様に抵抗ＲA2とトランジスタＱ２３
との接続中点ＰA2には、次式
との接続中点ＰA2には、次式
【数８】 で与えられる出力電圧ＶA2が現れる。この実施例の場合
には、出力電圧ＶE0とＶE1との電位差、出力電圧ＶE1と
ＶA0との電位差、出力電圧ＶA0とＶA1との電位差及び出
力電圧ＶA1とＶA2との電位差との間には１：２：２：２
の関係が成り立つ。
には、出力電圧ＶE0とＶE1との電位差、出力電圧ＶE1と
ＶA0との電位差、出力電圧ＶA0とＶA1との電位差及び出
力電圧ＶA1とＶA2との電位差との間には１：２：２：２
の関係が成り立つ。
【００４１】従つて参照電圧ＶREF1に対する５組の同相
出力電圧ＶE0、ＶE1、ＶA0、ＶA1、ＶA2及び逆相出力電
圧ＶF0、ＶF1、ＶB0、ＶB1、ＶB2は入力アナログ信号Ｖ
INに対して図８に示す入出力特性となり、また参照電圧
ＶREF2に対する５組の同相出力電圧ＶG0、ＶG1、ＶC0、
ＶC1、ＶC2及び逆相出力電圧ＶH0、ＶH1、ＶD0、ＶD1、
ＶD2は入力アナログ信号に対して図９に示す入出力特性
となる。
出力電圧ＶE0、ＶE1、ＶA0、ＶA1、ＶA2及び逆相出力電
圧ＶF0、ＶF1、ＶB0、ＶB1、ＶB2は入力アナログ信号Ｖ
INに対して図８に示す入出力特性となり、また参照電圧
ＶREF2に対する５組の同相出力電圧ＶG0、ＶG1、ＶC0、
ＶC1、ＶC2及び逆相出力電圧ＶH0、ＶH1、ＶD0、ＶD1、
ＶD2は入力アナログ信号に対して図９に示す入出力特性
となる。
【００４２】以上の構成において、参照電圧ＶREF1に対
する出力電圧と参照電圧ＶREF2に対する出力電圧との関
係を図示すると図１０に示す関係が成り立つ。ここでは
差動増幅回路３１より得られる同相及び逆相の出力電圧
のうち出力電圧の電位が最も小さくなる出力電圧ＶA2及
びＶB2が参照電圧ＶREF1において交差し、差動増幅回路
３２より得られる同相及び逆相の出力電圧ＶC2及びＶD2
が参照電圧ＶREF2で交差することを利用する。
する出力電圧と参照電圧ＶREF2に対する出力電圧との関
係を図示すると図１０に示す関係が成り立つ。ここでは
差動増幅回路３１より得られる同相及び逆相の出力電圧
のうち出力電圧の電位が最も小さくなる出力電圧ＶA2及
びＶB2が参照電圧ＶREF1において交差し、差動増幅回路
３２より得られる同相及び逆相の出力電圧ＶC2及びＶD2
が参照電圧ＶREF2で交差することを利用する。
【００４３】また参照電圧ＶREF1と出力電圧ＶREF2を８
等分する仮想電圧Ｖ１〜Ｖ７については各差動増幅回路
３１における５組の同相出力電圧と逆相出力電圧につい
てそれぞれ１：２：２：２の関係が成り立ち、また差動
増幅回路３２における５組の同相出力電圧と逆相出力電
圧についてそれぞれ１：２：２：２の関係が成り立つこ
とを利用する。
等分する仮想電圧Ｖ１〜Ｖ７については各差動増幅回路
３１における５組の同相出力電圧と逆相出力電圧につい
てそれぞれ１：２：２：２の関係が成り立ち、また差動
増幅回路３２における５組の同相出力電圧と逆相出力電
圧についてそれぞれ１：２：２：２の関係が成り立つこ
とを利用する。
【００４４】例えば出力電圧ＶF0と出力電圧ＶB1を比較
すれば仮想電圧Ｖ１に対する比較出力を得ることがで
き、出力電圧ＶG1と出力電圧ＶB1を比較すれば仮想電圧
Ｖ２に対する比較出力を得ることができる。他の仮想電
圧Ｖ３〜Ｖ７についても各仮想電圧Ｖ３〜Ｖ７の上方で
交差する出力電圧の組合せから１つ選んで比較すれば良
い。
すれば仮想電圧Ｖ１に対する比較出力を得ることがで
き、出力電圧ＶG1と出力電圧ＶB1を比較すれば仮想電圧
Ｖ２に対する比較出力を得ることができる。他の仮想電
圧Ｖ３〜Ｖ７についても各仮想電圧Ｖ３〜Ｖ７の上方で
交差する出力電圧の組合せから１つ選んで比較すれば良
い。
【００４５】以上の構成によれば、各参照電圧ＶREF1及
びＶREF2に対する差動出力電流であるコレクタ電流を
１：２の比に分流し、かつコレクタ電流が多く流れる負
荷抵抗の接続を抵抗値の比が２：１：１で与えられる抵
抗の直列接続としたことにより、２つの参照電圧を８等
分する仮想電位Ｖ１〜Ｖ７についての比較出力を得るこ
とができる。またこのときにおける各出力電圧の時定数
はほぼ等しくなるように選択することができ、出力速度
をほぼ等しくすることができる。
びＶREF2に対する差動出力電流であるコレクタ電流を
１：２の比に分流し、かつコレクタ電流が多く流れる負
荷抵抗の接続を抵抗値の比が２：１：１で与えられる抵
抗の直列接続としたことにより、２つの参照電圧を８等
分する仮想電位Ｖ１〜Ｖ７についての比較出力を得るこ
とができる。またこのときにおける各出力電圧の時定数
はほぼ等しくなるように選択することができ、出力速度
をほぼ等しくすることができる。
【００４６】（３）他の実施例 なお上述の実施例においては、分流用のトランジスタの
コレクタに２つの抵抗の直列接続でなる負荷抵抗又は３
つの抵抗の直列接続でなる負荷抵抗を接続する場合につ
いて述べたが、本発明はこれに限らず、４つ以上の抵抗
を直列接続した負荷抵抗を接続しても良い。
コレクタに２つの抵抗の直列接続でなる負荷抵抗又は３
つの抵抗の直列接続でなる負荷抵抗を接続する場合につ
いて述べたが、本発明はこれに限らず、４つ以上の抵抗
を直列接続した負荷抵抗を接続しても良い。
【００４７】また上述の実施例においては、直列接続さ
れる抵抗の抵抗値を１：１又は１：２の比率に設定する
場合について述べたが、本発明はこれに限らず、直列接
続される抵抗の抵抗値を１：ｍ（ｍ＝３、４、５……）
に設定しても良く、また種々の比率の抵抗を組み合わせ
て接続しても良い。
れる抵抗の抵抗値を１：１又は１：２の比率に設定する
場合について述べたが、本発明はこれに限らず、直列接
続される抵抗の抵抗値を１：ｍ（ｍ＝３、４、５……）
に設定しても良く、また種々の比率の抵抗を組み合わせ
て接続しても良い。
【００４８】さらに上述の実施例においては、分割用の
トランジスタの面積比を１：２とする場合について述べ
たが、本発明はこれに限らず、分割用のトランジスタの
面積比を１：ｍ（ｍ＝３、４、５……）としても良い。
またこの場合、分割用のトランジスタに接続される抵抗
の接続段数や各抵抗の抵抗比も任意の値に選択し得る。
トランジスタの面積比を１：２とする場合について述べ
たが、本発明はこれに限らず、分割用のトランジスタの
面積比を１：ｍ（ｍ＝３、４、５……）としても良い。
またこの場合、分割用のトランジスタに接続される抵抗
の接続段数や各抵抗の抵抗比も任意の値に選択し得る。
【００４９】さらに上述の実施例においては、各参照電
圧ＶREF1及びＶREF2に対する入力アナログ信号ＶINの比
較出力であるコレクタ電流を２つに分流する場合につい
て述べたが、本発明はこれに限らず、３つ以上に分流す
るようにしても良い。またこの場合、分割用のトランジ
スタに接続される抵抗の接続段数や各抵抗の抵抗比も任
意の値に選択し得る。
圧ＶREF1及びＶREF2に対する入力アナログ信号ＶINの比
較出力であるコレクタ電流を２つに分流する場合につい
て述べたが、本発明はこれに限らず、３つ以上に分流す
るようにしても良い。またこの場合、分割用のトランジ
スタに接続される抵抗の接続段数や各抵抗の抵抗比も任
意の値に選択し得る。
【００５０】さらに上述の実施例においては、２つの参
照電圧ＶREF1及びＶREF2を与えるだけで複数の仮想電圧
に対する入力アナログ信号ＶINの比較出力を得るコンパ
レータについて述べたが、本発明はこれに限らず、この
機能を有するコンパレータをＡ−Ｄ変換回路の比較器と
して用いても良く、他の電子回路の比較器として用いて
も良い。
照電圧ＶREF1及びＶREF2を与えるだけで複数の仮想電圧
に対する入力アナログ信号ＶINの比較出力を得るコンパ
レータについて述べたが、本発明はこれに限らず、この
機能を有するコンパレータをＡ−Ｄ変換回路の比較器と
して用いても良く、他の電子回路の比較器として用いて
も良い。
【００５１】
【発明の効果】上述のように本発明によれば、各基準電
位に対する比較出力電流をそれぞれ所定の比率で分流し
て複数の分流出力電流を発生し、かつ分流された各比較
出力電流が発生する出力電圧を出力手段によつてさらに
複数の出力電圧に分割した後、位相関係が互いに逆相、
かつ出力特性が第１及び第２の基準電位の中間電位にお
いて逆転する組合せを選択して比較することにより、現
実に与えられる２つの基準電位に対して中間に位置する
任意の仮想電位に対する入力アナログ信号の比較出力を
求めることができる電圧比較増幅回路を容易に得ること
ができる。
位に対する比較出力電流をそれぞれ所定の比率で分流し
て複数の分流出力電流を発生し、かつ分流された各比較
出力電流が発生する出力電圧を出力手段によつてさらに
複数の出力電圧に分割した後、位相関係が互いに逆相、
かつ出力特性が第１及び第２の基準電位の中間電位にお
いて逆転する組合せを選択して比較することにより、現
実に与えられる２つの基準電位に対して中間に位置する
任意の仮想電位に対する入力アナログ信号の比較出力を
求めることができる電圧比較増幅回路を容易に得ること
ができる。
【図１】本発明による電圧比較増幅回路の一実施例を示
す接続図である。
す接続図である。
【図２】その動作の説明に供する入出力特性図である。
【図３】その動作の説明に供する入出力特性図である。
【図４】その動作の説明に供する入出力特性図である。
【図５】各電位に対する比較出力と対応する出力電圧の
組合せを示す略線図である。
組合せを示す略線図である。
【図６】仮想電圧に対する比較出力の補間の説明に供す
る入出力特性図である。
る入出力特性図である。
【図７】本発明による電圧比較増幅回路の一実施例を示
す接続図である。
す接続図である。
【図８】その動作の説明に供する入出力特性図である。
【図９】その動作の説明に供する入出力特性図である。
【図１０】その動作の説明に供する入出力特性図であ
る。
る。
【図１１】補間機能を有する従来の電圧比較増幅回路の
説明に供する接続図である。
説明に供する接続図である。
【図１２】その動作の説明に供する入出力特性図であ
る。
る。
【図１３】補間機能を有する従来の電圧比較増幅回路の
説明に供する接続図である。
説明に供する接続図である。
【図１４】その動作の説明に供する入出力特性図であ
る。
る。
２０、３０……コンパレータ、Ｑ２３、Ｑ２４、Ｑ２４
Ｎ、Ｑ２３Ｎ、Ｑ２８、Ｑ２９、Ｑ２９Ｎ、Ｑ２８Ｎ…
…分流用トランジスタ、ＲA0〜ＲA2、ＲB0〜ＲB2、ＲC0
〜ＲC2、ＲD0〜ＲD2、ＲE0、ＲE1、ＲF0、ＲF1、ＲG0、
ＲG1……分圧用抵抗、Ｖ１〜Ｖ７……仮想電圧、ＶREF
1、ＶREF2……参照電圧。
Ｎ、Ｑ２３Ｎ、Ｑ２８、Ｑ２９、Ｑ２９Ｎ、Ｑ２８Ｎ…
…分流用トランジスタ、ＲA0〜ＲA2、ＲB0〜ＲB2、ＲC0
〜ＲC2、ＲD0〜ＲD2、ＲE0、ＲE1、ＲF0、ＲF1、ＲG0、
ＲG1……分圧用抵抗、Ｖ１〜Ｖ７……仮想電圧、ＶREF
1、ＶREF2……参照電圧。
Claims (6)
- 【請求項１】入力アナログ信号と第１の基準電位とを比
較し、第１の出力電流及び第２の出力電流を出力する第
１の差動増幅手段と、 上記入力アナログ信号と第２の基準電位とを比較し、第
３の出力電流及び第４の出力電流を出力する第２の差動
増幅手段と、 上記第１の出力電流をそれぞれ複数に分流し、分流され
た複数の出力電流を第１の分流出力電流として出力する
第１の電流分流手段と、 上記第２の出力電流をそれぞれ複数に分流し、分流され
た複数の出力電流を第２の分流出力電流として出力する
第２の電流分流手段と、 上記第３の出力電流をそれぞれ複数に分流し、分流され
た複数の出力電流を第３の分流出力電流として出力する
第３の電流分流手段と、 上記第４の出力電流をそれぞれ複数に分流し、分流され
た複数の出力電流を第４の分流出力電流として出力する
第４の電流分流手段と、 上記第１の分流出力電流として出力される複数の出力電
流に応じて発生される出力電圧を複数に分割し、分割に
より発生された複数の出力電圧を上記入力アナログ信号
に対して同相の同相比較出力として出力する第１の出力
手段と、 上記第２の分流出力電流として出力される複数の出力電
流に応じて発生される出力電圧を複数に分割し、分割に
より発生された複数の出力電圧を上記入力アナログ信号
に対して逆相の逆相比較出力として出力する第２の出力
手段と、 上記第３の分流出力電流として出力される複数の出力電
流に応じて発生される出力電圧を複数に分割し、分割に
より発生された複数の出力電圧を上記入力アナログ信号
に対して同相の同相比較出力として出力する第３の出力
手段と、 上記第４の分流出力電流として出力される複数の出力電
流に応じて発生される出力電圧を複数に分割し、分割に
より発生された複数の出力電圧を上記入力アナログ信号
に対して逆相の逆相比較出力として出力する第４の出力
手段と、 上記第１、第２、第３及び第４の出力手段よりそれぞれ
出力される複数の比較出力のうち互いに逆相関係にある
比較出力同士を比較することにより上記第１及び第２の
基準電位を任意の比率によつて分割する仮想電位に対す
る上記入力アナログ信号の比較出力を出力する演算処理
手段とを具えることを特徴とする電圧比較増幅回路。 - 【請求項２】上記第１及び第２の電流分流手段は、それ
ぞれ上記第１の差動増幅手段の出力端にエミツタ電極が
共通に接続されるベース接地トランジスタの並列接続に
よつてなり、かつ、 上記第３及び第４の電流分流手段は、それぞれ上記第２
の差動増幅手段の出力端にエミツタ電極が共通に接続さ
れるベース接地トランジスタの並列接続によつてなるこ
とを特徴とする請求項１に記載の電圧比較増幅回路。 - 【請求項３】上記第１、第２、第３及び第４の出力手段
は、それぞれ抵抗値が所定比に設定された複数の抵抗手
段の直列接続によつて構成されることを特徴とする請求
項１又は請求項２に記載の電圧比較増幅回路。 - 【請求項４】上記複数の抵抗手段の抵抗値は全て同じの
値に設定されることを特徴とする請求項３に記載の電圧
比較増幅回路。 - 【請求項５】入力アナログ信号と第１の基準電位とを比
較し、第１の出力電流及び第２の出力電流を出力する第
１の差動増幅手段と、 上記入力アナログ信号と第２の基準電位とを比較し、第
３の出力電流及び第４の出力電流を出力する第２の差動
増幅手段と、 上記第１の出力電流を１：２の電流比によつて２つに分
流し、分流された２つの出力電流を第１の分流出力電流
として出力する第１の電流分流手段と、 上記第２の出力電流を１：２の電流比によつて２つに分
流し、分流された２つの出力電流を第２の分流出力電流
として出力する第２の電流分流手段と、 上記第３の出力電流を１：２の電流比によつて２つに分
流し、分流された２つの出力電流を第３の分流出力電流
として出力する第３の電流分流手段と、 上記第４の出力電流を１：２の電流比によつて２つに分
流し、分流された２つの出力電流を第４の分流出力電流
として出力する第４の電流分流手段と、 上記第１の分流出力電流として出力される２つの出力電
流に応じて発生される出力電圧を２分割し、分割により
発生された４組の出力電圧を上記入力アナログ信号に対
して同相の同相比較出力として出力する第１の出力手段
と、 上記第２の分流出力電流として出力される２つの出力電
流に応じて発生される出力電圧を２分割し、分割により
発生された４組の出力電圧を上記入力アナログ信号に対
して逆相の逆相比較出力として出力する第２の出力手段
と、 上記第３の分流出力電流として出力される２つの出力電
流に応じて発生される出力電圧を２分割し、分割により
発生された４組の出力電圧を上記入力アナログ信号に対
して同相の同相比較出力として出力する第３の出力手段
と、 上記第４の分流出力電流として出力される２つの出力電
流に応じて発生される出力電圧を２分割し、分割により
発生された４組の出力電圧を上記入力アナログ信号に対
して逆相の逆相比較出力として出力する第４の出力手段
と、 上記第１、第２、第３及び第４の出力手段よりそれぞれ
出力される４組の比較出力のうち互いに逆相関係にある
比較出力同士を比較することにより上記第１及び第２の
基準電位を６分割する仮想電位に対する上記入力アナロ
グ信号の比較出力を出力する演算処理手段とを具えるこ
とを特徴とする電圧比較増幅回路。 - 【請求項６】入力アナログ信号と第１の基準電位とを比
較し、第１の出力電流及び第２の出力電流を出力する第
１の差動増幅手段と、 上記入力アナログ信号と第２の基準電位とを比較し、第
３の出力電流及び第４の出力電流を出力する第２の差動
増幅手段と、 上記第１の出力電流を１：２の電流比によつて２つに分
流し、分流された２つの出力電流を第１の分流出力電流
として出力する第１の電流分流手段と、 上記第２の出力電流を１：２の電流比によつて２つに分
流し、分流された２つの出力電流を第２の分流出力電流
として出力する第２の電流分流手段と、 上記第３の出力電流を１：２の電流比によつて２つに分
流し、分流された２つの出力電流を第３の分流出力電流
として出力する第３の電流分流手段と、 上記第４の出力電流を１：２の電流比によつて２つに分
流し、分流された２つの出力電流を第４の分流出力電流
として出力する第４の電流分流手段と、 上記第１の分流出力電流として出力される２つの出力電
流に応じて発生される出力電圧のうち一方を２分割し、
かつ他方を３分割し、分割により発生された５組の出力
電圧を上記入力アナログ信号に対して同相の同相比較出
力として出力する第１の出力手段と、 上記第２の分流出力電流として出力される２つの出力電
流に応じて発生される出力電圧のうち一方を２分割し、
かつ他方を３分割し、分割により発生された５組の出力
電圧を上記入力アナログ信号に対して逆相の逆相比較出
力として出力する第２の出力手段と、 上記第３の分流出力電流として出力される２つの出力電
流に応じて発生される出力電圧のうち一方を２分割し、
かつ他方を３分割し、分割により発生された５組の出力
電圧を上記入力アナログ信号に対して同相の同相比較出
力として出力する第３の出力手段と、 上記第４の分流出力電流として出力される２つの出力電
流に応じて発生される出力電圧のうち一方を２分割し、
かつ他方を３分割し、分割により発生された５組の出力
電圧を上記入力アナログ信号に対して逆相の逆相比較出
力として出力する第４の出力手段と、 上記第１、第２、第３及び第４の出力手段よりそれぞれ
出力される５組の比較出力のうち互いに逆相関係にある
比較出力同士を比較することにより上記第１及び第２の
基準電位を８分割する仮想電位に対する上記入力アナロ
グ信号の比較出力を出力する演算処理手段とを具えるこ
とを特徴とする電圧比較増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35892692A JPH06197020A (ja) | 1992-12-25 | 1992-12-25 | 電圧比較増幅回路 |
| US08/163,763 US5598161A (en) | 1992-12-18 | 1993-12-09 | Analog-to-digital converter having reduced circuit area |
| KR1019930027867A KR940017236A (ko) | 1992-12-18 | 1993-12-15 | 아날로그 디지탈 컨버터 |
| US08/611,085 US5594444A (en) | 1992-12-18 | 1996-03-05 | Analog-to-digital converter having reduced circuit area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35892692A JPH06197020A (ja) | 1992-12-25 | 1992-12-25 | 電圧比較増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06197020A true JPH06197020A (ja) | 1994-07-15 |
Family
ID=18461833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35892692A Pending JPH06197020A (ja) | 1992-12-18 | 1992-12-25 | 電圧比較増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06197020A (ja) |
-
1992
- 1992-12-25 JP JP35892692A patent/JPH06197020A/ja active Pending
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