JPH06303041A - 比較器及び比較装置 - Google Patents
比較器及び比較装置Info
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- JPH06303041A JPH06303041A JP6098170A JP9817094A JPH06303041A JP H06303041 A JPH06303041 A JP H06303041A JP 6098170 A JP6098170 A JP 6098170A JP 9817094 A JP9817094 A JP 9817094A JP H06303041 A JPH06303041 A JP H06303041A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
- H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
- H03M1/0682—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS using a differential network structure, i.e. symmetrical with respect to ground
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
Abstract
(57)【要約】
【目的】 従来のシングル・エンド比較器で問題であっ
た同相信号に対する感度、ひずみ、非直線遅延の問題を
解決する。 【構成】 第１利得段（ＱＳＰ、ＱＲＰ）がシングル・
エンド入力端１及び２と差動出力端５及び６を有し、第
２利得段（ＱＳＮ、ＱＲＮ）がシングル・エンド入力端
３及び４と差動出力端５及び６を有する。第１及び第２
利得段のシングル・エンド入力端１及び３が差動信号入
力端を形成し、第１及び第２利得段のシングル・エンド
入力端２及び４が差動基準入力端を形成し、第１及び第
２利得段の差動出力端が交差結合されて差動信号出力端
を形成する。
た同相信号に対する感度、ひずみ、非直線遅延の問題を
解決する。 【構成】 第１利得段（ＱＳＰ、ＱＲＰ）がシングル・
エンド入力端１及び２と差動出力端５及び６を有し、第
２利得段（ＱＳＮ、ＱＲＮ）がシングル・エンド入力端
３及び４と差動出力端５及び６を有する。第１及び第２
利得段のシングル・エンド入力端１及び３が差動信号入
力端を形成し、第１及び第２利得段のシングル・エンド
入力端２及び４が差動基準入力端を形成し、第１及び第
２利得段の差動出力端が交差結合されて差動信号出力端
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、比較器及び比
較装置、特に、完全差動型（差動入力、差動基準及び差
動出力）の比較器、この比較器をアナログ・デジタル変
換器（ＡＤＣ）に用いるための比較装置に関する。
較装置、特に、完全差動型（差動入力、差動基準及び差
動出力）の比較器、この比較器をアナログ・デジタル変
換器（ＡＤＣ）に用いるための比較装置に関する。
【０００２】
【従来の技術】図１は、従来のシングル・エンド比較器
１０（シングル・エンドの入力、基準及び出力）の回路
記号及び回路図を示す。三角形の回路記号は、ノード１
における正入力端と、ノード２における負入力端と、ノ
ード３における出力端とを示している。これら正入力端
及び負入力端のいずれも、入力信号用及び基準用に使用
できる。一般に、正入力端は、シングル・エンド入力端
として作用し、負入力端は基準電圧源に接続し、その結
果が非反転出力となる。この回路記号には、「ＣＯＭ
Ｐ」というラベルを付ける。回路図において、図示する
従来の比較器は、１対のエミッタ結合ＮＰＮバイポーラ
・トランジスタＱＳ及びＱＲを具えている。トランジス
タＱＳのベースは、「ＳＩＧ」とラベルを付けたノード
１の正入力端であり、アナログ信号入力を受ける。トラ
ンジスタＱＲのベースは、「ＲＥＦ」とラベルを付けた
ノード２の負入力端であり、基準入力電圧を受ける。こ
れらトランジスタは、定電流源ＩＥＥによりバイアスさ
れており、この定電流源は負電圧供給源ＶＥＥに結合し
ている。トランジスタＱＳのコレクタは、正電圧供給源
ＶＣＣに結合しており、トランジスタＱＲのコレクタ
は、負荷抵抗器ＲＬを介して正電圧供給源ＶＣＣに結合
している。この抵抗器ＲＬが比較器出力電圧を発生す
る。トランジスタＱＲのコレクタ及び負荷抵抗器ＲＬの
共通接続点がノード３となる。このノード３には、「Ｏ
ＵＴ」のラベルが付けられ、比較器電圧出力信号を発生
する。「ＳＩＧ」、「ＲＥＦ」及び「ＯＵＴ」が総てシ
ングル・エンド電圧である点に留意されたい。また、ト
ランジスタＱＳ及びＱＲのベースにおける入力電流は、
比較器のロジック状態に応じて決まる差動状態（一方が
ほぼゼロで、他方がＩＥＥ／βにほぼ等しく、βはトラ
ンジスタの電流利得）である。
１０（シングル・エンドの入力、基準及び出力）の回路
記号及び回路図を示す。三角形の回路記号は、ノード１
における正入力端と、ノード２における負入力端と、ノ
ード３における出力端とを示している。これら正入力端
及び負入力端のいずれも、入力信号用及び基準用に使用
できる。一般に、正入力端は、シングル・エンド入力端
として作用し、負入力端は基準電圧源に接続し、その結
果が非反転出力となる。この回路記号には、「ＣＯＭ
Ｐ」というラベルを付ける。回路図において、図示する
従来の比較器は、１対のエミッタ結合ＮＰＮバイポーラ
・トランジスタＱＳ及びＱＲを具えている。トランジス
タＱＳのベースは、「ＳＩＧ」とラベルを付けたノード
１の正入力端であり、アナログ信号入力を受ける。トラ
ンジスタＱＲのベースは、「ＲＥＦ」とラベルを付けた
ノード２の負入力端であり、基準入力電圧を受ける。こ
れらトランジスタは、定電流源ＩＥＥによりバイアスさ
れており、この定電流源は負電圧供給源ＶＥＥに結合し
ている。トランジスタＱＳのコレクタは、正電圧供給源
ＶＣＣに結合しており、トランジスタＱＲのコレクタ
は、負荷抵抗器ＲＬを介して正電圧供給源ＶＣＣに結合
している。この抵抗器ＲＬが比較器出力電圧を発生す
る。トランジスタＱＲのコレクタ及び負荷抵抗器ＲＬの
共通接続点がノード３となる。このノード３には、「Ｏ
ＵＴ」のラベルが付けられ、比較器電圧出力信号を発生
する。「ＳＩＧ」、「ＲＥＦ」及び「ＯＵＴ」が総てシ
ングル・エンド電圧である点に留意されたい。また、ト
ランジスタＱＳ及びＱＲのベースにおける入力電流は、
比較器のロジック状態に応じて決まる差動状態（一方が
ほぼゼロで、他方がＩＥＥ／βにほぼ等しく、βはトラ
ンジスタの電流利得）である。
【０００３】図６は、８個の従来のシングル・エンド比
較器を用いた「フラッシュ型」（比較型）ＡＤＣ用の比
較器群による比較装置及び直列抵抗器ストリングを示
す。比較器群は、ノード１６にて入力信号ＳＩＧを受け
る。また、比較器群の動作レンジは、例えば、−４〜＋
４ボルトの特定レンジである。抵抗器Ｒ１〜Ｒ９による
直列接続された抵抗器群の内部ノードに、比較器の基準
電圧が発生する。この抵抗器群の第１抵抗器Ｒ１は、ノ
ード１４にて低基準電圧ＲＥＦＮを受ける。この低基準
電圧は、入力信号の下限である−４ボルトに対応する。
同様に、抵抗器群の最終抵抗器Ｒ９は、ノード１２に
て、高基準電圧ＲＥＦＰを受ける。この高基準電圧は、
入力信号の上限である＋４ボルトに対応する。抵抗器群
の内部ノード２０〜２７に、入力信号レンジにわたって
等間隔の一連の基準電圧が発生する。これら抵抗器の値
は、図示の如き相対値である。すなわち、抵抗器Ｒ２〜
Ｒ８の相対値は１であり、第１抵抗器Ｒ１及び最終抵抗
器Ｒ９の相対値は１／２である。よって、ノード２０〜
２７の基準電圧のレンジは、ノード２０の−３．５ボル
トからノード２７の＋３．５ボルトまでであり、これら
値は１ボルトずつ等間隔である。これら抵抗器の絶対値
は、消費電力、入力バイアス電流及び精度に関する規格
に応じて選択する。
較器を用いた「フラッシュ型」（比較型）ＡＤＣ用の比
較器群による比較装置及び直列抵抗器ストリングを示
す。比較器群は、ノード１６にて入力信号ＳＩＧを受け
る。また、比較器群の動作レンジは、例えば、−４〜＋
４ボルトの特定レンジである。抵抗器Ｒ１〜Ｒ９による
直列接続された抵抗器群の内部ノードに、比較器の基準
電圧が発生する。この抵抗器群の第１抵抗器Ｒ１は、ノ
ード１４にて低基準電圧ＲＥＦＮを受ける。この低基準
電圧は、入力信号の下限である−４ボルトに対応する。
同様に、抵抗器群の最終抵抗器Ｒ９は、ノード１２に
て、高基準電圧ＲＥＦＰを受ける。この高基準電圧は、
入力信号の上限である＋４ボルトに対応する。抵抗器群
の内部ノード２０〜２７に、入力信号レンジにわたって
等間隔の一連の基準電圧が発生する。これら抵抗器の値
は、図示の如き相対値である。すなわち、抵抗器Ｒ２〜
Ｒ８の相対値は１であり、第１抵抗器Ｒ１及び最終抵抗
器Ｒ９の相対値は１／２である。よって、ノード２０〜
２７の基準電圧のレンジは、ノード２０の−３．５ボル
トからノード２７の＋３．５ボルトまでであり、これら
値は１ボルトずつ等間隔である。これら抵抗器の絶対値
は、消費電力、入力バイアス電流及び精度に関する規格
に応じて選択する。
【０００４】８個の内部基準電圧に対応し、「Ｃ−３．
５」〜「Ｃ＋３．５」とラベルが付けられた８個の比較
器は、抵抗器群及び入力信号ノードに接続されている。
各比較器の正入力端は、入力信号ノード１６に結合して
いる。また、各比較器の負入力端は、対応する基準電圧
を受けるように接続している。例えば、比較器Ｃ＋０．
５の負入力端は、ノード２４に結合しており、このノー
ドに０．５ボルトの基準電圧が発生する。これら比較器
の出力端は、出力ノードＤ０〜Ｄ７にサーモメータ・ス
ケール・データ（サーモメータ・コード：温度計のよう
に、下から特定値が所定数だけ連続する形式のデータで
あり、例えば、Ｄ７〜Ｄ０が、００００００１１や、０
００００１１１や、００１１１１１１などのようになる
データをいう）を発生する。ノードＤ０のデジタル・デ
ータは、最下位ビットであり、入力信号が−３．５ボル
トよりも大きいとロジック１になり、この入力信号が−
３．５ボルトよりも小さいとロジック０になる。ノード
Ｄ７のデジタル・データは、最上位ビットであり、入力
信号が３．５ボルトよりも大きいとロジック１になり、
この入力信号が３．５ボルトよりも小さいとロジック０
になる。
５」〜「Ｃ＋３．５」とラベルが付けられた８個の比較
器は、抵抗器群及び入力信号ノードに接続されている。
各比較器の正入力端は、入力信号ノード１６に結合して
いる。また、各比較器の負入力端は、対応する基準電圧
を受けるように接続している。例えば、比較器Ｃ＋０．
５の負入力端は、ノード２４に結合しており、このノー
ドに０．５ボルトの基準電圧が発生する。これら比較器
の出力端は、出力ノードＤ０〜Ｄ７にサーモメータ・ス
ケール・データ（サーモメータ・コード：温度計のよう
に、下から特定値が所定数だけ連続する形式のデータで
あり、例えば、Ｄ７〜Ｄ０が、００００００１１や、０
００００１１１や、００１１１１１１などのようになる
データをいう）を発生する。ノードＤ０のデジタル・デ
ータは、最下位ビットであり、入力信号が−３．５ボル
トよりも大きいとロジック１になり、この入力信号が−
３．５ボルトよりも小さいとロジック０になる。ノード
Ｄ７のデジタル・データは、最上位ビットであり、入力
信号が３．５ボルトよりも大きいとロジック１になり、
この入力信号が３．５ボルトよりも小さいとロジック０
になる。
【０００５】
【発明が解決しようとする課題】図５に示すシングル・
エンド比較器１０を、図６に示す比較器群に用いると、
精度が損なわれる。比較器の入力バイアス電流による抵
抗器群の負荷により、入力信号レンジにわたって基準電
圧を高精度且つ直線的に配分することに影響する。その
結果、「ドループ（うなだれ：droop ）」として知られ
ている放物線応答が生じる。抵抗器群の負荷の他に、シ
ングル・エンド設計の比較器は、同相信号に対する感度
が高く、ひずみが増え、入力信号レベルの関数である非
直線遅延が生じる。
エンド比較器１０を、図６に示す比較器群に用いると、
精度が損なわれる。比較器の入力バイアス電流による抵
抗器群の負荷により、入力信号レンジにわたって基準電
圧を高精度且つ直線的に配分することに影響する。その
結果、「ドループ（うなだれ：droop ）」として知られ
ている放物線応答が生じる。抵抗器群の負荷の他に、シ
ングル・エンド設計の比較器は、同相信号に対する感度
が高く、ひずみが増え、入力信号レベルの関数である非
直線遅延が生じる。
【０００６】シングル・エンド比較器の問題を解決し、
ＡＤＣの比較器群や他のアプリケーションに利用できる
ように設計された完全差動形式の比較器が望まれてい
る。
ＡＤＣの比較器群や他のアプリケーションに利用できる
ように設計された完全差動形式の比較器が望まれてい
る。
【０００７】したがって、本発明の目的は、フラッシュ
型ＡＤＣや他のアプリケーションで利用できる完全差動
形式の比較器及び比較装置を提供することである。
型ＡＤＣや他のアプリケーションで利用できる完全差動
形式の比較器及び比較装置を提供することである。
【０００８】本発明の他の目的は、シングル・エンド比
較器により生じる回路性能の異常を補正することにあ
る。
較器により生じる回路性能の異常を補正することにあ
る。
【０００９】本発明の更に他の目的は、集積回路上に容
易に実現できる差動比較器の提供にある。
易に実現できる差動比較器の提供にある。
【００１０】本発明の他の目的は、シングル・エンド比
較器と一緒に用いるＡＤＣ用抵抗器群と同じものを、完
全差動型比較器と共に利用することにある。
較器と一緒に用いるＡＤＣ用抵抗器群と同じものを、完
全差動型比較器と共に利用することにある。
【００１１】
【課題を解決するための手段】本発明によれば、完全差
動型比較器（本明細書において、単に差動比較器又は比
較器と呼ぶこともある）は、差動信号入力端と、差動基
準入力端と、差動信号出力端とを具えている。差動比較
器には、同じ構成の第１及び第２利得段を用いる。各利
得段は、第１シングル・エンド入力端と、第２シングル
・エンド入力端と、差動電流出力端とを具えている。第
１及び第２利得段の第１シングル・エンド入力信号が、
差動比較器の差動信号入力となる。第１及び第２利得段
の第２シングル・エンド入力信号が、差動比較器の差動
基準入力信号となる。また、第１及び第２利得段の差動
電流出力端は、交差結合をして、差動比較器の差動信号
出力を発生する。この差動比較器は、フラッシュ型ＡＤ
Ｃの前段にある従来の抵抗器群と共に利用できる。ここ
で、新規な点としては、望ましくない負荷の影響と共
に、従来のシングル・エンド比較器に関連した他の問題
を防止できる点である。
動型比較器（本明細書において、単に差動比較器又は比
較器と呼ぶこともある）は、差動信号入力端と、差動基
準入力端と、差動信号出力端とを具えている。差動比較
器には、同じ構成の第１及び第２利得段を用いる。各利
得段は、第１シングル・エンド入力端と、第２シングル
・エンド入力端と、差動電流出力端とを具えている。第
１及び第２利得段の第１シングル・エンド入力信号が、
差動比較器の差動信号入力となる。第１及び第２利得段
の第２シングル・エンド入力信号が、差動比較器の差動
基準入力信号となる。また、第１及び第２利得段の差動
電流出力端は、交差結合をして、差動比較器の差動信号
出力を発生する。この差動比較器は、フラッシュ型ＡＤ
Ｃの前段にある従来の抵抗器群と共に利用できる。ここ
で、新規な点としては、望ましくない負荷の影響と共
に、従来のシングル・エンド比較器に関連した他の問題
を防止できる点である。
【００１２】本発明の上述及びその他の目的、特徴及び
利点は、添付図を参照した以下の説明より理解できよ
う。
利点は、添付図を参照した以下の説明より理解できよ
う。
【００１３】
【実施例】図１は、完全差動型比較器３０の回路記号と
回路図とを示す。なお、回路記号では、「ＤＣＯＭＰ」
というラベルを付けている。比較器３０は、差動信号入
力端（回路ノード１及び３）と、差動基準入力端（回路
ノード２及び４）と、差動信号出力端（回路ノード５及
び６）とを具えている。回路記号は、２個のシングル・
エンド比較器用の従来の記号を組み合わせたものであ
り、２個の正入力端、２個の負入力端、非反転出力端及
び反転出力端を示している。
回路図とを示す。なお、回路記号では、「ＤＣＯＭＰ」
というラベルを付けている。比較器３０は、差動信号入
力端（回路ノード１及び３）と、差動基準入力端（回路
ノード２及び４）と、差動信号出力端（回路ノード５及
び６）とを具えている。回路記号は、２個のシングル・
エンド比較器用の従来の記号を組み合わせたものであ
り、２個の正入力端、２個の負入力端、非反転出力端及
び反転出力端を示している。
【００１４】差動比較器３０の簡略化した回路図も図１
に示す。比較器３０は、トランジスタＱＳＰ及びＱＲＰ
と、定電流源ＩＥＥとを有する第１利得段を具えてい
る。この第１利得段は、正シングル・エンド入力端
（「ＳＩＧＰ」とラベルを付けた回路ノード１）と、負
シングル・エンド入力端（「ＲＥＦＰ」とラベルを付け
た回路ノード２）と、差動出力端（トランジスタＱＳＰ
及びＱＲＰのコレクタから供給された電流が、負荷抵抗
器ＲＬＮ及びＲＬＰにより回路ノード５及び６にて差動
電圧に変換される）とを具えている。第２利得段は、ト
ランジスタＱＳＮ及びＱＲＮと、同一の定電流源ＩＥＥ
とを具えている。この第２利得段は、正シングル・エン
ド入力端（「ＲＥＦＮ」とラベルを付けた回路ノード
４）と、負シングル・エンド入力端（「ＳＩＧＮ」とラ
ベルを付けた回路ノード３）と、差動出力端（トランジ
スタＱＳＮ及びＱＲＮのコレクタから供給された電流
が、共有負荷抵抗器ＲＬＮ及びＲＬＰにより回路ノード
５及び６にて差動電圧に変換される）とを具えている。
回路ノード５及び６のシングル・エンド電圧は、差動出
力電圧を形成する。これら出力端に「ＯＵＴＰ」及び
「ＯＵＴＮ」のラベルを夫々付ける。
に示す。比較器３０は、トランジスタＱＳＰ及びＱＲＰ
と、定電流源ＩＥＥとを有する第１利得段を具えてい
る。この第１利得段は、正シングル・エンド入力端
（「ＳＩＧＰ」とラベルを付けた回路ノード１）と、負
シングル・エンド入力端（「ＲＥＦＰ」とラベルを付け
た回路ノード２）と、差動出力端（トランジスタＱＳＰ
及びＱＲＰのコレクタから供給された電流が、負荷抵抗
器ＲＬＮ及びＲＬＰにより回路ノード５及び６にて差動
電圧に変換される）とを具えている。第２利得段は、ト
ランジスタＱＳＮ及びＱＲＮと、同一の定電流源ＩＥＥ
とを具えている。この第２利得段は、正シングル・エン
ド入力端（「ＲＥＦＮ」とラベルを付けた回路ノード
４）と、負シングル・エンド入力端（「ＳＩＧＮ」とラ
ベルを付けた回路ノード３）と、差動出力端（トランジ
スタＱＳＮ及びＱＲＮのコレクタから供給された電流
が、共有負荷抵抗器ＲＬＮ及びＲＬＰにより回路ノード
５及び６にて差動電圧に変換される）とを具えている。
回路ノード５及び６のシングル・エンド電圧は、差動出
力電圧を形成する。これら出力端に「ＯＵＴＰ」及び
「ＯＵＴＮ」のラベルを夫々付ける。
【００１５】第１及び第２利得段からの「左側」（回路
ノード１及び３）のシングル・エンド入力を組み合わせ
て、「アナログ信号入力」とラベルを付けた差動信号入
力とする。第１及び第２利得段からの「右側」（回路ノ
ード２及び４）のシングル・エンド入力を組み合わせ
て、「基準入力」とラベルを付けた差動基準入力とす
る。第１及び第２利得段の差動電流出力を交差結合し
て、差動電流出力を形成する。なお、「交差結合」と
は、図１に示すように、トランジスタＱＳＰのコレクタ
とトランジスタＱＲＮのコレクタとを結合すると共に、
トランジスタＱＲＰのコレクタとトランジスタＱＳＮの
コレクタとを結合することである。差動電流出力を、回
路ノード５及び６にて、差動電圧出力に変換する。これ
に「比較器出力」のラベルを付ける。
ノード１及び３）のシングル・エンド入力を組み合わせ
て、「アナログ信号入力」とラベルを付けた差動信号入
力とする。第１及び第２利得段からの「右側」（回路ノ
ード２及び４）のシングル・エンド入力を組み合わせ
て、「基準入力」とラベルを付けた差動基準入力とす
る。第１及び第２利得段の差動電流出力を交差結合し
て、差動電流出力を形成する。なお、「交差結合」と
は、図１に示すように、トランジスタＱＳＰのコレクタ
とトランジスタＱＲＮのコレクタとを結合すると共に、
トランジスタＱＲＰのコレクタとトランジスタＱＳＮの
コレクタとを結合することである。差動電流出力を、回
路ノード５及び６にて、差動電圧出力に変換する。これ
に「比較器出力」のラベルを付ける。
【００１６】図１における第１及び第２利得段の各々
は、同じ値の電流源ＩＥＥによりバイアスされたエミッ
タ結合ＮＰＮバイポーラ・トランジスタの差動対であ
る。所望のアプリケーションに応じて、他の形式のトラ
ンジスタ、例えば、ＰＮＰバイポーラ・トランジスタ
や、ＭＯＳ素子を用いることもできる。第１及び第２利
得段の各トランジスタが「一致」していること、即ち、
各トランジスタが集積回路上で同じ大きさで同様に配置
され、熱傾斜が等しいことが望ましい。
は、同じ値の電流源ＩＥＥによりバイアスされたエミッ
タ結合ＮＰＮバイポーラ・トランジスタの差動対であ
る。所望のアプリケーションに応じて、他の形式のトラ
ンジスタ、例えば、ＰＮＰバイポーラ・トランジスタ
や、ＭＯＳ素子を用いることもできる。第１及び第２利
得段の各トランジスタが「一致」していること、即ち、
各トランジスタが集積回路上で同じ大きさで同様に配置
され、熱傾斜が等しいことが望ましい。
【００１７】理解しやすくするために、信号入力同士、
又は基準入力同士に同相電圧がないと仮定して、完全差
動型比較器３０の動作を説明する。数式で示すと次のよ
うになる。 Ｖ(SIGP)＋Ｖ(SIGN)＝Ｖ(REFP)＋Ｖ(REFN) （１） 利得段の正及び負のシングル・エンド入力信号も互いに
等しいと、４個のコレクタの総ての出力電流が等しくな
り、差動電圧出力（及び差動出力電流）がゼロ・ボルト
になる。このゼロ・ボルト状態を次の２つの式で示す。 Ｖ(SIGP)＝Ｖ(REFP) （２） Ｖ(SIGN)＝Ｖ(REFN) （３）
又は基準入力同士に同相電圧がないと仮定して、完全差
動型比較器３０の動作を説明する。数式で示すと次のよ
うになる。 Ｖ(SIGP)＋Ｖ(SIGN)＝Ｖ(REFP)＋Ｖ(REFN) （１） 利得段の正及び負のシングル・エンド入力信号も互いに
等しいと、４個のコレクタの総ての出力電流が等しくな
り、差動電圧出力（及び差動出力電流）がゼロ・ボルト
になる。このゼロ・ボルト状態を次の２つの式で示す。 Ｖ(SIGP)＝Ｖ(REFP) （２） Ｖ(SIGN)＝Ｖ(REFN) （３）
【００１８】差動入力信号の２つの成分が、差動基準入
力の２つの成分から離れるように差動的に変化するにつ
れ、２個の利得段は、等しい出力電流を発生する。これ
ら出力電流は、交差結合され、互いに加算されて、総合
的な出力電流を発生する。同相電圧がない場合、完全差
動型比較器３０は、シングル・エンド比較器１０と同じ
に動作する。しかし、同じノイズ・マージンならば、よ
り小さい振動の入力信号を利用できる。
力の２つの成分から離れるように差動的に変化するにつ
れ、２個の利得段は、等しい出力電流を発生する。これ
ら出力電流は、交差結合され、互いに加算されて、総合
的な出力電流を発生する。同相電圧がない場合、完全差
動型比較器３０は、シングル・エンド比較器１０と同じ
に動作する。しかし、同じノイズ・マージンならば、よ
り小さい振動の入力信号を利用できる。
【００１９】同相電圧ＶＣＭが存在する場合を仮定し
て、比較器３０の性能を更に解析し、同相電圧の除去に
ついて示す。同相電圧を差動入力電圧の夫々に付加する
と次のようになる。 Ｖ(SIGP)＝Ｖ(REFP)＋ＶＣＭ Ｖ(SIGN)＝Ｖ(REFN)＋ＶＣＭ （４）
て、比較器３０の性能を更に解析し、同相電圧の除去に
ついて示す。同相電圧を差動入力電圧の夫々に付加する
と次のようになる。 Ｖ(SIGP)＝Ｖ(REFP)＋ＶＣＭ Ｖ(SIGN)＝Ｖ(REFN)＋ＶＣＭ （４）
【００２０】差動比較器３０内の各利得段は、それ自体
の差動入力端（ノード１、２びノード３、４）に同じ電
圧を受ける。そして、同じであるが不平衡の出力電流が
各利得段に発生する。しかし、出力電流は交差結合する
ので、これら電流が組み合わされ、差動電圧に変換され
ると、正味の出力信号がゼロになる。（勿論、差動出力
電流もゼロである。）よって、差動入力及び差動基準間
の同相の差が除去される。同相電圧ＶＣＭが増加するに
つれて、比較器３０の両方の利得段の差動利得が低下
し、正味の差動利得も低下する。最終的には、両方の利
得段が制限を行い、差動入力から差動出力への差動利得
がゼロになる。この動作点が、同相除去の上限となる。
よって、最大の同相規格が、比較器３０に対するアクセ
ス可能な最大入力信号レンジを決める。
の差動入力端（ノード１、２びノード３、４）に同じ電
圧を受ける。そして、同じであるが不平衡の出力電流が
各利得段に発生する。しかし、出力電流は交差結合する
ので、これら電流が組み合わされ、差動電圧に変換され
ると、正味の出力信号がゼロになる。（勿論、差動出力
電流もゼロである。）よって、差動入力及び差動基準間
の同相の差が除去される。同相電圧ＶＣＭが増加するに
つれて、比較器３０の両方の利得段の差動利得が低下
し、正味の差動利得も低下する。最終的には、両方の利
得段が制限を行い、差動入力から差動出力への差動利得
がゼロになる。この動作点が、同相除去の上限となる。
よって、最大の同相規格が、比較器３０に対するアクセ
ス可能な最大入力信号レンジを決める。
【００２１】差動比較器３０の対称性により、入力信号
の関数である比較器での遅延が減少する。大振幅の高周
波入力信号で動作するシングル・エンド比較器１０にお
いては、比較器での遅延は、入力信号の形、振幅及び周
波数に応じて変化する。その結果、ＡＤＣアプリケーシ
ョンにおいて、高調波歪みが生じ、有効ビットが失われ
る。この遅延形態の大部分は、比較器のバイポーラ・ト
ランジスタのベース・エミッタ間寄生容量及びベース・
コレクタ間寄生容量を流れる非線形同相電流によるもの
である。差動比較器３０は、高速遅延歪みを大幅に減ら
す。設計が対称的なため、これら寄生容量を流れる電流
の偶数高調波を含んだ１次除去が行われる。各利得段で
の信号の振動は、同じノイズ・マージンに対して半分に
減らせるので、同じ方法では除去されない奇数高調波が
減少する。
の関数である比較器での遅延が減少する。大振幅の高周
波入力信号で動作するシングル・エンド比較器１０にお
いては、比較器での遅延は、入力信号の形、振幅及び周
波数に応じて変化する。その結果、ＡＤＣアプリケーシ
ョンにおいて、高調波歪みが生じ、有効ビットが失われ
る。この遅延形態の大部分は、比較器のバイポーラ・ト
ランジスタのベース・エミッタ間寄生容量及びベース・
コレクタ間寄生容量を流れる非線形同相電流によるもの
である。差動比較器３０は、高速遅延歪みを大幅に減ら
す。設計が対称的なため、これら寄生容量を流れる電流
の偶数高調波を含んだ１次除去が行われる。各利得段で
の信号の振動は、同じノイズ・マージンに対して半分に
減らせるので、同じ方法では除去されない奇数高調波が
減少する。
【００２２】図２は、フラッシュ型ＡＤＣに用いる差動
比較器群（比較器Ｃ−３．５〜Ｃ＋３．５）及び直列接
続された抵抗器群（抵抗器Ｒ１〜Ｒ９）を示している。
（比較器の数はＮ個（Ｎ：任意の正の整数）でよく、本
実施例では、Ｎ＝８である。）なお、比較器群の入力信
号、基準信号及び出力信号の総てが差動である点に留意
されたい。ＳＩＧＰで示される正信号入力成分は回路ノ
ード１６Ａに供給され、ＳＩＧＮで示される負信号入力
成分は回路ノード１６Ｂに供給され、ＲＥＦＮ及びＲＥ
ＦＰで示される正及び負基準入力は回路ノード１２及び
１４に供給される。この比較器群は、８個の差動比較器
を含んでいるが、ＡＤＣに必要な精度に応じて、任意の
数の差動比較器を利用できる。各差動比較器の差動信号
入力端（ノード１及び３）は、正信号入力ＳＩＧＰ及び
負信号入力ＳＩＧＮを夫々受けるように結合され、差動
比較器の差動信号出力端には、正及び負信号入力端の差
動アナログ信号のレベルに対応するデジタル化された差
動出力（Ｄ０及び／Ｄ０〜Ｄ７及び／Ｄ７）が発生す
る。この差動出力信号は、上述のサーモメータ・コード
となる。直列接続された抵抗器（Ｒ１〜Ｒ９）の数は、
差動比較器の数よりも１個だけ多い。第１抵抗器Ｒ１を
負基準入力ＲＥＦＮに結合し、最終抵抗器Ｒ９を正基準
入力ＲＥＦＰに結合する。直列接続された抵抗器の内部
ノードの数は、差動比較器の数よりも１個少ない。これ
ら内部ノードを所定のパターンで、差動比較器の差動基
準入力端に結合する。第１差動比較器Ｃ−３．５の差動
基準入力端は、第１内部ノード２０及び最終内部ノード
２７に結合し、第２差動比較器Ｃ−２．５の差動基準入
力端は、第２内部ノード２１及び最終から２番目の内部
ノード２６に結合する。最終差動比較器Ｃ＋３．５の差
動基準入力端が最終内部ノード２７及び第１内部ノード
２０に結合するまで、この構成を繰り返す。比較器郡内
の第１差動比較器及び最終差動比較器は、同じノードに
結合しているが、極性が逆になっている点に留意された
い。
比較器群（比較器Ｃ−３．５〜Ｃ＋３．５）及び直列接
続された抵抗器群（抵抗器Ｒ１〜Ｒ９）を示している。
（比較器の数はＮ個（Ｎ：任意の正の整数）でよく、本
実施例では、Ｎ＝８である。）なお、比較器群の入力信
号、基準信号及び出力信号の総てが差動である点に留意
されたい。ＳＩＧＰで示される正信号入力成分は回路ノ
ード１６Ａに供給され、ＳＩＧＮで示される負信号入力
成分は回路ノード１６Ｂに供給され、ＲＥＦＮ及びＲＥ
ＦＰで示される正及び負基準入力は回路ノード１２及び
１４に供給される。この比較器群は、８個の差動比較器
を含んでいるが、ＡＤＣに必要な精度に応じて、任意の
数の差動比較器を利用できる。各差動比較器の差動信号
入力端（ノード１及び３）は、正信号入力ＳＩＧＰ及び
負信号入力ＳＩＧＮを夫々受けるように結合され、差動
比較器の差動信号出力端には、正及び負信号入力端の差
動アナログ信号のレベルに対応するデジタル化された差
動出力（Ｄ０及び／Ｄ０〜Ｄ７及び／Ｄ７）が発生す
る。この差動出力信号は、上述のサーモメータ・コード
となる。直列接続された抵抗器（Ｒ１〜Ｒ９）の数は、
差動比較器の数よりも１個だけ多い。第１抵抗器Ｒ１を
負基準入力ＲＥＦＮに結合し、最終抵抗器Ｒ９を正基準
入力ＲＥＦＰに結合する。直列接続された抵抗器の内部
ノードの数は、差動比較器の数よりも１個少ない。これ
ら内部ノードを所定のパターンで、差動比較器の差動基
準入力端に結合する。第１差動比較器Ｃ−３．５の差動
基準入力端は、第１内部ノード２０及び最終内部ノード
２７に結合し、第２差動比較器Ｃ−２．５の差動基準入
力端は、第２内部ノード２１及び最終から２番目の内部
ノード２６に結合する。最終差動比較器Ｃ＋３．５の差
動基準入力端が最終内部ノード２７及び第１内部ノード
２０に結合するまで、この構成を繰り返す。比較器郡内
の第１差動比較器及び最終差動比較器は、同じノードに
結合しているが、極性が逆になっている点に留意された
い。
【００２３】図２に示す差動構造において、２組ではな
く、わずか１組の抵抗器群が必要なことに留意された
い。また、内部基準電圧用の抵抗器の数及び内部ノード
・タップの数は等しいが、比較器入力端の数の倍であ
る。これは、２個の比較器入力端が、１つの内部基準電
圧を用いるためである。例えば、ノード２２は、比較器
Ｃ−１．５に対しては負基準入力であるが、比較器Ｃ＋
１．５に対しては正基準入力である。
く、わずか１組の抵抗器群が必要なことに留意された
い。また、内部基準電圧用の抵抗器の数及び内部ノード
・タップの数は等しいが、比較器入力端の数の倍であ
る。これは、２個の比較器入力端が、１つの内部基準電
圧を用いるためである。例えば、ノード２２は、比較器
Ｃ−１．５に対しては負基準入力であるが、比較器Ｃ＋
１．５に対しては正基準入力である。
【００２４】比較器群の差動構成のために、抵抗器群の
負荷は、入力信号に関係なく、直流にて一定である。負
荷により発生するいかなるドループも、これら差動比較
器により効果的にキャンセルできる。各差動比較器は、
正及び負の基準入力端に対して対称で、はしご（抵抗器
群）をタップする。よって、ドループは、基準入力端で
の同相電圧とみなせ、充分に除去できる。
負荷は、入力信号に関係なく、直流にて一定である。負
荷により発生するいかなるドループも、これら差動比較
器により効果的にキャンセルできる。各差動比較器は、
正及び負の基準入力端に対して対称で、はしご（抵抗器
群）をタップする。よって、ドループは、基準入力端で
の同相電圧とみなせ、充分に除去できる。
【００２５】比較器入力端に供給された交流信号が、抵
抗器タップ、正及び負信号ノードに容量電流を流す。こ
の差動回路が対称であるため、これら電流は１次でキャ
ンセルされる。また、入力信号及び抵抗器はしごタップ
を緩衝することにより、更に改良が可能である。図５に
おいて、回路４０は、入力緩衝部４２及び差動比較器４
４を含んでいる。緩衝部４２は、定電流源によりバイア
スされ、エミッタ・フォロワ構成のトランジスタＱ１〜
Ｑ４を含んでいる。緩衝部の夫々の信号路に単一のＮＰ
Ｎバイポーラ・トランジスタを用いているが、ＭＯＳト
ランジスタ又はマルチ・トランジスタ構造などの他の形
式のアクティブ素子をの緩衝回路として利用できる。ノ
ード４６〜５２の入力信号を、緩衝して、対応する入力
ノード４６’〜５２’である差動比較器４４の入力端に
結合する。入力緩衝部４２は、入力バイアス電流を除去
しない。利用するトランジスタの電流利得及びバイアス
電流の値により、入力バイアス電流が、差動比較器４４
の入力バイアス電流とほぼ同じにできる。入力緩衝部４
２により、比較器のスイッチング動作への入力バイアス
電流の感度をにぶくする。比較器４４の論理状態に関係
なく、ノード４６〜５２での入力バイアス電流は、ほぼ
一定である。よって、抵抗器群への電流負荷もほぼ一定
になり、実際の同相エラー電圧を発生する。このエラー
電圧は、上述の如くキャンセルされる。
抗器タップ、正及び負信号ノードに容量電流を流す。こ
の差動回路が対称であるため、これら電流は１次でキャ
ンセルされる。また、入力信号及び抵抗器はしごタップ
を緩衝することにより、更に改良が可能である。図５に
おいて、回路４０は、入力緩衝部４２及び差動比較器４
４を含んでいる。緩衝部４２は、定電流源によりバイア
スされ、エミッタ・フォロワ構成のトランジスタＱ１〜
Ｑ４を含んでいる。緩衝部の夫々の信号路に単一のＮＰ
Ｎバイポーラ・トランジスタを用いているが、ＭＯＳト
ランジスタ又はマルチ・トランジスタ構造などの他の形
式のアクティブ素子をの緩衝回路として利用できる。ノ
ード４６〜５２の入力信号を、緩衝して、対応する入力
ノード４６’〜５２’である差動比較器４４の入力端に
結合する。入力緩衝部４２は、入力バイアス電流を除去
しない。利用するトランジスタの電流利得及びバイアス
電流の値により、入力バイアス電流が、差動比較器４４
の入力バイアス電流とほぼ同じにできる。入力緩衝部４
２により、比較器のスイッチング動作への入力バイアス
電流の感度をにぶくする。比較器４４の論理状態に関係
なく、ノード４６〜５２での入力バイアス電流は、ほぼ
一定である。よって、抵抗器群への電流負荷もほぼ一定
になり、実際の同相エラー電圧を発生する。このエラー
電圧は、上述の如くキャンセルされる。
【００２６】図４は、差動比較器の完全な回路図であ
る。この回路図は、図１の回路図と本質的には同じであ
るが、カスコード段及び別の利得段が追加されている。
また、差動比較器の利得段及びカスコード段は、利得及
び高周波特性を制御する負帰還（degeneration ）抵抗
器を具えている。また、付加的な利得及び出力ラッチ段
も含んでいる。図４の比較器は、図３に示す入力緩衝段
を含むように、簡単に変更したものである。
る。この回路図は、図１の回路図と本質的には同じであ
るが、カスコード段及び別の利得段が追加されている。
また、差動比較器の利得段及びカスコード段は、利得及
び高周波特性を制御する負帰還（degeneration ）抵抗
器を具えている。また、付加的な利得及び出力ラッチ段
も含んでいる。図４の比較器は、図３に示す入力緩衝段
を含むように、簡単に変更したものである。
【００２７】好適な実施例により、本発明の原理を図示
し説明したが、本発明の要旨を逸脱することなく種々の
変更変形が可能なことが明らかであろう。例えば、回路
図では、バイポーラ・トランジスタを基本とした回路を
示したが、等価的なＦＥＴを基本とした回路で構成して
もよい。さらに、本発明の完全差動型比較器のアプリケ
ーションは、ＡＤＣに限定されるものではなく、同相除
去が必要な場合に利用できる。また、対称的な設計の任
意のアプリケーションにおいても、性能を改善できる。
し説明したが、本発明の要旨を逸脱することなく種々の
変更変形が可能なことが明らかであろう。例えば、回路
図では、バイポーラ・トランジスタを基本とした回路を
示したが、等価的なＦＥＴを基本とした回路で構成して
もよい。さらに、本発明の完全差動型比較器のアプリケ
ーションは、ＡＤＣに限定されるものではなく、同相除
去が必要な場合に利用できる。また、対称的な設計の任
意のアプリケーションにおいても、性能を改善できる。
【００２８】
【発明の効果】本発明によれば、従来のシングル・エン
ド比較器で問題であった同相信号に対する感度、ひず
み、非直線遅延を改善できる。また、本発明による差動
比較器をフラッシュ型ＡＤＣに用いた場合などにも、基
準電圧用の抵抗器群から比較器へ入力バイアス電流が流
れる際に生じる抵抗器群の負荷の影響を改善できる。
ド比較器で問題であった同相信号に対する感度、ひず
み、非直線遅延を改善できる。また、本発明による差動
比較器をフラッシュ型ＡＤＣに用いた場合などにも、基
準電圧用の抵抗器群から比較器へ入力バイアス電流が流
れる際に生じる抵抗器群の負荷の影響を改善できる。
【図１】本発明による差動比較器の回路記号を示す図及
び回路図である。
び回路図である。
【図２】本発明による差動比較器を用いたフラッシュ型
ＡＤＣ用の抵抗器群及び比較器群を示すブロック図であ
る。
ＡＤＣ用の抵抗器群及び比較器群を示すブロック図であ
る。
【図３】本発明による差動比較器の入力端に結合する入
力緩衝段の回路図である。
力緩衝段の回路図である。
【図４】本発明による差動比較器のより詳細な回路図で
ある。
ある。
【図５】従来のシングル・エンド比較器の回路記号を示
す図及び回路図である。
す図及び回路図である。
【図６】図５に示すシングル・エンド比較器を用いたフ
ラッシュ型ＡＤＣ用の抵抗器群及び比較器群を示すブロ
ック図である。
ラッシュ型ＡＤＣ用の抵抗器群及び比較器群を示すブロ
ック図である。
ＱＳＰ、ＱＲＰ 第１利得段のトランジスタ ＱＳＮ、ＱＲＮ 第２利得段のトランジスタ ＲＬＮ、ＲＬＰ 負荷抵抗器 ＩＥＥ 定電流源 １、３ 差動信号入力端 ２、４ 差動基準入力端 ５、６ 差動出力端
Claims (2)
- 【請求項１】 差動信号入力端と、 差動基準入力端と、 差動信号出力端と、 第１シングル・エンド入力端、第２シングル・エンド入
力端及び差動出力端を有する第１利得段と、 第１シングル・エンド入力端、第２シングル・エンド入
力端及び差動出力端を有する第２利得段とを具え、 上記第１及び第２利得段の上記第１シングル・エンド入
力端が上記差動信号入力端を形成し、上記第１及び第２
利得段の上記第２シングル・エンド入力端が上記差動基
準入力端を形成し、上記第１及び第２利得段の上記差動
出力端が交差結合されて上記差動信号出力端を形成する
ことを特徴とする差動比較器。 - 【請求項２】 アナログ・デジタル変換器に用いる複数
の比較器から成る比較装置であって、 正信号入力端と、 負信号入力端と、 正基準入力端と、 負基準入力端と、 差動信号入力端と、差動基準入力端と、差動信号出力端
と、第１シングル・エンド入力端、第２シングル・エン
ド入力端及び差動出力端を有する第１利得段と、第１シ
ングル・エンド入力端、第２シングル・エンド入力端及
び差動出力端を有する第２利得段とを有し、上記第１及
び第２利得段の上記第１シングル・エンド入力端が上記
差動信号入力端を形成し、上記第１及び第２利得段の上
記第２シングル・エンド入力端が上記差動基準入力端を
形成し、上記第１及び第２利得段の上記差動出力端が交
差結合されて上記差動信号出力端を形成するＮ個（Ｎは
正の整数）の差動比較器と、 第１抵抗器が上記正基準入力端に結合し、最終抵抗器が
上記負基準入力端に結合したＮ＋１個の直列接続された
抵抗器とを具え、 上記差動比較器の上記差動信号入力端を上記正信号入力
端及び負信号入力端に結合し、上記差動比較器の差動信
号出力端が上記正信号入力端及び負信号入力端のアナロ
グ信号に対応するデジタル化された出力信号を発生し、 上記直列接続された抵抗器が所定パターンで上記差動比
較器の上記差動基準入力端に結合されたＮ−１個の内部
ノードを有することを特徴とする比較装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/046,313 US5416484A (en) | 1993-04-15 | 1993-04-15 | Differential comparator and analog-to-digital converter comparator bank using the same |
| US08/046313 | 1993-04-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06303041A true JPH06303041A (ja) | 1994-10-28 |
| JP2916869B2 JP2916869B2 (ja) | 1999-07-05 |
Family
ID=21942777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6098170A Expired - Lifetime JP2916869B2 (ja) | 1993-04-15 | 1994-04-12 | 比較器及び比較装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5416484A (ja) |
| JP (1) | JP2916869B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107196658A (zh) * | 2016-03-14 | 2017-09-22 | 创意电子股份有限公司 | 模拟数字转换器与数据转换方法 |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0795963B1 (en) * | 1993-06-17 | 2002-04-03 | Sony Corporation | Analog to digital converter |
| JPH0750584A (ja) * | 1993-08-06 | 1995-02-21 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
| US5793556A (en) * | 1994-10-19 | 1998-08-11 | International Business Machines Corporation | High speed PES demodulator |
| KR0174499B1 (ko) * | 1995-10-13 | 1999-04-01 | 김광호 | 비교기의 입력 바이어스전류가 보상된 아날로그 디지탈 변환기 |
| US5706008A (en) * | 1996-03-01 | 1998-01-06 | Analog Devices, Inc. | High bandwidth parallel analog-to-digital converter |
| TW337051B (en) * | 1996-11-29 | 1998-07-21 | Philips Electronics Nv | Analog-to-digital conversion |
| US5835046A (en) * | 1997-01-23 | 1998-11-10 | Lucent Technologies Inc. | Analog-to-digital converter for differential signals |
| US5877718A (en) * | 1997-03-24 | 1999-03-02 | International Business Machines Corporation | Differential analog-to-digital converter with low power consumption |
| US6262677B1 (en) * | 1997-10-31 | 2001-07-17 | Texas Instruments Incorporated | Sample-and-hold circuit |
| US6111437A (en) * | 1998-05-29 | 2000-08-29 | Lucent Technologies Inc. | Wide common-mode differential receiver with precision input referred offset |
| US6255979B1 (en) * | 1999-02-24 | 2001-07-03 | Intel Corporation | CMOS flash analog to digital converter compensation |
| JP2003507919A (ja) * | 1999-08-13 | 2003-02-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アナログ・デジタル変換器 |
| US6701340B1 (en) | 1999-09-22 | 2004-03-02 | Lattice Semiconductor Corp. | Double differential comparator and programmable analog block architecture using same |
| US6392448B1 (en) | 2000-02-03 | 2002-05-21 | Teradyne, Inc. | Common-mode detection circuit with cross-coupled compensation |
| US6300804B1 (en) | 2000-02-09 | 2001-10-09 | Teradyne, Inc. | Differential comparator with dispersion reduction circuitry |
| US6362684B1 (en) | 2000-02-17 | 2002-03-26 | Lattice Semiconductor Corporation | Amplifier having an adjust resistor network |
| US6424209B1 (en) | 2000-02-18 | 2002-07-23 | Lattice Semiconductor Corporation | Integrated programmable continuous time filter with programmable capacitor arrays |
| US6392581B1 (en) * | 2000-03-17 | 2002-05-21 | Hughes Electronics Corp. | Tuning circuit for an analog-to-digital converter |
| DE10042584B4 (de) * | 2000-08-30 | 2004-02-05 | Infineon Technologies Ag | Analog-Digital-Wandler mit komplementären Transistoren |
| US6504499B1 (en) * | 2000-11-01 | 2003-01-07 | International Business Machines Corporation | Analog-to-digital converter having positively biased differential reference inputs |
| US6623510B2 (en) * | 2000-12-07 | 2003-09-23 | Integrated Vascular Systems, Inc. | Closure device and methods for making and using them |
| US6452529B1 (en) * | 2001-01-17 | 2002-09-17 | Qunying Li | Fully differential folding A/D converter architecture |
| US8425089B2 (en) * | 2001-04-09 | 2013-04-23 | Frank Venegas, Jr. | Lighted stanchion cover |
| US6806771B1 (en) | 2001-06-01 | 2004-10-19 | Lattice Semiconductor Corp. | Multimode output stage converting differential to single-ended signals using current-mode input signals |
| US6717451B1 (en) | 2001-06-01 | 2004-04-06 | Lattice Semiconductor Corporation | Precision analog level shifter with programmable options |
| US6583652B1 (en) | 2001-06-01 | 2003-06-24 | Lattice Semiconductor Corporation | Highly linear programmable transconductor with large input-signal range |
| KR100462888B1 (ko) * | 2002-10-24 | 2004-12-17 | 삼성전자주식회사 | 플래쉬 아날로그 디지털 변환회로의 비교기 어레이의배치방법 |
| US6828927B1 (en) * | 2002-11-22 | 2004-12-07 | Analog Devices, Inc. | Successive approximation analog-to-digital converter with pre-loaded SAR registers |
| WO2004070954A1 (ja) * | 2003-02-05 | 2004-08-19 | Fujitsu Limited | Ａ／ｄ変換回路装置 |
| DE10350596B4 (de) * | 2003-10-30 | 2007-01-04 | Infineon Technologies Ag | Komparator und auf dem Komparator basierender Analog-Digital-Wandler |
| US7034579B2 (en) * | 2003-12-22 | 2006-04-25 | Texas Instruments Incorporated | High-speed signal level detector |
| US7157944B1 (en) * | 2004-04-27 | 2007-01-02 | Altera Corporation | Differential signal detector methods and apparatus |
| US7151475B2 (en) * | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Minimized differential SAR-type column-wide ADC for CMOS image sensors |
| US7158067B2 (en) * | 2005-01-31 | 2007-01-02 | The United States Of America As Represented By The Secretary Of The Navy | Analog to digital converter using sawtooth voltage signals with differential comparator |
| US20060245131A1 (en) * | 2005-04-29 | 2006-11-02 | Ramey Blaine E | Electrical protection circuitry for a docking station base of a hand held meter and method thereof |
| FR2887708B1 (fr) | 2005-06-28 | 2008-02-15 | Atmel Grenoble Soc Par Actions | Circuit electronique a reseau de paires differentielles disymetriques |
| US7218259B2 (en) * | 2005-08-12 | 2007-05-15 | Analog Devices, Inc. | Analog-to-digital converter with signal-to-noise ratio enhancement |
| KR100562860B1 (ko) * | 2005-09-23 | 2006-03-24 | 주식회사 아나패스 | 디스플레이, 컬럼 구동 집적회로, 멀티레벨 검출기 및멀티레벨 검출 방법 |
| KR100583631B1 (ko) | 2005-09-23 | 2006-05-26 | 주식회사 아나패스 | 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로 |
| WO2010029486A1 (en) * | 2008-09-10 | 2010-03-18 | Nxp B.V. | Electronic circuit |
| US8878712B2 (en) | 2013-03-14 | 2014-11-04 | Analog Devices Technology | Flash ADC shuffling |
| US9917594B1 (en) | 2016-09-06 | 2018-03-13 | Texas Instruments Incorporated | Inbuilt threshold comparator |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3713376A1 (de) * | 1987-04-21 | 1988-11-10 | Sgs Halbleiterbauelemente Gmbh | Komparator mit erweitertem eingangsgleichtaktspannungsbereich |
| EP0360884A1 (de) * | 1988-09-26 | 1990-04-04 | Siemens Aktiengesellschaft | CMOS-Differentialkomparator mit Offsetspannung |
| US5138318A (en) * | 1989-10-16 | 1992-08-11 | Matsushita Electric Industrial Co., Ltd. | Differential voltage buffer amplifier circuit and serial-parallel A-D converter |
| US4990799A (en) * | 1989-12-26 | 1991-02-05 | Weiss Frederick G | Low-hysteresis regenerative comparator |
| DE59108762D1 (de) * | 1990-02-14 | 1997-08-14 | Siemens Ag | Analog-Digital-Umsetzer nach dem erweiterten Parallelverfahren |
| US5065045A (en) * | 1990-10-04 | 1991-11-12 | Atmel Corporation | Multistage offset-cancelled voltage comparator |
| JPH0522136A (ja) * | 1990-11-16 | 1993-01-29 | Hitachi Ltd | アナログ／デイジタル変換器 |
| JPH04314210A (ja) * | 1991-04-12 | 1992-11-05 | Toshiba Corp | Ａ／ｄ変換器 |
-
1993
- 1993-04-15 US US08/046,313 patent/US5416484A/en not_active Expired - Lifetime
-
1994
- 1994-04-12 JP JP6098170A patent/JP2916869B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107196658A (zh) * | 2016-03-14 | 2017-09-22 | 创意电子股份有限公司 | 模拟数字转换器与数据转换方法 |
| CN107196658B (zh) * | 2016-03-14 | 2020-11-13 | 创意电子股份有限公司 | 模拟数字转换器与数据转换方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US5416484A (en) | 1995-05-16 |
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