JPH0522136A - アナログ／デイジタル変換器 - Google Patents
アナログ／デイジタル変換器Info
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- JPH0522136A JPH0522136A JP3295458A JP29545891A JPH0522136A JP H0522136 A JPH0522136 A JP H0522136A JP 3295458 A JP3295458 A JP 3295458A JP 29545891 A JP29545891 A JP 29545891A JP H0522136 A JPH0522136 A JP H0522136A
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- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/144—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in a single stage, i.e. recirculation type
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- H03M1/12—Analogue/digital converters
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- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Abstract
(57)【要約】
【目的】ｎ個の単位抵抗体を直列接続して１組とし、さ
らにその複数組を直列接続してなる抵抗列の両端を定電
圧源に接続することで得られる各分圧電圧と、入力アナ
ログ電圧とを比較する方式のｎビット直並列型Ａ／Ｄ変
換器を、雑音の影響を受けにくく高精度で集積回路に適
した構成とする。 【構成】電圧比較器として、２つの差動の基準電圧
Ｖrh，Ｖrlの差電圧ΔＶr（＝Ｖrh−Ｖrl）と、入力信
号Ｖiに対応する２つの差動の入力信号の差電圧ΔＶi＝
（Ｖih−Ｖil）とを比較する完全差動型比較器を用い、
かつ、下位ビットのＡ／Ｄ変換を行う際に差動の基準電
圧Ｖrh，Ｖrl、および差動の入力信号Ｖih，Ｖilを上位
ビットの値に応じて切り換えて下位ビット用の完全差動
型電圧比較器に入力する構成とする。
らにその複数組を直列接続してなる抵抗列の両端を定電
圧源に接続することで得られる各分圧電圧と、入力アナ
ログ電圧とを比較する方式のｎビット直並列型Ａ／Ｄ変
換器を、雑音の影響を受けにくく高精度で集積回路に適
した構成とする。 【構成】電圧比較器として、２つの差動の基準電圧
Ｖrh，Ｖrlの差電圧ΔＶr（＝Ｖrh−Ｖrl）と、入力信
号Ｖiに対応する２つの差動の入力信号の差電圧ΔＶi＝
（Ｖih−Ｖil）とを比較する完全差動型比較器を用い、
かつ、下位ビットのＡ／Ｄ変換を行う際に差動の基準電
圧Ｖrh，Ｖrl、および差動の入力信号Ｖih，Ｖilを上位
ビットの値に応じて切り換えて下位ビット用の完全差動
型電圧比較器に入力する構成とする。
Description
【０００１】
【産業上の利用分野】本発明はアナログ／ディジタル
（以下、Ａ／Ｄと記す）変換器に係り、特に、高速で高
精度、集積回路化に適したＡ／Ｄ変換器に関する。
（以下、Ａ／Ｄと記す）変換器に係り、特に、高速で高
精度、集積回路化に適したＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】本発明に関連するＡ／Ｄ変換器について
は、特開昭５６−２３０２６号に記載されている。
は、特開昭５６−２３０２６号に記載されている。
【０００３】図９に上記従来技術による４ビット直並列
型Ａ／Ｄ変換器の構成を示す。本Ａ／Ｄ変換器は、直流
電圧源ＶRT、ＶRB（＜ＶRT）間に接続された抵抗列１１
と、この抵抗列１１が４組に区分された位置より引き出
された分圧電圧を基準電圧として入力信号Ｖiと比較す
る上位ビット用電圧比較器１と、この比較器１の出力を
入力としてディジタル値を出力するとともに、このディ
ジタル値に応じて、４組に区分された抵抗列より得られ
る基準電圧の１組を選択する信号を出力するセレクタ・
エンコーダ５と、選択された１組の抵抗列から分圧電圧
を取り出す選択スイッチ９と、この選択スイッチ９を介
して取り出される分圧電圧を基準電圧として入力信号Ｖ
iと比較する下位ビット用電圧比較器２と、電圧比較器
２の出力から下位ビットのディジタル値を出力するエン
コーダ６と、セレクタ・エンコーダ５とエンコーダ６の
出力を合わせて４ビットディジタル値を出力する出力回
路１０より構成されている。
型Ａ／Ｄ変換器の構成を示す。本Ａ／Ｄ変換器は、直流
電圧源ＶRT、ＶRB（＜ＶRT）間に接続された抵抗列１１
と、この抵抗列１１が４組に区分された位置より引き出
された分圧電圧を基準電圧として入力信号Ｖiと比較す
る上位ビット用電圧比較器１と、この比較器１の出力を
入力としてディジタル値を出力するとともに、このディ
ジタル値に応じて、４組に区分された抵抗列より得られ
る基準電圧の１組を選択する信号を出力するセレクタ・
エンコーダ５と、選択された１組の抵抗列から分圧電圧
を取り出す選択スイッチ９と、この選択スイッチ９を介
して取り出される分圧電圧を基準電圧として入力信号Ｖ
iと比較する下位ビット用電圧比較器２と、電圧比較器
２の出力から下位ビットのディジタル値を出力するエン
コーダ６と、セレクタ・エンコーダ５とエンコーダ６の
出力を合わせて４ビットディジタル値を出力する出力回
路１０より構成されている。
【０００４】
【発明が解決しようとする課題】従来技術による前記の
直並列型Ａ／Ｄ変換器は、各電圧比較器が、１つの基準
電圧と１つの入力信号の大小を比較する構成の比較器で
あることから、各種の雑音が基準電圧あるいは入力信号
に混入した場合に比較誤りとなり易い。このため特に、
上位ビットが変化する入力信号レベルにおいて、ミスコ
ードや直線性の劣化が発生し易いという問題点があっ
た。
直並列型Ａ／Ｄ変換器は、各電圧比較器が、１つの基準
電圧と１つの入力信号の大小を比較する構成の比較器で
あることから、各種の雑音が基準電圧あるいは入力信号
に混入した場合に比較誤りとなり易い。このため特に、
上位ビットが変化する入力信号レベルにおいて、ミスコ
ードや直線性の劣化が発生し易いという問題点があっ
た。
【０００５】本発明の目的は、従来技術での上記した問
題点を解決し、雑音の影響を受けにくく高精度で集積回
路化に適したＡ／Ｄ変換器を提供することにある。
題点を解決し、雑音の影響を受けにくく高精度で集積回
路化に適したＡ／Ｄ変換器を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、電圧比較器として、２種の差動
の基準電圧Ｖrh、Ｖrlの差電圧ΔＶr（＝Ｖrh−Ｖrl）
と、入力信号Ｖiに対応する２種の差動の入力信号
Ｖih、Ｖilの差電圧ΔＶi（＝Ｖih−Ｖil）とを比較す
る完全差動型比較器を用い、かつ下位ビットのＡ／Ｄ変
換を行う際に、差動の基準電圧Ｖrh、Ｖrl、あるいは差
動の入力信号Ｖih、Ｖilを上位ビットの値に応じて切り
換えて下位ビット用の完全差動型電圧比較器に入力する
構成とする。
に、本発明においては、電圧比較器として、２種の差動
の基準電圧Ｖrh、Ｖrlの差電圧ΔＶr（＝Ｖrh−Ｖrl）
と、入力信号Ｖiに対応する２種の差動の入力信号
Ｖih、Ｖilの差電圧ΔＶi（＝Ｖih−Ｖil）とを比較す
る完全差動型比較器を用い、かつ下位ビットのＡ／Ｄ変
換を行う際に、差動の基準電圧Ｖrh、Ｖrl、あるいは差
動の入力信号Ｖih、Ｖilを上位ビットの値に応じて切り
換えて下位ビット用の完全差動型電圧比較器に入力する
構成とする。
【０００７】
【作用】電圧比較器を完全差動型電圧比較器としたこと
によって、基準電圧や入力信号に同相の雑音が混入した
場合にも比較誤りがなくなり、また、上位ビットの値に
応じて基準電圧あるいは入力信号を切り換えて下位ビッ
ト用電圧比較器に入力して下位ビットを求める構成とし
たことにより、電圧比較器を完全差動型電圧比較器とし
たことによる回路規模の増大を避けることができ、これ
により、雑音の影響を受けにくく高精度で集積回路化に
適した直並列型Ａ／Ｄ変換器とすることができる。
によって、基準電圧や入力信号に同相の雑音が混入した
場合にも比較誤りがなくなり、また、上位ビットの値に
応じて基準電圧あるいは入力信号を切り換えて下位ビッ
ト用電圧比較器に入力して下位ビットを求める構成とし
たことにより、電圧比較器を完全差動型電圧比較器とし
たことによる回路規模の増大を避けることができ、これ
により、雑音の影響を受けにくく高精度で集積回路化に
適した直並列型Ａ／Ｄ変換器とすることができる。
【０００８】
【実施例】本発明の一実施例を図１〜図４により説明す
る。図１は本実施例の回路構成図で、これは、上位２ビ
ット、下位２ビットとする４ビット直並列型Ａ／Ｄ変換
器の場合を例としたものである。
る。図１は本実施例の回路構成図で、これは、上位２ビ
ット、下位２ビットとする４ビット直並列型Ａ／Ｄ変換
器の場合を例としたものである。
【０００９】本実施例のＡ／Ｄ変換器は、２つの基準電
圧源ＶRT、ＶRB（＜ＶRT）間に接続され図２に示す基準
電圧Ｖrh、Ｖrlを発生する抵抗列１１と、アナログ入力
電圧Ｖiに対応する差動の入力電圧Ｖih、Ｖilを作成す
る差動入力電圧作成回路７と、抵抗列１１を４組に区分
した位置の分圧電圧を基準電圧Ｖrh、Ｖrlとしてその差
電圧ΔＶr（＝Ｖrh−Ｖrl）と、差動の入力電圧の差電
圧ΔＶi（＝Ｖih−Ｖil）とを比較する３個の上位ビッ
ト用完全差動型電圧比較器３と、該比較器３の出力を入
力として２ビット（上位用）のディジタル値を出力する
とともに、該ディジタル値に対応して、４組に区分され
た抵抗列１１から２組の基準電圧群（本実施例では２Ｌ
ＳＢ相当の重なりを持つ基準電圧群の２組としている）
を選択するための信号を出力するセレクタ・エンコーダ
５と、選択された２組の基準電圧群を抵抗列１１から引
き出す選択スイッチ９と、該スイッチ９を介して引き出
された２組の基準電圧群を上位ビットのディジタル値に
応じて、一方の組を基準電圧Ｖrhの基準電圧群とし、他
方の組を基準電圧Ｖrlの基準電圧群とするように切り換
える基準電圧切り換えスイッチ８と、該切り換えスイッ
チ８を介して出力される基準電圧Ｖrh、Ｖrlの差電圧Δ
Ｖr（＝Ｖrh−Ｖrl）と、差動入力電圧作成回路７から
出力される差動の入力電圧Ｖih、Ｖilの差電圧ΔＶ
i（＝Ｖih−Ｖil）とを比較する７個の下位ビット用完
全差動型電圧比較器４（７個のうち、中央部の３個が下
位２ビット分であり、その上部の２個及び下部の２個は
基準電圧の重なり分に対応）と、該比較器４の出力に応
じて下位２ビットのディジタル値を出力するとともに、
上位ビットのディジタル値を補正する信号を出力するエ
ンコーダ６と、セレクタ・エンコーダ５とエンコーダ６
の出力から最終ディジタル値を決定して出力する出力回
路１０より構成されている。
圧源ＶRT、ＶRB（＜ＶRT）間に接続され図２に示す基準
電圧Ｖrh、Ｖrlを発生する抵抗列１１と、アナログ入力
電圧Ｖiに対応する差動の入力電圧Ｖih、Ｖilを作成す
る差動入力電圧作成回路７と、抵抗列１１を４組に区分
した位置の分圧電圧を基準電圧Ｖrh、Ｖrlとしてその差
電圧ΔＶr（＝Ｖrh−Ｖrl）と、差動の入力電圧の差電
圧ΔＶi（＝Ｖih−Ｖil）とを比較する３個の上位ビッ
ト用完全差動型電圧比較器３と、該比較器３の出力を入
力として２ビット（上位用）のディジタル値を出力する
とともに、該ディジタル値に対応して、４組に区分され
た抵抗列１１から２組の基準電圧群（本実施例では２Ｌ
ＳＢ相当の重なりを持つ基準電圧群の２組としている）
を選択するための信号を出力するセレクタ・エンコーダ
５と、選択された２組の基準電圧群を抵抗列１１から引
き出す選択スイッチ９と、該スイッチ９を介して引き出
された２組の基準電圧群を上位ビットのディジタル値に
応じて、一方の組を基準電圧Ｖrhの基準電圧群とし、他
方の組を基準電圧Ｖrlの基準電圧群とするように切り換
える基準電圧切り換えスイッチ８と、該切り換えスイッ
チ８を介して出力される基準電圧Ｖrh、Ｖrlの差電圧Δ
Ｖr（＝Ｖrh−Ｖrl）と、差動入力電圧作成回路７から
出力される差動の入力電圧Ｖih、Ｖilの差電圧ΔＶ
i（＝Ｖih−Ｖil）とを比較する７個の下位ビット用完
全差動型電圧比較器４（７個のうち、中央部の３個が下
位２ビット分であり、その上部の２個及び下部の２個は
基準電圧の重なり分に対応）と、該比較器４の出力に応
じて下位２ビットのディジタル値を出力するとともに、
上位ビットのディジタル値を補正する信号を出力するエ
ンコーダ６と、セレクタ・エンコーダ５とエンコーダ６
の出力から最終ディジタル値を決定して出力する出力回
路１０より構成されている。
【００１０】図２は抵抗列１１の分圧電圧として得られ
る基準電圧Ｖrh、Ｖrlを示す図で、１６個の単位抵抗体
を直列接続してなる抵抗列１１の両端を電圧源ＶRT、Ｖ
RBに接続することで、分圧電圧として階段上に上昇する
基準電圧Ｖrhと下降する基準電圧Ｖrlを得ることができ
る。
る基準電圧Ｖrh、Ｖrlを示す図で、１６個の単位抵抗体
を直列接続してなる抵抗列１１の両端を電圧源ＶRT、Ｖ
RBに接続することで、分圧電圧として階段上に上昇する
基準電圧Ｖrhと下降する基準電圧Ｖrlを得ることができ
る。
【００１１】図３は図１中の差動入力電圧作成回路７の
入出力特性の一例を示す図である。２つの差動入力電圧
信号のうちの一方Ｖihは入力電圧Ｖiの増大に比例して
増大し、他方のＶilは入力電圧Ｖiの増大に比例して減
少し、入力電圧Ｖiが基準電圧ＶRBに等しいときＶih＝
ＶRB、Ｖil＝ＶRTとなり、また入力電圧Ｖiが基準電圧
ＶRTに等しいときＶih＝ＶRT、Ｖil＝ＶRBとなるように
設定される。
入出力特性の一例を示す図である。２つの差動入力電圧
信号のうちの一方Ｖihは入力電圧Ｖiの増大に比例して
増大し、他方のＶilは入力電圧Ｖiの増大に比例して減
少し、入力電圧Ｖiが基準電圧ＶRBに等しいときＶih＝
ＶRB、Ｖil＝ＶRTとなり、また入力電圧Ｖiが基準電圧
ＶRTに等しいときＶih＝ＶRT、Ｖil＝ＶRBとなるように
設定される。
【００１２】また、図４は図１中の基準電圧切り換えス
イッチ８の一実施例回路図で、これは、Ｎチャネル型Ｍ
ＯＳトランジスタ１４とインバータ１３とで切り換えス
イッチを構成したものである。パルス信号であるＣＰが
高レベルの時には入力ＩＮ1と出力ＯＵＴ1とが、入力Ｉ
Ｎ2と出力ＯＵＴ2とが接続され、パルス信号ＣＰが低レ
ベルの時には入力ＩＮ1と出力ＯＵＴ2とが、入力ＩＮ2
と出力ＯＵＴ1とが接続される。
イッチ８の一実施例回路図で、これは、Ｎチャネル型Ｍ
ＯＳトランジスタ１４とインバータ１３とで切り換えス
イッチを構成したものである。パルス信号であるＣＰが
高レベルの時には入力ＩＮ1と出力ＯＵＴ1とが、入力Ｉ
Ｎ2と出力ＯＵＴ2とが接続され、パルス信号ＣＰが低レ
ベルの時には入力ＩＮ1と出力ＯＵＴ2とが、入力ＩＮ2
と出力ＯＵＴ1とが接続される。
【００１３】図１に戻り、本実施例のＡ／Ｄ変換器は、
初めに抵抗列１１が４組に区分される位置の分圧電圧を
上位ビット用基準電圧Ｖrh、Ｖrlとして入力電圧Ｖih、
Ｖｉｌと、上位ビット用完全差動型電圧比較器３によっ
て電圧が比較され、上位ビットのＡ／Ｄ変換が行われ
る。この結果から２組の基準電圧群が選択され、選択さ
れた２組の基準電圧群内の分圧電圧として得られる基準
電圧Ｖｒｈ、Ｖrlを下位ビット用基準電圧として用い、
これと入力電圧Ｖih、Ｖilとを下位ビット用完全差動型
電圧比較器４によって電圧を比較し、この比較結果から
下位ビットのＡ／Ｄ変換値を得る。このとき同時に、上
位ビットのディジタル値を補正するための信号をも得
る。最後に、上位のＡ／Ｄ変換値と下位のＡ／Ｄ変換値
を合わせると共に下位の比較時に得られた上位ビット補
正用信号に応じて上位ビットのディジタル値を補正し、
あるいは補正しないで、最終のＡ／Ｄ変換値として出力
する。
初めに抵抗列１１が４組に区分される位置の分圧電圧を
上位ビット用基準電圧Ｖrh、Ｖrlとして入力電圧Ｖih、
Ｖｉｌと、上位ビット用完全差動型電圧比較器３によっ
て電圧が比較され、上位ビットのＡ／Ｄ変換が行われ
る。この結果から２組の基準電圧群が選択され、選択さ
れた２組の基準電圧群内の分圧電圧として得られる基準
電圧Ｖｒｈ、Ｖrlを下位ビット用基準電圧として用い、
これと入力電圧Ｖih、Ｖilとを下位ビット用完全差動型
電圧比較器４によって電圧を比較し、この比較結果から
下位ビットのＡ／Ｄ変換値を得る。このとき同時に、上
位ビットのディジタル値を補正するための信号をも得
る。最後に、上位のＡ／Ｄ変換値と下位のＡ／Ｄ変換値
を合わせると共に下位の比較時に得られた上位ビット補
正用信号に応じて上位ビットのディジタル値を補正し、
あるいは補正しないで、最終のＡ／Ｄ変換値として出力
する。
【００１４】ここで、セレクタ・エンコーダ５によって
選択された２組の基準電圧を下位ビット用完全差動型電
圧比較器４に入力する場合、上位ビットのＡ／Ｄ変換の
結果によって選択された基準電圧をＶrhとするかあるい
はＶrlとするかを切り換えるのが、基準電圧切り換えス
イッチ８である。即ち、この切り換えスイッチ８を設け
ない場合には、基準電圧のＶrh、Ｖrlのそれぞれに対し
て下位ビット用完全差動型電圧比較器４を設ける必要が
あり回路規模が増大する。しかし、基準電圧切り換えス
イッチ８を設けることにより下位ビット用完全差動型電
圧比較器４の個数を約１／２に削減することができる。
選択された２組の基準電圧を下位ビット用完全差動型電
圧比較器４に入力する場合、上位ビットのＡ／Ｄ変換の
結果によって選択された基準電圧をＶrhとするかあるい
はＶrlとするかを切り換えるのが、基準電圧切り換えス
イッチ８である。即ち、この切り換えスイッチ８を設け
ない場合には、基準電圧のＶrh、Ｖrlのそれぞれに対し
て下位ビット用完全差動型電圧比較器４を設ける必要が
あり回路規模が増大する。しかし、基準電圧切り換えス
イッチ８を設けることにより下位ビット用完全差動型電
圧比較器４の個数を約１／２に削減することができる。
【００１５】また、本実施例では、下位ビットをＡ／Ｄ
変換するための３個の電圧比較器４を中央部に配置し
て、その上方と下方にそれぞれ２個ずつの電圧比較器を
追加して計７個の電圧比較器４を配置する構成としてい
る。そして、選択スイッチ９は、上位ビットのディジタ
ル値に応じて、４組に区分されている抵抗列から選択さ
れた２組の基準電圧群の各分圧電圧を中央部の３個の電
圧比較器４に対する基準電圧Ｖrh、Ｖrlとして入力する
ように取り出すと同時に、上方と下方に追加された２個
ずつの電圧比較器４に対しては、上記選択された２組の
基準電圧群に隣合う基準電圧群内の分圧電圧を基準電圧
のＶrh、Ｖrlとして入力するように取り出す。これによ
り、上位ビット用の電圧比較器３における変換誤りを、
これらの追加した電圧比較器４における比較結果により
補正できることになる。
変換するための３個の電圧比較器４を中央部に配置し
て、その上方と下方にそれぞれ２個ずつの電圧比較器を
追加して計７個の電圧比較器４を配置する構成としてい
る。そして、選択スイッチ９は、上位ビットのディジタ
ル値に応じて、４組に区分されている抵抗列から選択さ
れた２組の基準電圧群の各分圧電圧を中央部の３個の電
圧比較器４に対する基準電圧Ｖrh、Ｖrlとして入力する
ように取り出すと同時に、上方と下方に追加された２個
ずつの電圧比較器４に対しては、上記選択された２組の
基準電圧群に隣合う基準電圧群内の分圧電圧を基準電圧
のＶrh、Ｖrlとして入力するように取り出す。これによ
り、上位ビット用の電圧比較器３における変換誤りを、
これらの追加した電圧比較器４における比較結果により
補正できることになる。
【００１６】図５は本発明の他の実施例構成図である。
図１の実施例との相違点は、図１の実施例では上位ビッ
ト用完全差動型電圧比較器３と下位ビット用完全差動型
電圧比較器４とが個々に設けられているが、図５に示す
本実施例では、上位ビット用と下位ビット用を兼ねる完
全差動型電圧比較器１２とした点である。
図１の実施例との相違点は、図１の実施例では上位ビッ
ト用完全差動型電圧比較器３と下位ビット用完全差動型
電圧比較器４とが個々に設けられているが、図５に示す
本実施例では、上位ビット用と下位ビット用を兼ねる完
全差動型電圧比較器１２とした点である。
【００１７】本実施例のＡ／Ｄ変換器は、まず完全差動
型電圧比較器１２を用いて抵抗列１１から発生した分圧
電圧を基準電圧として上位ビットのＡ／Ｄ変換を行い、
次に、この結果に応じて選択スイッチ９により抵抗列１
１の基準電圧群の２組を選択させ、選択された基準電圧
群の分圧電圧を基準電圧切り換えスイッチ８を介して再
度、完全差動型電圧比較器１２に入力して下位ビットの
Ａ／Ｄ変換を行うものである。本実施例によれば、上位
ビット用と下位ビット用の完全差動型電圧比較器を個別
に設ける場合に比べ、両方を兼ねた完全差動型電圧比較
器を設けることにより回路規模を約１／２に削減するこ
とができる。ただし、本実施例では上位及び下位ビット
用の電圧比較器を兼ねたことにより変換速度は約１／２
以下に低下する。
型電圧比較器１２を用いて抵抗列１１から発生した分圧
電圧を基準電圧として上位ビットのＡ／Ｄ変換を行い、
次に、この結果に応じて選択スイッチ９により抵抗列１
１の基準電圧群の２組を選択させ、選択された基準電圧
群の分圧電圧を基準電圧切り換えスイッチ８を介して再
度、完全差動型電圧比較器１２に入力して下位ビットの
Ａ／Ｄ変換を行うものである。本実施例によれば、上位
ビット用と下位ビット用の完全差動型電圧比較器を個別
に設ける場合に比べ、両方を兼ねた完全差動型電圧比較
器を設けることにより回路規模を約１／２に削減するこ
とができる。ただし、本実施例では上位及び下位ビット
用の電圧比較器を兼ねたことにより変換速度は約１／２
以下に低下する。
【００１８】図６はさらに本発明の他の実施例を示す構
成図で、図５の実施例との相違点は、図５では７個の完
全差動型電圧比較器１２のそれぞれに、基準電圧の
Ｖrh、Ｖrlを切り換える基準電圧切り換えスイッチ８を
設けていたが、本実施例ではこれに代えて、差動入力電
圧作成回路７からの２つの入力電圧Ｖih、Ｖilを上位の
Ａ／Ｄ変換の結果に応じて切り換える差動入力電圧切り
換えスイッチ８ｂを設ける構成としたものである。これ
により、７個の基準電圧切り換えスイッチに代えて１個
の差動入力電圧切り換えスイッチ８ｂとすることができ
るため回路規模をさらに削減することができる。なお、
この８ｂの具体的回路構成としては、図４に例示した基
準電圧切り換えスイッチ８と全く同じものを用いること
ができる。
成図で、図５の実施例との相違点は、図５では７個の完
全差動型電圧比較器１２のそれぞれに、基準電圧の
Ｖrh、Ｖrlを切り換える基準電圧切り換えスイッチ８を
設けていたが、本実施例ではこれに代えて、差動入力電
圧作成回路７からの２つの入力電圧Ｖih、Ｖilを上位の
Ａ／Ｄ変換の結果に応じて切り換える差動入力電圧切り
換えスイッチ８ｂを設ける構成としたものである。これ
により、７個の基準電圧切り換えスイッチに代えて１個
の差動入力電圧切り換えスイッチ８ｂとすることができ
るため回路規模をさらに削減することができる。なお、
この８ｂの具体的回路構成としては、図４に例示した基
準電圧切り換えスイッチ８と全く同じものを用いること
ができる。
【００１９】図７も本発明の実施例を示す回路構成図
で、これは、図１の実施例において設置されていた７個
の基準電圧切り換えスイッチ８の代りに、１個の差動入
力電圧切り換えスイッチ８ｂを設置したものである。
で、これは、図１の実施例において設置されていた７個
の基準電圧切り換えスイッチ８の代りに、１個の差動入
力電圧切り換えスイッチ８ｂを設置したものである。
【００２０】図８は本発明のさらに他の実施例を示す構
成図である。本実施例は図１に示した実施例において、
抵抗列１１を、第１の抵抗列と第２の抵抗列とが並行に
配置され、その一方端は互いに接続され、他方端がそれ
ぞれ電圧源ＶRT、ＶRBに接続され、さらにこの抵抗列の
途中部分が接続配線により延長されて蛇行状に折り曲げ
られて配置されている構成の抵抗列としたものである。
これにより、抵抗列１１からの基準電圧である分圧電圧
の下位ビット用完全差動型電圧比較器４への引き出し配
線が容易となり、かつ、切り換えスイッチ８の配置を容
易にすることができる。この図８の構成によれば、本発
明のＡ／Ｄ変換器を集積回路化する場合にその回路規模
をさらに縮小することができる。なお、図８の実施例で
は、下位ビット用完全差動型電圧比較器４への基準電圧
群の重なりが１ＬＳＢ相当の場合を示している。
成図である。本実施例は図１に示した実施例において、
抵抗列１１を、第１の抵抗列と第２の抵抗列とが並行に
配置され、その一方端は互いに接続され、他方端がそれ
ぞれ電圧源ＶRT、ＶRBに接続され、さらにこの抵抗列の
途中部分が接続配線により延長されて蛇行状に折り曲げ
られて配置されている構成の抵抗列としたものである。
これにより、抵抗列１１からの基準電圧である分圧電圧
の下位ビット用完全差動型電圧比較器４への引き出し配
線が容易となり、かつ、切り換えスイッチ８の配置を容
易にすることができる。この図８の構成によれば、本発
明のＡ／Ｄ変換器を集積回路化する場合にその回路規模
をさらに縮小することができる。なお、図８の実施例で
は、下位ビット用完全差動型電圧比較器４への基準電圧
群の重なりが１ＬＳＢ相当の場合を示している。
【００２１】
【発明の効果】本発明によれば、電源雑音等の影響を受
けにくく、高精度で回路規模が小さく、集積回路化に適
した直並列型Ａ／Ｄ変換器を実現することができる。
けにくく、高精度で回路規模が小さく、集積回路化に適
した直並列型Ａ／Ｄ変換器を実現することができる。
【００２２】請求項２によれば、上位ビット用完全差動
型電圧比較器を省略することができ、さらに小さな回路
規模とすることができる。
型電圧比較器を省略することができ、さらに小さな回路
規模とすることができる。
【００２３】請求項３によれば、下位ビット用電圧比較
器、補正用電圧比較器のそれぞれ毎に設けていた基準電
圧切り換えスイッチを、１個の差動入力電圧切り換えス
イッチで代用する構成であることから、回路規模をさら
に小さくできる利点がある。
器、補正用電圧比較器のそれぞれ毎に設けていた基準電
圧切り換えスイッチを、１個の差動入力電圧切り換えス
イッチで代用する構成であることから、回路規模をさら
に小さくできる利点がある。
【００２４】請求項４によれば、上位ビット用電圧比較
器で得た上位ビットのディジタル値を補正できるように
なり、さらに高精度のＡ／Ｄ変換器とすることができ
る。
器で得た上位ビットのディジタル値を補正できるように
なり、さらに高精度のＡ／Ｄ変換器とすることができ
る。
【００２５】請求項５によれば、Ａ／Ｄ変換器を集積回
路化する場合の回路規模をさらに縮小できる効果があ
る。
路化する場合の回路規模をさらに縮小できる効果があ
る。
【図１】本発明の一実施例の回路構成図。
【図２】本発明に用いる完全差動型電圧比較器における
基準電圧Ｖrh、Ｖrlの一例を示す図。
基準電圧Ｖrh、Ｖrlの一例を示す図。
【図３】本発明に用いる差動入力電圧作成回路の入出力
特性例を示す図。
特性例を示す図。
【図４】図１中の基準電圧切り換えスイッチ８の一実施
例を示す図。
例を示す図。
【図５】本発明の他の実施例の回路構成図。
【図６】本発明の他の実施例の回路構成図。
【図７】本発明の他の実施例の回路構成図。
【図８】本発明の他の実施例の回路構成図。
【図９】従来技術の回路構成図。
【符号の説明】
３…上位ビット用完全差動型電圧比較器
４…下位ビット用完全差動型電圧比較器
７…差動入力電圧作成回路
８…基準電圧切り換えスイッチ
８ｂ…差動入力電圧切り換えスイッチ
９…基準電圧群選択スイッチ
１１…抵抗列
１３…インバータ
１４…Ｎチャネル型ＭＯＳトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 臼井 邦彦
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 松浦 達治
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
Claims (5)
- 【請求項１】複数の抵抗体を直列接続してなり所定の電
圧間に接続された抵抗列と、アナログ入力電圧と一定の
参照電圧との差の増加に比例して増加する第１の入力電
圧と、増加に比例して減少する第２の入力電圧とを出力
する手段と、上記抵抗列を各組内に同数ずつの抵抗体を
含む２組以上に区分し区分された位置の分圧電圧を上位
ビット用基準電圧とし、２つの上位ビット用基準電圧間
の差電圧と、上記第１と第２の入力電圧間の差電圧とを
比較する少なくとも１個の上位ビット用電圧比較器と、
この比較結果から上位ビットのディジタル値を得る手段
と、上記抵抗列の区分された各組内の分圧電圧として得
られる各組の基準電圧群から、上記比較結果の上位ビッ
トのディジタル値に応じて、２組の基準電圧群を下位ビ
ット用として選択する手段と、選択された２組の一方の
組内の１つの基準電圧を第１の下位ビット用基準電圧と
し他方の組内の１つの基準電圧を第２の下位ビット用基
準電圧としてこれらの基準電圧間の差電圧と、上記第１
と第２の入力電圧間の差電圧とを比較する少なくとも１
個の下位ビット用電圧比較器と、この下位ビット用電圧
比較器に入力する上記第１と第２の下位ビット用基準電
圧を上記上位ビットのディジタル値に応じて交差状に切
り換える基準電圧切り換え手段と、上記下位ビット用電
圧比較器の比較結果から下位ビットのディジタル値を得
る手段と、得られた上位ビット及び下位ビットのディジ
タル値を合わせてアナログ入力電圧に対応したディジタ
ル値を出力する手段とを備えたことを特徴とするアナロ
グ／ディジタル変換器。 - 【請求項２】請求項１における上位ビット用電圧比較器
を除去して下位ビット用電圧比較器のみを設けることと
し、さらに前記２組以上に区分された抵抗列の区分され
た位置の分圧電圧として得られる上位ビット用基準電圧
を上記下位ビット用電圧比較器に入力する手段を設けた
ことを特徴とするアナログ／ディジタル変換器。 - 【請求項３】請求項１あるいは２において、前記基準電
圧切り換え手段に代えて、前記第１及び第２の入力電圧
を上位ビットのディジタル値に応じて切り換えて下位ビ
ット用電圧比較器に入力する差動入力電圧切り換え手段
としたことを特徴とするアナログ／ディジタル変換器。 - 【請求項４】請求項１あるいは２あるいは３における下
位ビット用電圧比較器に並列状に上位ビットのディジタ
ル値補正用の電圧比較器を配設し、前記下位ビット用と
して選択された２組の基準電圧群と隣合う基準電圧群内
から選択して引き出される分圧電圧を上記補正用電圧比
較器の基準電圧として入力して、補正用電圧比較器の比
較結果により上位ビットのディジタル値を補正すること
を特徴とするアナログ／ディジタル変換器。 - 【請求項５】請求項１から４のいずれかにおける抵抗列
が、第１の抵抗列と第２の抵抗列とが並列に配置され、
その一方端は互いに接続され他方端がそれぞれ第１、第
２の電圧源に接続されている抵抗列であり、さらに該抵
抗列の途中部分が接続配線により延長されて蛇行状に折
り曲げられて配置されていることを特徴とするアナログ
／ディジタル変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295458A JPH0522136A (ja) | 1990-11-16 | 1991-11-12 | アナログ／デイジタル変換器 |
| US07/793,574 US5194866A (en) | 1990-11-16 | 1991-11-18 | Half-flash analog-to-digital converter using differential comparators and crossover switching |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-308737 | 1990-11-16 | ||
| JP30873790 | 1990-11-16 | ||
| JP3295458A JPH0522136A (ja) | 1990-11-16 | 1991-11-12 | アナログ／デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522136A true JPH0522136A (ja) | 1993-01-29 |
Family
ID=26560287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295458A Pending JPH0522136A (ja) | 1990-11-16 | 1991-11-12 | アナログ／デイジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5194866A (ja) |
| JP (1) | JPH0522136A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8211081B2 (en) | 2004-10-20 | 2012-07-03 | Fresenius Kabi Deutschland Gmbh | Closing cap for containers filled with medical liquids |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05300020A (ja) * | 1992-04-17 | 1993-11-12 | Mitsubishi Electric Corp | 直並列型ａ／ｄ変換器 |
| JP3122865B2 (ja) * | 1992-12-09 | 2001-01-09 | 日本テキサス・インスツルメンツ株式会社 | Ａ／ｄコンバータ |
| US5387914A (en) * | 1993-02-22 | 1995-02-07 | Analog Devices, Incorporated | Correction range technique for multi-range A/D converter |
| US5416484A (en) * | 1993-04-15 | 1995-05-16 | Tektronix, Inc. | Differential comparator and analog-to-digital converter comparator bank using the same |
| US5563598A (en) * | 1994-10-14 | 1996-10-08 | Technoconcepts, Inc. | Differential comparator cirucit |
| US5572153A (en) * | 1995-03-03 | 1996-11-05 | Lucent Technologies Inc. | Low offset comparators based on current copiers |
| US5760616A (en) * | 1995-09-05 | 1998-06-02 | Lucent Technologies, Inc. | Current copiers with improved accuracy |
| TW337051B (en) * | 1996-11-29 | 1998-07-21 | Philips Electronics Nv | Analog-to-digital conversion |
| GB2333191A (en) * | 1998-01-08 | 1999-07-14 | Fujitsu Microelectronics Ltd | DAC current switch with reduced crossover noise |
| US6121912A (en) * | 1998-09-30 | 2000-09-19 | National Semiconductor Corporation | Subranging analog-to-digital converter and method |
| GB2356304B (en) | 1999-11-10 | 2003-11-19 | Fujitsu Ltd | Switch driver circuitry |
| GB2356302B (en) | 1999-11-10 | 2003-11-05 | Fujitsu Ltd | Current switching circuitry |
| US6504499B1 (en) * | 2000-11-01 | 2003-01-07 | International Business Machines Corporation | Analog-to-digital converter having positively biased differential reference inputs |
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| US20060176198A1 (en) * | 2005-02-08 | 2006-08-10 | Noqsi Aerospace Ltd | Digitization of video and other time bounded signals |
| JP6150439B2 (ja) * | 2012-06-05 | 2017-06-21 | 国立大学法人 鹿児島大学 | アナログデジタル変換器 |
| US8878712B2 (en) * | 2013-03-14 | 2014-11-04 | Analog Devices Technology | Flash ADC shuffling |
| US10587283B1 (en) * | 2018-12-31 | 2020-03-10 | Nxp Usa, Inc. | Mismatch compensation in an analog-to-digital converter using reference path reconfiguration |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191520A (ja) * | 1988-01-27 | 1989-08-01 | Sony Corp | Ａｄ変換回路 |
| ATE155299T1 (de) * | 1990-02-14 | 1997-07-15 | Siemens Ag | Analog-digital-umsetzer nach dem erweiterten parallelverfahren |
| US5099240A (en) * | 1990-09-17 | 1992-03-24 | Motorola Inc. | Subranging adc with error correction through increased fine step span and noise reducing layout |
-
1991
- 1991-11-12 JP JP3295458A patent/JPH0522136A/ja active Pending
- 1991-11-18 US US07/793,574 patent/US5194866A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8211081B2 (en) | 2004-10-20 | 2012-07-03 | Fresenius Kabi Deutschland Gmbh | Closing cap for containers filled with medical liquids |
Also Published As
| Publication number | Publication date |
|---|---|
| US5194866A (en) | 1993-03-16 |
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