JPH02125530A - Ａｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、アナログ信号をデジタル信号に変換するＡ
Ｄ変換器にかかわり、特にアナログ信号を１−位及びＦ
位の２段階でデジタル信号に変換する直並列方式のＡＤ
変換回路に関するものである。 〔発明の概要〕 本発明のＡＤ変換回路は、アナログ信号をまず粗い量子
化によって数値化し、上位の変換コードを得ると共に、
次に、この上位の変換コードのｊｌｔｌ止子誤差を数値
化することによって下位の変換コードを得るような直並
列型のＡＤ変換器において、下位の数値化変換レベルの
幅を拡張するこよによって上位変換コードの補正が行わ
れるようにすると共に、ＡＤ変換回路のＩＣ化に際して
、回路構成が容易になるようにしたものである。 〔従来の技術〕 アナログ信号をデジタル信号に変換するＡＤ変換器には
、各種の変換方式が提案されているが、−数的には、ア
ナログ信号の振幅を変換ビット数と等しくなるように量
子化し、量子化された信号を複数個のコンパレータに入
力してデジタルコードに変換するフラッシュタイプ（並
列型）のＡＤ変換回路が多用されている。 このような並列型のＡＤ変換器は原理的には高速動作が
可使であるが、変換ビット数をｎとするト、少すくとも
２ｎ−１個のコンパレータが必要になり、例えば８ビツ
トの変換コードを得るために２５５個の比較器が必要に
なる。そのため、高分解能のデジタルコードを得るため
に、数万個の能動素子をＩＣ化によって形成することが
要請される。 そこで、アナログ信号をｎビットのデジタル信号に変換
する際に、まず、アナログ信号を粗い量子化によって数
値化し、ＭＳＢを含む上位のａビットの変換コードを得
ると共に、この上位の変換コードの誤差、すなわち、量
子化ノイズを少なくするために、さらに上位の量子化範
囲を細分化して数値化し、ＬＳＢを含む下位ｂ（ｎ−ａ
）ビットの変換コードを得るようにしたＡＤ変換回路が
提案されている。 第６図はかかる新訂並列型のＡＤ変換回路（以下、単に
直並列型のＡＤ変換回路という）の概要を示すブロック
図であって、アナログ信号を４ビツトのデジタルコード
に変換する回路構成を示している。 この図で、Ｒ１−Ｒ１６は基準電位ＶＲＴ−ＶＲＩＩ（
０〜２Ｖ）の端子に直列に接続されている基準抵抗、Ｃ
ｕｔｌ〜ＣＵ３は一方の入力端子に変換すべきアナログ
信号Ｖｉ、が供給され、他方の入力端子に前記基準抵抗
Ｒ１〜Ｉ’ｌ１６で分圧された粗い量子化レベルの基準
電圧（Ｖ　１　、　Ｖ　２　、　Ｖ　３　）が入力され
ている上位コンパレータ、ＣＤＩ〜ＣＤ３は同じくアナ
ログ信号Ｖｉｎが一方の入力端子に供給され、他方の入
力端子には前記基準抵抗Ｒ１〜Ｒ１６で細かく分圧され
た基準電圧がスイッチＳ１〜ＳＩ２を介して供給されて
いる下位コンパレータである。 又、−点鎖線で囲ったＥｌの部分は上記コンパレータＣ
ＵＩ〜ＣＵ３から出力される２値上号をエンコードして
、例えば、２ビツトのバイナリコード（又は２の補数コ
ード）に変換する第１のエンコーダ、Ｅ２は同じく下位
コンパレータＣＤＩ〜ＣＤ２から出力される２　４ｆｉ
信号を２ビツトのバイナリコードに変換する第２のエン
コーダである。 第１のエンコーダＥｌ　には相補出力アンプＣＡｌ”Ｃ
Ａ３及びアンドゲートＡｔ〜Ａ４及びＲＯＭ回路が設け
られており、アントゲ−）Ａｔから“１”レベルの信号
が出力されたときは前記スイッチ５ｌ−５３をオンに制
御し、アントゲ−）Ａ２から“ｌ”レベルの信号が出力
されるとスイッチＳ４〜Ｓ６がオンとなり、以下、同様
にアントゲ−）Ａ３１及びＡ４の出力によってスイッチ
Ｓ７〜Ｓ９及びＳ　１０””　Ｓ　１２がオンとなるよ
うにコントロールされる。 このような直並列型のＡＤ変換回路は１例えば第７図に
示すように、アナログ信号Ｖｌ１１はサンプリングパル
スＰＳの立上がり点でサンプリングされ、そのサンプリ
ング電圧ＶＳが供給されると。 第１のエンコーダＥｌがクロック信号ＣＬＫの立下がり
時点Ｔ　Ｉ＋　（τ＾遅れた点）で動作して、上位コン
パレータＣｕ〜ＣＵ３の２値上号出力を上位２ビツトの
コード信号Ｄ　Ｉ　＋　０２に変換して出力し、同じサ
ンプリング電圧Ｖｓの値をクロック信号ＣＬＫの立上が
り時点Ｔ　Ｌ　（τＢ遅れた点）で動作する第２のエン
コーダＥ２によって下位のコード信号Ｄ３．ＤＪに変換
するように駆動される。 すなわち、まず、基準電圧ＶＲＴ”ＶＲＢを分圧した基
準電圧Ｖ１．Ｖ２．Ｖ３　とサンプリング電圧ＶＳが、
上位コンパレータＣ１１１”’ＣＵ３によって比較され
、例えばＶ３　＜ＶＳ　＜Ｖ２であれば、上位コンパレ
ータＣＵ３の出力が高電位（Ｈ）となり、ＣＤＩ　、　
ＣＤ２は低電位（Ｌ）　レベルになる。 すると、アントゲ−）Ａ３の出力のみが“ｌ”となり、
他のアンドゲートＡｌ、Ａ２．Ａ４は“０”値を示す。 その結果、第１のエンコーダＥ１から上位２ビットの変
換コードとして〔Ｏ１〕が出力される。 次に、この上位２ビツトの変換コードをラッチした状態
でアンドゲートＡ３からコントロール信号が出力され、
スイッチＳ７−５９をオンにする。 すると、Ｖ３　＜ＶＳ　＜Ｖ、ｌのレベルにあるサンプ
リングされたアナログ信号が、さらに、抵抗Ｒ９〜Ｒ１
２によって分圧された基準信号Ｖ２３−１　。 Ｖ２３−２．Ｖ２３３と下位コン１ぐレータＣＤＩ〜Ｃ
Ｄ３にヨッテ比較すレ、例えば、Ｖ２３−１＞　ＶＳ　
＞　Ｖ２３−２であるときは第２のエンコーダＥ２から
下位２ビツトの変換コード１０が出力される。 その結果、第１及び第２のエンコーダＥｌ、Ｅ２からア
ナログ信号Ｖｓの４ビツト変換コード（ｏ　ｔ　ｔ　ｏ
）が出力されることになる。 〔発明が解決しようとする問題点〕 この直並列型ＡＤ変換回路は、変換コードを一上位、及
び下位の２ビツトに分けて出力するため、４ビツトのＡ
Ｄ変換を行う際に必要とされるコンパレータの数を６個
に低減することができ、例えば８ビツトのＡＤ変換を行
う際は、並列型のＡＤ変換器では２５５個のコンパレー
タが必要であるが、この方式の場合は一上位及び１位を
それぞれ４ビツトにすることにより（２４−１）Ｘ２＝
３０個ですむという利点がある。 しかしながら、変換コードが２段階で行われるため、特
に、サンプリング周波数を高くしたときに次に説明する
ような問題点が発生する。 アナログ信号なｊ＋、Ｌい周期でサンプリングしたとき
は、一般的に、第８図（ａ）、（ｂ）に示すようにサン
プリング回路の応答性によってサンプリング時点ｔｏか
らただちに一定のサンプリング電圧ＶＳが得られること
はなく、初期の段階ではオーバーシュートが発生したり
、セトリングタイムが長くなる場合が生じる。又、ＡＤ
変換回路を駆動するクロック信号の影響（キックパック
）もサンプリング電圧ＶＳの変動を引き起す。 すると、上位変換コードを出力する時点Ｔｌｌと、下位
変換コードを出力する時点Ｔしのジンプリング電圧が異
なることになる。 この場合、前述した４ビツトのＡＤ変換回路で説明した
ように、アナログ信号ＶＳが上位２ビツトの量子化レベ
ルの中間にある場合はともかくも、この量子化レベルの
近傍、例えば、基準電圧Ｖ１．ｖ２．Ｖ３のレベルにき
わめて近い場合は問題がある。 例えば、アナログ信号の変換コードの真値が（０１１１
）の場合は、上位の変換時点ＴＨでＩ　ＬＳＨの誤差が
生じると、上位２ビツトが〔１０〕になり、この〔１０
〕の変換コードによって下位のコンパレータが選択され
ることにより（１０００）に変化することになる。 したがって、前記したようにサンプリング回路の七トリ
ング特性が悪い場合は、上記コードの場合では比較的早
いタイミングで変換される上位２ビツトの変換コードが
〔Ｏ１〕から（１０）に変化し易くなり、一般的に上位
の量子化レベル近傍の変換リニアリティが悪いという問
題点がある。 〔問題点を解決するための手段〕 本発明は、かかるｌ！’！Ｉ題点を解消することを目的
としてなされたもので、マトリックス状に配列されてい
るスイッチングブロックと、このスイッチングブロック
の行方向に配置されている１−位コンバレータによって
アナログ信号を、まず、上位の変換ビットによって数イ
メ１化し、次に、前記マトリックス状に配列されたスイ
ッチングブロックと。 このスイッチングブロックの列方向に配置されている下
位コンパレータによって下位の変換ビットに数値化する
ような直並列型のＡＤ変換回路を構成し、下位の変換ビ
ット数を上位の変換ビー、ト数より大きく設定して下位
の変換コードとして出力されるデータが、上位の変換コ
ードのデータと異なるときは、上位の変換コードのデー
タを強制的に修正するような構成とすると共に、基準電
圧の印加点を半周期ずらすことによってマトリックス回
路の配線を容易にするものである。 〔作用〕 冗長ビットを付加した直並列型のＡＤ変換回路の場合は
、一般に基準電圧の印加回路及びコントロール回路が複
雑になるが、基準抵抗ラインの折り返し点を半周期ずら
すことによってＩＣ化における配線パターンを容易にす
ることができる。 〔実施例〕 第１図は本発明の基礎となる冗長ビットを付加した直並
列型のＡＤ変換回路の一実施例を示す回路図であって、
アナログ信号ｖＩｎを４ビツトのデジタルコードに変換
する回路構成を示している。 この図で、１１−１７．２１〜２７．３１〜３７、及び
４１〜４７はマトリックス状に構成されているスイッチ
ングブロックを示しており、この実施例では各スイッチ
ングブロックは４行−７列のマトリックス回路１０とさ
れている。 各スイッチングブロックには差動型のアンプ構成とされ
ているトランジスタＱｌ、Ｑ２及びＱ３を備えており、
一部分を除くと一方のトランジスタ素子側には基準電圧
ＶＲＴ　−ｖＢｔを基準抵抗Ｒ１〜ＲＩ６で分圧した基
準電圧が供給され、他方のトランジスタ素子側にはデジ
タルコードに変換すべきアナログ信号Ｗｉｎがそれぞれ
供給されている。そして、共通エミッタは後述するコン
トロール信号によってスイッチングされるトランジスタ
Ｑ３を介して、それぞれ電流源工に共通して接続される
。 又、トランジスタＱ１．Ｑ２のコレクタには抵抗ｒを介
して電源ｖＤＤが供給され、その出力端子は７個の下位
コンパレータ５１〜５７の比較器ＣＤＩ〜ＣＤ７にそれ
ぞれ入力され、下位コンパレータ５１〜５７の初−段ア
ンプを兼用している。 各スイッチングブロック内のトランジスタＱ＋。 Ｑ２は、それぞれのペースエミッタ間電圧ＶＢＦのバラ
ツキがきわめて小さくなるように、ＩＣ基板上でそのベ
ース領域が他のトランジスタ素子より広くなるように設
定され、ＶＢＥのバラツキが少なくとも変換ビットのＬ
ＳＢの量子化レベル幅よりも、さらに小さくなるように
設定されている。 そのため、このマトリックス状に配置されたスイッチン
グブロックの領域は、ＩＣ化に際してもっとも大きな領
域を占めることになる。 斜線をひいたスイッチングブロック１１１２．１６，１
７，２１，２２，２６，２７゜３１．３２，３６，３７
，４１，４２，４６゜４７は２ビツトの下位変換コード
に対して、さらに２ビツトの冗長ビットを出力するもの
であり、特にこの中で、１１，１２，４１．４２はコン
トロール信号によって能動化されたときに、常に、一定
の２値上号“Ｈ″又は“Ｌ”が出力されるように固定し
た入力信号が与えられている。 又、特に、スイッチングブロックの第２行と第４行のト
ランジスタＱｌ、Ｑ２のコレクタは、スイッチングブロ
ックの第１行、第２行のトランジスタＱ１．Ｑ２のコレ
クタ出力と反対方向のラインに接続され、基準電位ＶＲ
Ｔ　−Ｖａｔが印加される直列基準抵抗Ｒ１〜Ｒ１６の
ラインが折り返しで作れるように工夫されている。 ６１．６２．６３は３個の上位コンパレータを示し、そ
れぞれ比較器ＣＬＩｌ”ＣＵ３．相補型の出力アンプＣ
Ａ、及びアントゲ−１−Ａ旧〜ＡＵ４を備えている。 上位コンパレータ６１〜６３の各比較器Ｃυの一方の入
力にはアナログ信号Ｖｉｎが供給され、他方の入力には
前述したように基準電位ＶＲＴ−ＶＡＴを粗い量子化で
分圧した基準電圧Ｖｌ、Ｖ２．Ｖ３が供給される。そし
て、上位コンパレータ６１゜６２．６３の各比較器Ｃｕ
の出力は、サンプリングされたアナログ信号のレベルに
対応して“Ｈ”又は“Ｌ”レベルとなり、各アントゲ−
）Ａυのいずれか１個のみが“ｌ”レベルを出力するよ
うに構成されている。 各アントゲ−）Ａυの出力信号はワイヤード接続され第
１のエンコーダ８０を介してバイナリコードに変換され
、後述する選択ゲート９３において、上位の２ビツトの
コードＤ、、Ｄ２に修正が加えられる。 下位コンパレータ５１〜５７も上位コンパレータと同様
に構成されており、特に、下位コンパレータ５３，５４
．５５は上位コンパレータによって選択された量子化レ
ベル内をさらに細かく数値化して下位の２ビツトのコー
ドＤ３．Ｄ４　を第２のエンコーダ７０を介して出力す
る。 しかし、このＡＤ変換回路では、この下位コンパレータ
の左右に２ビツトの冗長コードを生じるコンパレータ５
１，５２及び５６．５７が設けられ、上位コンパレータ
の変換範囲外のアナログ信号Ｖｉｎに対してもコード変
換動作が行われるようになされている。 以下、上記した実施例の動作をアナログ信号Ｖｉｎのサ
ンプリング電圧がＶＳの場合について説明する。 例えば、サンプリングされたアナログ信号のサンプリン
グ電圧ＶｓがＶＲＢ＜ＶＳ　＜Ｖ３　であれば、−Ｌ位
コンパレータ６１，６２．６３の比較器Ｃυの出力がす
べて“Ｌ″となり、そのアンドゲートＡυは上から（ｏ
ｏｏｔ）の２値上号を出力する。そして、この信号（ｏ
　ｏ　ｏ　ｉ）が第１のエンコーダ８０に入力されると
、ワイヤードオア回路によって最初の２列のラインＣＩ
）には［：００）、次の２列のライン（ＩＩ）も〔ＯＯ
〕、次の２列の０ライン（ＩＩＩ）には〔０１〕が出力
される。 又、サンプリング電圧Ｖｓがｖ３　＜Ｖｓ　＜ｖ２のと
きは同様に上位コンパレータのアンドゲートＡｕ＋　、
Ａｕ２．Ａｕ３．Ａｕ４から（００１０）となる信号が
出力され、これが第１のエンコーダ８０に入力されると
ラインＣＩ）から（００）、ライン（ｒｌ）からは（０
１）、ライン（ＩＩＩ）からは〔１０〕が出力されるよ
うに構成されている。 以下、Ｖ２　＜Ｖ３　＜Ｖｌ　　、　Ｖｌ　＜ＶＳ　＜
ＶＲＴ（７）場合を含めて第１のエンコーダ８０の入力
と出力の関係を第２図に示す。 そして、各アンドゲートＡ　Ｕ（］　、２．３．４）の
中で２値出力信号がＨとなっているコントロールライン
（Ｘｌ、Ｘ２．Ｘ３．Ｘｌ）に接続されている各スイッ
チングブロックのトランジスタＱ３がオンに制御され、
さらに帽子化レベルの細かな数値化が実行される。 例えば、アントゲ−）Ａｌｌ：ｌのみが“Ｈ”レベルに
なるとスイッチングブロック３１〜３７のトランジスタ
Ｑ３がオンとなり、基準抵抗Ｒ７〜ＲＩ３で分圧された
基準電圧とサンプリング電圧ＶＳがスイッチングブロッ
ク３１〜３７で差動的に増幅され、下位のコンパレータ
５１〜５７によって比較されることになる。同様に、ア
ンドゲートＡｕ２がＨレベルのときはスイッチングブロ
ック２１〜２７が能動化される。 このように、下位の変換コードはスイッチングブロック
の行単位で、サンプリングされた電圧Ｖｓ　とその行の
基準抵抗で分圧された基準電圧が比較され、下位コンパ
レータ５１〜５７のアンドゲートＡｏ＋〜ＡＤ８から第
３図に示すように２値上号が出力され、この２値上号が
エンコードされることにより、下位コードライン（ＩＶ
）からは下位２ビツトの変換コードＤ　３　、Ｄ　４が
出力される。 又、同時に修正ラインｖ、ｖｉ、■の出力レベルも第３
図に示すように変化する。 そして、以下■、■、■で示すように、この修正ライン
Ｖ、Ｖｌ、■のいずれかにルベルの信号が出力されたと
きに、前記第１のエンコーダ８０のラインＩ、ｎ、ＩＩ
Ｉからの上位２ビツトのコードＤＩ、Ｄ２がオアゲート
ＯＲＩ、ＯＲ２を介して選択的に出力されることになる
。 ■　修正ライン■（０ライン）に１が生じる変換コード
、すなわち、下位２ビツトの変換コードＤ３．Ｄ４が上
位の変換コードに対応して

〔００〕（Ｏｆ）（１０）（
１１）となるときは、禁止ゲート９２を構成するアンド
ゲートＡ１．Ａ７の出力が０になるため、選択ゲート９
３内にあるアントゲ−）ＡＩ、Ａ３．Ａ４．Ａ６の出力
は０になり、第１のエンコーダ８０から出力されるライ
ン（ＩＩ）の上位ＤＩ、Ｄ２のコードが選択ゲート９３
のアンドゲートＡ２．Ａ５及びオアゲートＯＲ，、ＯＲ
２を介して、そのまま出力される。 この■のケースは、−上位２ビツトの変換コードを出力
するアナログ信号のレベルが下位２ビツトの変換コード
を出力するときのアナログ信号と変化していない場合を
示しており修正が行われない。 ■　修正ラインＶ（−１ライン）に１が生じる変換コー
ドのときは、禁止ゲート９２を構成するアントゲ−）Ａ
＋の出力が１となり、選択ゲート９３のアントゲ−）Ａ
＋、Ａｓが開く、その結果、このアントゲ−）ＡＩ、Ａ
ｎに入力されているラインＩの上位２ビツトのコードＤ
Ｉ、Ｄ２がオアゲー）ＯＲＩ、ＯＲ２を介して出力され
る。 この■のケースは、上位２ピツ）ＤＩ、Ｄ２　を数値化
したときのアナログ信号のレベルが、下位２ビットＤ３
．ＤＩを数値化したときのアナログ０号より高い場合に
修正を行うものであり、例えば、第４図で示すようにア
ナログ信号のサンプリング値ＶＳの真値がＶ＾であると
きに、上位２ビツトの変換コードが誤って〔１０〕を出
力し、下位コンパレータが正しい下位２ビツトの変換コ
ード（１１）を出力した時に、上位２ビツトの変換コー
ド〔ｌＯ〕から１を引いて〔Ｏ１〕に修正して、正しい
コード出力（０１１１）を得るものである。すなわち、
この場合はコントロールラインが間違ってスイッチング
ブロックのラインを選択したことになるが、冗長ビット
を検出する右側の下位コンパレータ５６が

〔００〕を出
力するために、上位２ビツトの変換コードが修正される
ことになる。 ■　修正ライン■（＋１ライン）に１が生じる変換コー
ドのときは、禁止ゲート９２を構成するアントゲ−）Ａ
７の出力が１となり、選択ゲート９３のアントゲ−）Ａ
３．Ａ６が開かれる。その結果、このアントゲ−）Ａ３
．Ａ６に入力されているライン■の上位２ビツトのコー
ドＤ　、　、Ｄ　２がオアゲー）ＯＲＩ、ＯＨ２を介し
て出力され、上位２ビツトのコードに−ｌを加えること
になる。 すなわち、この■のケースは、上位２ビツトＤｌｔＤ２
　を数値化したときのアナログ信号のサンプルレベルが
そのときの量子化レベル範囲より低かった場合に修正を
加えるものであって、例えば、アナログ信号の真値が第
４図のＶｅ点にあるときに、上位２ビツトが

〔００〕と
なったとき、下位２ビツトの数値化が（００）を出力す
ると、上位２ビツト

〔００〕に＋１を加えて〔Ｏ１〕と
し、正しいアナログ信号のサンプル電圧ｖｅに対応する
（０１００）を出力するようにしたものである。 このＡＤ変換回路は上記したように下位コンパレータに
冗長ビットを検出するコンパレータを加え、上位の変換
コードのａ回外の下位変換コードが出力されたときは（
第４図の斜線で示す領域）、修正ラインＶ、又は■にＨ
レベルの信号が出力され、上位変換コードの修正を行う
ので、高速のサンプリングによってサンプリング回路の
セトリング特性が悪いときでも、下位の時点で検出した
正確な変換コードを得ることができる。 なお、スイッチングブロックの第２行、及び第４行では
回路構成の制約から基準電圧の印加力向が第１行、及び
第３行と逆になっている。そのため、この第２行、及び
第４行がコントロール信号によって選択されたときは、
インバータ１００から“ｌ”レベルの信号が反転ゲート
９１．及びｅｘ−ＯＲ（１、２）に供給され、修正ライ
ンＶ、及び■の信号を反転すると共に、下位２ビツトの
変換コードＤ３．Ｉ）４のコードを反転するようにして
いる点に注意が必要である。 しかし、この反転制御は基準抵抗Ｒ１〜ＲＩ６の順序が
各スイッチングブロックに対して左から右方向に順序高
い基準電圧を印加するような回路構成とすることにより
省略することも可使である。 第５図は本発明のＡＤ変換回路の変形例を示したもので
、第１図と同一符号は同一部分を示している。 ところで、この第５図のＡＤ変換回路では、各スイッチ
ングブロックに基準電圧を供給する基準抵抗ラインの折
り返した点が、第１図のものと比較して半周期分ずれて
構成されており、基準電位の最高値と最低値がマトリッ
クスの中間に位置するようにしている。そして、各スイ
ッチングブロックの位置もずれ、マトリックス回路ｌＯ
が一行だけ増加している。 各スイッチングブロック内のトランジスタの結線は等し
くなるように構成され、基準電圧が右側に行く程低くな
る第１行、第３行、第５行のスイッチングブロック群と
、基準電圧が左側に行く程低くなる第２行及び第４行の
スイッチングブロック群の出力が、それぞれ別の列とな
るように配置されるように構成されている。 したがって、マトリックスは５行−１４列で構成され、
１４個の下位コンパレータＣＤＩ〜ＣＤ口と、１６個の
アンドゲートＡｏ＋〜ＡＯＩ６が設けられることになる
。 下位コンパレータのＧ　ｏ　（＋　、２．４　、ｂ　、
ｓ　、ＩＱ　、＋２）は第２行、第４行のスイッチング
ブロックに接続され、下位コンパレータのＣＤ（３，５
，７，９，Ｉｌ、＋３．＋４）は第１行、第３行、第５
行のスイッチングブロックの出力に接続される。 そして、上段に位置するアントゲ−）ＡＤ（４，５゜６
　＋９　ｔｌｏ　１１４．１５．１６）によって第１行
、第３行、第５行の下位コンパレータの出力が２値化さ
れ、下段に位こするアンドゲートＡｏ（＋　、２．３１
７．８．１＋　、１２．１３）によってｔｊＳＺ行、第
４行の下位コンパレータの出力が２値化され、第２のエ
ンコーダ９０に供給される。 このような構成とすると、各スイッチングブロック内の
回路構成は同一となり（トランジスタＱｌ、Ｑ２の出力
は同一極性）、各スイッチングブロックに供給される基
準電圧端子と、基準抵抗Ｒ１〜Ｒ１６の直列接続からな
る基準抵抗ライン（アルミ線）はすべて等しい配線距離
にすることができる。 上位コンパレータ６１，６２．６３の出力はオアゲート
ＯＲ＋　〜ＯＲ５を介して５本のコントロールラインｘ
１〜Ｘ５に供給される。 そして、アントゲ−）Ａｕ＋又はＡＤ３の出力が１のと
きに、インバータ１００を介して１−段のアンドゲート
ＡＤ（４，５，６，９，＋０．１．１５．１６）が開き
、スイッチングブロック１１，１２，１３，１４゜１５
．１６．１７又はスイッチングブロック３１．３２，３
３，３４，３５，３６．３７の出力が選択されて下位の
変換コード、及び冗長ビットを第２のエンコーダ９０に
入力し、下位変換コードを下位コードライン■に、上位
変換コードの修正信号を修正ラインｖ、ｖｒ、■に出力
する。 同様に、Ｌ位エンコーダのアントゲ−）ＡＤ２゜Ａｌ１
の出力が１のときは、下段のアンドゲートＡｒ＋（＋、
２．３．＋、ｓ、＋＋、ｕ、＋３）が開き、スイッチン
グブロック２１．２２，２３，２４，２５，２６゜２７
又はスイッチングブロック４１，４２゜４３．４４，４
５，４６．４７の出力が下位コンパレータＣｏを介して
２値化され、この量子化範囲内にある下位コード、及び
その冗長ビットを第２のエンコーダ９０に供給する。 第２のエンコーダ９０の修正信壮出力は、前述した第１
図の回路図と同様に選択回路９３に入力され、この選択
回路９３において、−Ｌ位２ビットの変換コードを修正
して出力することになる。 以」二の実施例は、４ビツトのＡＤ変換回路に対して、
上位２ビツト、下位２ビツト＋冗長２ビツトを得るよう
に構成したが、一般にｎビットであれば、上位ｎビット
、下位ｂビットに分け、ａ＝ｂ、ａ＋ｂ：ｎにすると共
に、冗長ビットＣ≦ｂを付加するようにすると、本発明
のＡＤ変換回路を同様な手法によって構成できることは
いうまでもない。 〔発明の効果〕 以上説明したように、本発明のＡＤ変換回路は、アナロ
グ信りを２段階でデジタル信号に変換するような直並列
型のＡＤ変換回路において、スイッチングブロックをマ
トリックス状に配ｌし、この各スイッチングブロックに
印加される基準電圧を基準抵抗ラインの折り返し点を１
／２周期ずらして各基準抵抗の接続点から供給するよう
にしているため、基準電圧印加回路長を各スイッチング
ブロックに対して等しくすることができると同時に、各
スイッチングブロックを制御するコントロールラインの
数を低減させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の基礎となるＡＤ変換回路の一実施例を
示す回路図、第２図、第３図は上位、及び下位の変換コ
ードを示すパターン図、第４図は量子化レベルの変換コ
ードの関係を示す図、第５図は本発明の実施例を示す回
路図、第６図は直並列型ＡＤ変換回路のブロック図、第
７図はサンプリングのタイミング波形図、第８図（ａ）
、（ｂ）はサンプリング波形図である。 図中、１１〜１７．２１〜２７．３１〜３７゜４１〜４
７はスイッチングブロック、５１〜５７は下位コンパレ
ータ、６１〜６３は上位コンパレータ、８０は第１のエ
ンコーダ、９０は第２のエンコーダを示す。

Claims (1)

1. 【特許請求の範囲】 基準電位を直列接続したｎ個の抵抗によって分圧した各
   基準電圧と、被変換入力信号を比較し、かつ、上位変換
   出力信号によって行毎に能動化され、マトリックス状に
   配列されたスイッチングブロックと、前記スイッチング
   ブロックの行方向の特定の位置に印加されている基準電
   圧と、前記被変換入力信号を比較して上位ａビットの変
   換コードを得る上位コンパレータと、前記スイッチング
   ブロックの列方向の出力が共通して入力され、下位ｂビ
   ットの変換コードと、前記上位コンパレータの変換範囲
   外にある冗長ｃビットを得る下位コンパレータを備え、 前記基準電圧の最高値及び最低値となる点が前記マトリ
   ックス状に配置されたスイッチングブロックの行方向の
   中間点に位置するように基準抵抗ラインを折り返して設
   定したことを特徴とするＡＤ変換回路。