KR0162633B1 - 아날로그-디지탈 변환기 - Google Patents

Abstract

아날로그 신호를 조잡한 양자화에 의해 먼저 디지탈화하여 상위 변환 코드를 얻고, 그후 상기 상위 변환코드의 양자화 에러가 디지탈화되어 하위 변환 코드를 얻는데, 여기서, 상기 하위 변환코드는 세그룹으로 분류되고, 특정 그룹이 여유 코드로 출력되면 상기 하위 엔코더로부터 상기 상위 변환 코드를 보정하는 보정 코드가 출력되어 상기 그룹의 변환 코드를 제공하는 직병렬형 A/D 변환기가 개시된다.

Description

아날로그-디지탈 변환기

제1도는 본 발명의 기초가 되는 A/D변환기의 한 실시예를 도시하는 회로도.

제2도 및 3도는 상위 및 하위 변환 코드를 도시하는 패턴도.

제4도는 양자화 레벨과 변환 코드 사이의 관계를 도시하는 도면.

제5a및 5b도는 본 발명의 실시예를 도시하는 기본적인 회로도 및 설명도.

제6a 및 6b도는 본 발명의 따른 직병렬형 A/D 변환기의 하위 변환 회로에 대한 설명도.

제7도는 변환 코드와 보정 신호에 대한 데이타도.

제8도는 본 발명의 한 실시예를 도시하는 회로도.

제9도는 하위 변환 코드의 분류를 도시하는 설명도.

제10도는 그룹들과 상위 변환 코드의 보정 사이의 관계를 도시하는 설명도.

제11도는 6-비트 변환 코드와 상위 변환 코드에 대한 분류의 설명도.

제12도는 종래의 직병렬형 A/D 변환기의 블록도.

제13도는 샘플링의 타이밍에 대한 파형 차트.

제14a 및 14b도는 샘플링에 대한 파형 차트.

본 발명은 아날로그 신호를 디지탈 신호로 변환시키는 아날로그-디지탈(A/D)변환기에 관한 것으로, 특히 상위 코드 및 하위 코드의 2단계로 아날로그 신호를 디지탈 신호로 변환시키는 직병렬형 A/D변환기에 관한 것이다.

지금까지 아날로그 신호를 디지탈 신호로 변환시키는 A/D변환기의 여러 변환 시스템이 제안되어 왔다. 일반적으로 널리 사용되는 것은 플래쉬형(병렬형) A/D변환기인데, 이 변환기에서는 아날로그 신호의 진폭이 변환 비트수와 동일한 수의 레벨로 분할되도록 아날로그 신호가 양자화되고 그렇게 양자화된 신호들이 다수의 비교기에 입력 되므로써 변환된 디지탈 코드가 얻어진다.

그러한 병렬형 A/D변환기의 고속 동작이 원리상 가능할 지라도 변환 비트수가 n개로 설정될 경우 적어도 2ⁿ-1개의 비교기가 필요하게 된다. 즉 8비트 변환 코드가 요구될 경우 255개의 비교기가 필요하다. 그러므로 고 해상도를 갖는 디지탈 코드를 얻기 위해서는 수만개의 능동 소자를 IC로 배열할 필요가 있다.

그러므로, 미합중국 특허 제 4,533,903호에서는 아날로그 신호를 n-비트 디지탈 신호로 변환시키는데 있어서 먼저 아날로그 신호를 조잡한 양자화에 의해 수치화하므로써 MSB를 포함하는 상위 a-비트 변환코드를 얻고 그 후 상위 변환 코드의 에라 즉 양자화 노이즈를 감소시키기 위하여 상위 양자화의 범위를 좀더 세분화하여 정교하게 수치화시키므로써 LSB를 포함하는 하위 b(=n-a)비트 변환 코드를 얻도록한 공동 양수되어 개조된 A/D 변환기가 제안되었다.

제12도는 그러한 새로운 직병렬형 A/D변환기(이하 직병렬형 A/D변환기라 함)를 개략적으로 도시하는 블록도이다. 이 도면에서는 아날로그 신호를 4-비트 디지탈 코드로 변환시키는 회로 구성이 도시되어 있다.

이 도면을 참조하면, R₁-R₁₆은 기준 전위 V_RT-V_RB(0내지 2V)의 단자 사이에 직렬로 연결된 기준 저항을 가리키며, C_U1-C_U3는 한 입력단자에는 변환될 아날로그 신호 Vin이 공급되고, 다른 입력 단자에는 기준저항 R₁-R₁₆에 의해 조잡하게 분할된 양자화 레벨로서 기준 전압(V₁, V₂, V₃)이 공급되는 상위 비교기를 가리키며 C_D1-C_D3는 한 입력 단자에는 유사하게 아날로그 신호 Vin이 공급되고 다른 입력 단자에는 기준 저항 R₁-R₁₆에 의해 세분된 기준 전압이 스위치 S₁-S₁₂를 통해 공급되는 하위 비교기를 나타낸다.

1점 쇄선으로 둘러싸인 부분 E₁은 상위 비교기 C_U1-C_U3로부터 2진 신호 출력을 엔코딩하므로써, 예를 들면, 2비트 2진 코트(또는 2의 보수 코드)로 변환시키는 제2엔코더를 가리키며, E₂는 유사하게 비교가 C_D1-C_D3로 부터의 2진 신호 출력을 2비트 2진 코드로 변환시키는 제2엔코더를 가리킨다.

제1엔코더 E1은 상보 출력 증폭기 CA₁-CA₃, AND 게이트 A₁- A₄및, ROM 회로를 포함하고 있다. 이 엔코더에서 1레벨의 신호가 AND게이트 A₁으로부터 출력될 경우 스위치 S₁- S₃는 턴온되게 제어되고, 1레벨의 신호가 AND게이트 A₂로부터 출력될 경우 스위치 S₄- S₆가 턴온되게 되어 있다. 또한, 동일한 방법으로, 스위치 S₇- S₉및 스위치 S₁₀- S₁₂는 AND게이트 A₃및 A₄로부터의 출력에 의해 각각 턴온되도록 제어된다.

기술된 직병렬형 A/D변환기는, 예를 들면, 제13도에 도시되어 있는 바와 같이. 아날로그 신호 Vin이 샘플링 펄스 Ps의 상승 에지(leading edge)에서 샘플되고 이 샘플된 전압 Vs가 제1엔코더 E₁에 공급될 경우 이 제1엔코더 E₁은 클럭 신호 CLK의 하강 에지(trailing edge)의 시점 T_H(이 점은 τA만큼 지연됨)에서 동작하여 상위 비교가 C_U1- C_U3의 2진 신호 출력을 상위 2비트 코드 신호 D₁, D₂로 변환하여 이를 전달하고, 동일한 샘플된 전압 Vs의 값은 클럭 신호 CLK의 상승 에지의 시점 T_L(이 점은 τB만큼 지연됨)에서 동작하는 제2엔코더 E₂에 의해 하위 코드 신호 D₃, D₄로 변환되도록 구동된다.

특히, 먼저, 기준 전압 V_RT- V_RB를 분할하므로써 얻어진 기준 전압 V₁, V₂및 V₃는 상위 비교기 C_U1- C_U3에서 샘플된 전압 Vs와 비교되며, V₃V_SV₂이면 상위 비교기 C_U3의 출력은 고 전위(H)로 되고 상위 비교기 C_U1및 C_U2의 출력은 저 전위(L)로 된다.

이때, AND 게이트 A₃의 출력만이 1이 되고 다른 AND 게이트 A₁, A₂및 A₄는 0의 값을 나타낸다.

결과적으로 상위 2비트 변환 코드로서 [01]이 제 1엔코더 E₁으로부터 출력된다.

이때 상위 2비트 변환 코드가 래치된 상태에서 AND 게이트 A₃로부터 제어 신호가 출력되어 스위치 S₇- S₉이 턴온된다.

그 다음에, V₃V_SV₂의 레벨인 샘플된 아날로그 신호는 하위 비교기 C_D1- C_D3에서 저항 R₉- R₁₂에 의해 분할된 기준 전압 V_23-1, V_23-2및 V_23-3과 또다시 비교된다. 만약 V_23-1Vs V_23-2이면 제2엔코더 E₂로부터 하위 2비트 변환 코드[10]가 출력된다.

결과적으로, 제1 및 제2엔코더 E₁및 E₂로부터 아날로그 신호 Vin의 4비트 변환 코드[0110]이 출력된다.

전술된 직병렬형 A/D 변환기는 상위 2비트 및 하위 2비트로 나뉘어진 변환 코드를 출력하도록 되어 있기 때문에 4비트 A/D변환을 위해 필요한 비교기의 수는 6개로 감소될 수 있다. 예를 들면, 8비트 A/D변환이 이루어져야 할 때 병렬형 A/D변환기의 경우에 255개의 비교기가 필요하다. 그러나, 전술된 시스템의 경우에, 상위 코드 및 하위 코드는 각각 4비트로 만들어질 수 있으므로, 필요한 비교기의 수가 (2⁴-1)×2=30 으로 감소될 수 있는 효과를 얻을 수 있다.

그러나, 변환 코드가 2단계로 얻어지기 때문에 특히 고 샘플링 주파수가 사용될 때 다음과 같은 문제가 발생한다.

아날로그 신호가 고 주파수로 샘플될 때, 일반적으로 제12A도, 14B도에 도시하는 바와 같이 샘플링 회로의 응답에 의해 샘플링 시점 t₀에서 곧바로 일정한 샘플 전압 Vs가 얻어질 수는 없고 초기 단계에서는 오버슈트가 발생하거나, 상당한 양의 세트링 시간(settling time)이 요구되는 경우가 빈번하다. 게다가, A/D변환기를 구동시키는 클럭 신호의 영향(킥 백:kickback)이 샘플 전압 Vs의 변동을 야기한다.

결과적으로, 상위 변환 코드가 출력되는 시점 T_H과 하위 변환 코드가 출력되는 시점 T_L의 샘플 전압이 다르게 된다.

그러한 상황에서, 상술한 4비트의 A/D변환기의 설명에서 예로든 바와 같이 아날로그 신호 Vin 이 상위 2비트 양자화 레벨의 중간에 있는 경우를 제외하고, 상기 신호의 레벨이 임의 양자화 레벨의 근처, 예를 들면, 기준 전압 V₁, V₂또는 V₃의 레벨에 매우 근접해 있을 때 문제가 발생한다.

예로, 아날로그 신호의 변환 코드 참 값이 [0111]일 때, 상위 변환 시점 T_H에서 한 LSB의 에라가 발생되어 상위 2비트가 [10]이 되었다면, 이러한 변환 코드[10]에 따라서 하위 비교기들이 선택되므로 얻어진 값은 [1000]으로 변환될 것이다.

그러므로, 샘플링 회로의 세틀링 특성이 나쁜 경우에, 비교적 빠른 타이밍으로 변환된 상위 2비트 코드는 코드가 앞의 예에서 언급한 바와 같을 때 [01]에서 [10]으로 변환되기 쉽다.

그래서 일반적으로 변환 선형성이 상위 양자화 레벨의 근처에서 나쁘게 되는 문제가 있다.

상기 언급된 문제점에 입각하여 본 발명의 A/D변환기는 먼저 아날로그 신호가 조잡한 양자화를 통해 디지탈화되어 상위 변환 코드가 얻어지고, 그 다음에 상기 상위 변환 코드의 양자화 에라가 디지탈화되어 하위 변환 코드가 얻어지는 직병렬형 A/D변환기로, 하위 변환의 디지탈화된 레벨의 폭이 확장되므로써 상위 변환 코드의 보정이 달성될 수 있고 동시에 A/D변환기의 회로를 IC로 배열하는 것이 용이하도록 되어 있다.

따라서, 본 발명의 일차적인 목적은 상위 변환 코드의 보정이 간단하게 실행될 수 있는 직병렬형 A/D변환기를 제공하는 것이다.

본 발명의 또 한 목적은 상위 변환 코드를 보정하는 신호를 제공하는 회로의 구성이 간단하게 되어 있는 직병렬형 A/D변환기를 제공하는 것이다.

상기 열거된 목적을 성취하기 위하여, 본 발명에 따른 직병렬형 A/D변환기는 매트릭스 배열로 되어 있는 스위칭 블록 및 이 스위칭 블록의 행 방향으로 배치된 상위 비교기에 의해 아날로그 신호를 먼저 상위 변환 비트에 대해 디지탈화한 후, 매트릭스 배열로 된 스위칭 블록 및 이 스위칭 블록의 행방향으로 배치된 하위 비교기에 의해 하위 변환 비트에 대해 디지털화 하도록 구성되어 있으며, 여기서 하위 변환에 대한 비트수를 상위 변환에 대한 비트수보다 크게 설정하여, 하위 변환 코드로서 출력된 데이타가 상위 변환 코드의 데이타와 다를 때, 상위 변환 코드의 데이타는 강제적으로 보정되게 되는데, 여기서 기준 전압의 인가점은 반주기만큼 시프트 되어 매트릭스 회로를 위한 배선이 간단하게 된다.

본 발명에 따른 직병렬형 A/D변환기는 매트릭스 배열로 된 스위칭 블록 및 이 스위칭 블록의 행 방향으로 배치된 상위 비교기에 의해, 아날로그 신호를 먼저 상위변환 비트에 대해 디지탈화한 후 매트릭스 배열로 되어 있는 스위칭 블록 및 이 스위칭 블록의 행 방향으로 배치된 하위 비교기에 의해, 상기 아날로그 신호를 하위 변환 비트에 대해 디지탈화하도록 구성되어 있으며, 여기서 하위 비교기로부터 얻어진 하위 변환 코드는 3그룹으로 나뉘어지며, 한 특정 그룹의 여유 코드가 출력될 때 상위 변환 코드의 데이타를 특정 그룹에 포함된 보정 신호에 의해 보정하도록 되어 있고, 상위 변환 코드의 LSB는 하위 비교기로부터 얻어지게 되어 있다.

제1도는 여유 비트가 부가적으로 제공되고 본 발명의 베이스를 형성하는 직병렬형 A/D변환기의 실시예가 도시되어 있는데, 이 변환기에 대한 원리는 1989년 1월 19일자 출원된 U.S. 특허출원 제 229,016호에 상세히 설명되어 있다. 이 도면은 아날로그 신호 Vin을 4-비트 디지탈 코드로 변환시키는 회로 구성을 도시하고 있다.

제1도에서, 11 내지 17, 21 내지 27, 31 내지 37 및 41 내지 47 은 매트릭스 배열로 된 스위칭 블록을 가리키며, 본 실시예에서, 스위칭 블록은 4-행 x 7-열 매트릭스 회로(10)을 구성한다.

각 스위칭 블록은 차동 증폭기 형태인 트랜지스터 Q₁및 Q₂및 트랜지스터 Q₃를 포함한다. 그들 중 몇몇을 제외하면, 한쪽 트랜지스터 Q₁에는 기준 저항(R₁- R₁₆)으로 기준 전압 V_RT- V_RB을 분할하므로써 얻어진 기준 전압이 공급되고, 다른쪽 트랜지스터 Q2에는 디지탈 코드로 변환해야 할 아날로그 신호(Vin)가 공급된다. 공통 에미터들은 후에 설명되는 제어 신호로써 스위칭 동작이 제어되는 트랜지스터 Q₃를 통하여 전류원(Ⅰ)과 공통으로 연결되어 있다.

트랜지스터 Q₁및 Q₂의 콜렉터들은 저항 r을 통하여 전원 V_DD와 연결되어 있고, 그 출력 단자들은 7개의 하위 비교기(51 내지 57)의 비교기(C_D1- C_D7)에 입력되므로, 트랜지스터들은 하위 비교기 (51 내지 57)에 대해 전치 증폭기(preamplifier)의 역할을 한다.

각 스위칭 블록내에 있는 트랜지스터 Q₁및 Q₂는 베이스-에미터 전압(V_BE)의 동요(fluctuation)를 최소화하기 위해 IC기판상의 에미터 영역이 다른 트랜지스터 소자보다 더 넓은 영역을 갖도록 배열되므로써, 전압(V_BE)이 동요는 적어도 변환 비트의 LSB의 양자화 레벨보다 작게 된다.

그러므로, 매트릭스 배열로 되어 있는 스위칭 블록은 IC상에 배열될 때 임의 다른 성분보다 더 넓은 영역을 차지한다.

도면에서 사선으로 되어 있는 스위칭 블록(11, 12, 16, 17, 21, 22, 26, 27, 31, 32, 36, 37, 41, 42, 46 및 47)은 하위 2비트 변환 코드에 대해 두 LSBs의 여유 비트를 출력시키는 것들이다. 이들 중 스위칭 블록(11, 12, 46 및 47 ; 의사 스위칭 블록)은 제어 신호에 의해 작동될 때 모든 시간에 고정 2진 신호 H 또는 L을 출력시키도록 고정된 입력 신호가 공급되게 되어 있다.

또한, 특히, 스위칭 블록의 제2행 및 제4행의 트랜지스터 Q₁및 Q₂의 콜렉터들은 제1행과 제3행의 트랜지스터 Q₁및 Q₂의 콜렉터 출력이 연결되는 방향과 역방향으로 라인에 연결되어 있기 때문에, 기준 전압 V_RT- V_RB가 인가되는 기준 저항 R₁- R₁₆의 직렬 연결 라인들은 구부러진 채 설치될 수 있다.

참조번호(61, 62 및 63) 각각은 비교기 C_U1- C_U3,상보출력 증폭기 CA 및 AND 게이트 A_U1- A_U4를 포함하는 상위 비교기를 가리킨다.

상위 비교기(61 내지 63)의 각 비교기 Cu의 한 입력에는 아날로그 신호(Vin)가 제공되고, 다른 입력에는 앞서 설명된 바와 같이 기준 전압(V_RT- V_RB)을 조잡한 양자화 레벨로 분할하므로써 얻어지는 기준전압(V₁, V₂및 V₃)이 공급된다. 상위 비교기(61 내지 63)의 각 비교기(Cu)의 출력은 샘플링되는 아날로그 신호의 레벨에 대응하여 H 또는 L레벨로 되어, AND 게이트중 단지 하나가 1레벨로 신호를 출력하도록 되어 있다.

AND 게이트 Au의 출력 신호는 와이어드(wired) OR 접속된 제1엔코더(80)을 통해 2진 코드로 변환되어 후술되는 선택 게이트(93)에 공급되는데, 여기서 상위 2비트 코드(D₁및 D₂)는 보정되게 되어 있다.

하위 비교기(51 내지 57)는 상위 비교기와 동일한 구성으로 되어 있다. 하위 비교기(53, 54 및 55)는 특히 상위 비교기에 의해 선택된 양자화 레벨을 더 미세한 값으로 디지탈화하므로써, 하위 2비트 코드(D₃및 D₄)를 제2엔코더(70)를 거쳐 출력한다.

본 A/D변환기에서, 하위 비교기의 좌우측상에는 2LSBs의 여유 코드를 발생시키는 비교기(51 및 52, 56 및 57)이 설치되어 있어, 엔코딩 동작이 상위 비교기의 변환 범위 외의 아날로그 신호(Vin)에 대해서도 이루어질 수 있다.

아날로그 신호(Vin)의 샘플 전압이 Vs일 때의 상술된 실시예에서의 동작이 이하 상세히 설명될 것이다.

예로, 샘플된 아날로그 신호의 샘플 전압(Vs)이 V_RBVs V₃일 때, 상위 비교기(61, 62 및 63)의 비교기(Cu)의 출력은 모두 L로 되어, AND 게이트(Au)는 위에서 아래로 2진 신호[0001]을 출력시킨다. 신호[0001]는 제1엔코더(80)에 입력되고, 그 때문에 와이어드 OR회로에 의해, 최초의 2열의 라인[Ⅰ]에는 [00]이 출력되고, 다음의 2열의 라인[Ⅱ]에도 [00]이 출력되고, 그 다음의 2열의 라인[Ⅲ]에는 [01]이 출력된다.

샘플 전압 Vs가 V₃V_SV₂일때 신호[0010]은 상위 비교기의 AND 게이트(A_U1, A_U2, A_U3및 A_U4)로 부터 유사하게 출력되고, 이 신호가 제1엔코더(80)에 입력될 때, 라인[Ⅰ]에는 [00]의 상위 변환 코드가 출력되고, 라인[Ⅱ]에는 [01]이 출력되고, 라인[Ⅲ]에는 [10]이 출력된다.

V₂Vs V₁및 V₁Vs V_RT의 경우를 포함해서, 제1엔코더(80)의 입력과 출력 사이의 관계가 제2도에 도시되어 있다.

2진 출력 신호 H를 갖는 AND 게이트(A_U1, A_U2, A_U3, A_U4)로부터의 제어 라인(X₁,X₂, X₃, X₄)과 연결된 스위칭 블록의 트랜지스터 Q₃는 턴온되게 제어되므로써 좀 더 정교한 양자화 레벨의 디지탈화가 실행된다.

더 자세히 설명하면, 예를 들어 단지 AND 게이트 A_U3만이 H레벨에 있을 경우, 스위칭 블록(31 내지 37)의 트랜지스터 Q3가 턴온되고, 그러므로써 기준 저항 R₇- R₁₃에 의해 분할된 기준 전압 및 샘플 전압(Vs)이 스위칭 블록(31 내지 37)에 의해 차동 증폭되어 하위 비교기(51 내지 57)에 의해 서로 비교된다. 유사하게, AND 게이트 A_U2가 H레벨인 경우에는, 스위칭 블록(21 내지 27)이 작동된다.

상술한 식으로, 하위 변환 코드를 얻는데 있어서, 행 단위의 스위칭 블록에 대해서 샘플 전압 Vs이 그 행의 기준 저항에 의해 분할된 기준 전압과 비교되므로써 제3도에 도시된 바와 같은 2진 신호가 하위 비교기(51 내지 57)의 AND 게이트 A_D1- A_D8로부터 출력되고, 이 2진 신호가 엔코드되므로서 하위 2-비트 변환 코드 D3, D4가 하위 코드 라인[Ⅳ]으로부터 출력된다. 동시에, 보정 라인 Ⅴ, Ⅵ 및 Ⅶ 상의 출력 레벨이 제3도에 도시되어 있는 바와 같이 변한다.

다음 ①, ② 및 ③ 에서 설명되는 바와 같이 레벨 1인 신호가 이들 보정 라인 Ⅴ, Ⅵ 및 Ⅶ 중 임의것에 출력될때, 라인 Ⅰ, Ⅱ 또는 Ⅲ 로부터의 상위 2-비트 코드 D₁, D₂가 OR 게이트 OR₁및 OR₂를 거처 선택적으로 출력된다.

① 레벨 1이 보정 라인 Ⅵ(0라인)상에 나타나는 변환 코드, 즉, 변환 코드 D₃, D₄가 상위 변환 코드에 대해 [00], [01], [10], [11] 이 되는 경우에, 금지 게이트(92)를 형성하는 AND 게이트 및 A₁의 A₂출력은 0이 되고, 그러므로 선택 게이트(93)내의 AND 게이트 A, A₃, A₄및 A₆의 출력은 0이 되어 제1엔코더(80)로부터 출력된 라인[Ⅱ]상의 상위 코드 D₁, D₂는 선택 게이트(93)내의 AND 게이트 A₂, A₅와 OR 게이트 OR₁, OR₂를 거쳐 그대로 출력된다.

이 경우 ①는 상위 2비트 변환 코드가 출력되었을 때 아날로그 신호의 레벨이 하위 2비트 변환 신호가 출력될 때까지 바뀌지 않고 유지되었다. 그러므로 보정이 없다.

② 보정 라인 Ⅴ(-1라인)상에 레벨 1이 나타나는 변환코드의 경우에, 금지 게이트(92)내에 포함된 AND게이트 A₁의 출력은 1이 되고, 그러므로 선택 게이트(93)내의 AND 게이트 A₁및 A₄는 개방된다. 결과적으로 AND 게이트 A₁, A₄에 입력된 라인[1]상의 상위 2-비트 코드 D₁, D₂는 OR 게이트 OR₁, OR₂를 거쳐 출력된다.

②의 경우는 상위 2 비트 코드 D₁, D₂가 디지탈화되었을 때의 아날로그 신호의 샘플된 레벨이 하위 2-비트 코드 D₃, D₄가 디지탈화될 때의 아날로그 신호의 샘플 레벨보다 더 크기 때문에 보정이 이루어지는 경우이다. 예로, 제4도에 도시된 바와 같이 샘플값 Vs의 참값이 V_A일때 상위 2-비트 변환 코드가 [11]로서 잘못 출력되었다면 그리고 하위 비교기가 보정 하위 2비트 변환 코드[11]를 출력시킨다면, 상위 2-비트 변환 코드[11]에서 1을 빼므로써 상위 2-비트 변호나 코드가 [10]으로 보정되어 정확한 코드 출력[1011]이 얻어진다. 이 경우에, 스위칭 블록의 행이 제어 라인에 의해 잘못 선택되었을지라도 여유 비트를 검출하는 오른쪽 하위 비교기(57)가 [11]을 출력시키기 때문에 상위 2-비트 변환 코드를 보정될 수 있다.

③ 레벨 1이 보정 라인 Ⅶ(+1라인)상에 나타나는 변환 코드의 경우, 금지 게이트(92)에 포함된 AND 게이트 A₂의 출력은 1이 되고, 그러므로 선택 게이트(93)내의 AND 게이트 A₃및 A₆는 개방된다. 결과적으로 AND 게이트 A₃, A₆에 입력된 라인 Ⅲ상의 상위 2비트 코드 D₁, D₂는 OR 게이트 OR₁, OR₂를 통하여 출력되고 그러므로써 상위 2-비트 코드에 +1이 더해진다.

③의 경우는 상위 2비트 코드 D₁, D₂가 디지탈화되었을 때의 아날로그 신호의 샘플된 레벨이 하위 2-비트 코드 D₃, D₄가 디지탈화 될 때의 아날로그 신호의 샘플된 레벨의 범위보다 낮게 되고, 그러므로 보정이 이루어지는 경우이다. 예로 제4도에 도시된 바와 같이 아날로그 신호의 참값이 V_B일때 상위 2-비트 코드가 [00]으로 출력되었고 하위 비교기가 그후, 하위 2-비트 변환 코드[00]을 출력시킨다면, 상위 2-비트[00]에 +1을 더하여 [01]이 얻어져서 보정 샘플 전압 V_B에 대응하는 코드[0100]이 출력된다.

전술된 바와 같이, 본 발명의 A/D 변환기에 있어서, 여유 비트를 검출하는 비교기가 하위 비교기에 부가되어, 상위 변환 코드의 범위 외의 하위 변환 코드(제4도의 빗금친 영역)가 출력될 시에 보정 라인 Ⅴ또는 Ⅶ에 H레벨 신호가 출력됨으로써, 상위 변환 코드의 대응하는 보정이 이루어진다. 그래서, 고속으로 수행된 샘플링으로 샘플링 특성이 나빠질 때 조차도, 하위 변환 이루어진 검출에 의해 정확한 변환 코드를 얻을 수 있다.

스위칭 블럭의 제2행 및 4행에서는 회로 구성의 제한으로 인가된 기준 전압의 방향은 제1행 및 3행에 대한 방향과 반대이다. 그래서, 제2행 또는 4행이 선택될 시에, 레벨 1의 신호가 인버터(100)로부터 반전 게이트(91) 및 ex- OR₁및 ex-OR₂에 공급되어, 보정 라인 Ⅴ및 Ⅶ상의 신호는 반전되고, 하위 2-비트 변환 코드 D₃, D₄도 반전되도록 되어 있다는 점을 주시해야 한다.

제5A도는 제1도의 A/D 변환기의 변형으로서 본 발명의 한 실시예를 도시한 것이다. 제5A도에서 제1도와 동일한 부분은 동일 참조번호로 표시된다.

제5A도의 실시예는, 기준 전압 V_RT내지 V_RB을 분할하는 기준 저항 R₁내지 R₁₆의 라인의 접힌 부분이 제5B도에 도시된 바와 같이 반 주기 시프트 되는 것을 특징으로 한다.

특히, 본 발명의 실시예에 있어서, 기준 저항 R₂및 R₃의 접점 A, 기준 저항 R₆및 R₇의 접점 B, 기준 저항 R₁₀및 R₁₁의 접점 C 및, 기준 저항 R₁₄및 R₁₅의 접점 D은 접힌 점이 되게 배치되어 매트릭스 회로는 4행에서 5행으로 변화된다.

게다가, 제1도와 동일한 기준 전압이 인가되는 9세트의 스위칭 블럭, 즉 스위칭 블럭(15 및 21), 스위칭 블럭(16 및 22), 스위칭 블럭(17 및 23), 스위칭 블럭(25 및 31), 스위칭 블럭(26 및 32), 스위칭 블럭(27 및 22), 스위칭 블럭(35 및 41), 스위칭 블럭(36 및 42) 과 스위칭 블럭(37 및 43)은 공통으로 형성되어, 9개의 스위칭 블럭이 감소된다. 대체로, 회로는 5-행x8-열 매트릭스로 배열된다.

게다가, 상위 비교기(61),(62)및 (63)의 출력측상에 4개의 OR회로 OR₁내지 OR₄가 제공된다. 상위 변환 코드가 [11]이 되는 양자화 레벨의 범위에서는 상위 AND 게이트 A_U1만이 1레벨로 진행하여, 스위칭 블럭의 제1행 및 제2행은 제어 라인 X₁및 X₂을 통해 작동되는 동시에, 스위칭 블럭(13 내지 16)은 하위 변환 코드를 검출하는 모드내로 위치하고, 스위칭 블럭(11), (12), (17) 및 (18)은 하위 변환 코드 상하의 여유 비트를 검출하는 모드내로 위치한다.

마찬가지로, 상위 변환 코드가 [10]이 되는 양자화 레벨의 범위에서는 상위 AND 게이트 A_U2는 1이 되어, 스위칭 블럭의 제2행 및 3행은 제어 라인 X₂및 X₃을 통해 작동되는 동시에 스위칭 블럭(23 내지 26)은 상위 변환 코드를 검출하도록 배치하고 스위칭 블럭(21), (22), (27) 및 (28)은 하위 변환 코드의 여유 비트를 검출하도록 배치된다.

같은 식으로, 제3행 및 4행은 상위 변환 코드가 [01]일시에 작동되며, 제4행 및 5행은 코드가 [00]일시에 작동된다.

따라서, 작동될 시에 고정된 출력 신호를 하위 비교기로 전달하는 스위칭 블럭(11), (12), (46), (47) 및 (48) (의사 스위칭 블럭)외의 다른 스위칭 블럭과 스위칭 블럭(13), (14) 및 (45)는 하위 변환 코드 및 여유 비트를 검출하는 이중 기능 역할을 한다.

게다가, 서로 달리 동작하는 한쌍의 트랜지스터의 사용은 의사 스위칭 블럭(11), (12), (46), (47) 및 (48) 내에서 생략되며, 이런 스위칭 블럭은 제어 신호에 응답하여 H 및 L 레벨로 신호를 하위 비교기에 직접 공급하는 데에 적합하여 매트릭스 회로의 배선은 더욱 간단히 이루어진다.

게다가, 제1도에 도시된 라인에 대응하는 보정 신호에 대한 라인Ⅴ, Ⅵ 및 Ⅶ은 각각 두 채널(R) 및 (L)로 제공된다. 아래에 기술되는 바와 같이, 상위 비트를 형성하는 제2엔코더(90)로부터 하위 변환 코드 D₃, D₄가 코드 라인 Ⅵ을 통해 출력될 시에, 두 종류의 보정 신호가 상위 변환 코드에 따라 스위칭 블럭의 선택된 라인에 의해 보정 라인 Ⅴ(R, L), Ⅵ(R, L) 및 Ⅶ(R, L)의 6개의 채널을 통해 출력되며, 이런 신호는 보정 신호 선택기(94)를 통해 선택 게이트(93)에 공급된다.

하위 변환 코드 및 여유 비트를 얻는 전술된 A/D 변환기의 동작은 제6A 및 6B도를 참조로 아래에 설명될 것이다.

상위 변환 코드[11]또는 [01]가 제5A도내에 출력될 시에 AND 게이트 A_U1또는 A_U3의 출력은 1이 된다.

이때에, 제6A도에 도시된 바와 같이 좌측이 개방되도록 옆에서 눕혀진 U자형으로 배열된 3개의 스위칭 블럭 SB 1-8이 작동된다(이런 모드는 이하 R-모드라 칭한다).

R-모드에서는, 인버터(100)의 입력 신호(H) 및 출력 신호(L)에 따라, 제5A도의 출력 게이트 A_D10의 출력은 항상 0레벨로 유지되어 무시되며, OR회로 OR_D1의 출력은 1이 되어, 제6A도의 Ad₁로 주지된 바와 같이 AND 게이트 A_D2는 하위 비교기 C_D2의 출력 신호에만 의존하여 상태를 변화시킨다.

OR회로 OR_D2가 통과(through) 회로일시에, 출력 게이트 A_D0는 하위 비교기 C_D1의 반전된 전압을 그대로 출력하는 AND 게이트 Ad₉로 표현될 수 있다.

그래서, 입력 아날로그 신호가 각 스위칭 블럭 1내지 8에 공급된 기준 전압보다 높을 시에, 즉 각 하위 비교기 C_D1내지 C_D8의 정위상 출력 신호가 H로 될시에, AND 게이트 Ad₁만이 1로 되어, 하위 변환 코드 D_3·D₄=[01]는 제2엔코더(90)로부터 출력되고 +1인 신호는 보정 신호 라인 Ⅶ(R)으로부터 보정 신호 선택기(94)에 공급된다.

그 때, 제1엔코더(80)의 라인 Ⅲ상의 코드는 전술된 바와 같이 선택되고, +1을 상위 변환 코드에 가산하는 보정이 이루어진다.

아날로그 신호의 레벨이 낮아짐에 따라, 스위칭 블럭의 출력은 제7도에 도시된 바와 같이 최고 기준 전압을 가진 스위칭 블럭으로부터 순차적으로 L레벨로 반전되며, AND 게이트 Ad₁로부터 출력되는 신호1는 명명된 순위로 Ad₁, Ad₂, … 로 출력된다.

따라서, 하위 변환 코드 D₃·D₄는 [01]로부터 [00], [11], [10], … 로 변화된다.

AND 게이트 Ad₃내지 Ad₆의 출력 신호가 1일시에, 하위 코드 [11], [10], [01] 또는 [00]이 획득되며, 이것은 하위 변환 코드가 상위 변호나 코드의 양자화 레벨의 범위내에서 얻어지는 경우이다. 그래서, 1은 보정 신호 라인 VI(R)으로부터 획득되며, 보정은 이루어지지 않는다.

그러나, AND 게이트 Ad₁, Ad₂가 1이 될시에, 신호 1이 보정 라인 Ⅶ(R)으로부터 출력되어, 1이 상위 변환코드에 가산되고, AND 게이트 Ad₇내지 Ad₉가 1이 될시에 신호 1이 보정 라인 Ⅴ(R)으로부터 출력되어, -1이 상위 변환 코드에 가산된다.

1레벨의 신호가 상위 AND 게이트 A_U2또는 A_U4의 출력에서 발생하는 경우는 제6B도를 참조로 설명될 것이다.

L-모드의 경우에, 제5A도의 출력 게이트 A_D0는 출력 신호가 인버터(100)의 입력(L) 및 출력(H)에 따라 항상 0이기 때문에 생략될 수 있다.

더욱이, OR회로 OR_D1가 통과 회로일시에, OR회로 OR_D2의 출력은 항상 1이 되어, 제6B도의 Ad₁으로 주지된 바와 같이 제5A도의 AND 게이트 A_D7는 하위 비교기 C_D7의 출력에 의해 상태를 변화시킨다.

게다가, 출력 게이트 A_D10는 하위 비교기 C_D8의 반전된 출력을 그대로 출력하는 AND 게이트 Ad₉로서 표현될 수 있다.

따라서, 제6B도에 도시된 바와 같이 우측이 개방되도록 옆으로 눕혀진 U자형태의 스위칭 블럭SB(1 내지 8)이 선택되며, 스위칭 블럭(1 내지 8)이 아날로그 신호의 레벨에 의해 H레벨에서 L레벨로 연속 반전됨에 따라, AND 게이트 Ad₁내지 Ad₉는 숫자순으로 1을 연속적으로 출력시킨다.

AND 게이트 Ad₁내지 Ad₉의 출력에 따라 제7도에 도시된 바와 같이 하위 변환 코드 D₃· D₄는 제2엔코터(90)로부터 획득되도록 되어 있다.

이런 L-모드에서, 보정 신호 라인 V(L), VI(L) 또는 VII(L)은 보정 신호 선택개(94) 에 의해 선택되어, 상위 변환코드 D₁·D₂는 R-모드에서 처럼 보정된다.

전술된 바와 같이 제5A도에 도시된 본 발명의 실시예에 따르면, 상위 변환 코드에 따라 선택된 스위칭 블럭의 트레인은 2행내에서 8열로 배열되어, 기준 전압을 각각의 스위칭 블럭에 공급하는 배선 간격은 짧아진다.

그러나, 제5A도에 도시된 회로에 있어서는, 3세트의 상위 변환 코드가 상위 비교기(80)의 라인 Ⅰ,Ⅱ 및 Ⅲ으로부터 출력되고, 게다가 6개의 보정 신호가 엔코더(90)로부터 획득되어, 보정 회로가 약간 복잡한 구성을 갖도록 장치된다.

그러한 단점을 제거하도록 더욱 개선된 실시예가 제8도에 도시되며, 여기서 제5A도와 동일부는 동일 참조번호로 표시된다.

제8도의 실시예에 있어서, 상위 변환 코드의 하위 비트 D₂(LSB)의 신호를 출력하는 상위 LSB 라인 Ⅷ이 하위 엔코더(90A)에 가산된다.

전술된 바와 같이, 상위 변환 코드의 LSB(D₂)가 상위 LSB라인 Ⅷ으로부터 출력될 시에, 상위 변환 코드의 비트D₁(MSB)만이 라인 Ⅰ(A), Ⅱ(B), Ⅲ(C)상에서 획득되어, 선택 게이트(93)로 입력되도록 되어 있다.

게다가, 하위 엔코더(90A)는 AND 게이트 A_D5내지 A_D8의 출력 및 제5도의 출력 게이트 A_D10의 출력이 1이 될 때, 상위 LSB라인 Ⅷ으로부터의 상위 변환 코드의 비트 D₂가 1이 되로록 배열된다.

게다가, 제8도의 실시예에 있어서, 하위 엔코더(90A)로부터 보정 신호를 얻는 라인 Ⅴ(A), Ⅵ(B), Ⅶ(C)은 3라인으로 구성되고, 상위 변환 코드의 비트 D₁(MSB)가 아래에 기술되는 바와 같이 라인 Ⅴ(A), Ⅵ(B), Ⅶ(C)으로부터 출력된 신호에 의해 보정되도록 회로가 간소화 된다.

하위 변환 코드는 제9도에 도시된 바와 같이 8(=2^b+1)세트로 분할된다.

모든 자리수가 [0]인 하위 데이타를 포함하는 세트는 그룹 A으로서 분류되고, 모든 자리수가 [1]인 하위 데이타를 포함하는 세트는 그룹 C으로서 분류되며, 상기 두 그룹에 포함되지 않은 세트는 그룹 B으로서 분류된다.

보정 라인 Ⅴ(A), Ⅵ(B), Ⅶ(C)은 그룹 A, B 및 C내에 분류된 하위 변환 코드로 엔코드되어, 그룹 A, B 및 C에 포함된 변환 코드가 여유 비트로서 출력될 시에, 신호1은 동시에 출력되고, 상기 보정 신호에 따라 상위 변환 코드(D₁)는 선택 게이트(93)내에서 보정된다.

이런 식으로, 제8도의 실시예에 있어서, 하위 변환 코드 D₃, D₄상위 변환 코드의 LSB(D₂) 및, 전술된 분류화를 통해 부가된 보정 신호 A, B, C가 하위 엔코더 (90A)로부터 얻어지도록 배치된다.

제10도는, 하위 변환 코드의 그룹 A, B, C와 그룹 A, B, C에 대응하는 상위 엔코더 80A의 데이타뿐만 아니라 임의의 AND 게이트 Ad₁내지 Ad₉(괄호( )내의 숫자는 R-모드를 포시함)가 1로 될시에 전술된 제6A 및 6B도와 하위 엔코더(90A)의 출력 데이타 D₃, D₄및 D₂가 통합된 도면이다.

제10도에 도시된 바와 같이 상위 엔코더(80A)로부터 출력된 상위 변환 코드 D₁는 상위 AND 게이트 A_U1내지 A_U4에 의해 선택되고, 하위 변환 코드의 그룹 A, B, C에 따라 선택된다.

예를 들면, 상위 AND 게이트 A_U2가 1일시에, 0인 D1은 AND 게이트 Ad₉, Ad₈, Ad₇(그룹 C)에 의해 엔코드된 하위 변환 코드가 출력될 시에 출력되지만, 1인 D₁은 그룹 A 또는 B 에 속하는 하위 변환 코드를 제공하는 AND 게이트 Ad₁내지 Ad₆로 출력된다. 그래서, 제9도에 도시된 바와 같이, 1이 상위 AND 게이트 A_U2에서 출력되고, 그룹 C의 하위 변환 코드가 여유 코드로서 출력될 시에, 상위 변환 코드 D₁는 0으로 보정된다.

그러나, 그룹 B에 속하고 여유 코드와 동일한 하위 변환 코드가 출력될 시에, D₁=1은 보정되지 않는다.

또한, 상위 AND 게이트 A_U3가 1(R-모드)일시에, 여유 코드는 하위 AND 게이트 Ad(1), Ad(2)로부터 출력되고, 이런 여유 코드가 그룹 A에 속하므로, 코드 D₁는 1로 보정된다.

그러나, 그룹 B 또는 C에 속하는 하위 변환 코드를 출력하는 다른 AND 게이 트 Ad(3) 내지 Ad(8)에 따라, 코드 D₁가 0으로 보정되도록 선택된다.

제11도는 A/D변환 코드가 6비트로 배열되는 경우에 얻어진 하위 변환 코드 및 상위 변환 코드의 리스트이다.

6비트 직병렬형 A/D변환기에 있어서, 상위 코드 및 하위 코드는 일반적으로 제각기 3비트로 설정된다. 그러나, 본 발명의 본 실시예에 이어서, 상위 코드는 2비트 코드 D₁, D₂로 설정되고, 하위 코드는 4비트 코드 D₃, D₄, D₅및 D₆로 설정된다. 하위 데이타 D₃, D₄, D₅및 D₆이 모두 0인 코드를 포함하는 그룹은 그룹 A으로 분류되고, 데이타가 모두 1인 코드를 포함하는 그룹은 그룹 C으로 분류되며, 다른 그룹은 그룹 B으로 분류된다.

제11도에 도시된 바와 같이 상위 2비트 D₁및 D₂는 상위 데이타 Ⅰ(A), Ⅱ(B), Ⅲ(C)의 3세트가 제각기 상위 AND 게이트 A_U1내지 A_U8로부터 출력되도록 엔코드 된다.

그때, 하위 변환 코드(D₃내지 D₆)가 속하는 그룹 A, B 및 C과 상위 AND 게이트 A_U1내지 A_U8에 따르면, 전술된 3세트의 상위 코드 Ⅰ(A), Ⅱ(B) 및 Ⅲ(C)중의 임의의 코드가 선택 게이트(93)에 의해 선택되어, 상위 변환 코드로서 출력된다.

본 실시예의 6비트 A/D 변환기는 또한 상위 변환 코드가 3-와이어 보정 라인 Ⅴ(A), Ⅵ(B) 및 Ⅶ(C)상의 신호에 따라 선택되도록 배치되기 때문에 단순화된 보정 회로를 갖는다.

더욱이, 변환 코드가 일반적으로 n비트로 이루어진다 하더라도, 본 발명에 따른 A/D 변환기는, b비트로 형성된 하위 변환 코드를 2^b세트로 분할하고, 상기 세트를 세 그룹 A, B 및 C으로 분류함으로써 전술된 바와 같은 식으로 배치될 수 있다.

하위 변환 코드의 비트수가 증가함에 따라 보정 회로는 단순화된다. 그러나, 하위 변환 코드의 비트수가 증가될수록 하위 비교기 및 스위칭 블럭의 수가 증가된다.

그래서, 두 라인을 따른 스위칭 블럭이 제각기 작동되고, 상위 변환 코드의 LSB가 하위 엔코더로부터 출력되도록 장치하는 것이 양호하다, 그런 장치로, 스위칭 블럭의 유효 동작 및 보정 회로의 단순화는 최고로 성취된다.

아날로그 신호를 두 단계의 디지탈 신호로 변환하는 직병렬형 A/D변환기에 있어서, 전술된 바와 같이 본 발명에 따른 A/D변환기는 매트릭스 배열로 배치된 스위칭 블럭을 가지며, 기준 저항 라인의 접힌 점이 반 주기 이동되고 기준 저항의 접점으로부터 각 스위칭 블럭으로 기준 전압이 공급되도록 되어 있으며, 두 라인을 따른 스위칭 블럭은 제각기 동시에 작동되고, 상위 변환 코드의 LSB는 하위 비교기에 대한 엔코더로부터 출력되며, 그리고 하위 변환 코드는 그룹으로 분할되어 보정 신호를 제공한다. 그래서, 특히, 상위 변환 코드에 대한 보정 회로가 단순화되는 효과를 얻을 수 있다.

Claims (3)

1. 아날로그-디지탈 변환기에 있어서, 매트릭스 배열로 배치되고, 직렬로 접속된 n개의 저항으로 기준 전위를 분할함에 의해 제공된 각 기준 전압을 변환될 입력신호와 비교하는 상위 변환 출력 신호에 의해 각 행마다 작동되는 스위칭 블록과, 상기 스위칭 블록의 각 행상의 특정 위치에서의 기준 전압과 변환될 상기 입력 신호를 비교하여 상위 a-비트 변환 코드를 얻는 상위 비교기들과, 각 열을 따라 상기 스위칭 블록의 출력들이 공통으로 공급되어 하위 b-비트 변환 코드 및 상위 비교기의 변환 범위 외부의 영역에 대한 여유 c-비트 변환 코드를 얻는 하위-비교기들을 포함하되, 상기 기준 전압이 최대값 및 최소값을 갖는 점이 매트릭스 배열내의 상기 스위칭 블록의 행 중간 점에 위치되도록 상기 기준 저항 라인은 특정위치에서 접혀서 설정된 아날로그-디지탈 변환기.
2. 아날로그-디지탈 변환기에 있어서, 매트릭스 배열로 배치되고, 직렬로 접속된 n개의 저항으로 기준 전위를 분할함에 의해 제공된 각 기준 전압을 변환될 입력 신호와 비교하는 상위 변환 출력 신호에 의해 각 행마다 작동되는 스위칭 블록과, 상기 스위칭 블록의 각 행상의 특정 위치에서의 기준 전압과 변환될 상기 입력 신호를 비교하여 상위 a-비트 변환 코드를 얻는 상위 비교기들과, 각 열을 따라 상기 스위칭 블록의 출력들이 공통으로 공급되어 하위 b-비트 변환 코드 및 상위 비교기들의 변환 범위 외부의 영역에 대한 여유 c-비트 변환 코드를 얻는 하위 비교기들을 포함하되, 상기 기준 저항의 라인은 상기 기준 전압이 최대값 및 최소값을 갖는 점이 매트릭스 배열내의 상기 스위칭 블록의 행의 중간 점에 위치되도록 특정 위치에서 접혀 있으며, 상기 스위칭 블록의 각각의 두 행은 동시에 작동되고, 동일한 기준 전압 값이 공급되는 스위칭 블록의 열은 하나로 결합된 아날로그-디지탈 변환기.
3. 아날로그-디지탈 변환기에 있어서, 매트릭스 배열로 배치되고, 직렬로 접속된 n개의 저항으로 기준 전위를 분할함에 의해 제공된 각 기준 전압을 변환될 입력 신호와 비교하는 상위 변환 출력 신호에 의해 각 행마다 작동되는 스위칭 블록과, 상기 스위칭 블록의 각 행상의 특정 위치에서의 기준 전압과 변환될 상기 입력 신호를 비교하여 상위 a-비트 변환 코드를 얻는 상위 비교기들과, 각 열을 따라 상기 스위칭 블록의 출력들이 공통으로 공급되어 하위 b-비트 변환 코드 및 상위 비교기의 변한 범위 외부의 영역에 대한 여유 c-비트 변환 코드를 얻는 하위 비교기들을 포함하되, 상기 아날로그-디지탈 변환기에는 (a-1)-비트 변환 코드를 얻기 위한 상위 엔코더 및 (b+1)-비트 변환 코드를 얻기 위한 하위 엔코더가 제공되고, 상기 하위 엔코더로부터 얻은 변환 코드는 2^b그룹으로 순차 분할되며, 변환 비트가 모두 0인 하위 변환 코드를 포함한 상기 그룹은 제1그룹(A)으로 분류되고, 변환 비트가 모두 1인 하위 변환 코드를 포함한 그룹은 제2그룹(B)으로 분류되며, 상기 제1 또는 2그룹 어느쪽에도 속하지 않는 다른 그룹은 제3그룹(C)으로 분류되며, 상기 제1 또는 3그룹이 여유 코드로서 출력될 시에, 상기 상위 (a-1)-비트 변환 코드는 보정 신호에 의해 보정되는 아날로그-디지탈 변환기.

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