JP2004289759A - Ａ／ｄ変換器 - Google Patents
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Abstract
【課題】直並列型Ａ／Ｄ変換器において、高精度な下位ビット用の比較器を増設することなく、上位ビツトと下位ビツト変換における比較動作上の誤動作を防止し、消費電流を低減すること。
【解決手段】直並列動作してＡ／Ｄ変換するものにおいて、上位ビット数を全ビット数の半分より多くし、下位ビット数を全ビット数の半分とし、上位及び下位ビットデータを得る。そして、上位及び下位ビットデータが整合しない場合に、下位ビットデータによって上位ビットデータを修正する。
【選択図】 図１
【解決手段】直並列動作してＡ／Ｄ変換するものにおいて、上位ビット数を全ビット数の半分より多くし、下位ビット数を全ビット数の半分とし、上位及び下位ビットデータを得る。そして、上位及び下位ビットデータが整合しない場合に、下位ビットデータによって上位ビットデータを修正する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ・ディジタル（Ａ／Ｄ）変換器に係り、特に集積回路化に好適な直並列形Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】
直並列形Ａ／Ｄ変換器は、回路規模がビツト数に対して指数関数的に増加する並列形Ａ／Ｄ変換器に比較して、回路構成が簡素化できて集積回路化に適している。
【０００３】
この直並列型Ａ／Ｄ変換器は、４ビットを例に取ると、入力電圧を、まず、上位ビット用の３つの比較器で基準電圧の各分圧電圧と比較し、エンコーダを介して上位２ビツトを決定し、次いで、この結果に基づいてスイツチ群の１つを選択してオンし、下位ビット用の３つの比較器により選択された基準分圧電圧と入力電圧を比較し、エンコーダを介して下位２ビツトを決定する。
【０００４】
一般に、２ｎビツトのＡ／Ｄ変換では２ｎ−１個の比較器で上位ｎビツトを決定し、他の２ｎ−１個の比較器で下位ｎビツトを決定する。したがつて、必要な比較器数は２ｎ＋１−２個となり、完全並列形の場合の比較器数である２２ｎ−１個に比べて著しく少なくできる。
【０００５】
この直並列型Ａ／Ｄ変換器は、上位ビツトデータと下位ビツトデータの決定に別々の比較器群を用い別々のタイミングで比較動作を行なわせるから、両者の間に回路構成上の差等に起因する比較動作上の誤動作（ミスマツチ）が生じる可能性がある。
【０００６】
このような上位ビツトと下位ビツト変換における比較動作上の誤動作を防止するために、２ｎビットのＡ／Ｄ変換を行う場合に、２ｎビット（例、４ビット）のＡ／Ｄ変換時に、上位ビットをｎビット（例、２ビット）とする一方、下位ビット変換に用いる比較器を増設（例、３個→７個）し比較すべき基準分圧電圧の範囲を上下に拡張して、下位ビットをｎ＋１ビット（例、３ビット）とする。これにより、誤動作を補うことが知られている（特許文献１参照）。
【０００７】
【特許文献１】
特公平０６−８１０４８号公報
【０００８】
【発明が解決しようとする課題】
この下位ビット用の比較器は、最小桁ビットＬＳＢを判別するために許容される誤差範囲が小さく、上位ビット用比較器に比べて高精度に形成されるから、消費電流が大きくなり、また回路的に工夫するとしても大きな面積を必要とする。
【０００９】
従来の直並列型Ａ／Ｄ変換器では、上位ビツトと下位ビツト変換における比較動作上の誤動作を防止するために、高精度な下位ビット用の比較器を増設しているから、直並列型Ａ／Ｄ変換器の消費電流が大きくなり、またＩＣチップ゜の所要面積が大きくなるという問題がある。
【００１０】
そこで、本発明は、２ステップで直並列動作してＡ／Ｄ変換するものにおいて、高精度な下位ビット用の比較器を増設することなく、上位ビツトと下位ビツト変換における比較動作上の誤動作を防止し、消費電流を低減することができるＡ／Ｄ変換器を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１のＡ／Ｄ変換器は、入力電圧を複数Ｎビットのディジタル信号に直並列変換するＡ／Ｄ変換器において、基準電圧を分圧して前記複数Ｎビット用の複数の分圧電圧を発生する分圧電圧発生回路と、前記複数の分圧電圧のうちの、前記複数Ｎビットの半分よりも多い上位側ビットに対応する各分圧電圧と、前記入力電圧とをそれぞれ比較する上位側比較器と、前記上位側比較器の比較出力を符号化し、前記複数Ｎビットの半分よりも多い上位側ビットデータとして出力する上位側符号化回路と、前記複数の分圧電圧のうちの前記複数Ｎビットの半分の下位側ビットに対応する各分圧電圧を、前記上位側比較器の比較結果に基づいて、選択する選択回路と、前記選択回路によって選択された各分圧電圧と、前記入力電圧とをそれぞれ比較する下位側比較器と、前記下位側比較器の比較出力を符号化し、前記複数Ｎビットの半分の下位側ビットデータとして出力する下位側符号化回路と、前記上位側ビットデータと前記下位側ビットデータとが整合する場合には、所定の条件に合わせて前記複数Ｎビットデータとして出力する一方、前記上位側ビットデータと前記下位側ビットデータとが整合しない場合には、前記下位側ビットデータにしたがって前記上位側ビットデータを修正し所定の条件に合わせて前記複数Ｎビットデータとして出力する論理回路と、を備えることを特徴とする。
【００１２】
請求項２のＡ／Ｄ変換器は、請求項１記載のＡ／Ｄ変換器において、前記複数Ｎビットは２ｎビットであり、前記上位側ビットデータはｎ＋１ビットであり、前記下位側ビットデータはｎビットであることを特徴とする。
【００１３】
請求項３のＡ／Ｄ変換器は、請求項１、２記載のＡ／Ｄ変換器において、外部からの入力信号をサンプリング周期毎にサンプリングしホールドし、前記入力電圧を発生するサンプルホールド回路と、前記上位側比較器の比較出力をそれぞれラッチし、それらラッチされた比較出力を前記上位側符号化回路に入力する上位側ラッチ回路と、前記下位側比較器の比較出力をそれぞれラッチし、それらラッチされた比較出力を前記下位側符号化回路に入力する下位側ラッチ回路とを備え、前記上位側ラッチ回路及び前記下位側ラッチ回路は、前記サンプリング周期の同じ周期内で異なった時点でそれぞれラッチすることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の２ステップ動作の直並列型Ａ／Ｄ変換器の実施の形態について、図を参照して説明する。図１は、本発明の実施の形態に係る直並列型Ａ／Ｄ変換器の構成を示す図である。図２は、図１の直並列型Ａ／Ｄ変換器の動作を説明するための図である。
【００１５】
図１では、入力信号Ｓｉｎを、ビット数Ｎが４ビットのディジタルデータＤａｔａに変換して出力する場合の構成を示している。この図１のＡ／Ｄ変換器は、ＩＣチップに作り込まれている。
【００１６】
図１において、基準電圧Ｖｒｅｆをグランドとの間でそれぞれ抵抗値の等しい抵抗器Ｒ１〜Ｒ１６で分圧し、各分圧点から各分圧電圧Ｖ１〜Ｖ１５を得る。
【００１７】
サンプルホールド回路１５は、入力信号Ｓｉｎを所定周期のサンプリング信号Ｓｐでサンプリングし、サンプリングされた電圧値を入力電圧Ｖｉｎとしてそのサンプリング周期の間は保持する。
【００１８】
上位側比較器１１−１〜１１−７は、４ビットのうちの上位側３ビットに対応する各分圧電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、Ｖ１４と入力電圧Ｖｉｎとが入力され、高低が比較される。従来のように上位側２ビットの場合には、入力電圧Ｖｉｎが分圧電圧Ｖ４、Ｖ８、Ｖ１２と比較されるだけであるので、本発明ではそれと比較すると上位側比較器、ラッチ回路とも増加されている。
【００１９】
この上位側比較器１１−１〜１１−７は、下位側比較器に比べて許容される誤差範囲が大きく、自己の基準電圧と上方の比較器或いは下方の比較器の基準電圧との中間点の電圧程度までの誤差が許容されるから、それほど高精度を要求されない。したがって、下位側比較器より、消費電流も小さくでき、所要面積も小さくできる。
【００２０】
上位側ラッチ回路１２−１〜１２−７は、上位側比較器１１−１〜１１−７の比較出力を、上位側ラッチ信号Ｌ１が印加された時点でラッチする。上位側ラッチ信号Ｌ１は、各サンプリング周期内で１回発生される。
【００２１】
上位側符号化器（エンコーダ）２０は、各上位側ラッチ回路１２−１〜１２−７のラッチ出力が入力され、そのラッチ出力の状態をコード化し、３ビットの上位ビットデータＤＵを出力する。また、上位側符号化器２０からは、各上位側ラッチ回路１２−１〜１２−７のラッチ出力の状況に応じて選択信号ｓｅｌが出力される。選択信号ｓｅｌは、図のように８本の操作線で供給しても良いし、また、上位ビットデータＤＵを利用するようにしても良い。
【００２２】
第１選択回路１６−１〜第３選択回路１６−３は、８つの入力端子Ｐ１〜Ｐ８のうちのいずれかを選択信号ｓｅｌに応じて選択して出力端子Ｐ０に接続する。選択回路１６−１の入力端子Ｐ１〜Ｐ８は、グランド電圧と分圧電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、Ｖ１４が入力される。選択回路１６−２のＰ１〜Ｐ８は、分圧電圧Ｖ１、Ｖ３、Ｖ５、Ｖ７、Ｖ９、Ｖ１１、Ｖ１３、Ｖ１５が入力される。また、選択回路１６−３の入力端子Ｐ１〜Ｐ８は、分圧電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、Ｖ１４と基準電圧Ｖｒｅｆが入力される。
【００２３】
下位側比較器１３−１〜１３−３は、４ビットのうちの下位側２ビットに対応する各分圧電圧が選択回路１６−１〜１６−３により選択されて入力され、それぞれ入力電圧Ｖｉｎと、高低が比較される。例えば、上位側比較器１１−１〜１１−３が高（Ｈ）レベルを出力し、上位側比較器１１−４〜１１−７が低（Ｌ）レベルを出力する場合には、各選択回路１６−１〜１６−３は入力端子Ｐ４に接続される。したがって、下位側比較器１３−１〜１３−３には、それぞれ分圧電圧Ｖ６、Ｖ７、Ｖ８が入力される。
【００２４】
この下位側比較器１３−１〜１３−３は、最下位桁ビットＬＳＢを判定するものであるから、許容される誤差範囲が小さく、できるだけ高精度の比較器が用いられる。したがって、下位側比較器は、上位側比較器より消費電流や所要面積も大きくなるので、使用する個数が少ないことにより、全体としての消費電流を小さくでき、所要面積も小さくできる。
【００２５】
下位側ラッチ回路１４−１〜１４−３は、下位側比較器１３−１〜１３−３の比較出力を、下位側ラッチ信号Ｌ２が印加された時点でラッチする。下位側ラッチ信号Ｌ２は、各サンプリング周期内で１回だけ、選択信号ｓｅｌが出力され下位側比較器１３−１〜１３−３の比較出力が得られた後に発生される。
【００２６】
下位側符号化器（エンコーダ）３０は、各下位側ラッチ回路１４−１〜１４−３のラッチ出力が入力され、そのラッチ出力の状態をコード化し、２ビットの下位ビットデータＤＬを出力する。
【００２７】
論理回路４０は、３ビットの上位ビットデータＤＵと２ビットの下位ビットデータＤＬとが入力される。そして、上位ビットデータＤＵと下位ビットデータＤＬとが整合している場合には、所定の条件に合わせて４ビットデータＤａｔａとして出力する。一方、上位ビットデータＤＵと下位ビットデータＤＬとが整合しない場合には、上位ビットデータＤＵが誤っていると判断して、下位ビットデータＤＬにしたがって上位ビットデータＤＵを修正し所定の条件に合わせて４ビットデータＤａｔａとして出力する。
【００２８】
図１の２ステップ動作の直並列型Ａ／Ｄ変換器の動作を、図２も参照して説明する。
【００２９】
サンプルホールド回路１５は、サンプリング信号Ｓｐが供給された時点の入力信号Ｓｉｎがサンプリングされ、ホールドされ、入力電圧Ｖｉｎを出力する。
【００３０】
この入力電圧Ｖｉｎが上位側比較器１１−１〜１１−７に入力され、各分圧電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、Ｖ１４と比較される。その比較結果に応じて、上位ビットデータＤＵと、選択信号ｓｅｌが決定される。
【００３１】
以下、上位側比較器１１−１〜１１−３がＨレベルを出力し、上位側比較器１１−４〜１１−７がＬレベルを出力する場合を例に挙げて説明する。この場合には、上位側符号化器２０からは上位ビットデータＤＵとして、「０１１」が出力され、選択信号ｓｅｌは各選択回路１６−１〜１６−３が入力端子Ｐ４を選択するように動作する。
【００３２】
選択回路１６−１〜１６−３がそれぞれ入力端子Ｐ４に選択されたことにより、図２に示されるように、下位側比較器１３−１には分圧電圧Ｖ６が入力され、下位側比較器１３−２には分圧電圧Ｖ７が入力され、下位側比較器１３−３には分圧電圧Ｖ８が入力される。
【００３３】
これら下位側比較器１３−３〜１３−１の比較出力の組み合わせは、分圧電圧の高い側から順に表現すると、「ＬＬＬ」、「ＬＬＨ」、「ＬＨＨ」、「ＨＨＨ」の４通りがある。
【００３４】
下位側符号化器３０は下位側比較器１３−３〜１３−１の比較出力の組み合わせに対応して、例えば、「ＬＬＬ」に対して「００」、「ＬＬＨ」に対して「０１」、「ＬＨＨ」に対して「１０」、「ＨＨＨ」に対して「１１」となる、２ビットの下位ビットデータＤＬを出力する。なお、比較出力の組み合わせに対応する下位ビットデータＤＬの表現は、論理回路４０での処理に合わせて、他の表現を用いることもできる。
【００３５】
上位側符号化器２０からの３ビットの上位ビットデータＤＵ「０１１」と下位側符号化器３０からの２ビットの下位ビットデータＤＬが、論理回路４０に入力される。論理回路４０では、上位ビットデータＤＵと下位ビットデータＤＬとが整合するか否かを判定し、整合しない場合には下位ビットデータＤＬにしたがって上位ビットデータＤＵを修正する。そして、所定の条件に合わせて４ビットデータとして出力する。
【００３６】
論理回路４０での整合するか否かの判定は、次のように行われる。上位側比較器１１−４がＬレベルを出力し、上位側比較器１１−３がＨレベルを出力しているので、下位側比較器１３−３〜１３−１の比較出力の組み合わせは通常は、「ＬＬＨ」、「ＬＨＨ」の２通りである。
【００３７】
下位側比較器１３−３〜１３−１の比較出力の組み合わせが、「ＬＬＬ」または「ＨＨＨ」の場合には、上位側比較器１１−４、１１−３の比較結果と下位側比較器１３−３〜１３−１の比較結果とがミスマッチの状態にある。即ち、上位ビットデータＤＵと下位ビットデータＤＬとが整合していない状態である。
【００３８】
この場合、同じ分圧電圧Ｖ８を上位側比較器１１−４と下位側比較器１３−３で用いて入力電圧Ｖｉｎと比較しており、また同じ分圧電圧Ｖ６を上位側比較器１１−３と下位側比較器１３−１で用いて入力電圧Ｖｉｎと比較している。下位側比較器１３−３、１３−１が上位側比較器１１−４、１１−３よりも高い精度を有しているので、下位側比較器１３−３、１３−１の比較結果に基づいて、上位ビットデータＤＵを修正して、出力データＤａｔａを出力する。
【００３９】
上位ビットデータＤＵと下位ビットデータＤＬとは、図２に示されるように、分圧電圧Ｖ６から低電圧の方向に１ＬＳＢ分及び分圧電圧Ｖ８から高電圧の方向に１ＬＳＢ分だけそれぞれ判定がオーバーラップＯＬしている。このオーバーラップＯＬを利用して、上位ビットデータＤＬを修正することによって、その分のミスマッチが解消できる。
【００４０】
表１にその比較結果及び修正の状況を示している。括弧内は、修正後の上位ビットデータである。
【００４１】
【表１】
【００４２】
なお、上位側比較器１１−１〜１１−３がＨレベル、上位側比較器１１−４〜１１−７がＬレベルを出力した場合について説明したが、上位側比較器１１−１〜１１−７の比較結果が他の場合でも、同様の動作を行う。
【００４３】
以上のように、本発明では、４ビットＡ／Ｄ変換の場合に、上位側比較器が７個、下位側比較器が３個であり、従来のものの上位側比較器が３個、下位側比較器が７個と、比較器の総数は同じであるが、高精度が必要な下位側比較器の数が少なくできる。したがって、全体としての消費電流を小さくでき、所要面積も小さくできる。
【００４４】
本発明は、４ビットＡ／Ｄ変換に限らず、任意のビット数ＮのＡ／Ｄ変換に適用することができる。一般化して表現すると、本発明は、Ｎ＝２ｎとおくと、上位側比較器の数は２ｎ＋１−１、下位側比較器の数は２ｎ−１で、実現することができる。ビット数Ｎ＝８の場合には、上位側比較器の数は３１個、下位側比較器の数は１５個となる。なお、ビット数Ｎ（例、７）が奇数の場合には、１だけ加算し、加算されたビット数Ｎ＋１の半分以上のビット数を上位側ビット数（例、５或いは４）とし、残りのビット数を下位側ビット数（例、３或いは４）とすればよい。
【００４５】
【発明の効果】
本発明によれば、直並列動作してＡ／Ｄ変換するＡ／Ｄ変換器において、上位ビット数を全ビット数の半分より多くし、下位ビット数を全ビット数の半分とし、上位及び下位ビットデータが整合しない場合に、下位ビットデータによって上位ビットデータを修正する。この上位ビットデータの修正により、上位ビツトと下位ビツト変換における比較動作上の誤動作を防止し、且つ、従来のものより変換器全体としての消費電流を低減することができ、また、ＩＣチップの所要面積の増加を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る直並列型Ａ／Ｄ変換器の構成を示す図。
【図２】図１の直並列型Ａ／Ｄ変換器の動作を説明するための図。
【符号の説明】
１１−１〜１１−７ 上位側比較器
１２−１〜１２−７ 上位側ラッチ回路
１３−１〜１３−３ 下位側比較器
１４−１〜１４−３ 下位側ラッチ回路
１５ サンプルホールド回路
１６−１〜１６−３ 選択回路
２０ 上位側符号化器
３０ 下位側符号化器
４０ 論理回路
Ｓｉｎ 入力信号
Ｖｉｎ 入力電圧
Ｖｒｅｆ 基準電圧
Ｖ１〜Ｖ１５ 分圧電圧
Ｒ１〜Ｒ１６ 分圧抵抗
ｓｅｌ 選択信号
ＤＵ 上位ビットデータ
ＤＬ 下位ビットデータ
Ｓｐ サンプリング信号
Ｌ１ 上位側ラッチ信号
Ｌ２ 下位側ラッチ信号
【発明の属する技術分野】
本発明は、アナログ・ディジタル（Ａ／Ｄ）変換器に係り、特に集積回路化に好適な直並列形Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】
直並列形Ａ／Ｄ変換器は、回路規模がビツト数に対して指数関数的に増加する並列形Ａ／Ｄ変換器に比較して、回路構成が簡素化できて集積回路化に適している。
【０００３】
この直並列型Ａ／Ｄ変換器は、４ビットを例に取ると、入力電圧を、まず、上位ビット用の３つの比較器で基準電圧の各分圧電圧と比較し、エンコーダを介して上位２ビツトを決定し、次いで、この結果に基づいてスイツチ群の１つを選択してオンし、下位ビット用の３つの比較器により選択された基準分圧電圧と入力電圧を比較し、エンコーダを介して下位２ビツトを決定する。
【０００４】
一般に、２ｎビツトのＡ／Ｄ変換では２ｎ−１個の比較器で上位ｎビツトを決定し、他の２ｎ−１個の比較器で下位ｎビツトを決定する。したがつて、必要な比較器数は２ｎ＋１−２個となり、完全並列形の場合の比較器数である２２ｎ−１個に比べて著しく少なくできる。
【０００５】
この直並列型Ａ／Ｄ変換器は、上位ビツトデータと下位ビツトデータの決定に別々の比較器群を用い別々のタイミングで比較動作を行なわせるから、両者の間に回路構成上の差等に起因する比較動作上の誤動作（ミスマツチ）が生じる可能性がある。
【０００６】
このような上位ビツトと下位ビツト変換における比較動作上の誤動作を防止するために、２ｎビットのＡ／Ｄ変換を行う場合に、２ｎビット（例、４ビット）のＡ／Ｄ変換時に、上位ビットをｎビット（例、２ビット）とする一方、下位ビット変換に用いる比較器を増設（例、３個→７個）し比較すべき基準分圧電圧の範囲を上下に拡張して、下位ビットをｎ＋１ビット（例、３ビット）とする。これにより、誤動作を補うことが知られている（特許文献１参照）。
【０００７】
【特許文献１】
特公平０６−８１０４８号公報
【０００８】
【発明が解決しようとする課題】
この下位ビット用の比較器は、最小桁ビットＬＳＢを判別するために許容される誤差範囲が小さく、上位ビット用比較器に比べて高精度に形成されるから、消費電流が大きくなり、また回路的に工夫するとしても大きな面積を必要とする。
【０００９】
従来の直並列型Ａ／Ｄ変換器では、上位ビツトと下位ビツト変換における比較動作上の誤動作を防止するために、高精度な下位ビット用の比較器を増設しているから、直並列型Ａ／Ｄ変換器の消費電流が大きくなり、またＩＣチップ゜の所要面積が大きくなるという問題がある。
【００１０】
そこで、本発明は、２ステップで直並列動作してＡ／Ｄ変換するものにおいて、高精度な下位ビット用の比較器を増設することなく、上位ビツトと下位ビツト変換における比較動作上の誤動作を防止し、消費電流を低減することができるＡ／Ｄ変換器を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１のＡ／Ｄ変換器は、入力電圧を複数Ｎビットのディジタル信号に直並列変換するＡ／Ｄ変換器において、基準電圧を分圧して前記複数Ｎビット用の複数の分圧電圧を発生する分圧電圧発生回路と、前記複数の分圧電圧のうちの、前記複数Ｎビットの半分よりも多い上位側ビットに対応する各分圧電圧と、前記入力電圧とをそれぞれ比較する上位側比較器と、前記上位側比較器の比較出力を符号化し、前記複数Ｎビットの半分よりも多い上位側ビットデータとして出力する上位側符号化回路と、前記複数の分圧電圧のうちの前記複数Ｎビットの半分の下位側ビットに対応する各分圧電圧を、前記上位側比較器の比較結果に基づいて、選択する選択回路と、前記選択回路によって選択された各分圧電圧と、前記入力電圧とをそれぞれ比較する下位側比較器と、前記下位側比較器の比較出力を符号化し、前記複数Ｎビットの半分の下位側ビットデータとして出力する下位側符号化回路と、前記上位側ビットデータと前記下位側ビットデータとが整合する場合には、所定の条件に合わせて前記複数Ｎビットデータとして出力する一方、前記上位側ビットデータと前記下位側ビットデータとが整合しない場合には、前記下位側ビットデータにしたがって前記上位側ビットデータを修正し所定の条件に合わせて前記複数Ｎビットデータとして出力する論理回路と、を備えることを特徴とする。
【００１２】
請求項２のＡ／Ｄ変換器は、請求項１記載のＡ／Ｄ変換器において、前記複数Ｎビットは２ｎビットであり、前記上位側ビットデータはｎ＋１ビットであり、前記下位側ビットデータはｎビットであることを特徴とする。
【００１３】
請求項３のＡ／Ｄ変換器は、請求項１、２記載のＡ／Ｄ変換器において、外部からの入力信号をサンプリング周期毎にサンプリングしホールドし、前記入力電圧を発生するサンプルホールド回路と、前記上位側比較器の比較出力をそれぞれラッチし、それらラッチされた比較出力を前記上位側符号化回路に入力する上位側ラッチ回路と、前記下位側比較器の比較出力をそれぞれラッチし、それらラッチされた比較出力を前記下位側符号化回路に入力する下位側ラッチ回路とを備え、前記上位側ラッチ回路及び前記下位側ラッチ回路は、前記サンプリング周期の同じ周期内で異なった時点でそれぞれラッチすることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の２ステップ動作の直並列型Ａ／Ｄ変換器の実施の形態について、図を参照して説明する。図１は、本発明の実施の形態に係る直並列型Ａ／Ｄ変換器の構成を示す図である。図２は、図１の直並列型Ａ／Ｄ変換器の動作を説明するための図である。
【００１５】
図１では、入力信号Ｓｉｎを、ビット数Ｎが４ビットのディジタルデータＤａｔａに変換して出力する場合の構成を示している。この図１のＡ／Ｄ変換器は、ＩＣチップに作り込まれている。
【００１６】
図１において、基準電圧Ｖｒｅｆをグランドとの間でそれぞれ抵抗値の等しい抵抗器Ｒ１〜Ｒ１６で分圧し、各分圧点から各分圧電圧Ｖ１〜Ｖ１５を得る。
【００１７】
サンプルホールド回路１５は、入力信号Ｓｉｎを所定周期のサンプリング信号Ｓｐでサンプリングし、サンプリングされた電圧値を入力電圧Ｖｉｎとしてそのサンプリング周期の間は保持する。
【００１８】
上位側比較器１１−１〜１１−７は、４ビットのうちの上位側３ビットに対応する各分圧電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、Ｖ１４と入力電圧Ｖｉｎとが入力され、高低が比較される。従来のように上位側２ビットの場合には、入力電圧Ｖｉｎが分圧電圧Ｖ４、Ｖ８、Ｖ１２と比較されるだけであるので、本発明ではそれと比較すると上位側比較器、ラッチ回路とも増加されている。
【００１９】
この上位側比較器１１−１〜１１−７は、下位側比較器に比べて許容される誤差範囲が大きく、自己の基準電圧と上方の比較器或いは下方の比較器の基準電圧との中間点の電圧程度までの誤差が許容されるから、それほど高精度を要求されない。したがって、下位側比較器より、消費電流も小さくでき、所要面積も小さくできる。
【００２０】
上位側ラッチ回路１２−１〜１２−７は、上位側比較器１１−１〜１１−７の比較出力を、上位側ラッチ信号Ｌ１が印加された時点でラッチする。上位側ラッチ信号Ｌ１は、各サンプリング周期内で１回発生される。
【００２１】
上位側符号化器（エンコーダ）２０は、各上位側ラッチ回路１２−１〜１２−７のラッチ出力が入力され、そのラッチ出力の状態をコード化し、３ビットの上位ビットデータＤＵを出力する。また、上位側符号化器２０からは、各上位側ラッチ回路１２−１〜１２−７のラッチ出力の状況に応じて選択信号ｓｅｌが出力される。選択信号ｓｅｌは、図のように８本の操作線で供給しても良いし、また、上位ビットデータＤＵを利用するようにしても良い。
【００２２】
第１選択回路１６−１〜第３選択回路１６−３は、８つの入力端子Ｐ１〜Ｐ８のうちのいずれかを選択信号ｓｅｌに応じて選択して出力端子Ｐ０に接続する。選択回路１６−１の入力端子Ｐ１〜Ｐ８は、グランド電圧と分圧電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、Ｖ１４が入力される。選択回路１６−２のＰ１〜Ｐ８は、分圧電圧Ｖ１、Ｖ３、Ｖ５、Ｖ７、Ｖ９、Ｖ１１、Ｖ１３、Ｖ１５が入力される。また、選択回路１６−３の入力端子Ｐ１〜Ｐ８は、分圧電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、Ｖ１４と基準電圧Ｖｒｅｆが入力される。
【００２３】
下位側比較器１３−１〜１３−３は、４ビットのうちの下位側２ビットに対応する各分圧電圧が選択回路１６−１〜１６−３により選択されて入力され、それぞれ入力電圧Ｖｉｎと、高低が比較される。例えば、上位側比較器１１−１〜１１−３が高（Ｈ）レベルを出力し、上位側比較器１１−４〜１１−７が低（Ｌ）レベルを出力する場合には、各選択回路１６−１〜１６−３は入力端子Ｐ４に接続される。したがって、下位側比較器１３−１〜１３−３には、それぞれ分圧電圧Ｖ６、Ｖ７、Ｖ８が入力される。
【００２４】
この下位側比較器１３−１〜１３−３は、最下位桁ビットＬＳＢを判定するものであるから、許容される誤差範囲が小さく、できるだけ高精度の比較器が用いられる。したがって、下位側比較器は、上位側比較器より消費電流や所要面積も大きくなるので、使用する個数が少ないことにより、全体としての消費電流を小さくでき、所要面積も小さくできる。
【００２５】
下位側ラッチ回路１４−１〜１４−３は、下位側比較器１３−１〜１３−３の比較出力を、下位側ラッチ信号Ｌ２が印加された時点でラッチする。下位側ラッチ信号Ｌ２は、各サンプリング周期内で１回だけ、選択信号ｓｅｌが出力され下位側比較器１３−１〜１３−３の比較出力が得られた後に発生される。
【００２６】
下位側符号化器（エンコーダ）３０は、各下位側ラッチ回路１４−１〜１４−３のラッチ出力が入力され、そのラッチ出力の状態をコード化し、２ビットの下位ビットデータＤＬを出力する。
【００２７】
論理回路４０は、３ビットの上位ビットデータＤＵと２ビットの下位ビットデータＤＬとが入力される。そして、上位ビットデータＤＵと下位ビットデータＤＬとが整合している場合には、所定の条件に合わせて４ビットデータＤａｔａとして出力する。一方、上位ビットデータＤＵと下位ビットデータＤＬとが整合しない場合には、上位ビットデータＤＵが誤っていると判断して、下位ビットデータＤＬにしたがって上位ビットデータＤＵを修正し所定の条件に合わせて４ビットデータＤａｔａとして出力する。
【００２８】
図１の２ステップ動作の直並列型Ａ／Ｄ変換器の動作を、図２も参照して説明する。
【００２９】
サンプルホールド回路１５は、サンプリング信号Ｓｐが供給された時点の入力信号Ｓｉｎがサンプリングされ、ホールドされ、入力電圧Ｖｉｎを出力する。
【００３０】
この入力電圧Ｖｉｎが上位側比較器１１−１〜１１−７に入力され、各分圧電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、Ｖ１４と比較される。その比較結果に応じて、上位ビットデータＤＵと、選択信号ｓｅｌが決定される。
【００３１】
以下、上位側比較器１１−１〜１１−３がＨレベルを出力し、上位側比較器１１−４〜１１−７がＬレベルを出力する場合を例に挙げて説明する。この場合には、上位側符号化器２０からは上位ビットデータＤＵとして、「０１１」が出力され、選択信号ｓｅｌは各選択回路１６−１〜１６−３が入力端子Ｐ４を選択するように動作する。
【００３２】
選択回路１６−１〜１６−３がそれぞれ入力端子Ｐ４に選択されたことにより、図２に示されるように、下位側比較器１３−１には分圧電圧Ｖ６が入力され、下位側比較器１３−２には分圧電圧Ｖ７が入力され、下位側比較器１３−３には分圧電圧Ｖ８が入力される。
【００３３】
これら下位側比較器１３−３〜１３−１の比較出力の組み合わせは、分圧電圧の高い側から順に表現すると、「ＬＬＬ」、「ＬＬＨ」、「ＬＨＨ」、「ＨＨＨ」の４通りがある。
【００３４】
下位側符号化器３０は下位側比較器１３−３〜１３−１の比較出力の組み合わせに対応して、例えば、「ＬＬＬ」に対して「００」、「ＬＬＨ」に対して「０１」、「ＬＨＨ」に対して「１０」、「ＨＨＨ」に対して「１１」となる、２ビットの下位ビットデータＤＬを出力する。なお、比較出力の組み合わせに対応する下位ビットデータＤＬの表現は、論理回路４０での処理に合わせて、他の表現を用いることもできる。
【００３５】
上位側符号化器２０からの３ビットの上位ビットデータＤＵ「０１１」と下位側符号化器３０からの２ビットの下位ビットデータＤＬが、論理回路４０に入力される。論理回路４０では、上位ビットデータＤＵと下位ビットデータＤＬとが整合するか否かを判定し、整合しない場合には下位ビットデータＤＬにしたがって上位ビットデータＤＵを修正する。そして、所定の条件に合わせて４ビットデータとして出力する。
【００３６】
論理回路４０での整合するか否かの判定は、次のように行われる。上位側比較器１１−４がＬレベルを出力し、上位側比較器１１−３がＨレベルを出力しているので、下位側比較器１３−３〜１３−１の比較出力の組み合わせは通常は、「ＬＬＨ」、「ＬＨＨ」の２通りである。
【００３７】
下位側比較器１３−３〜１３−１の比較出力の組み合わせが、「ＬＬＬ」または「ＨＨＨ」の場合には、上位側比較器１１−４、１１−３の比較結果と下位側比較器１３−３〜１３−１の比較結果とがミスマッチの状態にある。即ち、上位ビットデータＤＵと下位ビットデータＤＬとが整合していない状態である。
【００３８】
この場合、同じ分圧電圧Ｖ８を上位側比較器１１−４と下位側比較器１３−３で用いて入力電圧Ｖｉｎと比較しており、また同じ分圧電圧Ｖ６を上位側比較器１１−３と下位側比較器１３−１で用いて入力電圧Ｖｉｎと比較している。下位側比較器１３−３、１３−１が上位側比較器１１−４、１１−３よりも高い精度を有しているので、下位側比較器１３−３、１３−１の比較結果に基づいて、上位ビットデータＤＵを修正して、出力データＤａｔａを出力する。
【００３９】
上位ビットデータＤＵと下位ビットデータＤＬとは、図２に示されるように、分圧電圧Ｖ６から低電圧の方向に１ＬＳＢ分及び分圧電圧Ｖ８から高電圧の方向に１ＬＳＢ分だけそれぞれ判定がオーバーラップＯＬしている。このオーバーラップＯＬを利用して、上位ビットデータＤＬを修正することによって、その分のミスマッチが解消できる。
【００４０】
表１にその比較結果及び修正の状況を示している。括弧内は、修正後の上位ビットデータである。
【００４１】
【表１】
なお、上位側比較器１１−１〜１１−３がＨレベル、上位側比較器１１−４〜１１−７がＬレベルを出力した場合について説明したが、上位側比較器１１−１〜１１−７の比較結果が他の場合でも、同様の動作を行う。
【００４３】
以上のように、本発明では、４ビットＡ／Ｄ変換の場合に、上位側比較器が７個、下位側比較器が３個であり、従来のものの上位側比較器が３個、下位側比較器が７個と、比較器の総数は同じであるが、高精度が必要な下位側比較器の数が少なくできる。したがって、全体としての消費電流を小さくでき、所要面積も小さくできる。
【００４４】
本発明は、４ビットＡ／Ｄ変換に限らず、任意のビット数ＮのＡ／Ｄ変換に適用することができる。一般化して表現すると、本発明は、Ｎ＝２ｎとおくと、上位側比較器の数は２ｎ＋１−１、下位側比較器の数は２ｎ−１で、実現することができる。ビット数Ｎ＝８の場合には、上位側比較器の数は３１個、下位側比較器の数は１５個となる。なお、ビット数Ｎ（例、７）が奇数の場合には、１だけ加算し、加算されたビット数Ｎ＋１の半分以上のビット数を上位側ビット数（例、５或いは４）とし、残りのビット数を下位側ビット数（例、３或いは４）とすればよい。
【００４５】
【発明の効果】
本発明によれば、直並列動作してＡ／Ｄ変換するＡ／Ｄ変換器において、上位ビット数を全ビット数の半分より多くし、下位ビット数を全ビット数の半分とし、上位及び下位ビットデータが整合しない場合に、下位ビットデータによって上位ビットデータを修正する。この上位ビットデータの修正により、上位ビツトと下位ビツト変換における比較動作上の誤動作を防止し、且つ、従来のものより変換器全体としての消費電流を低減することができ、また、ＩＣチップの所要面積の増加を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る直並列型Ａ／Ｄ変換器の構成を示す図。
【図２】図１の直並列型Ａ／Ｄ変換器の動作を説明するための図。
【符号の説明】
１１−１〜１１−７ 上位側比較器
１２−１〜１２−７ 上位側ラッチ回路
１３−１〜１３−３ 下位側比較器
１４−１〜１４−３ 下位側ラッチ回路
１５ サンプルホールド回路
１６−１〜１６−３ 選択回路
２０ 上位側符号化器
３０ 下位側符号化器
４０ 論理回路
Ｓｉｎ 入力信号
Ｖｉｎ 入力電圧
Ｖｒｅｆ 基準電圧
Ｖ１〜Ｖ１５ 分圧電圧
Ｒ１〜Ｒ１６ 分圧抵抗
ｓｅｌ 選択信号
ＤＵ 上位ビットデータ
ＤＬ 下位ビットデータ
Ｓｐ サンプリング信号
Ｌ１ 上位側ラッチ信号
Ｌ２ 下位側ラッチ信号
Claims (3)
- 入力電圧を複数Ｎビットのディジタル信号に直並列変換するＡ／Ｄ変換器において、
基準電圧を分圧して前記複数Ｎビット用の複数の分圧電圧を発生する分圧電圧発生回路と、
前記複数の分圧電圧のうちの、前記複数Ｎビットの半分よりも多い上位側ビットに対応する各分圧電圧と、前記入力電圧とをそれぞれ比較する上位側比較器と、
前記上位側比較器の比較出力を符号化し、前記複数Ｎビットの半分よりも多い上位側ビットデータとして出力する上位側符号化回路と、
前記複数の分圧電圧のうちの前記複数Ｎビットの半分の下位側ビットに対応する各分圧電圧を、前記上位側比較器の比較結果に基づいて、選択する選択回路と、
前記選択回路によって選択された各分圧電圧と、前記入力電圧とをそれぞれ比較する下位側比較器と、
前記下位側比較器の比較出力を符号化し、前記複数Ｎビットの半分の下位側ビットデータとして出力する下位側符号化回路と、
前記上位側ビットデータと前記下位側ビットデータとが整合する場合には、所定の条件に合わせて前記複数Ｎビットデータとして出力する一方、前記上位側ビットデータと前記下位側ビットデータとが整合しない場合には、前記下位側ビットデータにしたがって前記上位側ビットデータを修正し所定の条件に合わせて前記複数Ｎビットデータとして出力する論理回路と、を備えることを特徴とする、Ａ／Ｄ変換器。 - 前記複数Ｎビットは２ｎビットであり、前記上位側ビットデータはｎ＋１ビットであり、前記下位側ビットデータはｎビットであることを特徴とする、請求項１記載のＡ／Ｄ変換器。
- 外部からの入力信号をサンプリング周期毎にサンプリングしホールドし、前記入力電圧を発生するサンプルホールド回路と、前記上位側比較器の比較出力をそれぞれラッチし、それらラッチされた比較出力を前記上位側符号化回路に入力する上位側ラッチ回路と、前記下位側比較器の比較出力をそれぞれラッチし、それらラッチされた比較出力を前記下位側符号化回路に入力する下位側ラッチ回路とを備え、前記上位側ラッチ回路及び前記下位側ラッチ回路は、前記サンプリング周期の同じ周期内で異なった時点でそれぞれラッチすることを特徴とする、請求項１、２記載のＡ／Ｄ変換器。
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