CN1533034A - A/d转换器 - Google Patents

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Abstract

本发明提供一种A/D转换器。在通过串并联动作进行A/D转换的A/D转换器中，设定上位及下位的位数，使上位位数比全位数的一半多，使下位位数为全位数的一半，以此获得上位及下位的位数据。而且，在上位及下位的位数据不一致的情况下，根据下位位数据来修正上位位数据。由此，无需增设高精度的下位位用比较器，便可防止上位位和下位位转换的在比较动作中的误动作，并可降低消耗电流。

Description

A/D转换器
技术领域
本发明涉及模拟/数字(A/D)转换器，尤其是关于适用在集成化电路中的串并联型A/D转换器。
背景技术
串并联型A/D转换器，与电路规模对应位数呈指数函数性增加的并联形A/D转换器相比较，具有相对简单的电路结构，因而适用于集成化电路。
该种串并联型A/D转换器，如以分辨率为4位的实例进行说明，则如图3所示，通过上位侧位用的3个比较器1将输入电压Vin与被电阻分压后的基准电压的各个分压电压进行比较，通过编码器2决定上位侧的2位Du。然后，根据该结果选择并导通开关群中的3至6中的一个，再用下位位用的3个比较器7将所选择的基准分压电压与输入电压进行比较，并通过编码器8来决定下位2位D。
一般而言，在2n位的A/D转换中，是以2n-1个的比较器来决定上位n位，并用其它的2n-1个比较器来决定下位n位。因此，所需的比较器数为2n+1-2个，与完全并联型的情况的22n-1个比较器的数量相比，有了明显的减少。
此种串并联型A/D转换器，由于为了决定上位位数据和下位位数据，分别使用不同的比较器群并以不同的时序进行比较动作，因此存在着因两者之间的电路结构上的差异等而产生比较动作的误动作(失配)的可能性。
另外，公知有如下的方案，即，为了防止在上述的上位位和下位位的转换中的比较动作的误动作，例如在进行2n位的A/D转换的情况下，在2n位(例如：4位)的A/D转换时，将上位位设定为n位(例如：2位)，而通过增设用于下位位转换的比较器(例如：3个→7个)来上下扩张应比较的基准分压电压的范围，将下位位定为n+1位(例如：3位)。由此来弥补误动作(参照专利文献1)。
(专利文献1)
日本特公平06-81048号公告
但是，由于该下位位用比较器为了判别最小位的数字LSB，要求其误差容许范围小，且要比上位位用比较器的精度高，所以消耗电流变大，而且即使进行电路的改进也要占用大的面积。
而且，在以往的串并联型A/D转换器中，还存在着由于为了防止上位位和下位位的转换中的比较动作的误动作而增设了高精度的下位位用比较器，因此使得串并联型A/D转换器的消耗电流变大，且IC芯片的所需面积变大的问题。
发明内容
因此，本发明的目的是，提供一种在以2步骤执行串并联动作而进行A/D转换的A/D转换器中，不用增设高精度的下位位用比较器，便可防止上位位和下位位转换中的比较动作的误动作，并降低消耗电流的A/D转换器。
本发明之1的A/D转换器，用于通过串并联转换，将输入电压转换成多个具有N位的数字信号，其特征在于，具有：分压电压生成电路，用于通过分压基准电压而生成所述多个N位用的多个分压电压；上位侧比较器，用于将所述多个分压电压中的与比所述多个N位的一半多的上位侧位对应的各分压电压与所述输入电压分别进行比较；上位侧编码电路，用于将所述上位侧比较器的比较输出进行编码，将其作为比所述多个N位的一半多的上位侧位数据输出；选择电路，根据所述上位侧比较器的比较结果，选择所述多个分压电压中的所述多个N位的一半的下位侧位对应的各分压电压；下位侧比较器，用于将所述选择电路所选择的各分压电压与所述输入电压分别进行比较；下位侧编码电路，用于将所述下位侧比较器的比较输出进行编码，将其作为所述多个N位的一半的下位侧位数据输出；逻辑电路，在所述上位侧位数据与所述下位侧位数据一致的情况下，按照规定的条件将其作为所述多个N位数据输出，另一方面，在所述上位侧位数据与所述下位侧位数据不一致情况下，按照所述下位侧位数据修正所述上位侧位数据，使其符合规定的条件，并将其作为所述多个N位数据输出。
本发明之2的A/D转换器的特征是，在本发明之1的A/D转换器中，所述多个N位为2n位，所述上位侧位数据为n+1位，所述下位侧位数据为n位。
本发明之3的A/D转换器的特征是，在本发明之1或2的A/D转换器中，具有：取样保持电路，在每一个取样周期内对来自外部的输入信号进行取样并保持，并生成所述输入电压；上位侧闩锁电路，分别锁定所述上位侧比较器的比较输出，并将这些被锁定的比较输出输入到所述上位侧编码电路；下位侧闩锁电路，分别锁定所述下位侧比较器的比较输出，并将这些被锁定的比较输出输入到所述下位侧编码电路，所述上位侧闩锁电路及所述下位侧闩锁电路，在所述取样周期的相同周期内，在不同的时刻分别进行锁定。
附图说明
第1图是表示本发明实施例的串并联型A/D转换器的结构图。
第2图是用于说明第1图的串并联型A/D转换器的动作的图。
第3图是表示以往技术的串并联型A/D转换器的结构图。
图中：11-1～11-7-上位侧比较器；12-1～12-7-上位侧闩锁电路；13-1～13-3-下位侧比较器；14-1～14-3-下位侧闩锁电路；15-取样保持电路；16-1～16-3-选择电路；20-上位侧编码器；30-下位侧编码器；40-逻辑电路；Sin-输入信号；Vin-输入电压；Vref-基准电压；V1～V15-分压电压；R1～R16-分压电阻；sel-选择信号；DU-上位位数据；DL-下位位数据；Sp-取样信号；L1-上位侧锁定信号；L2-下位侧锁定信号。
具体实施方式
以下，参照附图，说明本发明的2步骤动作的串并联型A/D转换器的实施例。图1为表示本发明实施例的串并联型A/D转换器的结构图，图2为用于说明图1的串并联型A/D转换器的动作的图。
在图1中，表示了将输入信号Sin转换为位数N是4位的数字数据Data并输出时的结构。该图1的A/D转换器被制作在IC芯片中。
在图1中，将基准电压Vref与接地之间分别以电阻值相等的电阻R1～R16加以分压，从各分压点获得各分压电压V1～V15。
取样保持电路15，将输入信号Sin通过规定的周期的取样信号Sp进行取样，并在该取样周期的时间段将所取得的电压值作为输入电压Vin加以保持。
上位侧比较器11-1～11-7，输入4位中的对应上位侧3位的各分压电压V2、V4、V6、V8、V10、V12、V14和输入电压Vin，进行高低的比较。由于上述的以往例在上位侧2位的情况下，输入电压Vin只与3个分压电压做比较，所以基于这一点，在本发明中，作为上位侧比较器增加了进行比较的分压，其结果，增加了上位侧比较器及闩锁电路两者的数量。
该上位侧比较器11-1～11-7，比下位侧比较器的误差容许范围大。具体是，在以某一个上位侧比较器为例的情况下，其误差容许范围可达到该基准电压与上方的比较器或下方的比较器的基准电压的中间点的电压程度，所以并不要求那么高的精度。因此，能够比下位侧比较器消耗电流小，在设计上也可减小所要的面积。
上位侧闩锁电路12-1～12-7，被施加上位侧锁定信号L1时，将上位侧比较器11-1～11-7的比较输出锁定。上位侧锁定信号L1，在各取样周期内出现1次。
上位侧编码器20，输入各上位侧闩锁电路12-1～12-7的锁定输出，并将该锁定输出的状态进行编码，输出3位的上位位数据DU。此外，从上位侧编码器20对应各上位侧闩锁电路12-1～12-7的锁定输出状况，输出选择信号sel。选择信号sel可如图所示通过8条操作线来提供，也可利用上位位数据DU。
第1选择电路16-1～第3选择电路16-3，根据选择信号sel选择8个输入端子P1～P8中的任一个，使其连接到输出端子P0。选择电路16-1的输入端子P1～P8，被输入接地电压和分压电压V2、V4、V6、V8、V10、V12、V14。选择电路16-2的P1～P8，被输入分压电压V1、V3、V5、V7、V9、V11、V13、V15。另外，选择电路16-3的输入端子P1～P8，被输入分压电压V2、V4、V6、V8、V10、V12、V14和基准电压Vref。
下位侧比较器13-1～13-3，通过选择电路16-1～16-3选择而输入在4位中的对应下位侧2位的各分压电压，分别与输入电压Vin进行高低比较。例如，在上位侧比较器11-1～11-3输出高(H)电平，上位侧比较器11-4～11-7输出低(L)电平时，各选择电路16-1～16-3与输入端子P4接通。因此，下位侧比较器13-1～13-3，分别被输入分压电压V6、V7、V8。
由于该下位侧比较器13-1～13-3是用于判定最下位位数字元LSB的比较器，故误差容许范围小，尽可能要使用高精度比较器。虽然由此使得下位侧比较器比上位侧比较器的消耗电流和所需面积都大，但通过减少使用数量，就整体而言可减少消耗电流，而且也可减少电路配置上的所需面积。
下位侧闩锁电路14-1～14-3，在被施加了下位侧锁定信号L2时，锁定下位侧比较器13-1～13-3的比较输出。下位侧锁定信号L2，在选择信号sel被输出且在取得下位侧比较器13-1～13-3的比较输出后，在各取样周期内只出现1次。
下位侧编码器30，被输入各下位侧闩锁电路14-1～14-3的锁定输出，并将该锁定输出的状态予以编码，而输出2位的下位位数据DL。
逻辑电路40，被输入3位的上位位数据DU和2位的下位位数据DL。而且当上位位数据DU和下位位数据DL为一致时，按照规定的条件而输出成为4位的数据Data。另一方面，当上位位数据DU和下位位数据DL不一致时，则判断上位位数据DU为错误，并根据下位位数据DL修正上位位数据DU，然后再按照规定的条件来输出成为4位的数据Data。
下面参照图2，说明图1的2步骤动作的串并联型A/D转换器的动作。
取样保持电路15，在被供给取样信号Sp的时刻对输入信号Sin进行取样，保持，并且将输入电压Vin输出。
该输入电压Vin被输入到上位侧比较器11-1～11-7，并与各分压电压V2、V4、V6、V8、V10、V12、V14进行比较。依照其比较结果，来决定上位位数据DU与选择信号sel。
以下，以上位侧比较器11-1～11-3输出H电平，上位侧比较器11-4～11-7输出L电平的情况为例加以说明。在此情况下，从上位侧编码器20输出「011」以作为上位位数据DU，选择信号sel的作用是，作为触发信号使各选择电路16-1～16-3选择输入端子P4。
选择电路16-1～16-3分别通过被选择的输入端子P4，如图2所示，将分压电压V6输入到下位侧比较器13-1，将分压电压V7输入到下位侧比较器13-2，将分压电压V8输入到下位侧比较器13-3。
在该例中，这些下位侧比较器13-3～13-1的比较输出的组合，如果从分压电压的高侧依序表示，则为「LLL」、「LLH」、「LHH」和「HHH」4种。
下位侧编码器30对应下位侧比较器13-3～13-1的比较输出的组合，输出例如：对应「LLL」为「00」、对应「LLH」为「01」、对应「LHH」为「10」、对应「HHH」为「11」的2位的下位位数据DL。而且，对应于比较输出之组合的下位位数据DL，也可以按照逻辑电路40的处理采用其它的表示形式。
将来自上位侧编码器20的3位上位位数据DU「011」与来自下位侧编码器30的2位下位位数据DL输入到逻辑电路40。在逻辑电路40中，判断上位位数据DU与下位位数据DL是否一致，在不一致时，依据下位位数据DL修正上位位数据DU。然后，按照规定的条件输出成为4位的数据。
在逻辑电路40中的是否一致的判断，按照如下的方式进行。由于上位侧比较器11-4输出L电平，上位侧比较器11-3输出H电平，所以下位侧比较器13-3～13-1的比较输出的组合，通常有「LLH」、「LHH」2种。
下位侧比较器13-3～13-1的比较输出的组合，在为「LLL」或「HHH」的情况下，上位侧比较器11-4、11-3的比较结果与下位侧比较器13-3～13-1的比较结果为失配(mismatch)状态。即，上位位数据DU与下位位数据DL为不一致的状态。
在此种情况下，用上位侧比较器11-4和下位侧比较器13-3将同一分压电压V8与输入电压Vin进行比较，并用上位侧比较器11-3和下位侧比较器13-1将同一分压电压V6与输入电压Vin进行比较。由于下位侧比较器13-3、13-1具有比上位侧比较器11-4、11-3高的精度，所以根据下位侧比较器13-3、13-1的比较结果，修正上位位数据DU，并输出输出数据Data。
上位位数据DU和下位位数据DL，如图2所示，分别将从分压电压V6朝向低电压方向的1LSB及从分压电压V8朝向高电压方向的1LSB判断为形成重叠0L。通过利用此重叠OL来修正上位位数据DL，可解除该部份的失配。
表1表示其比较结果及修正状况，括号内为修正后的上位位数据。
【表1】
    上位位数据DU   下位侧比较输出   下位位数据DL     输出数据Data
    (100)    HHH   11     1000
    011    LHH   10     0111
    011    LLH   01     0110
    (010)    LLL   00     0101
此外，以上虽然是针对上位侧比较器11-1～11-3输出H电平，上位侧比较器11-4～11-7输出L电平的情况进行的说明，但上位侧比较器11-1～11-7的比较结果在其它的情况下也进行同样的动作。
如上所述，本发明在4位A/D转换的情况下，上位侧比较器为7个，下位侧比较器为3个，与以往的A/D转换器的上位侧比较器为3个，下位侧比较器为7个相比，比较器的总数虽相同，但减少了需要具有高精度的下位侧比较器的数量，因此，就整体而言，可减少消耗电流，缩小所需面积。
本发明并不限于4位A/D转换，可适用于任意位数N的A/D转换。若以一般化来表示，则本发明当设N＝2n时，能够用2n+1-1个上位侧比较器和2n-1个下位侧比较器来实现。当位数N＝8时，上位侧比较器数为31个，下位侧比较器数为15个。此外，当位数N(例如7)为奇数时，只要加上1位，并将加上1位的位数N+1的一半以上的位数设为上位侧位数(例如5或4)，将剩余的位数设为下位侧位数(例如3或4)即可。
(发明的效果)
依照本发明，在通过进行串并联动作而进行A/D转换的A/D转换器中，使上位位数比全位数的一半多，使下位位数为全位数的一半，在上位及下位位数据不一致的情况下，利用下位位数据修正上位位数据。通过利用该上位位数据的修正，可防止在上位位和下位位的转换中的比较动作的误动作，而且与以往的转换器相比，可降低整体转换器的消耗电流，抑制IC芯片所需面积的增加。

Claims (3)

1.一种A/D转换器，通过串并联转换，将输入电压转换成多个数字信号，所述多个数字信号分别具有N位，并且所述N是大于等于2的整数，其特征在于，所述A/D转换器具有如下的构成部分，即：
分压电压生成电路，用于通过分压基准电压而生成所述多个N位用的多个分压电压；
上位侧比较器，用于在所述多个分压电压的一部分中，将成为由比所述N位的一半多的位数构成的上位侧位的数据的分压电压的各个分压电压与所述输入电压分别进行比较；
上位侧编码电路，用于将所述上位侧比较器的比较输出进行编码，并将其作为具有所述位数的上位侧位数据输出；
选择电路，根据所述上位侧比较器的比较结果，在所述多个分压电压的一部分中，选择以由所述N位的一半的位数构成的下位侧位为基础的各分压电压；
下位侧比较器，用于将所述选择电路所选择的各分压电压与所述输入电压分别进行比较；
下位侧编码电路，用于将所述下位侧比较器的比较输出进行编码，将其作为所述多个N位的一半的下位侧位数据输出；
逻辑电路，根据所述上位侧位数据与所述下位侧位数据的一致性输出所述N位数据，
在所述上位侧位数据与所述下位侧位数据一致的情况下，按照规定的条件输出所述N位数据，另一方面，在所述上位侧位数据与所述下位侧位数据不一致情况下，按照所述下位侧位数据修正所述上位侧位数据，使其符合规定的条件，并输出所述多个N位数据。
2.如权利要求1所述的A/D转换器，其特征在于，所述多个N位为2n位，所述上位侧位数据为n+1位，所述下位侧位数据为n位。
3.如权利要求1或2所述的A/D转换器，其特征在于，具有：
取样保持电路，在每一个取样周期内对来自外部的输入信号进行取样并保持，并生成所述输入电压；
上位侧闩锁电路，分别锁定所述上位侧比较器的比较输出，并将这些被锁定的比较输出输入到所述上位侧编码电路；
下位侧闩锁电路，分别锁定所述下位侧比较器的比较输出，并将这些被锁定的比较输出输入到所述下位侧编码电路，
所述上位侧闩锁电路及所述下位侧闩锁电路，在所述取样周期的相同周期内，在不同的时刻分别进行锁定。
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