CN1220331C - 数模转换器 - Google Patents

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Abstract

本发明提供了一种电阻串D/A转换器，它能从转换的数据中获得具有更多比特的多比特数据而不使用更多的电阻。转换的数据的4个最高有效位加在解码器1，而数据的4个最低有效位经反相电路2加在解码器3。解码器1解码4个最高有效位，然后，根据解码结果导通FET的F0至FET15中的任何一个FET。结果，选择在串联电阻r0至r15串的各结点的一个电压加在运算放大器6。类似地，相应于4个最低有效位的电压加在运算放大器7。然后，运算放大器7的输出电压用电阻ra、rb减小到其1/16。已减小的电压加上加到运算放大器6的电压，从而获得相应于转换的数据的模拟电压。

Description

数模转换器
技术领域
本发明涉及一种电阻串数模(下文中称为“D/A”)转换器。
背景技术
在电阻串D/A转换器中，具有相同电阻值的电阻串联连接，选择地输出电阻之间各结点的电压作为相应于转换数据的模拟电压。因此，当转换的数据比特数大时，要求D/A转换器具有大量的电阻。这是很不希望的，尤其是在半导体集成电路的小基片中形成这种类型的D/A转换器时，由于转换器电阻占据基片的大面积，且其取决于数据比特数，所以不可能形成D/A转换器。
本发明设计用来提供已有技术上述问题的解决方案，和本发明的一个目的是提供一种D/A转换器，它能从转换的数据中获得更多比特的多比特数据而不使用更多的电阻。
发明的叙述
为了实现上述目的，本发明提供了一种数模转换器，包括：数字输入装置，接收m×n个比特输入数据，m大于等于2，n为整数；2n个电阻，在参考电压电源之间串联连接；第一选择电路，具有第一解码器和第一组2n个开关元件，该第一解码器接收第一n个比特输入数据，然后将该第一n个比特输入数据解码为第一2n个比特输出数据，该第一n个比特输入数据从该m×n个比特输入数据的最高有效位起的顺序连续排列，并且该第一组2n个开关元件在其一端分别连接到所述2n个电阻的相应结点，并且在其另一端连接到该第一选择电路的输出，通过该第一解码器的该第一2n个比特输出数据导通和截止该第一组2n个开关元件的每一个；第m选择电路(m-th selectioncircuits)，每一该电路具有一解码器和一组2n个开关元件，该解码器接收n个比特输入数据，然后将该n个比特输入数据解码为2n个比特输出数据，该n个比特输入数据被m等分，并且从该第一n个比特输入数据起的顺序连续排列，并且该组2n个开关元件在其一端分别连接到所述2n个电阻的相应结点，并且在其另一端连接到该第m选择电路的各自输出，通过该解码器的该2n个比特输出数据导通和截止该组2n个开关元件的每一个；以及模拟运算电路，具有运算放大器和多个电阻，并且该模拟运算电路将来自第m选择电路的各个输出电压减小为其1/2(m-1)n，然后将该减小的电压加到所述第一选择电路的输出电压或从所述第一选择电路的输出电压减去该减小的电压。
本发明还提供了一种数模转换器，包括：数字输入装置，接收2×n个比特输入数据；2n个电阻，在参考电压电源之间串联连接；第一选择电路，具有第一解码器和第一组2n个开关元件，该第一解码器接收第一n个比特输入数据，然后将该第一n个比特输入数据解码为第一2n个比特输出数据，该第一n个比特输入数据从该2×n个比特输入数据的最高有效位起的顺序连续排列，并且该第一组2n个开关元件在其一端分别连接到所述2n个电阻的相应结点，并且在其另一端连接到该第一选择电路的输出，通过该第一解码器的该第一2n个比特输出数据导通和截止该第一组2n个开关元件的每一个；第二选择电路，具有第二解码器和第二组2n个开关元件，该第二解码器接收第二n个比特输入数据，然后将该第二n个比特输入数据解码为第二2n个比特输出数据，该第二n个比特输入数据从该2×n个比特输入数据的最低有效位起的顺序连续排列，并且该第二组2n个开关元件在其一端分别连接到所述2n个电阻的相应结点，并且在其另一端连接到该第二选择电路的输出，通过该第二解码器的该第二2n个比特输出数据导通和截止该第二组2n个开关元件的每一个；以及模拟运算电路，具有运算放大器和多个电阻，并且该模拟运算电路将来自第二选择电路的输出电压减小为其1/2n，然后将该减小的电压加到所述第一选择电路的输出电压或从所述第一选择电路的输出电压减去该减小的电压。
附图说明
图1是表示根据本发明第一实施例的数模转换器的整体安排的方框图；
图2是表示根据第一实施例的数模转换器的数据转换特性的图；
图3是表示根据本发明的第二实施例的数模转换器的整体安排的方框图；
图4是表示根据本发明第三实施例的数模转换器整体安排的方框图；和
图5是表示用于说明根据第四实施例的数模转换器操作的时间图。
实现本发明的最佳方式
下面参考表示发明的实施例的附图详细地描述本发明。图1显示了根据本发明第一实施例的数模转换器整体安排的方框图。D/A转换器能将8比特数据转换为模拟信号。图中，符号DI指D/A转换器的输入端，经其提供转换的数据。加在DI输入端的数据的4个最高有效位提供给解码器1，而它的4个最低有效位提供给反相电路2。反相电路2将每个4个最低有效位倒置，并将倒置的比特提供给解码器3。
标号r0到r15指串联连接的并且具有相同电阻值的电阻串。电阻r15的一端接到高压电源VH，而电阻r0的一端接到低压电源VL。标号F0至F15指FET，每个FET都由解码器1的输出导通和截止。FET的F0至F15具有连接到电阻r0至r15之间各结点的源极和共同连接到运算放大器6的非反相输入的漏极。
标号F0a至F15a指由解码器3的输出导通和截止的FET。FET的F0a至F15a具有连接到电阻r0至r15之间各结点的源极和共同连接到运算放大器7的非反相输入的漏极。运算放大器7具有连接到其反相输入的输出，因此，作为具有增益1的非反相放大器运行。而且，运算放大器7输出经电阻rb(电阻值15R)加到运算放大器6的反相输入。电阻ra(电阻值R)插在运算放大器6的输出和其反相输入之间，运算放大器6的输出连接到D/A转换器的输出端DO。运算放大器6执行下面等式(1)的运算，并将运算结果提供给输出端DO作为相应于转换的数据的模拟电压：
Vo＝(16/15)Va-(1/15)Vb……(1)
其中Vo表示运算放大器6的输出电压，Va表示运算放大器6的非反相输入的电压，Vb表示运算放大器7的输出电压。
在上述D/A转换器中，当转换的数据是“00000000”时，解码4个最高有效位的解码器1导通FET F0，从而电压VL提供给运算放大器6的非反相输入。这时，从反相电路2输出“1111”。结果，解码器3导通FET15a，从而电阻r14和r15之间结点的电压(VL+15v)(v：在各电阻r0至r15上的电压降的值)提供给运算放大器7的非反相输入。简单地说，这种情况下，获得电压Va和Vb如下：
Va＝VL
Vb＝VL+15V
因而，通过将这些值代入等式(1)中，确定输出模拟电压Vo如下：
Vo＝(16/15)VL-(1/15)(VL+15v)＝VL-v
类似地，可以获得相应于转换的各数据的模拟电压如下：
转换的数据      Va      Vb        Vo
00000001        VL      VL+14v    VL-(14/15)v
00000010        VL      VL+13v    VL-(13/15)v
00010000        VL+v    VL+15v    VL+(1/15)v
00010001        VL+v    VL+14v    VL+(2/15)v
00100000        VL+2v   VL+15v    VL+(17/15)v
图2表示转换的上述数据和模拟输出电压之间的关系。
这样，根据上述的实施例，可能用传统上要求的将4个比特数据转换为模拟电压的16个电阻将8个比特的数据转换为模拟电压。通常，可以用传统上要求的将n个比特数据转换为模拟电压的电阻转换2n个比特的数据。在这种情况下，提供串联连接的2n个电阻、用于n个最高有效位的2nFET和用于n个最低有效位的2nFET，和电阻rb的值设为2n-1R。
虽然在上述实施例中，转换的数据被分成两组数据，和由于均由解码器和FET形成的许多电路以相应于各组数据的方式安排，转换的数据可以划分为更多组数据，由于均由解码器和FET形成的许多电路可以用相应于各组数据的方式安排。例如，图3表示根据本发明的第二实施例的D/A转换器，其中转换的3n个比特数据划分为3组n个比特数据，以相应于n个最高有效位的方式安排解码器11和2n FET的12、12…..，以相应于n个中间有效位的方式安排反相电路14、解码器15和FET的16、16……，以相应于n个最低有效位的方式安排反相电路18、解码器19和FET的20、20……。在该图中，标号r0至r(2n-1)指串联连接的并且具有相同电阻值的电阻。
将FET的12、12……共同连接的公共结点的电压输入到运算放大器22，将FET的16、16……共同连接的公共结点的电压输入到具有增益1的运算放大器23，将FET的20、20……共同连接的公共结点的电压输入到具有增益1的运算放大器24。而且，将电阻27(电阻值：(2n-1)R)插在运算放大器23的输出和运算放大器22的反相输入之间，将电阻28(电阻值：(22n-1)R)插在运算放大器24的输出和运算放大器22的反相输入之间，而将电阻26(电阻值：R)插在运算放大器22的输出和运算放大器22的反相输入之间。
根据如上构成的D/A转换器，在FET的16、16……的公共结点的电压减小1/2n，FET的20、20……的公共结点的电压减小1/22n，这两个电压都加在FET的12、12……的公共结点的电压上。运算放大器22经输出端DO输出相加的结果作为相应于转换的数据的模拟电压。
在下面，描述根据本发明第三实施例的D/A转换器。图4表示D/A转换器的整体安排，而图5是用于说明D/A转换器操作的时间图。说明的D/A转换器将2n个比特数据转换为模拟信号，而与与述实施例的区别在于：在分时的基础上使用单个串联连接的电阻串两次。
在图4中，符号DI指输入端，在分时的基础上以n个比特为单位提供转换的2n个比特数据。标号30指n比特解码器。标号31、31……指串联连接的并且具有电阻值的电阻串，而标号32、32……指由解码器30的输出导通和截止的FET。FET的32、32……具有连接到电阻31、31……之间的结点的源极和连接到公共结点34的漏极。
标号35指采样保持电路，包括：FET36；采样保持电容器37；和具有增益1的运算放大器38。当提供给FET36的栅极的信号S1是逻辑值1时，FET36导通，从而公共结点34的电压加到电容器37为其充电。另一方面，当信号S1变为逻辑值0时，FET36截止，从而电容器37保持其充电的电压。利用运算放大器38以增益1放大电容器37保持的电压，并经运算放大器38的输出将其输出。
标号40指运算放大器。在公共结点34的电压加到运算放大器40的非反相输入，而采样保持电路35的输出经电阻41(电阻值：(2n-1)R)加到运算放大器40的非反相输入。而且，电阻42(电阻值：R)插在运算放大器40的输出和其反相输入之间。这使得运算放大器40输出通过加上公共结点34的电压获得的电压和通过从采样保持电路35的输出电压减少1/2n获得的电压。
标号45指另一个采样保持电路，包括：FET 46；采样保持电容器47；和具有增益1的运算放大器48。当加在FET 46的栅极的信号S2(见图5(c))是逻辑值1时，采样保持电路45采样其输入电压，而当信号S2是逻辑值0时，采样保持电路45保持输入电压。采样保持电路45的输出传送给输出端DO(见图5(d))。
在如上构成的D/A转换器中，首先，经输入端DI提供转换的数据的n个最低有效位，同时，信号S1上升为逻辑值1(图5中的时间点t1)。当经输入端DI提供数据时，解码器30解码数据以导通由解码数据表示的FET 32。这使得电容器32经公共结点34和FET 36以相应于转换的数据的n个最低有效位的电压充电。
然后，通过输入端DI提供转换的数据的n个最高有效位。同时，信号S1变为逻辑值0，信号S2变为逻辑值1(时间点t2)。当通过输入端DI提供转换的数据的n个最高有效位时，解码器30导通由解码的数据表示的FET 32，从而，相应于数据的n个最高有效位的电压经公共结点34加到运算放大器40的非反相输入。而且，当信号S1降为1时，FET 36截止，从这时起，从采样保持电路35输出电容器37的充电电压，即相应于数据的n个最高有效位的电压。该电压是通过转换n个最低有效位获得的电压的2n倍。然后，采样保持电路35的输出电压通过电阻41、42减小1/2n，并通过运算放大器40加到公共结点34的电压。结果，相应于转换的数据的2n个比特数据的模拟电压加在采样保持电路45。
这时，信号S2是逻辑值1，因此，上述模拟电压不仅加在电容器47以充电电容器47，而且经运算放大器48从输出端DO输出。
然后，在时间点t3，通过输入端DI提供通过倒置转换的下一个数据的n个最低有效位获得的数据，同时，信号S1变为逻辑值1，而信号S2变为逻辑值0。此后，以与上相同的方式执行将数据转换为模拟信号。
工业应用性
根据本发明，用单组串联连接的电阻将第1至第m数据转换为模拟信号，通过将转换的数据划分为从最高有效位到最低有效位的顺序连续排列的n个比特的相应的组获得第1至第m数据。因而，可能从转换的数据中获得具有更多比特的多比特数据而不使用更多的电阻。

Claims (2)

1.一种数模转换器，包括：
数字输入装置，接收m×n个比特输入数据，m大于等于2，n为整数；
2n个电阻，在参考电压电源之间串联连接；
第一选择电路，具有第一解码器和第一组2n个开关元件，
该第一解码器接收第一n个比特输入数据，然后将该第一n个比特输入数据解码为第一2n个比特输出数据，该第一n个比特输入数据从m×n个比特输入数据的最高有效位起的顺序连续排列，并且
该第一组2n个开关元件在其一端分别连接到所述2n个电阻的相应结点，并且在其另一端连接到该第一选择电路的输出，通过该第一解码器的该第一2n个比特输出数据导通和截止该第一组2n个开关元件的每一个；
第m选择电路，每一该电路具有一解码器和一组2n个开关元件，
该解码器接收n个比特输入数据，然后将该n个比特输入数据解码为2n个比特输出数据，该n个比特输入数据被m等分，并且从该第一n个比特输入数据起的顺序连续排列，并且
该组2n个开关元件在其一端分别连接到所述2n个电阻的相应结点，并且在其另一端连接到该第m选择电路的各自输出，
通过该解码器的该2n个比特输出数据导通和截止该组2n个开关元件的每一个；以及
模拟运算电路，具有运算放大器和多个电阻，并且该模拟运算电路将来自第m选择电路的各个输出电压减小为其1/2(m-1)n，然后将该减小的电压加到所述第一选择电路的输出电压或从所述第一选择电路的输出电压减去该减小的电压。
2.一种数模转换器，包括：
数字输入装置，接收2×n个比特输入数据；
2n个电阻，在参考电压电源之间串联连接；
第一选择电路，具有第一解码器和第一组2n个开关元件，
该第一解码器接收第一n个比特输入数据，然后将该第一n个比特输入数据解码为第一2n个比特输出数据，该第一n个比特输入数据从该2×n个比特输入数据的最高有效位起的顺序连续排列，并且
该第一组2n个开关元件在其一端分别连接到所述2n个电阻的相应结点，并且在其另一端连接到该第一选择电路的输出，通过该第一解码器的该第一2n个比特输出数据导通和截止该第一组2n个开关元件的每一个；
第二选择电路，具有第二解码器和第二组2n个开关元件，
该第二解码器接收第二n个比特输入数据，然后将该第二n个比特输入数据解码为第二2n个比特输出数据，该第二n个比特输入数据从该2×n个比特输入数据的最低有效位起的顺序连续排列，并且
该第二组2n个开关元件在其一端分别连接到所述2n个电阻的相应结点，并且在其另一端连接到该第二选择电路的输出，通过该第二解码器的该第二2n个比特输出数据导通和截止该第二组2n个开关元件的每一个；以及
模拟运算电路，具有运算放大器和多个电阻，并且该模拟运算电路将来自第二选择电路的输出电压减小为其1/2n，然后将该减小的电压加到所述第一选择电路的输出电压或从所述第一选择电路的输出电压减去该减小的电压。
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