WO2001041311A1 - Convertisseur numerique-analogique - Google Patents

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WO2001041311A1
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bits
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Akihiko Toda
Toshio Maejima
Masao Noro
Original Assignee
Yamaha Corporation
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    • H03—ELECTRONIC CIRCUITRY
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    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
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    • H03M1/76—Simultaneous conversion using switching tree
    • H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals

Definitions

  • the present invention relates to a resistor string type digital-to-analog (DZA) converter.
  • DZA digital-to-analog
  • a resistor string type DZA converter connects resistors of the same resistance value in series and selectively outputs the voltage at the connection point of each resistor as an analog voltage corresponding to the data to be converted.
  • the number of data bits increases, so does the number of resistors.
  • the area occupied by the resistor becomes large, which is extremely undesirable, and it cannot be made depending on the number of bits.
  • the present invention has been made to solve such a problem of the prior art, and an object thereof is to provide a DZA converter capable of converting data to be converted into a plurality of bits without using a large number of resistors. Is to provide. Disclosure of the invention
  • the invention described in claim 1 includes a plurality of resistors connected in series and a first resistor obtained by dividing the data to be converted for each successive n bits from the higher order.
  • First to m-th selecting means for selecting and outputting a voltage at a connection point of the plurality of resistors based on each of the m-th data and the output of the second to m-th selecting means, respectively.
  • 2 (m-1) n and a calculating means for adding or subtracting to the output of the first selecting means after reducing to (m-1) n.
  • the invention according to claim 2 is the digital-to-analog converter according to claim 1, wherein the first to m-th selecting means include an n-bit decorator, And 2 n switch means that are on / off controlled by the output of the decoder.
  • the invention described in claim 3 is characterized by sequentially receiving a plurality of resistors connected in series, and first to m-th data obtained by dividing the converted data into n consecutive bits from the upper bit.
  • Selecting means for selecting and outputting a voltage at the connection point of the plurality of resistors based on each of them, and holding means for holding the second to m-th data corresponding outputs from the first to m-th selecting means, respectively.
  • the invention according to claim 4 is the digital no-to-analog converter according to claim 3, wherein the first to m-th selecting means include an n-bit decoder, And 2 n switch means that are turned on and off by the output of the decoder.
  • FIG. 1 is a block diagram showing the configuration of the first embodiment of the present invention
  • FIG. 2 is a characteristic diagram showing the conversion characteristics of the embodiment
  • FIG. 3 is the configuration of the second embodiment of the present invention
  • FIG. 4 is a block diagram showing the configuration of the third embodiment of the present invention
  • FIG. 5 is a timing chart for explaining the operation of the third embodiment.
  • FIG. 1 is a block diagram showing the configuration of the DZA converter according to the first embodiment of the present invention.
  • this DZA converter converts 8-bit data to be converted into an analog signal.
  • reference symbol DI denotes an input terminal to which data to be converted is supplied.
  • the upper 4 bits of the data to be converted applied to this input terminal DI are applied to the decoder 1, and the lower 4 bits are the inverting circuit 2.
  • the inverting circuit 2 inverts each of the input lower 4 bits and outputs it to the decoder 3.
  • r 0 to r 15 are resistors connected in series and having the same resistance value. One end of the resistor r 15 is connected to the high voltage VH, and one end of the resistor r 0 is connected to the low voltage VL.
  • F0 to F15 are FETs that are on / off controlled by the output of the decoder 1, and the sources of these FETs F0 to F15 are resistors r0 to! ⁇ Connected to the connection point 15, each drain is connected in common, and connected to the non-inverting input terminal of the operational amplifier 6.
  • F0a to F15a are FETs that are on / off controlled by the output of the decoder 3.
  • the sources of these FETs F0a to F15a are resistors r0 to! ⁇
  • the drain is connected to the connection point 15 and the drains are connected in common and connected to the non-inverting input terminal of the operational amplifier 7.
  • the output terminal of the operational amplifier 7 is connected to the inverting input terminal, and operates as a non-inverting amplifier having an amplification degree of 1.
  • the output of the operational amplifier 7 is inverted via the resistor rb (resistance value 15 R). Applied to the input end.
  • the operational amplifier 6 has a resistor ra (resistance value R) inserted between the output terminal and the inverted input terminal, and the output terminal is connected to the output terminal DO.
  • V a voltage at the non-inverting input terminal of operational amplifier 6
  • Vb output voltage of operational amplifier 7
  • V a VL
  • Vb VL + l 5 v
  • FIG. 1 shows the relationship between the converted data and the analog output voltage described above.
  • the 8-bit data to be converted is converted into the analog voltage by the 16 resistors conventionally required to convert the 4-bit digital data into the analog voltage.
  • 2 n-bit data can be converted with the resistance required to convert n-bit data.
  • the data to be converted is divided into two parts, and the data to be converted having a decoder and a circuit corresponding to the FET are divided into a larger number of sets corresponding to each.
  • a circuit including a decoder and an FET may be provided.
  • FIG. 3 shows a second embodiment of the present invention, in which 3 n-bit converted data is divided into three for every n bits, and a decoder 11 corresponds to the upper n bits. And 2 n FETs 12, 12,... are provided, an inverting circuit 14 is provided for the middle n bits, and a decoder 15 is provided, and FETs 16, 16, 16,... are provided for the lower n bits. 18, decoder 19, FET 20, 20, ... are provided. R 0 to r (2 n ⁇ 1) are resistors connected in series and having the same resistance value.
  • the voltage at the common connection point of FETs 12, 12, ... is input to the operational amplifier 22, the voltage at the common connection point of FETs 16, 16, 6, ... is input to the operational amplifier 23 having a gain of 1, The voltage at the common connection point of 20,... Is input to the operational amplifier 24 having a gain of 1.
  • a resistor 27 (resistance: (2n-1) R) is interposed between the output terminal of the operational amplifier 23 and the inverting input terminal of the operational amplifier 22, and the output terminal of the operational amplifier 24 and the inverting input terminal of the operational amplifier 22 are connected.
  • a resistor 28 (resistance: (22 n-l) R) is inserted between the terminals, and a resistor 26 (resistance: R) is inserted between the output terminal and the inverting input terminal of the operational amplifier 22.
  • FIG. 4 is a block diagram showing the configuration of the embodiment
  • FIG. 5 is a timing chart for explaining the operation of the embodiment.
  • the D / A converters shown in these figures are circuits that convert 2 n-bit data to be converted into analog signals, and use one series connection resistor twice in a time-sharing manner. And
  • reference symbol DI denotes an input terminal
  • 2 n-bit data to be converted is applied in a time-division manner n bits at a time (see FIG. 5 (a)).
  • Reference numeral 30 denotes an 11-bit decoder, and 31, 31, 31, ... are resistors connected in series and having the same resistance value.
  • 32, 32,... Are FETs that are turned on / off by the output of the decoder 30. The FETs are connected to the connection points of the source-source resistors 3, 1, 31,. .
  • Reference numeral 35 denotes a sample and hold circuit, which comprises an FET 36, a hold capacitor 37, and an operational amplifier 38 that operates as an amplifier having a gain of 1. Then, when the signal S 1 supplied to the gate of the FET 36 (see FIG. 5 (b)) is at the logic “1” signal, the FET 36 is turned on, and the voltage at the common connection point 34 is charged in the capacitor 37, becomes the signals S 1 forces? logic "0", FE T 36 is turned off, the voltage charged in the capacitor 3 7 is maintained. The held voltage is amplified with a gain of 1 by the operational amplifier 38 and output from the output terminal.
  • Reference numeral 40 denotes an operational amplifier.
  • the voltage at the common connection point 34 is applied to its non-inverting input terminal, and a sample hold is provided to the inverting input terminal via a resistor 41 (value: (2 n-1) R).
  • the output of the circuit 35 is applied, and a resistor 42 (value: R) is interposed between the output terminal and the inverting input terminal.
  • the operational amplifier 40 outputs a voltage obtained by adding the voltage of the common connection point 34 and the voltage obtained by setting the output voltage of the sample and hold circuit 35 to 1 2n.
  • Reference numeral 45 denotes another sample and hold circuit, which comprises an FET 46, a hold capacitor 47, and an operational amplifier 48 which operates as an amplifier having a gain of 1.
  • the signal S2 see Fig. 5 (c)
  • the gate of the FET 46 is logic "1"
  • the output of this sample-and-hold circuit 45 is output to the output terminal DO (see Figure 5 (d)).
  • the upper n bits of the data to be converted are applied to the input terminal DI, and at the same time, the signal S1 becomes logic "0" and the signal S2 becomes logic "1" (time t2).
  • the FET 32 is turned on by the decoder 30 and the voltage corresponding to the upper n bits of the converted data is supplied via the common connection point 34. Is applied to the non-inverting input terminal of the operational amplifier 40.
  • the FET 36 is turned off. Thereafter, the charge voltage of the capacitor 37, that is, the voltage corresponding to the lower n bits of the data to be converted is supplied from the sample hold circuit 35. Is output.
  • This voltage is 2 n times the voltage obtained by converting the lower n bits. Then, the output voltage of the sample-and-hold circuit 35 is made 1/2 n by the resistors 41 and 42 and added to the voltage of the common connection point 34 and the operational amplifier 40, whereby the operation is performed. An analog voltage corresponding to 2 n-bit data to be converted is output from the amplifier 40 and supplied to the sample and hold circuit 45.
  • the signal S 2 is a logical “1” signal, so that the above-described analog voltage is charged in the capacitor 47 and is also transmitted through the operational amplifier 48. Output via output terminal DO.
  • the data obtained by inverting the lower n bits of the data to be converted next is supplied to the input terminal DI, and at the same time, the signal S1 becomes "1" and the signal S2 becomes low. Thereafter, the next conversion of the data to be converted into an analog signal is performed in exactly the same manner as described above.
  • each of the first to m-th data obtained by dividing the data to be converted for each successive n bits from the higher order is converted into an analog signal by a set of series-connected resistors. Since the way, the effect force? obtained which can be multi-bit stream to be converted data without the child increase the number of resistors. According to the third and fourth aspects of the present invention, since the selecting means is used in a time-sharing manner, the number of selecting means can be reduced.

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Description

明細書 ディジタル Zアナログ変換器 技術分野
この発明は、 抵抗ストリング型のディジタル アナログ （以下、 DZA という） 変換器に関する。 背景技術
抵抗ストリング型の DZA変換器は、 同一抵抗値の抵抗をシリ一ズに接 続し、 各抵抗の接続点の電圧を被変換データに対応するアナログ電圧とし て選択的に出力するため、 被変換データのビッ ト数が大きくなると、 抵抗 の数も極めて多くなる。 このため、 特に、 このタイプの DZA変換器を半 導体集積回路の狭いチップ内に作成する場合に抵抗による占有面積が大き くなって極めて好ましくなく、 ビッ ト数によっては作成不能となる。 この発明は、 このような従来技術の問題点を解決するためになされたも ので、 その目的は、 抵抗の数を多く使用することなく被変換データを多 ビッ ト化することができる DZA変換器を提供することにある。 発明の開示
上記の目的を達成するために、 請求の範囲第 1項に記載の発明は、 直列 接続された複数の抵抗と、 被変換データを上位から連続する nビッ ト毎に 分けて得られた第 1〜第 mのデータのそれぞれに基づいて前記複数の抵抗 の接続点の電圧を選択して出力する第 1〜第 mの選択手段と、 前記第 2〜 第 mの選択手段の出力を各々 1ノ2 (m- 1 ) nに縮小して前記第 1の選択 手段の出力に加算または減算する演算手段とを具備することを特徴とす る また、 請求の範囲第 2項に記載の発明は、 請求の範囲第 1項に記載のディ ジタル アナログ変換器において、 前記第 1〜第 mの選択手段が、 nビッ トのデコ一タと、 前記デコーダの出力によってオンノオフ制御される 2 n 個のスィツチ手段とを有して構成されていることを特徴とする。
また、 請求の範囲第 3項に記載の発明は、 直列接続された複数の抵抗 と、 被変換データを上位から連続する nビッ ト毎に分けた第 1〜第 mのデ —タを順次受け、 それぞれに基づいて前記複数の抵抗の接続点の電圧を選 択して出力する選択手段と、 前記第 1〜第 mの選択手段からの第 2〜第 m のデータ対応出力を各々保持する保持手段と、 前記保持手段の各出力を 1 / 2 (m- 1 ) nに縮小して、 前記第 1〜第 mの選択手段からの第 1のデ一 タ対応出力に加算または減算する演算手段とを具備することを特徴とす る o
また、 請求の範囲第 4項に記載の発明は、 請求の範囲第 3項に記載のデ イジタルノアナログ変換器において、 前記第 1〜第 mの選択手段が、 n ビッ トのデコータと、 前記デコーダの出力によってオン Zオフ制御される 2 n個のスィツチ手段とを有して構成されていることを特徴とする。 図面の簡単な説明
図 1はこの発明の第 1の実施の形態の構成を示すプロック図、 図 2は同 実施の形態の変換特性を示す特性図、 図 3はこの発明の第 2の実施の形態 の構成を示すプロック図、 図 4はこの発明の第 3の実施の形態の構成を示 すブロック図、 図 5は同実施の形態の動作を説明するためのタイミング図 である。 発明を実施するための最良の形態
以下、 図面を参照しこの発明の実施の形態について説明する。 図 1はこ の発明の第 1の実施の形態による DZA変換器の構成を示すプロック図で あり、 この DZA変換器は 8ビッ トの被変換データをアナログ信号に変換 するものである。 この図において、 符号 D Iは被変換データが供給される 入力端子であり、 この入力端子 D Iに印加された被変換データの上位 4 ビッ トはデコーダ 1へ印加され、 下位 4ビッ トは反転回路 2へ印加され る。 反転回路 2は入力された下位 4ビッ トの各々を反転してデコーダ 3へ 出力する。
r 0〜 r 1 5はシリーズ接続された同一抵抗値の抵抗であり、 抵抗 r 1 5の一端がハイ電圧 VHに接続され、 抵抗 r 0の一端がロー電圧 VLに接続 されている。 F0〜F1 5はデコーダ 1の出力によってオンノオフ制御さ れる FETであり、 これら FET · F0〜F1 5の各ソースが抵抗 r 0〜！ · 1 5 の接続点に接続され、 各ドレインが共通接続されて、 演算増幅器 6の非反 転入力端に接続されている。
また、 F 0 a〜F 1 5 aはデコーダ 3の出力によってオン/オフ制御さ れる FETであり、 これら FET · F 0 a〜F 1 5 aの各ソースが抵抗 r 0〜！■ 1 5の接続点に接続され、 各ドレインが共通接続されて、 演算増幅 器 7の非反転入力端に接続されている。 演算増幅器 7はその出力端が反転 入力端に接続されており、 増幅度 1の非反転増幅器として動作するもの で、 その出力が抵抗 r b (抵抗値 1 5 R) を介して演算増幅器 6の反転入 力端に印加されている。 演算増幅器 6は、 その出力端と反転入力端との間 に抵抗 r a (抵抗値 R) が挿入され、 また、 出力端が出力端子 DOに接続 されている。 この演算増幅器 6は、
Vo = (1 6/1 5) V a— (1/1 5) Vb … （1) 但し、 V o ：演算増幅器 6の出力電圧
V a ：演算増幅器 6の非反転入力端の電圧 Vb ：演算増幅器 7の出力電圧
なる演算を行ってその演算結果を被変換データに対応するアナログ電圧と して出力端子 DOへ出力する。 このような構成において、 被変換データが" 00000000" の時、 上位 4ビッ トをデコ一ドするデコーダ 1は FET · F 0をオンとし、 これ により、 電圧 VLが演算増幅器 6の非反転入力端へ供給される。 一方、 こ の時、 反転回路 2から" 1 1 1 1" が出力され、 この結果デコーダ 3が F ET · 1 5 aをオンとする。 これにより、 抵抗 r 14と抵抗 r 1 5の接続 点の電圧 （ V L+ 1 5 V ) ( V ：抵抗 r 0〜！ · 1 5の各電圧降下） が演算 増幅器 7の非反転入力端へ供給される。 すなわち、 この場合、 電圧 V a、 V bが、
V a =VL
Vb=VL+l 5 v
となり、 これらの値を前記 （1) 式に代入すると、
Vo= (16/1 5) VL— (1/1 5) (VL+1 5 v)
=VL— v
として出力アナログ電圧 V oが求められる。
以下、 同様にして、 被変換データに対する出力アナログ電圧が次のよう に求められる。
被変換データ Va Vb Vo
00000001 VL VL+14 v VL— (14/1 5) v 0000001 0 VL VL+13 v VL— (13/1 5) v 0001 0000 VL + v VL+1 5 v VL+ (1/15) v
00010001 VL + v VL+ 14 v VL+ (2/1 5) v 00 1 00000 VL + 2 v VL+15 v VL+ (17/1 5) v 図 2は上述した被変換データとアナログ出力電圧との関係を示す特性図 である。
このように、 上記実施の形態によれば、 従来 4ビッ トのディジタルデー タをアナログ電圧に変換するために必要な 16個の抵抗によって、 8ビッ トの被変換データをアナログ電圧に変換することができる。 一般的には、 従来 nビットのデータを変換するのに必要とされる抵抗で、 2 nビッ トの データを変換することができる。 この場合、 シリーズ接続抵抗、 上位 n ビッ ト用 FET、 下位 nビッ ト用 FETを各々 2 n個設けると共に、 抵抗 r bの値を 2 n-i Rとする。
ところで、 上記実施の形態は被変換データを 2分割し、 それぞれに対応 してデコーダぉよび F E Tによる回路を設けている力 被変換デ一タをさ らに多くの組に分割し、 それぞれに対応してデコーダおよび FETによる 回路を設けてもよい。 例えば、 図 3は、 この発明の第 2の実施の形態を示 し、 3 nビッ トの被変換デ一タを nビッ ト毎に 3分割し、 上位 nビッ トに 対応してデコーダ 1 1および 2 n個の FET 12， 12， …を設け、 中位 nビッ トに対応して反転回路 14、 デコーダ 1 5、 FET 16,1 6, … を設け、 下位 nビットに対応して反転回路 1 8、 デコーダ 1 9、 FET 2 0,20, …を設けている。 また、 r 0〜 r (2 n- 1) は直列接続され た同一抵抗値の抵抗である。
そして、 FET 12, 12， …の共通接続点の電圧が演算増幅器 22に 入力され、 FET 16, 1 6， …の共通接続点の電圧が利得 1の演算増幅 器 23へ入力され、 FET 20, 20， …の共通接続点の電圧が利得 1の 演算増幅器 24へ入力されている。 また、 演算増幅器 23の出力端と演算 増幅器 22の反転入力端間に抵抗 27 (抵抗値： （2 n— 1) R) が介挿さ れ、 演算増幅器 24の出力端と演算増幅器 22の反転入力端間に抵抗 28 (抵抗値： （22 n— l) R) が介挿され、 演算増幅器 22の出力端と反転 入力端間に抵抗 26 (抵抗値: R) が介挿されている。
このような構成により、 FET 16, 16, …の共通接続点の電圧が 1 2 ηとされ、 また、 FET20, 20， …の共通接続点の電圧が 1 Ζ 2 2 ηとされて FET 12, 12, …の共通接続点の電圧に加算され、 この 加算結果が被変換データに対応するアナ口グ電圧として演算増幅器 22か ら出力端子 DOを介して出力される。 次に、 この発明の第 3の実施の形態について説明する。 図 4は同実施の 形態の構成を示すプロック図、 図 5は同実施の形態の動作を説明するため のタイミング図である。 これらの図に示す D/A変換器は 2 nビッ トの被 変換データをアナ口グ信号に変換する回路であり、 1つのシリーズ接続抵 抗を時分割によつて 2回使用することを特徴としている。
図 4において、 符号 D Iは入力端子であり、 2 nビッ トの被変換デ一タ が、 nビッ トずつ時分割で印加される （図 5 (a) 参照） 。 30は11ビッ トのデコーダ、 31， 3 1， …はシリーズ接続された同一抵抗値の抵抗で ある。 32， 32， …はデコーダ 30の出力によってオン Zオフ制御され る FETであり、 各ソースカ抵抗 3 1, 31, …の接続点に接続され、 各 ドレインが共通接続点 34において共通接続されている。
35はサンプルホールド回路であり、 FET36とホールド用コンデン サ 37と利得 1の増幅器として動作する演算増幅器 38とから構成されて いる。 そして、 FET36のゲートへ供給される信号 S 1 (図 5 (b) 参 照） 力論理" 1 " 信号の時 F E T 36がオンとなって、 共通接続点 34の 電圧がコンデンサ 37に充電され、 信号 S 1力 ?論理" 0" になると、 FE T 36がオフとなって、 コンデンサ 3 7に充電された電圧がそのまま保持 される。 この保持された電圧は演算増幅器 38によって利得 1で増幅さ れ、 出力端から出力される。
40は演算増幅器であり、 その非反転入力端へは共通接続点 34の電圧 が印加され、 反転入力端へは、 抵抗 4 1 (値： (2 n- 1) R) を介してサ ンプルホールド回路 3 5の出力が印加され、 また、 その出力端と反転入力 端間に抵抗 42 (値: R) が介挿されている。 これにより、 共通接続点 3 4の電圧と、 サンプルホールド回路 35の出力電圧を 1ノ 2 nとした電圧 とを加算した電圧が演算増幅器 40から出力される。
45は別のサンプルホールド回路であり、 FET46とホールド用コン デンサ 47と利得 1の増幅器として動作する演算増幅器 48とから構成さ れ、 F E T 46のゲートへ印加される信号 S 2 (図 5 ( c ) 参照） が論 理" 1" の時、 サンプルし、 論理" 0" の時ホールドする。 このサンプル ホールド回路 45の出力が出力端子 DO (図 5 (d) 参照） へ出力され
-Q ο
このような構成において、 まず、 入力端子 D Iに被変換データの下位 η ビッ トの各ビッ トを反転したデータが供給され、 同時に、 信号 S 1が" 1"信号に立ち上がる （図 5の時刻 t 1) 。 入力端子 D Iに上記のデータ が供給されると、 デコーダ 30がそのデータをデコードし、 デコード結果 に対応する FET 32をオンとする。 これにより、 被変換データの下位 n ビッ トに対応する電圧が共通接続点 34、 FET 36を介してコンデンサ 37に充電される。
次に、 入力端子 D Iに被変換データの上位 nビットが印加され、 同時 に、 信号 S 1が論理" 0" 、 信号 S 2が論理" 1" となる （時刻 t 2) 。 入力端子 D Iに被変換データの上位 nビッ トが印加されると、 デコーダ 3 0によって F E T 32がオンとされ、 被変換デ一タの上位 nビッ トに対応 する電圧が共通接続点 34を介して演算増幅器 40の非反転入力端へ印加 される。 また、 信号 S 1が" 0"信号になると、 FET36がオフとな り、 以後、 コンデンサ 37の充電電圧、 すなわち、 被変換データの下位 n ビッ トに対応する電圧がサンプルホ一ルド回路 35から出力される。 この 電圧は、 下位 nビッ トを変換して得られた電圧の 2 n倍の電圧である。 そ して、 このサンプルホールド回路 35の出力電圧が抵抗 41， 42によつ て 1/2 nとされて、 共通接続点 3 4の電圧と演算増幅器 4 0において加 算されることにより、 演算増幅器 40から 2 nビッ トの被変換データに対 応するアナ口グ電圧が出力され、 サンプルホールド回路 45へ供給され る。
この時、 信号 S 2は論理" 1"信号であり、 したがって、 上述したアナ ログ電圧はコンデンサ 47に充電されると共に、 演算増幅器 48を介して 出力端子 D Oを介して出される。
次に、 時刻 t 3において、 入力端子 D Iへ、 次に変換すべきデータの下 位 nビットを反転したデータが供給され、 また、 同時に、 信号 S 1が" 1 " 、 信号 S 2力 ' 0 " となる。 以後、 上記と全く同じ過程で次の被変換 データのアナログ信号への変換が行われる。
産業上の利用可能性
この発明によれば、 被変換データを上位から連続する nビット毎に分け て得られた第 1〜第 mのデータのそれぞれを、 1組の直列接続された抵抗 によってアナ口グ信号に変換するようにしたので、 抵抗の数を多くするこ となく被変換データを多ビッ ト化することができる効果力 ?得られる。 ま た、 請求の範囲第 3項および請求の範囲第 4項の発明によれば、 選択手段 を時分割で使用するようにしたので、 選択手段の数を減らすことができる 効果が得られる。

Claims

請求の範囲 1 . 直列接続された複数の抵抗と、
被変換デ一タを上位から連続する nビット毎に分けて得られた第 1〜第 mのデータのそれぞれに基づいて前記複数の抵抗の接続点の電圧を選択し て出力する第 1〜第 mの選択手段と、
前記第 2〜第 mの選択手段の出力を各々 1 / 2 (m- 1 ) nに縮小して前 記第 1の選択手段の出力に加算または減算する演算手段と、
を具備してなることを特徴とするディジタル アナログ変換器.
2 . 前記第 1〜第 mの選択手段は nビッ トのデコーダと、 前記デコーダ の出力によってオン Zオフ制御される 2 n個のスィッチ手段とを有して構 成されていることを特徴とする請求の範囲第 1項に記載のディジタル ア ナログ変換器。
3 . 直列接続された複数の抵抗と、
被変換データを上位から連続する nビット毎に分けた第 1〜第 mのデー タを順次受け、 それぞれに基づいて前記複数の抵抗の接続点の電圧を選択 して出力する選択手段と、
前記第 1〜第 mの選択手段からの第 2〜第 mのデータ対応出力を各々保 持する保持手段と、
前記保持手段の各出力を 1ノ2 (m - 1 ) nに縮小して、 前記第 1〜第 m の選択手段からの第 1のデータ対応出力に加算または減算する演算手段 と、
を具備してなることを特徴とするディジタル アナログ変換器。
4 . 前記第 1〜第 mの選択手段は nビッ トのデコータと、 前記デコ一ダ の出力によってオン オフ制御される 2 n個のスィッチ手段とを有して構 成されていることを特徴とする請求の範囲第 3項に記載のディジタル Zァ ナログ変換器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6522280B2 (en) 2000-03-31 2003-02-18 Yamaha Corporation Adjustable digital-to-analog converter

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100633537B1 (ko) * 2005-08-04 2006-10-13 한국과학기술원 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털아날로그 회로 및 이의 구현 방법과 이를 이용한 데이터구동회로
KR100708939B1 (ko) * 2005-08-08 2007-04-17 삼성전기주식회사 디지털/아날로그 변환기
US7522081B1 (en) * 2008-01-24 2009-04-21 Himax Technologies Limited Digital-to-analog converter based on a pre-decoder, a binary decoder and ROM decoders
JP5325587B2 (ja) * 2009-01-19 2013-10-23 新日本無線株式会社 Ｄ／ａ変換回路
JP5440143B2 (ja) 2009-12-16 2014-03-12 ヤマハ株式会社 電圧加算回路およびｄ／ａ変換回路
CN105096800B (zh) * 2015-08-13 2018-05-25 京东方科技集团股份有限公司 灰阶电压转换方法及其模块、数据驱动电路和显示面板
CN108566205A (zh) * 2018-04-19 2018-09-21 南通大学 一种基于fpga实现的d/a转换器
CN108551345A (zh) * 2018-04-19 2018-09-18 南通大学 一种多通道单选型d/a转换器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5560333A (en) * 1978-10-28 1980-05-07 Sony Corp Digital-to-analog converter
JPS57202126A (en) * 1981-06-05 1982-12-10 Toko Inc Digital-to-analog converter
JPS5842314A (ja) * 1981-09-04 1983-03-11 Nec Corp デイジタル・アナログ変換回路
JPS59159035U (ja) * 1983-04-12 1984-10-25 株式会社ケンウッド Ｄ／ａコンバ−タ
JPS61242121A (ja) * 1985-04-19 1986-10-28 Pioneer Electronic Corp Ｄ−ａ変換回路
JPH01133424A (ja) * 1987-11-19 1989-05-25 Sanyo Electric Co Ltd Ｄａ変換回路
JPH0313123A (ja) * 1989-06-12 1991-01-22 Mitsubishi Electric Corp Ｄ／ａ変換器
JPH0786949A (ja) * 1993-09-09 1995-03-31 Nec Corp デジタル・アナログ変換器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5560333A (en) * 1978-10-28 1980-05-07 Sony Corp Digital-to-analog converter
JPS57202126A (en) * 1981-06-05 1982-12-10 Toko Inc Digital-to-analog converter
JPS5842314A (ja) * 1981-09-04 1983-03-11 Nec Corp デイジタル・アナログ変換回路
JPS59159035U (ja) * 1983-04-12 1984-10-25 株式会社ケンウッド Ｄ／ａコンバ−タ
JPS61242121A (ja) * 1985-04-19 1986-10-28 Pioneer Electronic Corp Ｄ−ａ変換回路
JPH01133424A (ja) * 1987-11-19 1989-05-25 Sanyo Electric Co Ltd Ｄａ変換回路
JPH0313123A (ja) * 1989-06-12 1991-01-22 Mitsubishi Electric Corp Ｄ／ａ変換器
JPH0786949A (ja) * 1993-09-09 1995-03-31 Nec Corp デジタル・アナログ変換器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6522280B2 (en) 2000-03-31 2003-02-18 Yamaha Corporation Adjustable digital-to-analog converter

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