JPS61242121A - Ｄ−ａ変換回路 - Google Patents
Ｄ−ａ変換回路Info
- Publication number
- JPS61242121A JPS61242121A JP8218285A JP8218285A JPS61242121A JP S61242121 A JPS61242121 A JP S61242121A JP 8218285 A JP8218285 A JP 8218285A JP 8218285 A JP8218285 A JP 8218285A JP S61242121 A JPS61242121 A JP S61242121A
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- Japan
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- bit
- analog signal
- digital signal
- bits
- signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デジタル信号をアナログ信号に変換するＤ−
Ａ変換回路に関するものである。
Ａ変換回路に関するものである。
従来この種の回路として第２図に示すもの、があった。
第２図の回路は、ｎビットのデジタル信号をｎビ・７ト
デジタルーアナログ（Ｄ −Ａ）変換器Ｃによってアナ
ログ変換するものである。
デジタルーアナログ（Ｄ −Ａ）変換器Ｃによってアナ
ログ変換するものである。
一般に、ｎビットのＤ−Ａ変換を行うには、積分型のＤ
−Ａ変換器を除いて、ｎビットに対応するｎ個の電流源
又は電圧源が必要であり、Ｄ−Ａ変換すべきデジタル信
号のビット数が増大するに従って変換器はその構成が複
雑となって価格が急上昇するようになる。
−Ａ変換器を除いて、ｎビットに対応するｎ個の電流源
又は電圧源が必要であり、Ｄ−Ａ変換すべきデジタル信
号のビット数が増大するに従って変換器はその構成が複
雑となって価格が急上昇するようになる。
本発明は上述した従来のものの欠点を除去するためにな
されたもので、Ｄ−Ａ変換すべきデジタル信号のビット
数よりも少ないビット数のＤ−Ａ変換器の使用によって
Ｄ−Ａ変換を行うことのできるＤ−Ａ変換回路を提供す
ることを目的としている。
されたもので、Ｄ−Ａ変換すべきデジタル信号のビット
数よりも少ないビット数のＤ−Ａ変換器の使用によって
Ｄ−Ａ変換を行うことのできるＤ−Ａ変換回路を提供す
ることを目的としている。
本発明によるＤ−Ａ変換回路は、ｎビットデジタル信号
を上位と下位に分け、上位と下位を相前後してアナログ
信号にＤ−Ａ変換し、先にＤ−Ａ変換したアナログ信号
を可変し、これと後にＤ−Ａ変換したアナログ信号とを
加算することにより、ｎビットより少ないビット数の安
価なり−Ａ変換器を使用してのｎビットデジタル信号の
Ｄ−Ａ変換を可能にしている。
を上位と下位に分け、上位と下位を相前後してアナログ
信号にＤ−Ａ変換し、先にＤ−Ａ変換したアナログ信号
を可変し、これと後にＤ−Ａ変換したアナログ信号とを
加算することにより、ｎビットより少ないビット数の安
価なり−Ａ変換器を使用してのｎビットデジタル信号の
Ｄ−Ａ変換を可能にしている。
以下、本発明の実施例を図に基づいてｍ＝−の場合につ
いて説明する。
いて説明する。
第１図は本発明によるＤ−Ａ変換回路の一実施例を示す
ブロック図であり、図において、１は後述する制御を行
うコントロール回路、２はｎ ／ ２ビフ１−Ｄ−Ａ変
換器、３は上位ｎ ／ ２ビットデジタル信号に対応す
るアナログ信号をホールドする第１のサンプル及びホー
ルド回路、４は第１のサンプル及びホールド回路３にホ
ールドされているアナログ信号をＬＩ Ｆｌ／２倍する
乗算器、５は乗算器４の出力と下位ｎ ／ ２ビットデ
ジタル信号に対応するアナログ信号とを加算する加算器
、６は加算器５の出力をホールドする第２のサンプル及
びホールド回路である。
ブロック図であり、図において、１は後述する制御を行
うコントロール回路、２はｎ ／ ２ビフ１−Ｄ−Ａ変
換器、３は上位ｎ ／ ２ビットデジタル信号に対応す
るアナログ信号をホールドする第１のサンプル及びホー
ルド回路、４は第１のサンプル及びホールド回路３にホ
ールドされているアナログ信号をＬＩ Ｆｌ／２倍する
乗算器、５は乗算器４の出力と下位ｎ ／ ２ビットデ
ジタル信号に対応するアナログ信号とを加算する加算器
、６は加算器５の出力をホールドする第２のサンプル及
びホールド回路である。
以上の構成において、コントロール回路１はその人力１
ａにｎビットのデジタル信号を受けると、これを上位ｎ
／ ｌビット、下位ｎ ／ ｌビットのデジタル信号
に２分する。そして、上位ｎ ／ ｌビットのデジタル
信号がまずコントロール回路１の出力１ｂからｎ／２ビ
ン）Ｄ−Ａ変換器２に入力される。ｎ ／ ２ビットＤ
−Ａ変換器２に入力されたデジタル信号は上位ｎ ／
ｌビットに対応するアナログ信号に変換されて、第１の
サンプル及びホールド回路３に入力される。該第１のサ
ンプル及びホールド回路は、これと同時にコントロール
回路１から線１ｃを介して加えられる制御信号によって
その入力に加えられるアナログ信号をサンプルしてその
値を保持し、該保持した値を２ Ｍ／２倍乗算器４に入
力する。乗算器４は第１のサンプル及びホールド回路３
に保持されたアナログ信号を２ｎ″倍し、これを加算器
５の一方の入力に入力する。
ａにｎビットのデジタル信号を受けると、これを上位ｎ
／ ｌビット、下位ｎ ／ ｌビットのデジタル信号
に２分する。そして、上位ｎ ／ ｌビットのデジタル
信号がまずコントロール回路１の出力１ｂからｎ／２ビ
ン）Ｄ−Ａ変換器２に入力される。ｎ ／ ２ビットＤ
−Ａ変換器２に入力されたデジタル信号は上位ｎ ／
ｌビットに対応するアナログ信号に変換されて、第１の
サンプル及びホールド回路３に入力される。該第１のサ
ンプル及びホールド回路は、これと同時にコントロール
回路１から線１ｃを介して加えられる制御信号によって
その入力に加えられるアナログ信号をサンプルしてその
値を保持し、該保持した値を２ Ｍ／２倍乗算器４に入
力する。乗算器４は第１のサンプル及びホールド回路３
に保持されたアナログ信号を２ｎ″倍し、これを加算器
５の一方の入力に入力する。
次に、下位のｎ ／ ２ビットデジタル信号がコントロ
ール回路１の出力１ｂからｎ ／ ２ビットＤ−Ａ変換
器２に入力され、該Ｄ−Ａ変換器２によって下位ビット
に対応するアナログ信号に変換され、該変換により得ら
れるアナログ信号は加算器５の他方の入力に人力する。
ール回路１の出力１ｂからｎ ／ ２ビットＤ−Ａ変換
器２に入力され、該Ｄ−Ａ変換器２によって下位ビット
に対応するアナログ信号に変換され、該変換により得ら
れるアナログ信号は加算器５の他方の入力に人力する。
加算器５はその一方の入力に入力される上記乗算器４の
出力と上記ｎ ／ ２ピッ１−Ｄ−Ａ変換器２の出力と
を加算し、その出力にｎビットデジタル信号に対応した
アナログ信号を得る。
出力と上記ｎ ／ ２ピッ１−Ｄ−Ａ変換器２の出力と
を加算し、その出力にｎビットデジタル信号に対応した
アナログ信号を得る。
加算器５の出力は第２のサンプル及びホールド回路６の
入力に加えられているが、第２のサンプルホールド回路
６は、加算器５がｎビットデジタル信号に対応するアナ
ログ信号を出力しているときコントロール回路１から線
１ｄを介して加えられる制御信号によってその入力に加
えられているアナログ信号をサンプルしてその値を保持
し、該保持した値を出力６ａに出力し続ける。
入力に加えられているが、第２のサンプルホールド回路
６は、加算器５がｎビットデジタル信号に対応するアナ
ログ信号を出力しているときコントロール回路１から線
１ｄを介して加えられる制御信号によってその入力に加
えられているアナログ信号をサンプルしてその値を保持
し、該保持した値を出力６ａに出力し続ける。
すなわち、第１及び第２のサンプル及びホールド回路３
及び６は、線ＩＣ及び１ｄを介してコントロール回路１
から適宜タイミングでそれぞれ加えられる制御信号によ
ってその入力に加えられているアナログ信号をサンプル
して保持することにより、第２のサンプル及びホールド
回路６の出力にはｎビットデジタル信号に対応するアナ
ログ信号が常に出力されるようになる。
及び６は、線ＩＣ及び１ｄを介してコントロール回路１
から適宜タイミングでそれぞれ加えられる制御信号によ
ってその入力に加えられているアナログ信号をサンプル
して保持することにより、第２のサンプル及びホールド
回路６の出力にはｎビットデジタル信号に対応するアナ
ログ信号が常に出力されるようになる。
以下、より具体的な例をもって実施例を更に説明する。
今、ｎ＝４でコントロール回路１の入力１ａに０００１
（ｌ０進数で１）なるデジタル信号が入力されたと
すると、該デジタル信号はコントロール回路１において
上位ＯＯと下位０１に２分され、上位ＯＯがまず出力１
ｂから２ピツ）Ｄ−Ａ変換器２に入力される。これに応
じて２ピントＤ−Ａ変換器２はＯを出力するが、このと
きコントロール回路１から第１のサンプル及びホールド
回路３に加えられる制御信号に応じて第１のサンプル及
びホールド回路３がＯを保持し、その出力にＯを出力す
る。該第１のサンプルホールド回路３の出力は乗算器４
で２ｆｉ７倍されるが、依然Ｏであり、従って加算器５
の一方の入力は０となる。
（ｌ０進数で１）なるデジタル信号が入力されたと
すると、該デジタル信号はコントロール回路１において
上位ＯＯと下位０１に２分され、上位ＯＯがまず出力１
ｂから２ピツ）Ｄ−Ａ変換器２に入力される。これに応
じて２ピントＤ−Ａ変換器２はＯを出力するが、このと
きコントロール回路１から第１のサンプル及びホールド
回路３に加えられる制御信号に応じて第１のサンプル及
びホールド回路３がＯを保持し、その出力にＯを出力す
る。該第１のサンプルホールド回路３の出力は乗算器４
で２ｆｉ７倍されるが、依然Ｏであり、従って加算器５
の一方の入力は０となる。
次に、コントロール回路２はその出力１ｂから２ピツ）
Ｄ−Ａ変換器２の入力に下位０１を加える。これに応じ
てＤ−Ａ変換器２は１を出力するが、該１は加算器５の
他方の入力に加えられる。
Ｄ−Ａ変換器２の入力に下位０１を加える。これに応じ
てＤ−Ａ変換器２は１を出力するが、該１は加算器５の
他方の入力に加えられる。
加算器５の一方の入力にはＯが加えられているので、加
算器５の出力にはＯ＋１＝１なるアナログ信号が得られ
るが、該信号が得られた時点でコントロール回路ｌから
第２のサンプル及びホールド回路６に加えられる制御信
号によって第２のサンプル及びホールド回路６に１が保
持され、該アナログ信号が出力６ａに出力され続ける。
算器５の出力にはＯ＋１＝１なるアナログ信号が得られ
るが、該信号が得られた時点でコントロール回路ｌから
第２のサンプル及びホールド回路６に加えられる制御信
号によって第２のサンプル及びホールド回路６に１が保
持され、該アナログ信号が出力６ａに出力され続ける。
すなわち、０００１なるデジタル信号が入力されアナロ
グ変換されることによって１なるアナログ信号が出力さ
れる。
グ変換されることによって１なるアナログ信号が出力さ
れる。
次に、１０１１（ｌ０進数で１１）なるデジタル信号が
入力されると、上述と同様の処理によって出力６ａには
１１なるアナログ信号が出力されるようになるが、該ア
ナログ信号は０００１なるデジタル信号に対して得られ
るアナログ信号１のｌ１倍になっていることが判る。
入力されると、上述と同様の処理によって出力６ａには
１１なるアナログ信号が出力されるようになるが、該ア
ナログ信号は０００１なるデジタル信号に対して得られ
るアナログ信号１のｌ１倍になっていることが判る。
なお、上述の実施例では、先にＤ−Ａ変換したアナログ
信号をホールドし乗算しているが、前記アナログ信号を
乗算しホールドしてもよい。
信号をホールドし乗算しているが、前記アナログ信号を
乗算しホールドしてもよい。
また、上述の実施例では、ｎビットのデジタル信号をＤ
−Ａ変換して得たアナログ信号を保持するために第２の
サンプル及びホールド回路を設けているが、Ｄ−Ａ変換
器の後にディグリッチ回路を設けるようにすればこのサ
ンプル及びホールド回路は省略することができる。
−Ａ変換して得たアナログ信号を保持するために第２の
サンプル及びホールド回路を設けているが、Ｄ−Ａ変換
器の後にディグリッチ回路を設けるようにすればこのサ
ンプル及びホールド回路は省略することができる。
また、実施例では、先に上位ビットを後に下位ビットを
Ｄ−Ａ変換しているが、これを逆に行ってもよい。しか
し、この場合には、後にＤ−Ａ変換して得られるアナロ
グ信号を２−ｎ／２倍するようにする必要がある。
Ｄ−Ａ変換しているが、これを逆に行ってもよい。しか
し、この場合には、後にＤ−Ａ変換して得られるアナロ
グ信号を２−ｎ／２倍するようにする必要がある。
更にまた、一般的には、上位（ｎ−ｍ）ビット、下位ｍ
ビットのデジタル信号とし、βビットＤ−Ａ変換器を用
いてＤ−Ａ変換することができる。
ビットのデジタル信号とし、βビットＤ−Ａ変換器を用
いてＤ−Ａ変換することができる。
ここでｎ＞１≧ｎ ／ ２で、ｐは
ｐ＝ｍ−ｘ＋ｙ
であり、Ｘとｙは
（ｊ！−ｎ＋ｍ）≧ｘ≧０、（ｊ！−ｍ）≧ｙ≧０であ
る。
る。
以上説明したように本発明によれば、ｎビットデジタル
信号を上位と下位に分け、それぞれ別々にＤ−Ａ変換し
たアナログ信号において加算するようにしているため、
ｎビットより少ない安価なり−Ａ変換器の使用により目
的とするｎビットデジタル信号のＤ−Ａ変換をすること
ができる。
信号を上位と下位に分け、それぞれ別々にＤ−Ａ変換し
たアナログ信号において加算するようにしているため、
ｎビットより少ない安価なり−Ａ変換器の使用により目
的とするｎビットデジタル信号のＤ−Ａ変換をすること
ができる。
第１図は本発明の一実施例を示すブロック図及び第２図
は従来例を示すブロック図である。 ■・・・コントロール回路、２・・・ｎ／２ビットＤ−
Ａ変換器、３・・・第１のサンプル及びホールド、回路
、４・・・２−ｎ／Ｚ倍乗算器、５・・・加算器、６・
・・第２のサンプル及びホールド回路。
は従来例を示すブロック図である。 ■・・・コントロール回路、２・・・ｎ／２ビットＤ−
Ａ変換器、３・・・第１のサンプル及びホールド、回路
、４・・・２−ｎ／Ｚ倍乗算器、５・・・加算器、６・
・・第２のサンプル及びホールド回路。
Claims (1)
- 【特許請求の範囲】 ｎビットのデジタル信号をアナログ信号に変換する回路
であって、 ｎビットデジタル信号を上位（ｎ−ｍ）ビット、下位ｍ
ビットのデジタル信号に分ける手段と、前記上位及び下
位ビットのデジタル信号をそれぞれ別々にアナログ信号
に変換するｌビットＤ−Ａ変換手段と、 該Ｄ−Ａ変換手段により先にＤ−Ａ変換されて得られる
上位又は下位デジタル信号に対応するアナログ信号をホ
ールドする手段と、 該ホールド手段に保持されたアナログ信号に２＾Ｐ又は
２＾−＾Ｐを乗じる乗算手段と、前記乗算手段の出力に
得られるアナログ信号と前記Ｄ−Ａ変換手段により後に
Ｄ−Ａ変換されて得られる下位又は上位デジタル信号に
対応するアナログ信号とを加算する加算手段とを備え、
該加算手段の出力にｎビットのデジタル信号に対応する
アナログ信号を得、 前記ｎ、ｌ間に、ｎ＞１≧ｎ／２なる関係があり、かつ
前記ｐはｐ＝ｍ−ｘ＋ｙであり、ただしｘは上位（ｎ−
ｍ）ビットデータを、ビットＤ−Ａ変換器に入力した時
、前記データの最下位ビットをｌビット上の最下位ビッ
トからｘビット目に入力することを示し、ｙは下位ｍビ
ットについてｘと同様なるものであり、 （ｌ−ｎ＋ｍ）≧ｘ≧０、（ｌ−ｍ）≧ｙ≧０であるこ
とを特徴とするＤ−Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8218285A JPS61242121A (ja) | 1985-04-19 | 1985-04-19 | Ｄ−ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8218285A JPS61242121A (ja) | 1985-04-19 | 1985-04-19 | Ｄ−ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61242121A true JPS61242121A (ja) | 1986-10-28 |
Family
ID=13767295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8218285A Pending JPS61242121A (ja) | 1985-04-19 | 1985-04-19 | Ｄ−ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242121A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001041311A1 (fr) * | 1999-11-30 | 2001-06-07 | Yamaha Corporation | Convertisseur numerique-analogique |
-
1985
- 1985-04-19 JP JP8218285A patent/JPS61242121A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001041311A1 (fr) * | 1999-11-30 | 2001-06-07 | Yamaha Corporation | Convertisseur numerique-analogique |
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