KR20230108188A - 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법 - Google Patents

아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법 Download PDF

Info

Publication number
KR20230108188A
KR20230108188A KR1020220030799A KR20220030799A KR20230108188A KR 20230108188 A KR20230108188 A KR 20230108188A KR 1020220030799 A KR1020220030799 A KR 1020220030799A KR 20220030799 A KR20220030799 A KR 20220030799A KR 20230108188 A KR20230108188 A KR 20230108188A
Authority
KR
South Korea
Prior art keywords
signal
comparison
comparator
asynchronous clock
analog
Prior art date
Application number
KR1020220030799A
Other languages
English (en)
Inventor
이재훈
임용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US18/150,636 priority Critical patent/US20230231571A1/en
Publication of KR20230108188A publication Critical patent/KR20230108188A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H03M1/125—Asynchronous, i.e. free-running operation within each conversion cycle

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

아날로그 디지털 변환기가 제공된다. 아날로그 디지털 변환기는, 제1 및 제2 비교 신호를 각각 생성하는 제1 및 제2 비교기, 제1 및 제2 비교 신호를 바탕으로 제1 및 제2 제어 신호를 각각 출력하는 제1 및 제2 제어 로직, 제1 및 제2 제어 신호를 바탕으로 제1 및 제2 기준 신호를 각각 조절하는 제1 및 제2 기준 신호 조절 회로를 포함하되, 제1 비교기는 샘플링 클럭 신호로부터 생성된 제1 비동기 클럭 신호에 기초하여 제1 비교 신호를 생성하고, 제2 비교기는 제1 비교 동작 완료 신호에 의해 생성된 제2 비동기 클럭 신호에 기초하여 제2 비교 신호를 생성한다.

Description

아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법{Analog-to-digital converter and analog-to-digital conversion method using the same}
본 발명은 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법에 관한 것이다.
아날로그 디지털 변환기(ADC; Analog to Digital Converter)는 아날로그 신호의 각 신호 레벨들을 나타내는 디지털 코드들의 시퀀스를 발생하는 데 사용될 수 있다.
이러한 아날로그 디지털 변환기의 한 종류로, 반복적으로 아날로그 디지털 변환을 수행하여 데이터를 비교하고 디지털 코드의 비트들을 결정하는 SAR ADC(Successive Approximation Registor Analog to Digital Converter)가 있다.
이와 같은 아날로그 디지털 변환기가 신호를 변환하는 과정에서는 많은 전력이 소모되는데, 이를 저감하기 위한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 소모 전력이 저감된 아날로그 디지털 변환기를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 동작 소모 전력이 저감된 아날로그 디지털 변환기의 아날로그 디지털 변환 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 아날로그 디지털 변환기는, 제1 및 제2 비교 신호를 각각 생성하는 제1 및 제2 비교기, 제1 및 제2 비교 신호를 바탕으로 제1 및 제2 제어 신호를 각각 출력하는 제1 및 제2 제어 로직, 제1 및 제2 제어 신호를 바탕으로 제1 및 제2 기준 신호를 각각 조절하는 제1 및 제2 기준 신호 조절 회로를 포함하되, 제1 비교기는 샘플링 클럭 신호로부터 생성된 제1 비동기 클럭 신호에 기초하여 제1 비교 신호를 생성하고, 제2 비교기는 제1 비교 동작 완료 신호에 의해 생성된 제2 비동기 클럭 신호에 기초하여 제2 비교 신호를 생성한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 아날로그 디지털 변환기는, 아날로그 입력 신호에 대응하는 디지털 출력 신호의 상위 N 비트를 결정하는 데 이용되는 제1 커패시터 어레이를 포함하는 코오스(coarse) ADC, 및 디지털 출력 신호를 생성한 후 남은 하위 N-n 비트를 결정하는 데 이용되는 제2 커패시터 어레이를 포함하는 파인(fine) ADC를 포함하되, 코오스 ADC는, 샘플링 클럭 신호로부터 생성된 제1 비동기 클럭 신호를 입력받아 제1 비교 신호를 출력하는 제1 비교기, 및 제1 비교 신호를 바탕으로 제1 비교 동작 완료 신호를 생성하는 제1 SAR 로직을 포함하고, 파인 ADC는, 제1 비교 동작 완료 신호에 의해 생성된 제2 비동기 클럭 신호를 입력받아 제2 비교 신호를 출력하는 제2 비교기, 및 제2 비교 신호를 바탕으로 제2 비교 동작 완료 신호를 생성하는 제2 SAR 로직을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 아날로그 디지털 변환기의 변환 방법은, 제1 비동기 클럭 생성기에 의해 샘플링 클럭 신호로부터 제1 비동기 클럭 신호가 생성되고, 제1 비교기에 의해 제1 비동기 클럭 신호에 기초하여 제1 비교 신호가 생성되고, 제1 제어 로직에 의해 제1 비교 신호를 바탕으로 제1 비교 동작 완료 신호가 생성되고, 제2 비동기 클럭 생성기에 의해 제1 비교 동작 완료 신호로부터 제2 비동기 클럭 신호가 생성되고, 제2 비교기에 의해 제2 비동기 클럭 신호를 바탕으로 제2 비교 신호가 생성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치의 블록도이다.
도 2는 몇몇 실시예에 따른 아날로그 디지털 변환기를 설명하기 위한 도면이다.
도 3은 도 2의 아날로그 디지털 변환기의 동작을 설명하기 위한 도면이다.
도 4는 도 1의 아날로그 디지털 변환기에 포함된 제1 비교기를 개략적으로 나타낸 도면이다.
도 5는 도 1의 아날로그 디지털 변환기에 포함된 제2 비교기를 개략적으로 나타낸 도면이다.
도 6은 몇몇 실시예에 따른 아날로그 디지털 변환 방법을 나타낸 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 반도체 장치(10)는, 샘플 회로(100), 비교기(200), 제어 로직(300) 및 기준 신호 조절 회로(400)를 포함할 수 있다.
몇몇 실시예에서, 반도체 장치(10)는 예를 들어, 아날로그 입력 신호(IS)를 이에 대응하는 디지털 신호로 변환하는 아날로그 디지털 변환기일 수 있다. 구체적으로, 반도체 장치(10)는, 예를 들어, 연속 근사(Successive Approximation) 방식을 통해 제공된 아날로그 입력 신호(IS)를 q비트(q는 자연수)의 디지털 출력 신호로 변환하는 SAR ADC(Successive Approximation Registor Analog to Digital Converter)일 수 있다.
이하에서는 반도체 장치(10)가 SAR ADC인 것을 예로 들어, 본 발명의 기술적 사상에 대해 설명할 것이나, 본 발명의 기술적 사상에 따른 실시예들이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 반도체 장치(10)는 SAR ADC가 아닌 다른 종류의 아날로그 디지털 변환기로 실시될 수도 있고, 아날로그 디지털 변환기가 아닌 다른 종류의 반도체 장치(10)로 실시될 수도 있다.
도 1을 참조하면, 샘플 회로(100)는 입력 신호(IS)를 제공받고 이를 샘플링 및 홀드(sampling and hold)할 수 있다. 구체적으로, 샘플 회로(100)는 입력 신호(IS)를 비교기(200)에 제공할 수 있도록, 소정의 저장 소자를 이용하여 입력 신호(IS)를 저장할 수 있다.
비교기(200)는 입력 신호(IS)와 기준 신호(RS)를 비교하고, 그 결과를 바탕으로 비교 신호(CS)를 출력할 수 있다. 구체적으로, 비교기(200)는 입력 신호(IS)의 전압 레벨과 기준 신호(RS)의 전압 레벨을 비교하고, 그 결과를 바탕으로 비교 신호(CS)를 출력할 수 있다.
비교기(200)는 입력 신호(IS)의 전압 레벨이 기준 신호(RS)의 전압 레벨 보다 큰 경우, 제1 레벨을 갖는 비교 신호(CS)를 출력하고, 입력 신호(IS)의 전압 레벨이 기준 신호(RS)의 전압 레벨 보다 작은 경우, 상기 제1 레벨과 다른 제2 레벨을 갖는 비교 신호(CS)를 출력할 수 있다. 이러한 비교기(200)의 상세 구성에 대해서는 추후 보다 구체적으로 설명한다.
제어 로직(300)은 비교기(200)로부터 비교 신호(CS)를 제공받고, 이를 바탕으로 입력 신호(IS)에 대응하는 디지털 신호의 비트 값을 결정할 수 있다. 또한, 제어 로직(300)은 비교기(200)로부터 비교 신호(CS)를 제공받고, 이를 바탕으로 기준 신호 조절 회로(400)에 제1 제어 신호(RCON)를 출력할 수 있다.
기준 신호 조절 회로(400)는 제어 로직(300)으로부터 제공받은 제1 제어 신호(RCON)에 따라 비교기(200)에 제공되는 기준 신호(RS)를 조절할 수 있다. 구체적으로, 기준 신호 조절 회로(400)는 제어 로직(300)으로부터 제공받은 제1 제어 신호(RCON)에 따라 비교기(200)에 제공되는 기준 신호(RS)의 전압 레벨을 조절할 수 있다.
몇몇 실시예에서, 반도체 장치(10)가 SAR ADC일 경우, 기준 신호 조절 회로(400)는 디지털 신호인 제1 제어 신호(RCON)에 따라 기준 신호(RS)의 전압 레벨을 조절하는 디지털-아날로그 변환기(DAC)를 포함할 수 있다. 구체적으로, 반도체 장치(10)가 SAR ADC일 경우, 기준 신호 조절 회로(400)는, 외부로부터 제공받은 기준 전압(RV; Reference Voltage)을 디지털 신호인 제1 제어 신호(RCON)에 따라 조절하여 기준 신호(RS)로 출력하는 디지털-아날로그 변환기(DAC)를 포함할 수 있다. 더욱 구체적으로, 반도체 장치(10)가 SAR ADC일 경우, 기준 신호 조절 회로(400)는, 디지털 신호인 제1 제어 신호(RCON)에 따라 그 내부에 배치된 복수의 캐패시터와 복수의 스위치를 제어하여 기준 전압(RV)으로부터 기준 신호(RS)를 생성하고, 이를 비교기(200)에 출력하는 디지털-아날로그 변환기(DAC)를 포함할 수 있다.
한편, 제어 로직(300)은 비교기(200)의 동작을 제어하는 제2 제어 신호(PCON)을 비교기(200)에 제공할 수 있다.
몇몇 실시예에서, 제어 로직(300)은 SAR 로직을 포함하고, 기준 신호 조절 회로(400)는 SAR 로직으로부터 제공된 디지털 제1 제어 신호(RCON)에 따라 참조 전압을 생성하는 디지털 아날로그 변환기를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
도 2는 몇몇 실시예에 따른 아날로그 디지털 변환기를 설명하기 위한 도면이다. 도 3은 도 2의 아날로그 디지털 변환기의 동작을 설명하기 위한 도면이다. 도 4는 도 1의 아날로그 디지털 변환기에 포함된 제1 비교기를 개략적으로 나타낸 도면이다. 도 5는 도 1의 아날로그 디지털 변환기에 포함된 제2 비교기를 개략적으로 나타낸 도면이다.
도 2를 참조하면, 반도체 장치(10)는 제1 및 제2 비동기 클럭 생성기(510, 520)를 더 포함할 수 있다. 제1 비동기 클럭 생성기(510)는 샘플링 클럭 신호(Sampling CLK)를 입력받아 이로부터 제1 비동기 클럭 신호(CLK_M)를 생성할 수 있다. 제2 비동기 클럭 생성기(520)는 제1 비교 동작 완료 신호(MSB_Done)로부터 제2 비동기 클럭 신호(CLK_L)를 생성할 수 있다.
비교기(200)는 입력 신호(VIN)와 제1 및 제2 기준 신호를 비교하여 제1 및 제2 비교 신호(CS_1, CS_2)를 각각 생성하는 제1 및 제2 비교기(210, 220)를 포함할 수 있다. 제1 비교기(210)는 코오스(coarse) 비교기이고, 제2 비교기(220)는 파인(fine) 비교기일 수 있다. 코오스 ADC는 코오스 비교기(210), 제1 제어 로직(310) 및 제1 비동기 클럭 생성기(510)를 포함하고, 파인 ADC는 파인 비교기(220), 제2 제어 로직(320) 및 제2 비동기 클럭 생성기(520)를 포함할 수 있다.
도 2 및 도 3을 참조하면, 제1 비교기(210)는 샘플링 클럭 신호(Sampling CLK)로부터 생성된 제1 비동기 클럭 신호(CLK_M)에 기초하여 제1 비교 신호(CS_1)를 생성할 수 있다. 제2 비교기(520)는 제1 비교 동작 완료 신호(MSB_Done)에 의해 생성된 제2 비동기 클럭 신호(CLK_L)에 기초하여 제2 비교 신호(CS_2)를 생성할 수 있다. 즉, 제1 비동기 클럭 생성기(510)는 샘플링 클럭 신호(Sampling CLK)를 입력받아 제1 비동기 클럭 신호(CLK_M)의 생성을 시작하고, 제1 제어 로직(310)에 의해 제공된 제1 비교 동작 완료 신호(MSB_Done)에 의해 제1 비동기 클럭 신호(CLK_M)의 생성을 정지할 수 있다. 이후, 제2 비동기 클럭 생성기(520)는 제2 비동기 클럭 신호(CLK_L)의 생성을 시작할 수 있다.
제1 비교 신호(CS_1)는 제1 비교 동작을 수행하는 제1 업/다운 신호(DP_M, DM_M)를 포함하고, 제2 비교 신호(CS_2)는 제2 비교 동작을 수행하는 제2 업/다운 신호(DP_L, DM_L)를 포함할 수 있다. 제1 비교기(210)는 제1 업/다운 신호(DP_M, DM_M)를 보냈음을 확인하는 제1 레디 신호(RDY_M)를 제공하고, 제2 비교기(220)는 제2 업/다운 신호(DP_L, DM_L)를 보냈음을 확인하는 제2 레디 신호(RDY_L)를 제공할 수 있다.
이 경우, 제1 비교 신호(CS_1)는 제1 비동기 클럭 신호(CLK_M)에 동기되고, 제2 비교 신호(CS_2)는 제2 비동기 클럭 신호(CLK_L)에 동기될 수 있다. 제1 및 제2 비교 신호(CS_1, CS_2)는 샘플링 클럭 신호(Sampling CLK)와 비동기될 수 있다.
제어 로직(300)은 제1 제어 로직(310) 및 제2 제어 로직(320)을 포함할 수 있다.
제1 및 제2 제어 로직(310, 320)은 제1 및 제2 비교 신호(CS_1, CS_2)를 바탕으로 제1 및 제2 제어 신호(RCON_1, RCON_2)를 각각 출력할 수 있다. 제1 및 제2 제어 로직(310, 320) 각각은, 제1 및 제2 비교기(210, 220)로부터 아날로그 입력 신호에 대응하는 디지털 출력 신호의 각각의 비트들을 결정할 수 있다.
제1 및 제2 제어 로직(310, 320)은 제1 및 제2 비교 신호(CS_1, CS_2)를 바탕으로 제1 및 제2 비교 동작 완료 신호(MSB_Done, LSB_Done)를 각각 출력할 수 있다. 제1 제어 로직(410)은 제1 비교 신호(CS_1)를 바탕으로 제1 비교 동작 완료 신호(MSB_Done)를 생성할 수 있다. 제2 제어 로직(420)은 제2 비교 신호(CS_2)를 바탕으로 제2 비교 동작 완료 신호(LSB_Done)를 생성할 수 있다.
제1 제어 로직(310)은, 제1 비동기 클럭 생성기(510)에 제1 비교 동작 완료 신호(MSB_Done)를 제공할 수 있다. 제2 제어 로직(320)은, 제2 비동기 클럭 생성기(520)에 제2 비교 동작 완료 신호(LSB_Done)를 제공할 수 있다.
변환 로직(330)은 제1 제어 로직(310)에 의해 출력된 제1 데이터 및 제2 제어 로직(320)에 의해 출력된 제2 데이터를 디지털 신호로 변환할 수 있다. 제1 데이터는 제2 데이터와 함께 디지털 신호 처리되어 디지털 출력 신호(DOUT)로 각각 변환될 수 있다.
기준 신호 조절 회로(400)는 제1 및 제2 제어 신호(RCON_1, RCON_2)에 따라 제1 및 제2 기준 신호의 전압 레벨을 조절하는 제1 및 제2 기준 신호 조절 회로(400A, 400B)를 포함할 수 있다. 제1 및 제2 기준 신호 조절 회로(400A, 400B) 각각은 제1 및 제2 커패시터 어레이(410, 420)와 복수의 스위치(S1, S2)를 포함할 수 있다.
구체적으로 도시되지는 않았으나, 제1 및 제2 커패시터 어레이(410, 420)는 이진 가중된 복수의 커패시터를 포함할 수 있다. 제1 기준 신호 조절 회로(400A)는, 아날로그 입력 신호에 대응하는 디지털 출력 신호의 상위 N 비트를 결정하는 데 이용되는 제1 커패시터 어레이(410)를 포함할 수 있다. 제2 기준 신호 조절 회로(400B)는, 디지털 출력 신호를 생성한 후 남은 하위 N-n 비트를 결정하는 데 이용되는 제2 커패시터 어레이(420)를 포함할 수 있다.
복수의 커패시터들은 각각 단위 커패시터의 커패시턴스의 2n 배의 커패시턴스를 가질 수 있다. 예를 들어, 제2 커패시터 어레이(420)에 포함된 커패시터들은 각각 단위 커패시터의 커패시턴스의 20 배, 21 배, 22 배, 23 배, 24 배, 25 배의 커패시턴스를 가질 수 있다. 또한 예를 들어, 제1 커패시터 어레이(410)에 포함된 커패시터들은 각각 단위 커패시터의 커패시턴스의 26 배, 27 배, 28 배, 23 배, 29 배, 210 배의 커패시턴스를 가질 수 있다.
제1 커패시터 어레이(410)에 포함된 커패시터들은 제1 기준 전압(VREFP) 및 제2 기준 전압(VREFN)을 제공받아 디지털 출력 신호(DOUT)의 상위 비트들을 결정하는데 이용될 수 있다. 제2 커패시터 어레이(420)에 포함된 커패시터들은 제1 기준 전압(VREFP) 및 제2 기준 전압(VREFN)을 제공받아 디지털 출력 신호(DOUT)의 하위 비트들을 결정하는데 이용될 수 있다.
제1 커패시터 어레이(410)에 포함된 커패시터들의 제1 단자는 제1 비교기(210)의 제1 노드에 연결될 수 있다. 제2 커패시터 어레이(420)에 포함된 커패시터들의 제1 단자는 제2 비교기(220)의 제1 노드에 연결될 수 있다.
제1 커패시터 어레이(410)에 포함된 커패시터들의 제2 단자는 복수의 스위치(S1)에 의해 제1 기준 전압(VREFP) 및 제2 기준 전압(VREFN) 중 어느 하나에 접속될 수 있다. 제2 커패시터 어레이(420)에 포함된 커패시터들의 제2 단자는 복수의 스위치(S2)에 의해 제1 기준 전압(VREFP) 및 제2 기준 전압(VREFN) 중 어느 하나에 접속될 수 있다.
예를 들어, 제1 단자는 커패시터의 탑 플레이트(top plate)를 의미할 수 있고, 제2 단자는 바텀 플레이트(bottom plate)를 의미할 수 있다.
제1 및 제2 스위치(S1, S2)는 제1 제어 로직(310) 및 제2 제어 로직(320)으로부터 출력된 제1_1 제어 신호(RCON_1) 및 제1_2 제어 신호(RCON_2)에 따라 제어될 수 있다.
제3 스위치(S3)는 부트스트랩 스위치(bootstrap switch)로 기능할 수 있다. 이 경우, 입력 신호(VIN)에 종속적으로 바뀌는 샘플링 스위치의 온 저항 변화를 일정하게 할 수 있다.
오프셋 보정 로직(600)은 제1 제어 로직(310)에 의해 결정된 비트와 제2 제어 로직(320)에 의해 결정된 비트를 보정할 수 있다.
도 4 및 도 5를 참조하면, 제1 비교기(210)는, 입력 신호(VIN)와 제1 기준 신호의 차이를 제1 증폭하는 제1 프리 앰프(215), 및 제1 프리 앰프(215)의 출력을 이용하여 제1 비교 신호(CS_1)를 생성하는 제1 래치(211)를 포함할 수 있다.
제1 비교기(210)는, 제1 프리 앰프 리셋 스위치 회로(216), 제1 래치 리셋 스위치 회로(212), 제1 업/다운 신호(DP_M, DM_M)를 제공하는 노드와 연결된 제1_1 커패시터(C1_M), 제1 레디 신호(RDY_M)를 제공하는 노드와 연결된 제1_2 커패시터(C2_M), 및 제1 비동기 클럭 생성기(510)와 연결된 노드와 연결된 제1_3 커패시터(C3_M)를 더 포함할 수 있다.
제1 제어 로직(310)은, 제1 프리 앰프(215)의 동작의 시작과 종료 신호를 제공하여, 제1 프리 앰프(215)의 동작이 시작되도록 제어할 수 있다.
제2 비교기(220)는, 입력 신호(VIN)와 제2 기준 신호의 차이를 제2 증폭하는 제2 프리 앰프(225), 및 제2 프리 앰프(225)의 출력을 이용하여 제2 비교 신호(CS_2)를 생성하는 제2 래치(221)를 포함할 수 있다.
제2 비교기(220)는, 제2 프리 앰프 리셋 스위치 회로(226), 제2 래치 리셋 스위치 회로(222), 제2 업/다운 신호(DP_L, DM_L)를 제공하는 노드와 연결된 제2_1 커패시터(C1_L), 제2 레디 신호(RDY_L)를 제공하는 노드와 연결된 제2_2 커패시터(C2_L), 및 제2 비동기 클럭 생성기(520)와 연결된 노드와 연결된 제2_3 커패시터(C3_L)를 더 포함할 수 있다.
제2 제어 로직(320)은, 제2 프리 앰프(225)의 동작의 시작과 종료 신호를 제공하여, 제2 프리 앰프(225)의 동작이 시작되도록 제어할 수 있다.
상위 비트에 해당하는 제1 비교 동작은 제1 비교기(210)에 의해 수행되고, 상기 제1 비교 동작이 수행된 이후 하위 비트에 해당하는 제2 비교 동작은 제2 비교기(220)에 의해 수행될 수 있다.
제1 비교 동작은 코오스 비교기(210)에 의해 수행되고, 제2 비교 동작은 파인 비교기(220)에 의해 수행되므로, 제1 비교 동작의 동작 속도는 제2 비교 동작의 동작 속도보다 빠르면서 적은 소모 전력으로 수행될 수 있다.
또한 제1 비교 동작 시 소모되는 전력은 제2 비교 동작 시 소모되는 전력의 크기보다 작을 수 있다. 결과, 제1 테일(tail) 스위치 회로(213), 제1 비동기 클럭 생성기(214), 제1 프리 앰프(215), 및 제1 제어 로직(310)의 사이즈를 종래보다 감소시킬 수 있다. 이 경우, 제1 프리 앰프(215)의 크기는 제2 프리 앰프(225)의 크기보다 작고, 제1 제어 로직(310)의 크기는 제2 제어 로직(320)의 크기보다 작을 수 있다.
이에 따라, 원하지 않는 기생 커패시터의 로딩 역시 감소될 수 있다. 결과, 제1 래치(211), 제1 래치 리셋 스위치 회로(212), 및 제1 비동기 클럭 생성기(214)의 사이즈를 종래보다 감소시킬 수 있다.
한편 이 경우, 제1 비교기(210)의 비교 동작의 정확성은 제2 비교기(220)의 비교 동작의 정확성보다 떨어질 수 있다. 구체적으로 도시되지는 않았으나, 이와 관련된 에러는 예를 들어, 제2 기준 신호 조절 회로(400B)의 리던던시(Redundancy) 회로를 이용하여 제거될 수 있다.
제1 비교기(210)는 소모 전력이 저감된 빠른 동작 속도로 비교 동작을 수행하고, 제2 비교기(220)는 비교 동작의 정확성이 향상된 상태로 비교 동작을 수행할 수 있다. 즉, 비교 동작의 정확성이 동일 또는 종래보다 향상된 상태에서도, 전력 소모를 저감할 수 있다. 결과, 제2 테일(tail) 스위치 회로(223), 및 제2 비동기 클럭 생성기(224)의 사이즈를 감소시킬 수 있다.
이에 따라, 원하지 않는 커패시터의 로딩 역시 감소될 수 있다. 결과, 제2 래치(221), 및 제2 래치 리셋 스위치 회로(222)의 사이즈를 종래보다 감소시킬 수 있다.
도 6은 몇몇 실시예에 따른 아날로그 디지털 변환 방법을 나타낸 순서도이다.
먼저, 제1 비동기 클럭 생성기(510)에 의해 샘플링 클럭 신호(Sampling CLK)로부터 제1 비동기 클럭 신호(CLK_M)가 생성될 수 있다(S100).
이후, 제1 비교기(210)에 의해 제1 비동기 클럭 신호(CLK_M)에 기초하여 제1 비교 신호(CS_1)가 생성될 수 있다(S200).
이후, 제1 제어 로직(310)에 의해 제1 비교 신호(CS_1)를 바탕으로 제1 비교 동작 완료 신호(MSB_Done)가 생성될 수 있다(S300).
이후, 제2 비동기 클럭 생성기(520)에 의해 제1 비교 동작 완료 신호(MSB_Done)로부터 제2 비동기 클럭 신호(CLK_L)가 생성될 수 있다(S400).
이후, 제2 비교기(220)에 의해 제2 비동기 클럭 신호(CLK_L)를 바탕으로 제2 비교 신호(CS_2)가 생성될 수 있다(S500). 이후, 제2 제어 로직(320)에 의해 제2 비교 신호(CS_2)를 바탕으로 제2 비교 동작 완료 신호(LSB_Done)가 생성될 수 있다.
제1 비교 신호(CS_1)는 제1 비교 동작을 수행하는 제1 업/다운 신호(DP_M, DM_M)를 포함하고, 제2 비교 신호(CS_2)는 제2 비교 동작을 수행하는 제2 업/다운 신호(DP_L, DM_L)를 포함할 수 있다. 제1 비교기(210)는 제1 업/다운 신호(DP_M, DM_M)를 보냈음을 확인하는 제1 레디 신호(RDY_M)를 제공하고, 제2 비교기(220)는 제2 업/다운 신호(DP_L, DM_L)를 보냈음을 확인하는 제2 레디 신호(RDY_L)를 제공할 수 있다.
제1 비교 신호(CS_1)는 제1 비동기 클럭 신호(CLK_M)에 따라 생성되고, 제2 비교 신호(CS_2)는 제2 비동기 클럭 신호(CLK_L)에 따라 생성될 수 있다. 제1 및 제2 비교 신호(CS_1, CS_2)는 샘플링 클럭 신호(Sampling CLK)와 비동기될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 샘플 회로 200: 비교기
210: 제1 비교기 220: 제2 비교기
300: 제어 로직 310: 제1 SAR 로직
320: 제2 SAR 로직 330: 재구성 로직
400: 기준 신호 조절 회로
410: 제1 DAC 어레이
420: 제2 DAC 어레이
510: 제1 비동기 클럭 생성기
520: 제2 비동기 클럭 생성기
600: 오프셋 보정 로직

Claims (10)

  1. 제1 및 제2 비교 신호를 각각 생성하는 제1 및 제2 비교기;
    상기 제1 및 제2 비교 신호를 바탕으로 제1 및 제2 제어 신호를 각각 출력하는 제1 및 제2 제어 로직;
    상기 제1 및 제2 제어 신호를 바탕으로 제1 및 제2 기준 신호를 각각 조절하는 제1 및 제2 기준 신호 조절 회로를 포함하되,
    상기 제1 비교기는 샘플링 클럭 신호로부터 생성된 제1 비동기 클럭 신호에 기초하여 상기 제1 비교 신호를 생성하고,
    상기 제2 비교기는 제1 비교 동작 완료 신호에 의해 생성된 제2 비동기 클럭 신호에 기초하여 상기 제2 비교 신호를 생성하는 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 샘플링 클럭 신호로부터 상기 제1 비동기 클럭 신호를 생성하는 제1 비동기 클럭 생성기; 및
    상기 제1 비교 동작 완료 신호로부터 상기 제2 비동기 클럭 신호를 생성하는 제2 비동기 클럭 생성기를 더 포함하는 아날로그 디지털 변환기.
  3. 제1항에 있어서,
    상기 제1 제어 로직은 상기 제1 비교 신호를 바탕으로 제1 비교 동작 완료 신호를 생성하고,
    상기 제2 제어 로직은 상기 제2 비교 신호를 바탕으로 제2 비교 동작 완료 신호를 생성하는 아날로그 디지털 변환기.
  4. 제1항에 있어서,
    상기 제1 비교기는 코오스(coarse) 비교기이고,
    상기 제2 비교기는 파인(fine) 비교기인 아날로그 디지털 변환기.
  5. 제1항에 있어서,
    상기 제1 기준 신호 조절 회로는,
    입력 신호에 대응하는 디지털 출력 신호의 상위 N 비트를 결정하는 데 이용되는 제1 커패시터 어레이를 포함하고,
    상기 제2 기준 신호 조절 회로는,
    상기 디지털 출력 신호를 생성한 후 남은 하위 N-n 비트를 결정하는 데 이용되는 제2 커패시터 어레이를 포함하는 아날로그 디지털 변환기.
  6. 제1항에 있어서,
    상기 제1 및 제2 제어 로직 각각은, 상기 제1 및 제2 비교기로부터 입력 신호에 대응하는 디지털 출력 신호의 각각의 비트들을 결정하고,
    상기 제1 제어 로직에 의해 결정된 비트와 상기 제2 제어 로직에 의해 결정된 비트를 보정하는 오프셋 보정 로직을 더 포함하는 아날로그 디지털 변환기.
  7. 제1항에 있어서,
    상기 제1 및 제2 비교기는 입력 신호와 제1 및 제2 기준 신호를 비교하여 상기 제1 및 제2 비교 신호를 각각 생성하고,
    상기 제1 비교기는,
    상기 입력 신호와 상기 제1 기준 신호의 차이를 제1 증폭하는 제1 프리 앰프, 및 상기 제1 프리 앰프의 출력을 이용하여 상기 제1 비교 신호를 생성하는 제1 래치를 포함하고,
    상기 제2 비교기는,
    상기 입력 신호와 상기 제2 기준 신호의 차이를 제2 증폭하는 제2 프리 앰프, 및 상기 제2 프리 앰프의 출력을 이용하여 상기 제2 비교 신호를 생성하는 제2 래치를 포함하고,
    상기 제1 프리 앰프의 크기는 상기 제2 프리 앰프의 크기보다 작은 아날로그 디지털 변환기.
  8. 아날로그 입력 신호에 대응하는 디지털 출력 신호의 상위 N 비트를 결정하는 데 이용되는 제1 커패시터 어레이를 포함하는 코오스(coarse) ADC; 및
    상기 디지털 출력 신호를 생성한 후 남은 하위 N-n 비트를 결정하는 데 이용되는 제2 커패시터 어레이를 포함하는 파인(fine) ADC를 포함하되,
    상기 코오스 ADC는, 샘플링 클럭 신호로부터 생성된 제1 비동기 클럭 신호를 입력받아 제1 비교 신호를 출력하는 제1 비교기, 및 상기 제1 비교 신호를 바탕으로 제1 비교 동작 완료 신호를 생성하는 제1 SAR 로직을 포함하고,
    상기 파인 ADC는, 상기 제1 비교 동작 완료 신호에 의해 생성된 제2 비동기 클럭 신호를 입력받아 제2 비교 신호를 출력하는 제2 비교기, 및 상기 제2 비교 신호를 바탕으로 제2 비교 동작 완료 신호를 생성하는 제2 SAR 로직을 포함하는 아날로그 디지털 변환기.
  9. 제8항에 있어서,
    상기 코오스 ADC는, 상기 샘플링 클럭 신호로부터 상기 제1 비동기 클럭 신호를 생성하는 제1 비동기 클럭 생성기를 더 포함하고,
    상기 파인 ADC는, 상기 제1 비교 동작 완료 신호로부터 상기 제2 비동기 클럭 신호를 생성하는 제2 비동기 클럭 생성기를 더 포함하는 아날로그 디지털 변환기.
  10. 제9항에 있어서,
    상기 제1 SAR 로직은, 상기 제1 비동기 클럭 생성기에 상기 제1 비교 동작 완료 신호를 제공하고,
    상기 제2 SAR 로직은, 상기 제2 비동기 클럭 생성기에 상기 제2 비교 동작 완료 신호를 제공하는 아날로그 디지털 변환기.
KR1020220030799A 2022-01-10 2022-03-11 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법 KR20230108188A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/150,636 US20230231571A1 (en) 2022-01-10 2023-01-05 Analog-to-digital converter and analog-to-digital conversion method using the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220003406 2022-01-10
KR20220003406 2022-01-10

Publications (1)

Publication Number Publication Date
KR20230108188A true KR20230108188A (ko) 2023-07-18

Family

ID=87423462

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220030799A KR20230108188A (ko) 2022-01-10 2022-03-11 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법

Country Status (1)

Country Link
KR (1) KR20230108188A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117498865A (zh) * 2023-11-10 2024-02-02 江苏谷泰微电子有限公司 一种同步时钟校准和异步时钟量化的两级模数转换器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117498865A (zh) * 2023-11-10 2024-02-02 江苏谷泰微电子有限公司 一种同步时钟校准和异步时钟量化的两级模数转换器

Similar Documents

Publication Publication Date Title
US7928880B2 (en) Digital analog converter
CN111052612B (zh) 用于具有减小的电容器阵列dac的sar adc中的偏移校正的方法和装置
US8525720B2 (en) Non-binary successive approximation analog to digital converter
CN109217874B (zh) 余量转移环路、逐次逼近型模数转换器和增益校准方法
US7414562B2 (en) Analog-to-digital conversion using asynchronous current-mode cyclic comparison
EP3613147B1 (en) Successive approximation register (sar) analog to digital converter (adc)
CN110350919B (zh) 一种流水线模拟数字转换器
US11349492B2 (en) Analog-to-digital converter
CN109565285B (zh) 逐次逼近寄存器(sar)模数转换器(adc)动态范围扩展
KR20160080355A (ko) 오차를 보정하는 아날로그 디지털 컨버터
KR100688512B1 (ko) 2개의 기준 전압들을 사용하는 파이프라인 구조의아날로그-디지털 변환 장치
US6340943B1 (en) Analog to digital converter method and apparatus
JP2017163193A (ja) 半導体装置
CN109921795B (zh) 逐次逼近型模数转换器、基于双比较器的纠错方法及装置
KR100696945B1 (ko) 아날로그 디지털 변환기의 단위 블록을 재사용하여고해상도를 구현하는 축차근사형 아날로그 디지털 변환 장치
KR20230108188A (ko) 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법
JP2001024509A (ja) 自己補正方式電荷再配分逐次比較型ａｄ変換器
JP2014090308A (ja) 逐次比較型ａ／ｄ変換器及びそれを用いたマルチビットデルタシグマ変調器
CN111431535B (zh) 一种2b/cycle逐次逼近模数转换器及其量化方法
US20230231571A1 (en) Analog-to-digital converter and analog-to-digital conversion method using the same
WO2022269403A9 (en) Successive-approximation analog-to-digital converters
JPH05167449A (ja) 逐次比較型アナログデジタル変換器
JP2004289759A (ja) Ａ／ｄ変換器
CN113708763A (zh) 具有偏移及位权重校正机制的模拟数字转换系统及方法
CN109690954B (zh) 高效逐次逼近寄存器模数转换器