JP2737927B2 - 抵抗分圧型ディジタル−アナログ変換器 - Google Patents
抵抗分圧型ディジタル−アナログ変換器Info
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- JP2737927B2 JP2737927B2 JP63139184A JP13918488A JP2737927B2 JP 2737927 B2 JP2737927 B2 JP 2737927B2 JP 63139184 A JP63139184 A JP 63139184A JP 13918488 A JP13918488 A JP 13918488A JP 2737927 B2 JP2737927 B2 JP 2737927B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例えばアナログ−ディジタル変換器等に内蔵
される抵抗分圧型ディジタル−アナログ変換器に関す
る。
される抵抗分圧型ディジタル−アナログ変換器に関す
る。
例えば逐次比較型アナログ−ディジタル変換器におい
ては、逐次比較に供される電圧を生成するために、直列
接続され両端に所定電圧Vrefが印加された抵抗ストリン
グスによる分圧点（タップ）電圧を、行及び列デコーダ
に入力するディジタル信号に応じて半導体スイッチ群に
より選択し、アナログ信号として出力端子に取り出す構
成の抵抗分圧型ディジタル−アナログ変換器を内蔵して
いる。
ては、逐次比較に供される電圧を生成するために、直列
接続され両端に所定電圧Vrefが印加された抵抗ストリン
グスによる分圧点（タップ）電圧を、行及び列デコーダ
に入力するディジタル信号に応じて半導体スイッチ群に
より選択し、アナログ信号として出力端子に取り出す構
成の抵抗分圧型ディジタル−アナログ変換器を内蔵して
いる。
このような抵抗分圧型ディジタル−アナログ変換器の
従来の構成を第６図の電解回路図に示す。図において、
印加電圧Vrefの印加されるVref-端子とVref+端子との間
には2n（ｎはビット数）個の等抵抗ｒが直列接続してお
り、より具体的には行方向に直列接続した抵抗回路単位
Ｒを梯子型に折り返し接続している。そして、こうした
多数の抵抗ｒが形成する回路の分圧点電圧を取り出す為
に、抵抗回路単位Ｒに平行してそれぞれ列線100を配設
し、さらに、抵抗回路単位Ｒの各抵抗に対応してこの抵
抗回路単位Ｒに交差するように行線101を配設し、その
列線100、行線101をそれぞれ列デコーダ102、行デコー
ダ103より択一的に選択するようにしている。
従来の構成を第６図の電解回路図に示す。図において、
印加電圧Vrefの印加されるVref-端子とVref+端子との間
には2n（ｎはビット数）個の等抵抗ｒが直列接続してお
り、より具体的には行方向に直列接続した抵抗回路単位
Ｒを梯子型に折り返し接続している。そして、こうした
多数の抵抗ｒが形成する回路の分圧点電圧を取り出す為
に、抵抗回路単位Ｒに平行してそれぞれ列線100を配設
し、さらに、抵抗回路単位Ｒの各抵抗に対応してこの抵
抗回路単位Ｒに交差するように行線101を配設し、その
列線100、行線101をそれぞれ列デコーダ102、行デコー
ダ103より択一的に選択するようにしている。
そして、各抵抗ｒ間の接続部Ｐと、行線101との間に
例えばFET（Field Effect Transis−tor）によるスイッ
チ素子104を接続し、そのスイッチ素子104を列線100を
介して列デコーダ102により駆動して、接続部Ｐと行線1
01とを導通する事により、その接続部Ｐにおける分圧点
電圧を基準電圧として出力している。
例えばFET（Field Effect Transis−tor）によるスイッ
チ素子104を接続し、そのスイッチ素子104を列線100を
介して列デコーダ102により駆動して、接続部Ｐと行線1
01とを導通する事により、その接続部Ｐにおける分圧点
電圧を基準電圧として出力している。
このように、多数の抵抗を直列接続し、その分圧点電
圧を選択出力する構成であるので、出力の直線性精度を
向上させる為には抵抗の相対精度を高くしなければなら
ない。
圧を選択出力する構成であるので、出力の直線性精度を
向上させる為には抵抗の相対精度を高くしなければなら
ない。
ここで、抵抗は通常ポリシリコン、あるいはP+,N+の
拡散領域にて構成しており、その抵抗を形成する際に拡
散処理等は勾配をもってばらつきを生じている。第６図
に示す従来の抵抗分圧型ディジタル−アナログ変換器に
おいてはその抵抗が上位順（あるいは下位順）に配置さ
れ、又、梯子型に折り返し接続している事から、行方向
における勾配はある程度打ち消す事ができるものの、列
方向においてはその勾配の影響を受けてしまい、その抵
抗値が一定の勾配をもってばらつき、第７図の電圧の理
想値に対する誤差の特性図において特性ａで示すよう
に、出力が1/2Vrefの時に理想値と大きくずれてしま
い、非線形誤差が悪化してしまうという問題があった。
拡散領域にて構成しており、その抵抗を形成する際に拡
散処理等は勾配をもってばらつきを生じている。第６図
に示す従来の抵抗分圧型ディジタル−アナログ変換器に
おいてはその抵抗が上位順（あるいは下位順）に配置さ
れ、又、梯子型に折り返し接続している事から、行方向
における勾配はある程度打ち消す事ができるものの、列
方向においてはその勾配の影響を受けてしまい、その抵
抗値が一定の勾配をもってばらつき、第７図の電圧の理
想値に対する誤差の特性図において特性ａで示すよう
に、出力が1/2Vrefの時に理想値と大きくずれてしま
い、非線形誤差が悪化してしまうという問題があった。
また、逐次比較型アナログ−ディジタル変換器にて使
用する場合は、MSB（最上位ビット）決定時に1/2Vrefと
アナログ入力を比較し、次にその結果に応じて1/4Vref
または3/4Vrefと比較する。この時、ディジタル−アナ
ログ変換器のセトリング時間は、抵抗値とFETスイッチ
の接合容量等の寄生容量で決定され、この1/2Vrefから1
/4または3/4Vrefへのセトリング時間が、出力電圧の振
幅が最も大きい為に、各ビット決定時のセトリング時間
の中で最も長く、この時間により各ビットの変換周期が
決定されてしまう。A/D変換時間を短くする為に、抵抗
分圧型ディジタル−アナログ変換器のセトリング時間を
短縮しようとすると、抵抗値を下げる必要があるが、こ
れにより、パターン面積の増大、配線抵抗等の影響が大
きくなり、非直線性誤差が悪化してしまうという問題が
あった。
用する場合は、MSB（最上位ビット）決定時に1/2Vrefと
アナログ入力を比較し、次にその結果に応じて1/4Vref
または3/4Vrefと比較する。この時、ディジタル−アナ
ログ変換器のセトリング時間は、抵抗値とFETスイッチ
の接合容量等の寄生容量で決定され、この1/2Vrefから1
/4または3/4Vrefへのセトリング時間が、出力電圧の振
幅が最も大きい為に、各ビット決定時のセトリング時間
の中で最も長く、この時間により各ビットの変換周期が
決定されてしまう。A/D変換時間を短くする為に、抵抗
分圧型ディジタル−アナログ変換器のセトリング時間を
短縮しようとすると、抵抗値を下げる必要があるが、こ
れにより、パターン面積の増大、配線抵抗等の影響が大
きくなり、非直線性誤差が悪化してしまうという問題が
あった。
そこで本発明は上記の問題点に鑑みなされたものであ
って、抵抗値が勾配をもってばらついたとしても、その
非線形誤差への影響を低減し、直線性精度を改善する事
を主な目的としている。
って、抵抗値が勾配をもってばらついたとしても、その
非線形誤差への影響を低減し、直線性精度を改善する事
を主な目的としている。
又、セトリング時間を短縮して、高速なディジタル−
アナログ変換を可能とすることを他の目的としている。
アナログ変換を可能とすることを他の目的としている。
上記の目的を達成する為に、本発明の抵抗分圧型ディ
ジタル−アナログ変換器は複数の抵抗を直列接続した抵
抗回路単位を折り返し接続し、その両端に所定電圧を印
加した抵抗回路群と、 ディジタル信号が入力される複数本の入力線と、 前記入力線からの信号に応じて、前記抵抗回路単位に
対応して配設した列線を択一的に選択する列デコーダ
と、 前記入力線からの信号に応じて、前記抵抗回路単位の
各抵抗に対応して、該抵抗回路単位と交差するように配
設した行線を択一的に選択し、出力端子に導通する行デ
コーダと、 前記抵抗間の各接続部と、前記行線との間に接続さ
れ、前記列線を介して前記列デコーダにより駆動して、
該接続部と該行線とを導通するスイッチ手段とを備え、 前記抵抗回路群をマトリクス状に配置する４つの領域
に分割し、その領域のうち上位２つの領域間、及び下位
２つの領域間を、それぞれ対角に配置するように接続す
るとともに、前記列デコーダ、前記行デコーダ、及び前
記スイッチ手段からなるアナログデータ読み出し手段は
４つの領域に分割された前記抵抗回路群に対してそれぞ
れ分割して設けられ、これら分割されたアナログデータ
読み出し手段は前記ディジタル信号がそれぞれ入力され
るとともに該ディジタル信号の入力に対して前記４つの
領域において独立して動作するものであり、さらに前記
入力線からのディジタル信号の入力に応じて前記４つの
領域のうち１つの領域を選択し、該選択された領域から
の前記出力線を外部線に導通する選択回路を備えるこを
特徴としている。
ジタル−アナログ変換器は複数の抵抗を直列接続した抵
抗回路単位を折り返し接続し、その両端に所定電圧を印
加した抵抗回路群と、 ディジタル信号が入力される複数本の入力線と、 前記入力線からの信号に応じて、前記抵抗回路単位に
対応して配設した列線を択一的に選択する列デコーダ
と、 前記入力線からの信号に応じて、前記抵抗回路単位の
各抵抗に対応して、該抵抗回路単位と交差するように配
設した行線を択一的に選択し、出力端子に導通する行デ
コーダと、 前記抵抗間の各接続部と、前記行線との間に接続さ
れ、前記列線を介して前記列デコーダにより駆動して、
該接続部と該行線とを導通するスイッチ手段とを備え、 前記抵抗回路群をマトリクス状に配置する４つの領域
に分割し、その領域のうち上位２つの領域間、及び下位
２つの領域間を、それぞれ対角に配置するように接続す
るとともに、前記列デコーダ、前記行デコーダ、及び前
記スイッチ手段からなるアナログデータ読み出し手段は
４つの領域に分割された前記抵抗回路群に対してそれぞ
れ分割して設けられ、これら分割されたアナログデータ
読み出し手段は前記ディジタル信号がそれぞれ入力され
るとともに該ディジタル信号の入力に対して前記４つの
領域において独立して動作するものであり、さらに前記
入力線からのディジタル信号の入力に応じて前記４つの
領域のうち１つの領域を選択し、該選択された領域から
の前記出力線を外部線に導通する選択回路を備えるこを
特徴としている。
また、選択回路により選択された領域を除く３つの領
域は、それぞれの領域に備えられている前記列デコーダ
及び前記行デコーダにより、前記ディジタル信号に無関
係に、前記抵抗間の各接続部のうち所定の接続部が選択
されるようにしても良い。
域は、それぞれの領域に備えられている前記列デコーダ
及び前記行デコーダにより、前記ディジタル信号に無関
係に、前記抵抗間の各接続部のうち所定の接続部が選択
されるようにしても良い。
そして本発明によると、抵抗回路群の４つの領域のう
ち上位２つの領域間、及び下位２つの領域間を、それぞ
れ対角に配置するように接続しているから、印加した所
定電圧の中間電圧にて列方向及び行方向における勾配を
もったばらつきが打ち消され、電圧の理想値に対する誤
差が０になる点が生じ、従って誤差の大きさは小さくな
る。
ち上位２つの領域間、及び下位２つの領域間を、それぞ
れ対角に配置するように接続しているから、印加した所
定電圧の中間電圧にて列方向及び行方向における勾配を
もったばらつきが打ち消され、電圧の理想値に対する誤
差が０になる点が生じ、従って誤差の大きさは小さくな
る。
又、抵抗回路群を４つの領域に分割しているので、各
々の領域内においてスイッチ手段の接合容量等の寄生容
量は1/4程度となり、時定数もほぼ1/4となるので、セト
リング時間が短縮される。
々の領域内においてスイッチ手段の接合容量等の寄生容
量は1/4程度となり、時定数もほぼ1/4となるので、セト
リング時間が短縮される。
又、選択回路により４つの領域のうち１つの領域を選
択しているので、逐次比較型アナログ−ディジタル変換
器にて使用する場合、例えば各領域内の抵抗の数を同数
とし、抵抗回路群の両端にVrefを印加したとすると、各
領域は下位から0V、1/4Vref,1/2Vref,3/4Vrefが出力さ
れることになる。従って1/2Vrefから1/4または3/4Vref
へのセトリング時間は無視でき、1/4Vrefから1/8または
3/8Vref,3/4Vrefから5/8,7/8Vrefへのセトリング時間が
最も長くなる。これにより、1/2Vrefから1/4または3/4V
refに比べ出力電圧振幅がほぼ1/2になり、延いてはセト
リング時間がより短縮される。
択しているので、逐次比較型アナログ−ディジタル変換
器にて使用する場合、例えば各領域内の抵抗の数を同数
とし、抵抗回路群の両端にVrefを印加したとすると、各
領域は下位から0V、1/4Vref,1/2Vref,3/4Vrefが出力さ
れることになる。従って1/2Vrefから1/4または3/4Vref
へのセトリング時間は無視でき、1/4Vrefから1/8または
3/8Vref,3/4Vrefから5/8,7/8Vrefへのセトリング時間が
最も長くなる。これにより、1/2Vrefから1/4または3/4V
refに比べ出力電圧振幅がほぼ1/2になり、延いてはセト
リング時間がより短縮される。
又、選択回路により選択されない３つの領域を所定の
電位に固定することにより、４つの領域の列・行デコー
ダが同時に動作し寄生容量が変動することによりセトリ
ング時間が長くなるのを防ぎ、高速なディジタル−アナ
ログ変換を可能とする。
電位に固定することにより、４つの領域の列・行デコー
ダが同時に動作し寄生容量が変動することによりセトリ
ング時間が長くなるのを防ぎ、高速なディジタル−アナ
ログ変換を可能とする。
以下、本発明を図面に示す実施例を用いて説明する。
第１図は本発明の一実施例を示す電気回路図であり、
10ビットの抵抗分圧型ディジタル−アナログ変換器を構
成したものである。図において、1024個の等抵抗ｒが直
列接続しており、抵抗回路群を構成している。そして、
その両端子であるVref-端子とVref+端子との間には印加
電圧Vrefが印加される。抵抗回路群は行方向、即ち後述
の行線２が並ぶ方向に配列して直列接続した抵抗回路単
位Ｒを梯子型に折り返し接続した構成で、マトリクス状
態に配置した４つの領域A,B,C,Dに分割しており、各領
域は256個の抵抗ｒを有している。より具体的に説明す
ると、Vref-端子に接続した領域Ａの抵抗回路群はその
末端の抵抗ｒから、領域Ａに対して対角に配置する領域
Ｄの抵抗ｒに接続しており、領域Ｄの末端の抵抗ｒから
は、この領域Ｄと領域Ａにより囲んだ領域Ｂの抵抗ｒに
接続しており、領域Ｂの末端の抵抗ｒからは、領域Ａと
領域Ｄとの間の配線とたすき掛けになるように配線さ
れ、領域Ｂに対して対角に配置する領域Ｃの抵抗ｒに接
続しており、領域Ｃの末端の抵抗ｒはVref+端子に接続
している。
10ビットの抵抗分圧型ディジタル−アナログ変換器を構
成したものである。図において、1024個の等抵抗ｒが直
列接続しており、抵抗回路群を構成している。そして、
その両端子であるVref-端子とVref+端子との間には印加
電圧Vrefが印加される。抵抗回路群は行方向、即ち後述
の行線２が並ぶ方向に配列して直列接続した抵抗回路単
位Ｒを梯子型に折り返し接続した構成で、マトリクス状
態に配置した４つの領域A,B,C,Dに分割しており、各領
域は256個の抵抗ｒを有している。より具体的に説明す
ると、Vref-端子に接続した領域Ａの抵抗回路群はその
末端の抵抗ｒから、領域Ａに対して対角に配置する領域
Ｄの抵抗ｒに接続しており、領域Ｄの末端の抵抗ｒから
は、この領域Ｄと領域Ａにより囲んだ領域Ｂの抵抗ｒに
接続しており、領域Ｂの末端の抵抗ｒからは、領域Ａと
領域Ｄとの間の配線とたすき掛けになるように配線さ
れ、領域Ｂに対して対角に配置する領域Ｃの抵抗ｒに接
続しており、領域Ｃの末端の抵抗ｒはVref+端子に接続
している。
そして、この抵抗回路群により分圧される分圧点電圧
を出力に取り出す為に、抵抗回路単位Ｒに平行してそれ
ぞれ列線１を配設し、さらに、抵抗回路単位Ｒの各抵抗
ｒに対応してこの抵抗回路単位Ｒに交差するように行線
２を配設している。これら列線１、行線２は各領域にそ
れぞれ設けた列デコーダ３、行デコーダ４により択一的
に選択される。尚、列デコーダ３、行デコーダ４の具体
的な構成は、それぞれ第２図、第３図の電気回路図に示
される。即ち、列デコーダ３については、４ビットの入
力線B2〜B5をNOT回路31を用いて８本の信号線に分け、
それらの信号線を任意に選択してAND回路32に入力し、
その出力により列線１に選択信号を与えている。又、行
デコーダ４については、５ビットの入力線B5〜B9をXNOR
回路41、NOT回路42,43を介して８本の信号線に分け、そ
れらの信号線をNAND回路44により任意に選択し、その出
力をNOT回路46を介してFETによるスイッチングゲート45
に入力している。そして、このスイッチングゲート45は
選択信号が与えられると行線２と出力線５を導通する。
尚、第２図、第３図は図を簡単にする為にそれぞれ１本
の列線１、行線２あたりの回路構成を示している。
を出力に取り出す為に、抵抗回路単位Ｒに平行してそれ
ぞれ列線１を配設し、さらに、抵抗回路単位Ｒの各抵抗
ｒに対応してこの抵抗回路単位Ｒに交差するように行線
２を配設している。これら列線１、行線２は各領域にそ
れぞれ設けた列デコーダ３、行デコーダ４により択一的
に選択される。尚、列デコーダ３、行デコーダ４の具体
的な構成は、それぞれ第２図、第３図の電気回路図に示
される。即ち、列デコーダ３については、４ビットの入
力線B2〜B5をNOT回路31を用いて８本の信号線に分け、
それらの信号線を任意に選択してAND回路32に入力し、
その出力により列線１に選択信号を与えている。又、行
デコーダ４については、５ビットの入力線B5〜B9をXNOR
回路41、NOT回路42,43を介して８本の信号線に分け、そ
れらの信号線をNAND回路44により任意に選択し、その出
力をNOT回路46を介してFETによるスイッチングゲート45
に入力している。そして、このスイッチングゲート45は
選択信号が与えられると行線２と出力線５を導通する。
尚、第２図、第３図は図を簡単にする為にそれぞれ１本
の列線１、行線２あたりの回路構成を示している。
そして、各抵抗ｒ間の接続部Ｐと、行線２との間に例
えばFETによるスイッチ素子６をそれぞれ接続し、その
スイッチ素子６のゲートに列線１を介して列デコーダ３
から駆動信号を与える事により、接続部Ｐと行線２とを
導通する。
えばFETによるスイッチ素子６をそれぞれ接続し、その
スイッチ素子６のゲートに列線１を介して列デコーダ３
から駆動信号を与える事により、接続部Ｐと行線２とを
導通する。
そして、出力線５はマルチプレクサ７に接続してお
り、マルチプレクサ７は第４図の電気回路図に具体的に
示すように、信号線b1〜b4にNOT回路71を介してスイッ
チングゲート72を接続し、スイッチングゲート72に選択
信号が与えられると出力線５と外部線９とを導通する。
又、デコーダ８は第５図の電気回路図に具体的に示すよ
うに、２ビットの入力線B0,B1をNOT回路81,82、及びNAN
D回路83により４本の信号線b1〜b4に分け、マルチプレ
クサ７へ入力している。
り、マルチプレクサ７は第４図の電気回路図に具体的に
示すように、信号線b1〜b4にNOT回路71を介してスイッ
チングゲート72を接続し、スイッチングゲート72に選択
信号が与えられると出力線５と外部線９とを導通する。
又、デコーダ８は第５図の電気回路図に具体的に示すよ
うに、２ビットの入力線B0,B1をNOT回路81,82、及びNAN
D回路83により４本の信号線b1〜b4に分け、マルチプレ
クサ７へ入力している。
次に、上記構成における回路動作を説明する。入力線
B0〜B9に10ビットのディジタル信号が入力されると、入
力線B0,B1の信号を受けてデコーダ８及びマルチプレク
サ７により領域A,B,C,Dのうち１つの領域が選択され、
その領域に接続した出力線５が外部線９と導通する。そ
れと同時に、入力線B2〜B5の信号を受けて列デコーダ３
により１本の列線１に選択信号が出力され、その列線１
に接続した１列のスイッチ素子６が全て駆動される。そ
して、入力線B5〜B9の信号を受けて行デコーダ４により
１本の行線２が選択され、出力線５と導通する事によ
り、各領域においてそれぞれ分圧点が決定され、その分
圧点電圧が出力線５に出力される。そして、４本の出力
線５のうち選択された線が上述したように外部線９と導
通することにより、最終的に特定の分圧点による分圧点
電圧が外部線９からアナログ信号の基準電圧として出力
される。
B0〜B9に10ビットのディジタル信号が入力されると、入
力線B0,B1の信号を受けてデコーダ８及びマルチプレク
サ７により領域A,B,C,Dのうち１つの領域が選択され、
その領域に接続した出力線５が外部線９と導通する。そ
れと同時に、入力線B2〜B5の信号を受けて列デコーダ３
により１本の列線１に選択信号が出力され、その列線１
に接続した１列のスイッチ素子６が全て駆動される。そ
して、入力線B5〜B9の信号を受けて行デコーダ４により
１本の行線２が選択され、出力線５と導通する事によ
り、各領域においてそれぞれ分圧点が決定され、その分
圧点電圧が出力線５に出力される。そして、４本の出力
線５のうち選択された線が上述したように外部線９と導
通することにより、最終的に特定の分圧点による分圧点
電圧が外部線９からアナログ信号の基準電圧として出力
される。
そこで本実施例によると、各抵抗ｒの抵抗値が勾配を
もってばらついたとしても、抵抗回路群の上位２つの領
域である領域Ｃと領域Ｂ、及び下位２つの領域である領
域Ｄと領域Ａとがそれぞれ対角に配置するように接続し
ているので、領域Ｂと領域Ｄとの間の電圧レベルにて、
列方向及び行方向における勾配、即ち二次的な勾配をも
ったばらつきを打ち消す事ができ、第７図に特性ｂで示
すように、出力が1/2Vrefにおいて誤差が０となる点が
生じ、誤差の最大点は1/4Vref,3/4Vrefの２点で現れる
事になるが、その大きさは従来と比較するとほぼ1/2に
なる。具体的な数値にて比較すると、10ビットの抵抗分
圧型ディジタル−アナログ変換器の場合、従来では誤差
の最大値が1.27LSB（1LSB＝Vref/210〔Ｖ〕）であるの
に対し、本実施例では0.67LSBとなる。尚、本実施例に
おいては各領域内にて抵抗回路単位Ｒを梯子型に折り返
し接続しているので、各領域内における行方向の勾配を
もったばらつきをある程度打ち消す事ができ、より特性
を良くしている。
もってばらついたとしても、抵抗回路群の上位２つの領
域である領域Ｃと領域Ｂ、及び下位２つの領域である領
域Ｄと領域Ａとがそれぞれ対角に配置するように接続し
ているので、領域Ｂと領域Ｄとの間の電圧レベルにて、
列方向及び行方向における勾配、即ち二次的な勾配をも
ったばらつきを打ち消す事ができ、第７図に特性ｂで示
すように、出力が1/2Vrefにおいて誤差が０となる点が
生じ、誤差の最大点は1/4Vref,3/4Vrefの２点で現れる
事になるが、その大きさは従来と比較するとほぼ1/2に
なる。具体的な数値にて比較すると、10ビットの抵抗分
圧型ディジタル−アナログ変換器の場合、従来では誤差
の最大値が1.27LSB（1LSB＝Vref/210〔Ｖ〕）であるの
に対し、本実施例では0.67LSBとなる。尚、本実施例に
おいては各領域内にて抵抗回路単位Ｒを梯子型に折り返
し接続しているので、各領域内における行方向の勾配を
もったばらつきをある程度打ち消す事ができ、より特性
を良くしている。
さらに本実施例によると、各領域間の配線が何ら他の
領域により影響を受ける事がなく、極力短く形成できる
ので、配線抵抗の増大による悪影響がない。尚、抵抗回
路群を５つ以上の領域に分割した場合には配線長が長く
なり配線抵抗により精度が低下し、高精度の抵抗分圧型
ディジタル−アナログ変換器変換器としては使用する事
ができなくなる。
領域により影響を受ける事がなく、極力短く形成できる
ので、配線抵抗の増大による悪影響がない。尚、抵抗回
路群を５つ以上の領域に分割した場合には配線長が長く
なり配線抵抗により精度が低下し、高精度の抵抗分圧型
ディジタル−アナログ変換器変換器としては使用する事
ができなくなる。
又、本実施例によると、抵抗回路群をA,B,C,Dの４つ
の領域に分割しているので、各々の領域内においてスイ
ッチ素子６の数が、第６図に示す従来技術と比較すると
1/4となり、スイッチ素子６の接合容量等の寄生容量は1
/4程度となり、その結果、この寄生容量と抵抗ｒの抵抗
値により決定される時定数もほぼ1/4となるので、その
分セトリング時間を短縮できる。
の領域に分割しているので、各々の領域内においてスイ
ッチ素子６の数が、第６図に示す従来技術と比較すると
1/4となり、スイッチ素子６の接合容量等の寄生容量は1
/4程度となり、その結果、この寄生容量と抵抗ｒの抵抗
値により決定される時定数もほぼ1/4となるので、その
分セトリング時間を短縮できる。
さらに、各領域は下位からA:0V,D:1/4Vref,B:1/2Vre
f,C:3/4Vrefが出力されることになり、そして、入力線B
0,B1からの信号を受けてマルチプレクサ７がA,B,C,Dの
うちの１つの領域を選択しているので、1/2Vrefから1/4
または3/4Vrefへのセトリング時間は無視でき、1/4Vref
から1/8または3/8Vref,3/4Vrefから5/8,7/8Vrefへのセ
トリング時間が最も長くなる。これにより、1/2Vrefか
ら1/4または3/4Vrefに比べ出力電圧振幅がほぼ1/2にな
り、延いてはセトリング時間がより短縮される。
f,C:3/4Vrefが出力されることになり、そして、入力線B
0,B1からの信号を受けてマルチプレクサ７がA,B,C,Dの
うちの１つの領域を選択しているので、1/2Vrefから1/4
または3/4Vrefへのセトリング時間は無視でき、1/4Vref
から1/8または3/8Vref,3/4Vrefから5/8,7/8Vrefへのセ
トリング時間が最も長くなる。これにより、1/2Vrefか
ら1/4または3/4Vrefに比べ出力電圧振幅がほぼ1/2にな
り、延いてはセトリング時間がより短縮される。
次に、第９図、第10図（ａ），（ｂ）および第11図
（ａ），（ｂ）を用いて本発明の他の実施例を説明す
る。尚、本実施例は、上述した第１図に示す実施例と基
本的構成は同じであり、同一構成要素には同一符号を付
してその説明を省略する。以下の説明は、第１図に示す
構成とは異なる点を主に説明する。
（ａ），（ｂ）を用いて本発明の他の実施例を説明す
る。尚、本実施例は、上述した第１図に示す実施例と基
本的構成は同じであり、同一構成要素には同一符号を付
してその説明を省略する。以下の説明は、第１図に示す
構成とは異なる点を主に説明する。
本実施例において、各々の列デコーダ３は第10図
（ａ）に示す回路構成をしており、第２図を用いて説明
した列デコーダ３と比較すると、信号線b1〜b4をAND回
路32に入力している点が異なる。即ち、領域Ａの列デコ
ーダ3aは信号線b1を、領域Ｂのものは信号線b3を、領域
Ｃのものは信号線b4を、領域Ｄのものは信号線b2をそれ
ぞれAND回路32に入力している。又、各領域において最
下位の抵抗回路単位Ｒを選択する列デコーダ3bは、第10
図（ｂ）に示す回路構成をしており、信号線b1〜b4から
の信号を反転してAND−OR回路33に入力している。
（ａ）に示す回路構成をしており、第２図を用いて説明
した列デコーダ３と比較すると、信号線b1〜b4をAND回
路32に入力している点が異なる。即ち、領域Ａの列デコ
ーダ3aは信号線b1を、領域Ｂのものは信号線b3を、領域
Ｃのものは信号線b4を、領域Ｄのものは信号線b2をそれ
ぞれAND回路32に入力している。又、各領域において最
下位の抵抗回路単位Ｒを選択する列デコーダ3bは、第10
図（ｂ）に示す回路構成をしており、信号線b1〜b4から
の信号を反転してAND−OR回路33に入力している。
各々の行デコーダ4aは、第11図（ａ）に示す回路構成
をしており、第３図を用いて説明した列デコーダ４と比
較すると、信号線b1〜b4をNAND回路44に入力している点
が異なる。即ち、領域Ａの行デコーダ4aは信号線b1を、
領域Ｂのものは信号線b3を、領域Ｃのものは信号線b4
を、領域Ｄのものは信号線b2をそれぞれNAND回路44に入
力している。又、各領域において最下位の抵抗ｒを選択
する行デコーダ4bは、第11図（ｂ）に示す回路構成をし
ており、信号線b1〜b4からの信号を反転してAND−NOR回
路47に入力している。
をしており、第３図を用いて説明した列デコーダ４と比
較すると、信号線b1〜b4をNAND回路44に入力している点
が異なる。即ち、領域Ａの行デコーダ4aは信号線b1を、
領域Ｂのものは信号線b3を、領域Ｃのものは信号線b4
を、領域Ｄのものは信号線b2をそれぞれNAND回路44に入
力している。又、各領域において最下位の抵抗ｒを選択
する行デコーダ4bは、第11図（ｂ）に示す回路構成をし
ており、信号線b1〜b4からの信号を反転してAND−NOR回
路47に入力している。
又、領域Ａからの出力線５は、信号線b1が入力される
マルチプレクサ７に、領域Ｂからの出力線５は信号線b3
が入力されるマルチプレクサ７に、領域Ｃからの出力線
５は信号線b4が入力されるマルチプレクサ７に、領域Ｄ
からの出力線５は信号線b2が入力されるマルチプレクサ
７に、それぞれ接続される。
マルチプレクサ７に、領域Ｂからの出力線５は信号線b3
が入力されるマルチプレクサ７に、領域Ｃからの出力線
５は信号線b4が入力されるマルチプレクサ７に、領域Ｄ
からの出力線５は信号線b2が入力されるマルチプレクサ
７に、それぞれ接続される。
そこで、本実施例の構成による回路動作は、まず入力
線B0〜B9に10ビットのディジタル信号が入力されると、
入力線B0,B1の信号を受けてデコーダ８及びマルチプレ
クサ７により領域A,B,C,Dのうち１つの領域が選択さ
れ、その領域に接続した出力線５が外部線９と導通す
る。それと同時に、入力線B2〜B5の信号を受けて列デコ
ーダ3a,3bにより１本の列線１に選択信号が出力され、
その列線１に接続した１列のスイッチ素子６が全て駆動
される。そして、入力線B5〜B9の信号を受けて行デコー
ダ4a,4bにより１本の行線２が選択され、出力線５と導
通する事により、選択された領域において分圧点が決定
され、その分圧点電圧が出力線５に出力される。そし
て、４本の出力線５のうち選択された線が上述したよう
に外部線９と導通することにより、特定の分圧点による
分圧点電圧が外部線９からアナログ信号の基準電圧とし
て出力される。
線B0〜B9に10ビットのディジタル信号が入力されると、
入力線B0,B1の信号を受けてデコーダ８及びマルチプレ
クサ７により領域A,B,C,Dのうち１つの領域が選択さ
れ、その領域に接続した出力線５が外部線９と導通す
る。それと同時に、入力線B2〜B5の信号を受けて列デコ
ーダ3a,3bにより１本の列線１に選択信号が出力され、
その列線１に接続した１列のスイッチ素子６が全て駆動
される。そして、入力線B5〜B9の信号を受けて行デコー
ダ4a,4bにより１本の行線２が選択され、出力線５と導
通する事により、選択された領域において分圧点が決定
され、その分圧点電圧が出力線５に出力される。そし
て、４本の出力線５のうち選択された線が上述したよう
に外部線９と導通することにより、特定の分圧点による
分圧点電圧が外部線９からアナログ信号の基準電圧とし
て出力される。
ここで、入力線B0,B1によって選択されない領域は、
列・行デコーダに入力される信号線b1〜b4のいずれかの
レベルがローレベルとなり、入力線B2〜B9のレベルがど
のような状態となっていても、列デコーダは3bが、行デ
コーダは4bが選択され、その領域の最低の分圧点の電位
が出力線５に出力される。これにより、入力線B2〜B9の
信号が変化したとき、４つの領域のデコーダが同じ行・
列を同時に選択しにいくのを防ぎ、入力線B0,B1によっ
て選択された領域のみが入力線B2〜B9で決定する行・列
を選択する。行・列の選択が変化すれば、その分圧点の
電位を出力するのにスイッチ素子６の接合容量、配線容
量などの寄生容量と、抵抗値で決定される時定数のセト
リング時間を必要とするが、本実施例のように選択され
ない領域が、最低電位の分圧点の行・列を固定選択する
ことにより、４つの領域の行・列デコーダが同時に動作
し、ディジタル−アナログ変換器のセトリング時間を長
くするのを防ぎ、上記第１図に示す実施例より、さらに
高速なディジタル−アナログ変換を可能とする。尚、本
発明者達の測定によると、第６図に示す従来術と比較し
て約４倍のセトリング時間の高速化が可能となった。
列・行デコーダに入力される信号線b1〜b4のいずれかの
レベルがローレベルとなり、入力線B2〜B9のレベルがど
のような状態となっていても、列デコーダは3bが、行デ
コーダは4bが選択され、その領域の最低の分圧点の電位
が出力線５に出力される。これにより、入力線B2〜B9の
信号が変化したとき、４つの領域のデコーダが同じ行・
列を同時に選択しにいくのを防ぎ、入力線B0,B1によっ
て選択された領域のみが入力線B2〜B9で決定する行・列
を選択する。行・列の選択が変化すれば、その分圧点の
電位を出力するのにスイッチ素子６の接合容量、配線容
量などの寄生容量と、抵抗値で決定される時定数のセト
リング時間を必要とするが、本実施例のように選択され
ない領域が、最低電位の分圧点の行・列を固定選択する
ことにより、４つの領域の行・列デコーダが同時に動作
し、ディジタル−アナログ変換器のセトリング時間を長
くするのを防ぎ、上記第１図に示す実施例より、さらに
高速なディジタル−アナログ変換を可能とする。尚、本
発明者達の測定によると、第６図に示す従来術と比較し
て約４倍のセトリング時間の高速化が可能となった。
以上、本発明を上記実施例を用いて説明したが、本発
明はそれに限定されず、その主旨を逸脱しない限り例え
ば以下に示すように種々変形可能である。
明はそれに限定されず、その主旨を逸脱しない限り例え
ば以下に示すように種々変形可能である。
上記実施例の各領域Ａ〜Ｄの配置及び接続関係を模式
的に示すと第８図（ａ）のようになるが、第８図（ｂ）
のように接続してもよい。
的に示すと第８図（ａ）のようになるが、第８図（ｂ）
のように接続してもよい。
又、上記実施例では各領域の有する抵抗ｒの数は256
個ずつであるが、その数は任意に変更してもよく、その
場合、第８図（ｃ）に示すように配置すればよい。
個ずつであるが、その数は任意に変更してもよく、その
場合、第８図（ｃ）に示すように配置すればよい。
又、各領域内における抵抗回路単位Ｒの接続は梯子型
でなくともよく、例えば列及び行方向ともに折り返す二
重折り返し型としてもよい。
でなくともよく、例えば列及び行方向ともに折り返す二
重折り返し型としてもよい。
以上述べたように本発明によれば、抵抗回路群をマト
リクス状に配置する４つの領域に分割し、且つ、上位２
つの領域間、及び下位２つの領域間を、それぞれ対角に
配置するように接続しているので、抵抗値が勾配をもっ
てばらついたとしても、その非線形誤差への影響を低減
し、直線性精度を高める事ができるので、延いては製造
工程における歩留りを上げる事ができ、製品コストを下
げる事ができる。又、抵抗回路群を４つの領域に分割し
ているので、各々の領域内においてスイッチ手段の接合
容量等の寄生容量は1/4程度となり、時定数もほぼ1/4と
なるのでセトリング時間を短縮できる。
リクス状に配置する４つの領域に分割し、且つ、上位２
つの領域間、及び下位２つの領域間を、それぞれ対角に
配置するように接続しているので、抵抗値が勾配をもっ
てばらついたとしても、その非線形誤差への影響を低減
し、直線性精度を高める事ができるので、延いては製造
工程における歩留りを上げる事ができ、製品コストを下
げる事ができる。又、抵抗回路群を４つの領域に分割し
ているので、各々の領域内においてスイッチ手段の接合
容量等の寄生容量は1/4程度となり、時定数もほぼ1/4と
なるのでセトリング時間を短縮できる。
又、選択回路により４つの領域のうち１つの領域を選
択しているので、セトリング時間に影響を与える出力電
圧振幅の大きさがほぼ1/2になり、セトリング時間をよ
り短縮できる。
択しているので、セトリング時間に影響を与える出力電
圧振幅の大きさがほぼ1/2になり、セトリング時間をよ
り短縮できる。
さらに、選択回路により選択されない３つの領域を所
定の電位に固定することにより、セトリング時間が長く
なるのを防ぎ、より高速なディジタル−アナログ変換を
可能にするという優れた効果がある。
定の電位に固定することにより、セトリング時間が長く
なるのを防ぎ、より高速なディジタル−アナログ変換を
可能にするという優れた効果がある。
第１図は本発明の一実施例を示す電気回路図、第２図は
第１図における列デコーダの電気回路図、第３図は第１
図における行デコーダの電気回路図、第４図は第１図に
おけるマルチプレクサの電気回路図、第５図は第１図に
おけるデコーダの電気回路図、第６図は従来の電気回路
図、第７図は電圧の理想値に対する誤差の特性図、第８
図（ａ）〜（ｃ）は抵抗回路群の各領域の配置及び接続
関係を模式的に表した図、第９図は本発明の他の実施例
を示す電気回路図、第10図（ａ），（ｂ）は第９図にお
ける列デコーダの電気回路図、第11図（ａ），（ｂ）は
第９図における行デコーダの電気回路図である。 １……列線,2……行線,3……列デコーダ,4……行デコー
ダ,5……出力線,6……スイッチ素子,7……マルチプレク
サ,8……デコーダ。
第１図における列デコーダの電気回路図、第３図は第１
図における行デコーダの電気回路図、第４図は第１図に
おけるマルチプレクサの電気回路図、第５図は第１図に
おけるデコーダの電気回路図、第６図は従来の電気回路
図、第７図は電圧の理想値に対する誤差の特性図、第８
図（ａ）〜（ｃ）は抵抗回路群の各領域の配置及び接続
関係を模式的に表した図、第９図は本発明の他の実施例
を示す電気回路図、第10図（ａ），（ｂ）は第９図にお
ける列デコーダの電気回路図、第11図（ａ），（ｂ）は
第９図における行デコーダの電気回路図である。 １……列線,2……行線,3……列デコーダ,4……行デコー
ダ,5……出力線,6……スイッチ素子,7……マルチプレク
サ,8……デコーダ。
Claims (2)
- 【請求項１】複数の抵抗を直列接続した抵抗回路単位を
折り返し接続し、その両端に所定電圧を印加した抵抗回
路群と、 ディジタル信号が入力される複数本の入力線と、 前記入力線からの信号に応じて、前記抵抗回路単位に対
応して配設した列線を択一的に選択する列デコーダと、 前記入力線からの信号に応じて、前記抵抗回路単位の各
抵抗に対応して該抵抗回路単位と交差するように配設し
た行線を択一的に選択し、出力線に導通する行デコーダ
と、 前記抵抗間の各接続部と、前記行線との間に接続され、
前記列線を介して前記列デコーダにより駆動して、該接
続部と該行線とを導通するスイッチ手段とを備え、 前記抵抗回路群をマトリクス状に配置する４つの領域に
分割し、その領域のうち上位２つの領域間、及び下位２
つの領域間を、それぞれ対角に配置するように接続する
ものであり、前記列デコーダ、前記行デコーダ、及び前
記スイッチ手段からなるアナログデータ読み出し手段は
４つの領域に分割された前記抵抗回路群に対してそれぞ
れ分割して設けられ、これら分割されたアナログデータ
読み出し手段は前記ディジタル信号がそれぞれ入力され
るとともに該ディジタル信号の入力に対して前記４つの
領域において独立して動作するものであり、 前記入力線からのディジタル信号に応じて前記４つの領
域のうち１つの領域を選択し、該選択された領域からの
前記出力線を外部線に導通する選択回路を備えることを
特徴とする抵抗分圧型ディジタル−アナログ変換器。 - 【請求項２】前記選択回路により選択された領域を除く
３つの領域は、それぞれの領域に備えられている前記列
デコーダ及び前記行デコーダにより、前記ディジタル信
号に無関係に、前記抵抗間の各接続部のうち所定の接続
部を選択するようにした請求項１記載の抵抗分圧型ディ
ジタル−アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139184A JP2737927B2 (ja) | 1987-07-22 | 1988-06-06 | 抵抗分圧型ディジタル−アナログ変換器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-183039 | 1987-07-22 | ||
| JP18303987 | 1987-07-22 | ||
| JP63139184A JP2737927B2 (ja) | 1987-07-22 | 1988-06-06 | 抵抗分圧型ディジタル−アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198322A JPH0198322A (ja) | 1989-04-17 |
| JP2737927B2 true JP2737927B2 (ja) | 1998-04-08 |
Family
ID=26472071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139184A Expired - Lifetime JP2737927B2 (ja) | 1987-07-22 | 1988-06-06 | 抵抗分圧型ディジタル−アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737927B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101480917B1 (ko) | 2013-10-02 | 2015-01-12 | 현대오트론 주식회사 | 프로그램 가능한 동적 전압 제어장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2785498B2 (ja) * | 1991-02-06 | 1998-08-13 | ヤマハ株式会社 | Ｄ／ａ変換器 |
| JP2004242159A (ja) | 2003-02-07 | 2004-08-26 | Ngk Spark Plug Co Ltd | 高周波アンテナモジュール |
| TWI283971B (en) | 2003-05-28 | 2007-07-11 | Yamaha Corp | D/A converter |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53675A (en) * | 1976-06-25 | 1978-01-06 | Hitachi Ltd | Apparaus for lighting high pressure steam discharge lamp |
| JPS58198922A (ja) * | 1982-05-17 | 1983-11-19 | Hitachi Ltd | 半導体集積回路によるｄ／ａ変換回路 |
| JPS6076614A (ja) * | 1983-10-03 | 1985-05-01 | Sharp Corp | 光電式エンコ−ダ |
-
1988
- 1988-06-06 JP JP63139184A patent/JP2737927B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101480917B1 (ko) | 2013-10-02 | 2015-01-12 | 현대오트론 주식회사 | 프로그램 가능한 동적 전압 제어장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0198322A (ja) | 1989-04-17 |
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Legal Events
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|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20090116 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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