JP2842064B2 - アナログ−ディジタル変換器 - Google Patents
アナログ−ディジタル変換器Info
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- JP2842064B2 JP2842064B2 JP20399592A JP20399592A JP2842064B2 JP 2842064 B2 JP2842064 B2 JP 2842064B2 JP 20399592 A JP20399592 A JP 20399592A JP 20399592 A JP20399592 A JP 20399592A JP 2842064 B2 JP2842064 B2 JP 2842064B2
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Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ素子をコンデンサ
として使用し、空乏層形成により変化するコンデンサの
電圧特性を補正して非直線性誤差を減少し高精度を得る
電荷比較方式等のアナログ−ディジタル変換器に関す
る。
として使用し、空乏層形成により変化するコンデンサの
電圧特性を補正して非直線性誤差を減少し高精度を得る
電荷比較方式等のアナログ−ディジタル変換器に関す
る。
【０００２】
【従来の技術】従来、このような分野の技術としては、
特開昭５７−２８４２９号公報に記載されるものがあ
り、これには電荷比較型と抵抗分圧型を組み合わせたア
ナログ−ディジタル変換器が示されている。このアナロ
グ−ディジタル変換器の電荷比較型においては、それぞ
れの容量が２進荷重の容量比をなす複数のコンデンサ素
子を切換えて基準電圧と比較するためにコンデンサアレ
イを使用する。このコンデンサアレイではコンデンサ素
子としてＭＯＳ(Metal-Oxide Semiconductor) 素子を使
用している。該コンデンサ素子は、一般的に二層ポリシ
リコン（又はＡｌ等の金属電極）を電極としてさらにそ
の間の酸化膜を絶縁膜（ＳｉＯ2 等）として構成されて
いる。この製造工程には、二層ポリシリコンを形成する
ためのフォト工程、さらに一層目と二層目の間の酸化膜
を形成する工程がある。これに対して製造工程を簡単化
しコスト低減を図るために電極である二層ポリシリコン
を一層にした工程で製造されるＭＯＳ型コンデンサ素子
がある。以下に一層ポリシリコンで形成されるＭＯＳ型
コンデンサ素子について説明する。
特開昭５７−２８４２９号公報に記載されるものがあ
り、これには電荷比較型と抵抗分圧型を組み合わせたア
ナログ−ディジタル変換器が示されている。このアナロ
グ−ディジタル変換器の電荷比較型においては、それぞ
れの容量が２進荷重の容量比をなす複数のコンデンサ素
子を切換えて基準電圧と比較するためにコンデンサアレ
イを使用する。このコンデンサアレイではコンデンサ素
子としてＭＯＳ(Metal-Oxide Semiconductor) 素子を使
用している。該コンデンサ素子は、一般的に二層ポリシ
リコン（又はＡｌ等の金属電極）を電極としてさらにそ
の間の酸化膜を絶縁膜（ＳｉＯ2 等）として構成されて
いる。この製造工程には、二層ポリシリコンを形成する
ためのフォト工程、さらに一層目と二層目の間の酸化膜
を形成する工程がある。これに対して製造工程を簡単化
しコスト低減を図るために電極である二層ポリシリコン
を一層にした工程で製造されるＭＯＳ型コンデンサ素子
がある。以下に一層ポリシリコンで形成されるＭＯＳ型
コンデンサ素子について説明する。
【０００３】図１０は従来の一層ポリシリコンで形成さ
れるＭＯＳ型コンデンサ素子を示す図である。本図
（ａ）に示すにように、基板上に形成されるコンデンサ
素子においては、ポリシリコン１０１を電極とし、その
下の酸化膜１０２を絶縁膜としさらにその下の拡散層１
０３を拡散層を電極としている。この構造により、絶縁
膜間にコンデンサの容量Ｃoxを得ることができる。
れるＭＯＳ型コンデンサ素子を示す図である。本図
（ａ）に示すにように、基板上に形成されるコンデンサ
素子においては、ポリシリコン１０１を電極とし、その
下の酸化膜１０２を絶縁膜としさらにその下の拡散層１
０３を拡散層を電極としている。この構造により、絶縁
膜間にコンデンサの容量Ｃoxを得ることができる。
【０００４】
【発明が解決しようとする課題】ところで、上記一層ポ
リシリコンで形成されるＭＯＳ型コンデンサ素子におい
ては、図１０（ａ）に示すように、電圧の印加に伴って
拡散層１０３の表面に広がる空乏層１０４が形成され、
この空乏層により容量Ｃs の空乏層コンデンサが形成さ
れ、図１０（ｂ）に示すように、前記絶縁間のコンデン
サと空乏層コンデンサとが直列接続する。このため一層
ポリシリコンで形成されるＭＯＳ型コンデンサ素子の容
量Ｃは、 Ｃ＝１／（１／Ｃox＋１／Ｃs ） となる。
リシリコンで形成されるＭＯＳ型コンデンサ素子におい
ては、図１０（ａ）に示すように、電圧の印加に伴って
拡散層１０３の表面に広がる空乏層１０４が形成され、
この空乏層により容量Ｃs の空乏層コンデンサが形成さ
れ、図１０（ｂ）に示すように、前記絶縁間のコンデン
サと空乏層コンデンサとが直列接続する。このため一層
ポリシリコンで形成されるＭＯＳ型コンデンサ素子の容
量Ｃは、 Ｃ＝１／（１／Ｃox＋１／Ｃs ） となる。
【０００５】しかしながら、電圧印加による上記空乏層
１０４の形成のため以下の問題が生じる。図１１はＭＯ
Ｓ型コンデンサ素子の容量の空乏層による影響を示す図
である。本図に示すように、ＭＯＳ型コンデンサ容量と
絶縁層間の容量との比Ｃ／Ｃoxはゲート電圧に依存し、
空乏層の影響を受けていることが分かる。すなわち、一
層ポリシリコンで形成されるＭＯＳ型コンデンサの容量
Ｃは印加電圧の大きさに依存する電圧特性を有する。以
下にこの電圧特性が精度の及ぼす影響を説明する。
１０４の形成のため以下の問題が生じる。図１１はＭＯ
Ｓ型コンデンサ素子の容量の空乏層による影響を示す図
である。本図に示すように、ＭＯＳ型コンデンサ容量と
絶縁層間の容量との比Ｃ／Ｃoxはゲート電圧に依存し、
空乏層の影響を受けていることが分かる。すなわち、一
層ポリシリコンで形成されるＭＯＳ型コンデンサの容量
Ｃは印加電圧の大きさに依存する電圧特性を有する。以
下にこの電圧特性が精度の及ぼす影響を説明する。
【０００６】図１２はアナログ−ディジタル変換器の変
換特性における非直線性誤差を示す図である。本図の横
軸の０は〔０００…０〕、２n-2 は〔００１…０〕、２
n-1は〔０１０…０〕、２n は〔１００…０〕を表す。
コンデンサアレイを構成する各コンデンサの変換特性の
非直線性誤差は、本図に示すように、前述の空乏層によ
る印加電圧特性の影響により、０と２n では非直線性誤
差は零である。これは入力信号が最小レベルの場合には
基準信号は例えば常に大きく、逆に入力信号が最大レベ
ルの場合には基準信号は常に小さいために印加電圧の大
きさにより影響を受けない。しかし入力信号が最小レベ
ルより少し大きくなると基準信号との大小の判断が行わ
れるようになり、入力信号がさらに大きくなるとこの大
小判断の頻度は増加する。この大小判断においては、図
１１に示すようにコンデンサに印加される電圧が大きく
なるに従ってコンデンサの容量が大きくなり、一定の電
荷に対して印加電圧を小さく見積もるため、直線性とし
ては負側に評価する。図１２に示すように、判断の頻度
に応じて前記コンデンサの印加電圧による影響を受け非
直線性誤差が大きくなる。さらに入力信号が大きくなる
と徐々に大小判断の頻度が減少し、これに伴い非直線性
誤差が小さくなり、下に凸の谷形の特性になる。この非
直線性誤差の曲線の形状は図１１に示すコンデンサ容量
の空乏層による電圧特性に依存する。したがって、一層
ポリシリコンで形成されるＭＯＳ型コンデンサは印加電
圧に依存する電圧特性を有することになるため、コスト
低減に寄与できる可能性を有するが、高精度を要求する
アナログ−ディジタル変換器に使用することができな
い。
換特性における非直線性誤差を示す図である。本図の横
軸の０は〔０００…０〕、２n-2 は〔００１…０〕、２
n-1は〔０１０…０〕、２n は〔１００…０〕を表す。
コンデンサアレイを構成する各コンデンサの変換特性の
非直線性誤差は、本図に示すように、前述の空乏層によ
る印加電圧特性の影響により、０と２n では非直線性誤
差は零である。これは入力信号が最小レベルの場合には
基準信号は例えば常に大きく、逆に入力信号が最大レベ
ルの場合には基準信号は常に小さいために印加電圧の大
きさにより影響を受けない。しかし入力信号が最小レベ
ルより少し大きくなると基準信号との大小の判断が行わ
れるようになり、入力信号がさらに大きくなるとこの大
小判断の頻度は増加する。この大小判断においては、図
１１に示すようにコンデンサに印加される電圧が大きく
なるに従ってコンデンサの容量が大きくなり、一定の電
荷に対して印加電圧を小さく見積もるため、直線性とし
ては負側に評価する。図１２に示すように、判断の頻度
に応じて前記コンデンサの印加電圧による影響を受け非
直線性誤差が大きくなる。さらに入力信号が大きくなる
と徐々に大小判断の頻度が減少し、これに伴い非直線性
誤差が小さくなり、下に凸の谷形の特性になる。この非
直線性誤差の曲線の形状は図１１に示すコンデンサ容量
の空乏層による電圧特性に依存する。したがって、一層
ポリシリコンで形成されるＭＯＳ型コンデンサは印加電
圧に依存する電圧特性を有することになるため、コスト
低減に寄与できる可能性を有するが、高精度を要求する
アナログ−ディジタル変換器に使用することができな
い。
【０００７】したがって本発明は上記問題点に鑑み空乏
層による電圧特性を補正して高精度を達成しかつ製造工
程を簡単化できコスト低減を図れるＭＯＳ形コンデンサ
により構成されるアナログ−ディジタル変換器を提供す
ることを目的とする。
層による電圧特性を補正して高精度を達成しかつ製造工
程を簡単化できコスト低減を図れるＭＯＳ形コンデンサ
により構成されるアナログ−ディジタル変換器を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は前記問題点を解
決するために、標本化されたアナログ入力電圧を基準電
圧と逐次比較し、該基準電圧を前記入力電圧に近づけデ
ィジタルに変換するアナログ−ディジタル変換器に、第
１のスイッチ群、第１の容量補正コンデンサアレイ、電
圧比較手段及び逐次比較レジスタを設ける。前記複数の
スイッチからなる第１のスイッチ群は前記アナログ入力
電圧と比較するために前記基準電圧を切換える。前記複
数のＭＯＳ型コンデンサからなる第１の容量補正コンデ
ンサアレイは一方の電極を拡散層とし、前記第１のスイ
ッチ群により印加された基準電圧変化にともなう空乏層
形成に対応してそれぞれの面積比を一定の割合で変化さ
せて単位容量の変化を補正する。前記電圧比較手段は第
１の容量補正コンデンサにより保持された前記入力電圧
と印加された前記基準電圧とを逐次比較しディジタル変
換を行う。前記電圧比較レジスタは前記アナログ入力電
圧と前記基準電圧を比較するために前記第１のスイッチ
群の複数のスイッチを所定の順序に従って逐次切換え
る。
決するために、標本化されたアナログ入力電圧を基準電
圧と逐次比較し、該基準電圧を前記入力電圧に近づけデ
ィジタルに変換するアナログ−ディジタル変換器に、第
１のスイッチ群、第１の容量補正コンデンサアレイ、電
圧比較手段及び逐次比較レジスタを設ける。前記複数の
スイッチからなる第１のスイッチ群は前記アナログ入力
電圧と比較するために前記基準電圧を切換える。前記複
数のＭＯＳ型コンデンサからなる第１の容量補正コンデ
ンサアレイは一方の電極を拡散層とし、前記第１のスイ
ッチ群により印加された基準電圧変化にともなう空乏層
形成に対応してそれぞれの面積比を一定の割合で変化さ
せて単位容量の変化を補正する。前記電圧比較手段は第
１の容量補正コンデンサにより保持された前記入力電圧
と印加された前記基準電圧とを逐次比較しディジタル変
換を行う。前記電圧比較レジスタは前記アナログ入力電
圧と前記基準電圧を比較するために前記第１のスイッチ
群の複数のスイッチを所定の順序に従って逐次切換え
る。
【０００９】さらに前記第１のスイッチ群に加えて２ス
イッチ群を設ける。上位ビットのディジタル信号を得る
ために一方の電極を拡散層とし、前記第１のスイッチ群
により印加された基準電圧変化にともなう空乏層形成に
対応してそれぞれの面積比を一定の割合で変化させて単
位容量の変化を補正する複数のＭＯＳ型コンデンサから
なる第２の容量補正コンデンサアレイを設け、下位ビッ
トのディジタル信号を得るために前記第２のスイッチ群
のスイッチにより切り換えられる複数の階段状の抵抗か
らなる抵抗ストリングを設ける。前記第２の容量補正コ
ンデンサアレイにより形成された電圧及び前記抵抗スト
リングにより形成され電圧と基準電圧とを比較しディジ
タル信号を形成する電圧比較手段を設け、前記アナログ
入力電圧と前記基準電圧を比較するために前記第１及び
２スイッチ群の複数のスイッチを所定の順序に従って逐
次切換える逐次比較レジスタを設ける。
イッチ群を設ける。上位ビットのディジタル信号を得る
ために一方の電極を拡散層とし、前記第１のスイッチ群
により印加された基準電圧変化にともなう空乏層形成に
対応してそれぞれの面積比を一定の割合で変化させて単
位容量の変化を補正する複数のＭＯＳ型コンデンサから
なる第２の容量補正コンデンサアレイを設け、下位ビッ
トのディジタル信号を得るために前記第２のスイッチ群
のスイッチにより切り換えられる複数の階段状の抵抗か
らなる抵抗ストリングを設ける。前記第２の容量補正コ
ンデンサアレイにより形成された電圧及び前記抵抗スト
リングにより形成され電圧と基準電圧とを比較しディジ
タル信号を形成する電圧比較手段を設け、前記アナログ
入力電圧と前記基準電圧を比較するために前記第１及び
２スイッチ群の複数のスイッチを所定の順序に従って逐
次切換える逐次比較レジスタを設ける。
【００１０】
【作用】本発明のアナログ−ディジタル変換器によれ
ば、前記複数のスイッチからなる第１のスイッチ群によ
って前記アナログ入力電圧と比較するために前記基準電
圧が切換えられる。前記複数のＭＯＳ型コンデンサから
なる第１の容量補正コンデンサアレイによって一方の電
極が拡散層とされ、前記第１のスイッチ群により印加さ
れた基準電圧変化にともなう空乏層形成に対応してそれ
ぞれの面積比が一定の割合で変化し単位容量の変化が補
正される。このため一方の電極を拡散層にすることによ
り空乏層が形成されても変換特性における非直線性誤差
を減少できるようになる。第１の容量補正コンデンサに
より保持された前記入力電圧と印加された前記基準電圧
とが、前記電圧比較手段により、逐次比較されディジタ
ル変換が行われる。前記電圧比較レジスタによって前記
アナログ入力電圧と前記基準電圧を比較するために前記
第１のスイッチ群の複数のスイッチが所定の順序に従っ
て逐次切換えられる。したがって、ＭＯＳ型コンデンサ
の一方の電極を拡散層にすることによる非直線性誤差を
改善できため、高精度、製造工程が簡単で低コストのア
ナログ−ディジタル変換器を提供できる。
ば、前記複数のスイッチからなる第１のスイッチ群によ
って前記アナログ入力電圧と比較するために前記基準電
圧が切換えられる。前記複数のＭＯＳ型コンデンサから
なる第１の容量補正コンデンサアレイによって一方の電
極が拡散層とされ、前記第１のスイッチ群により印加さ
れた基準電圧変化にともなう空乏層形成に対応してそれ
ぞれの面積比が一定の割合で変化し単位容量の変化が補
正される。このため一方の電極を拡散層にすることによ
り空乏層が形成されても変換特性における非直線性誤差
を減少できるようになる。第１の容量補正コンデンサに
より保持された前記入力電圧と印加された前記基準電圧
とが、前記電圧比較手段により、逐次比較されディジタ
ル変換が行われる。前記電圧比較レジスタによって前記
アナログ入力電圧と前記基準電圧を比較するために前記
第１のスイッチ群の複数のスイッチが所定の順序に従っ
て逐次切換えられる。したがって、ＭＯＳ型コンデンサ
の一方の電極を拡散層にすることによる非直線性誤差を
改善できため、高精度、製造工程が簡単で低コストのア
ナログ−ディジタル変換器を提供できる。
【００１１】さらに前記第１のスイッチ群に加えて２ス
イッチ群を設ける。上位ビットのディジタル信号を得る
ために一方の電極を拡散層とし、前記第１のスイッチ群
により印加された基準電圧変化にともなう空乏層形成に
対応してそれぞれの面積比を一定の割合で変化させて単
位容量の変化を補正する複数のＭＯＳ型コンデンサから
なる第２の容量補正コンデンサアレイを設け、下位ビッ
トのディジタル信号を得るために前記第２のスイッチ群
のスイッチにより切り換えられる複数の階段状の抵抗か
らなる抵抗ストリングを設ける。前記第２の容量補正コ
ンデンサアレイにより形成された電圧及び前記抵抗スト
リングにより形成され電圧と基準電圧とを比較しディジ
タル信号を形成する電圧比較手段を設け、前記アナログ
入力電圧と前記基準電圧を比較するために前記第１及び
２スイッチ群の複数のスイッチを所定の順序に従って逐
次切換える逐次比較レジスタを設ける。このようにして
チップの面積を小さくできるアナログ−ディジタル変換
器のＭＯＳ型コンデンサの一方をさらに拡散層とするた
め製造コストの低減化を図れる。
イッチ群を設ける。上位ビットのディジタル信号を得る
ために一方の電極を拡散層とし、前記第１のスイッチ群
により印加された基準電圧変化にともなう空乏層形成に
対応してそれぞれの面積比を一定の割合で変化させて単
位容量の変化を補正する複数のＭＯＳ型コンデンサから
なる第２の容量補正コンデンサアレイを設け、下位ビッ
トのディジタル信号を得るために前記第２のスイッチ群
のスイッチにより切り換えられる複数の階段状の抵抗か
らなる抵抗ストリングを設ける。前記第２の容量補正コ
ンデンサアレイにより形成された電圧及び前記抵抗スト
リングにより形成され電圧と基準電圧とを比較しディジ
タル信号を形成する電圧比較手段を設け、前記アナログ
入力電圧と前記基準電圧を比較するために前記第１及び
２スイッチ群の複数のスイッチを所定の順序に従って逐
次切換える逐次比較レジスタを設ける。このようにして
チップの面積を小さくできるアナログ−ディジタル変換
器のＭＯＳ型コンデンサの一方をさらに拡散層とするた
め製造コストの低減化を図れる。
【００１２】
【実施例】以下本発明の実施例について図面を参照して
説明する。図１は本発明の第１の実施例に係る空乏層に
よる容量変化を補正したＭＯＳ型コンデンサ素子を有す
る電荷比較型のアナログ−ディジタル変換器を示す図で
ある。本図に示すように、電荷比較型のアナログ−ディ
ジタル変換器は、先ず標本化されたアナログ信号ＶA 、
基準電圧Ｖref + 及びＶref - を択一的に選択する複数
のスイッチＳ1 、Ｓ2 、Ｓ3 、…、Ｓm-1 及びＳm から
なるスイッチ群１を具備する。
説明する。図１は本発明の第１の実施例に係る空乏層に
よる容量変化を補正したＭＯＳ型コンデンサ素子を有す
る電荷比較型のアナログ−ディジタル変換器を示す図で
ある。本図に示すように、電荷比較型のアナログ−ディ
ジタル変換器は、先ず標本化されたアナログ信号ＶA 、
基準電圧Ｖref + 及びＶref - を択一的に選択する複数
のスイッチＳ1 、Ｓ2 、Ｓ3 、…、Ｓm-1 及びＳm から
なるスイッチ群１を具備する。
【００１３】前記スイッチ群１のスイッチＳ1 、Ｓ2 、
Ｓ3 、…、Ｓm-1 及びＳm によって選択された信号を入
力する容量補正コンデンサアレイ２はそれぞれが単位容
量Ｃであり、さらにそれぞれ空乏層による電圧変化を補
正した複数のＭＯＳ型コンデンサ素子Ｃ1 、Ｃ2 、Ｃ3
、…、Ｃm-1 及ぶＣm からなる。各該複数のＭＯＳ型
コンデンサは図１０に示す構成のものである。該コンデ
ンサの電極は前記スイッチ側を拡散層とする。これは電
極の拡散層と基板との間に接合容量がありそれによる影
響をなくすためである。アナログ−ディジタル変換器と
してｎビットの分解能が必要ならばｍ＝２n 個の単位容
量の上記コンデンサ素子とスイッチが用いられる。
Ｓ3 、…、Ｓm-1 及びＳm によって選択された信号を入
力する容量補正コンデンサアレイ２はそれぞれが単位容
量Ｃであり、さらにそれぞれ空乏層による電圧変化を補
正した複数のＭＯＳ型コンデンサ素子Ｃ1 、Ｃ2 、Ｃ3
、…、Ｃm-1 及ぶＣm からなる。各該複数のＭＯＳ型
コンデンサは図１０に示す構成のものである。該コンデ
ンサの電極は前記スイッチ側を拡散層とする。これは電
極の拡散層と基板との間に接合容量がありそれによる影
響をなくすためである。アナログ−ディジタル変換器と
してｎビットの分解能が必要ならばｍ＝２n 個の単位容
量の上記コンデンサ素子とスイッチが用いられる。
【００１４】図２は図１の逐次比較手段により一例とし
て３ビットのデータを形成するために切り換えられるス
イッチ群の基準電圧接続パターンを示す図である。アナ
ログ信号ＶA をサンプリング後スイッチＳ1 からＳm は
逐次比較レジスタ５のｎビットのデータにより基準電圧
Ｖref + からＶref - へ切り替わるが、一例としてｎ＝
３ビットの場合には、本図に示すような３ビットデータ
とスイッチＳ1 からＳ8 までのパターンとなる。本図に
おいて、スイッチの接続は「＋」はＶref + への接続
を、「−」はＶref - へ接続を表す。後述の逐次比較レ
ジスタ５からのＤ0 からＤ2 の値によりＳ1 からＳ8 は
この順にＶref + 側に接続される。
て３ビットのデータを形成するために切り換えられるス
イッチ群の基準電圧接続パターンを示す図である。アナ
ログ信号ＶA をサンプリング後スイッチＳ1 からＳm は
逐次比較レジスタ５のｎビットのデータにより基準電圧
Ｖref + からＶref - へ切り替わるが、一例としてｎ＝
３ビットの場合には、本図に示すような３ビットデータ
とスイッチＳ1 からＳ8 までのパターンとなる。本図に
おいて、スイッチの接続は「＋」はＶref + への接続
を、「−」はＶref - へ接続を表す。後述の逐次比較レ
ジスタ５からのＤ0 からＤ2 の値によりＳ1 からＳ8 は
この順にＶref + 側に接続される。
【００１５】次に複数のＭＯＳ型コンデンサ素子におけ
る空乏層による容量変化の補正について説明する。この
補正は、図１１に示すようにコンデンサ容量が印加電圧
により増加するため、逆に印加電圧に従ってコンデンサ
容量を減少させて前記増加を補正することを目的とす
る。図３は容量補正コンデンサアレイを構成する各ＭＯ
Ｓ型コンデンサ素子の面積を示す図である。本図に示す
ように、コンデンサ２n 個の総面積は２n Ｓである。コ
ンデンサ１個の平均面積はＳである。コンデンサＣ1 の
面積を（１＋ａ／１００）Ｓとし、コンデンサＣ２n の
面積を（１−ａ／１００）Ｓとする。
る空乏層による容量変化の補正について説明する。この
補正は、図１１に示すようにコンデンサ容量が印加電圧
により増加するため、逆に印加電圧に従ってコンデンサ
容量を減少させて前記増加を補正することを目的とす
る。図３は容量補正コンデンサアレイを構成する各ＭＯ
Ｓ型コンデンサ素子の面積を示す図である。本図に示す
ように、コンデンサ２n 個の総面積は２n Ｓである。コ
ンデンサ１個の平均面積はＳである。コンデンサＣ1 の
面積を（１＋ａ／１００）Ｓとし、コンデンサＣ２n の
面積を（１−ａ／１００）Ｓとする。
【００１６】図４は図３の面積比の勾配を示す図であ
る。本図にに示すように、ＭＯＳ型コンデンサＣ1 から
Ｃ 2n までの面積は一定の勾配をもった面積比で変化
し、面積比をＣ 2n-1 を基準に＋ａ％から−ａ％まで変
化する。逐次比較の動作において、アナログ入力電圧が
１／２Ｖref の場合に、つまりコンデンサＣ1 からＣ 2
n- 1 までがＶref + 側に接続され、Ｃ 2n-1 ＋１からＣ
2n までがＶref - に接続されたときのＶref + 側とＶ
ref - 側に接続されたコンデンサの面積比は勾配を持っ
ていない場合には１：１となるが。コンデンサを＋ａ％
から−ａ％まで一定勾配で変化させると１＋ａ／２０
０：１−ａ／２００となる。
る。本図にに示すように、ＭＯＳ型コンデンサＣ1 から
Ｃ 2n までの面積は一定の勾配をもった面積比で変化
し、面積比をＣ 2n-1 を基準に＋ａ％から−ａ％まで変
化する。逐次比較の動作において、アナログ入力電圧が
１／２Ｖref の場合に、つまりコンデンサＣ1 からＣ 2
n- 1 までがＶref + 側に接続され、Ｃ 2n-1 ＋１からＣ
2n までがＶref - に接続されたときのＶref + 側とＶ
ref - 側に接続されたコンデンサの面積比は勾配を持っ
ていない場合には１：１となるが。コンデンサを＋ａ％
から−ａ％まで一定勾配で変化させると１＋ａ／２０
０：１−ａ／２００となる。
【００１７】図５は図４に示す面積比に依存する補正用
非直線性誤差の形成を示す図である。本図に示すよう
に、全コンデンサがＶref + 側またはＶref - 側に接続
された場合には補正量はコンデンサの容量は平均値に面
積のものになるため補正量は零である。逐次比較に対し
て変換特性における非直線性誤差は上に凸の山なりの特
性になり、その最大誤差は、アナログ入力電圧が１／２
Ｖref の場合に、（１＋ａ／２００）／２＝１／２＋ａ
／４００であり、％表示ではａ／４％となる。かくして
図１２に示すような非直線性誤差を補正するためにこれ
と逆特性の補正用の非直線性誤差を形成できることが予
測できる。図１２により近い補正用特性の形成について
説明する。
非直線性誤差の形成を示す図である。本図に示すよう
に、全コンデンサがＶref + 側またはＶref - 側に接続
された場合には補正量はコンデンサの容量は平均値に面
積のものになるため補正量は零である。逐次比較に対し
て変換特性における非直線性誤差は上に凸の山なりの特
性になり、その最大誤差は、アナログ入力電圧が１／２
Ｖref の場合に、（１＋ａ／２００）／２＝１／２＋ａ
／４００であり、％表示ではａ／４％となる。かくして
図１２に示すような非直線性誤差を補正するためにこれ
と逆特性の補正用の非直線性誤差を形成できることが予
測できる。図１２により近い補正用特性の形成について
説明する。
【００１８】図６は容量補正コンデンサアレイを構成す
る各ＭＯＳ型コンデンサ素子の別の面積を示す図であ
る。本図に示すように、コンデンサの総面積２n Ｓに対
して、コンデンサＣ1 の面積を（１＋ｂ／１００）Ｓと
し、コンデンサＣ 2n-2 の面積をＳとし、コンデンサＣ
2n の面積を（１−ｂ／３００）Ｓとする。図７は図６
の面積比の勾配を示す図である。本図に示すように、Ｃ
1 からＣ 2 n-2 まではｂ％から０％の変化であり、Ｃ 2
n-2 からＣ 2n までは０％から−ｂ／３％の変化であ
る。ここで逐次比較の動作で１／４Ｖref との比較のと
き、つまりＣ1 からＣ 2n-2 までがＶref + 側に、Ｃ 2
n-2 ＋１からＣ 2n までがＶref - 側に接続されたとき
のＶref + 側とＶref - 側に接続されたコンデンサの面
積比は、勾配を持っていない場合は１：３となるが、本
図に示すように、この場合は１＋ｂ／２００：３−ｂ／
６００となる。
る各ＭＯＳ型コンデンサ素子の別の面積を示す図であ
る。本図に示すように、コンデンサの総面積２n Ｓに対
して、コンデンサＣ1 の面積を（１＋ｂ／１００）Ｓと
し、コンデンサＣ 2n-2 の面積をＳとし、コンデンサＣ
2n の面積を（１−ｂ／３００）Ｓとする。図７は図６
の面積比の勾配を示す図である。本図に示すように、Ｃ
1 からＣ 2 n-2 まではｂ％から０％の変化であり、Ｃ 2
n-2 からＣ 2n までは０％から−ｂ／３％の変化であ
る。ここで逐次比較の動作で１／４Ｖref との比較のと
き、つまりＣ1 からＣ 2n-2 までがＶref + 側に、Ｃ 2
n-2 ＋１からＣ 2n までがＶref - 側に接続されたとき
のＶref + 側とＶref - 側に接続されたコンデンサの面
積比は、勾配を持っていない場合は１：３となるが、本
図に示すように、この場合は１＋ｂ／２００：３−ｂ／
６００となる。
【００１９】図８は図７に示す面積比に依存する補正用
非直線性誤差の形成を示す図である。本図に示すよう
に、逐次比較に対して変換特性における非直線性誤差は
前述と同様に上に凸の山なりの特性になり、その最大誤
差は、アナログ入力電圧が１／４Ｖref の場合に、（１
＋ｂ／２００）＝１／４＋ｂ／８００であり、％表示で
はｂ／８％となる。したがって、従来技術で説明した図
１０に示す下に凸の特性を打ち消すことになる。この結
果、各ＭＯＳ型コンデンサ素子に印加される電圧に応じ
て面積比を任意に調整でき、フラットな非直線性を得る
ことができ、精度の良いアナログ−ディジタル変換器を
得ることができる。
非直線性誤差の形成を示す図である。本図に示すよう
に、逐次比較に対して変換特性における非直線性誤差は
前述と同様に上に凸の山なりの特性になり、その最大誤
差は、アナログ入力電圧が１／４Ｖref の場合に、（１
＋ｂ／２００）＝１／４＋ｂ／８００であり、％表示で
はｂ／８％となる。したがって、従来技術で説明した図
１０に示す下に凸の特性を打ち消すことになる。この結
果、各ＭＯＳ型コンデンサ素子に印加される電圧に応じ
て面積比を任意に調整でき、フラットな非直線性を得る
ことができ、精度の良いアナログ−ディジタル変換器を
得ることができる。
【００２０】前記電荷比較型アナログ−ディジタル変換
器の電圧比較手段３では、前記電圧補正コンデンサアレ
イ２を構成する複数のＭＯＳ型コンデンサ素子の各出力
電圧が非反転端子に入力し該非反転端子と反転端子を短
絡し、標本化された入力電圧を保持するためにスイッチ
Ｓ01が備えられる。該電圧比較比較手段３の反転端子に
は基準電圧ＶB （＝１／２Ｖref + ）を与える基準電圧
電源４が備えられる。前記電圧比較手段３の変換タイミ
ング信号を受けた逐次比較レジスタ５では、スイッチ群
１のスイッチＳ1 、Ｓ2 、Ｓ3 、…、Ｓm-1 及びＳm
を、ｎビットの信号により後述するスイッチ制御デコー
ダ６を介して前記基準電圧Ｖref + 又はＶref - に逐次
接続する。前記スイッチ制御デコータ６では、前記容量
補正コンデンサアレイ２のＭＯＳ型コンデンサ素子Ｃ1
、Ｃ2 、Ｃ3 、…、Ｃm-1 及ぶＣmのうち例えばｋ個の
ＭＯＳ型コンデンサ素子を前記基準電圧Ｖref + 側に接
続する場合に（１＜ｋ＜ｍ）、Ｃ1 から順にＣk まで基
準電圧Ｖref + 側に接続する。
器の電圧比較手段３では、前記電圧補正コンデンサアレ
イ２を構成する複数のＭＯＳ型コンデンサ素子の各出力
電圧が非反転端子に入力し該非反転端子と反転端子を短
絡し、標本化された入力電圧を保持するためにスイッチ
Ｓ01が備えられる。該電圧比較比較手段３の反転端子に
は基準電圧ＶB （＝１／２Ｖref + ）を与える基準電圧
電源４が備えられる。前記電圧比較手段３の変換タイミ
ング信号を受けた逐次比較レジスタ５では、スイッチ群
１のスイッチＳ1 、Ｓ2 、Ｓ3 、…、Ｓm-1 及びＳm
を、ｎビットの信号により後述するスイッチ制御デコー
ダ６を介して前記基準電圧Ｖref + 又はＶref - に逐次
接続する。前記スイッチ制御デコータ６では、前記容量
補正コンデンサアレイ２のＭＯＳ型コンデンサ素子Ｃ1
、Ｃ2 、Ｃ3 、…、Ｃm-1 及ぶＣmのうち例えばｋ個の
ＭＯＳ型コンデンサ素子を前記基準電圧Ｖref + 側に接
続する場合に（１＜ｋ＜ｍ）、Ｃ1 から順にＣk まで基
準電圧Ｖref + 側に接続する。
【００２１】次に一連の動作を説明する。本実施例に係
る電荷型のアナログ−ディジタル変換器によれば、始め
にスイッチＳm （ｍ＝１〜２n ）は全てアナログ入力Ｖ
A 側に接続され、また複数のコンデンサ素子Ｃm の電圧
比較手段３への入力側ではスイッチＳO1がオンしてい
る。このため双方の電圧比較手段３の入力端子電圧はＶ
B となっている。この状態でアナログ入力電圧が電圧補
正コンデンサアレイ２にサンプリングされ、保持され
る。次にスイッチＳO1をオフにし、スイッチＳm は逐次
比較レジスタ５からのｎビットの信号によりＶref + 側
又はＶref - 側に接続される。この場合スイッチ前記Ｓ
1 からＳk までが基準電圧Ｖref + に接続され、前記Ｓ
k+1 からＳm までＶref - に接続されているとすると、
前記電圧比較手段の非反転入力端子での電圧Ｖinは、 Ｖin＝ｋ・Ｖref ／ｍ＋ＶB −ＶA となる。このためスイッチが切り換えられるに従って基
準電圧Ｖref + に接続するＭＯＳ型コンデンサの印加電
圧はその度にＶref ／ｍだけ増加し、逆に基準電圧Ｖre
f - に接続するものの印加電圧は上記割合で減少する。
この印加電圧変化に起因して形成される空乏層による電
圧変化が本実施例による電圧補正コンデンサアレイ２に
より補正される。
る電荷型のアナログ−ディジタル変換器によれば、始め
にスイッチＳm （ｍ＝１〜２n ）は全てアナログ入力Ｖ
A 側に接続され、また複数のコンデンサ素子Ｃm の電圧
比較手段３への入力側ではスイッチＳO1がオンしてい
る。このため双方の電圧比較手段３の入力端子電圧はＶ
B となっている。この状態でアナログ入力電圧が電圧補
正コンデンサアレイ２にサンプリングされ、保持され
る。次にスイッチＳO1をオフにし、スイッチＳm は逐次
比較レジスタ５からのｎビットの信号によりＶref + 側
又はＶref - 側に接続される。この場合スイッチ前記Ｓ
1 からＳk までが基準電圧Ｖref + に接続され、前記Ｓ
k+1 からＳm までＶref - に接続されているとすると、
前記電圧比較手段の非反転入力端子での電圧Ｖinは、 Ｖin＝ｋ・Ｖref ／ｍ＋ＶB −ＶA となる。このためスイッチが切り換えられるに従って基
準電圧Ｖref + に接続するＭＯＳ型コンデンサの印加電
圧はその度にＶref ／ｍだけ増加し、逆に基準電圧Ｖre
f - に接続するものの印加電圧は上記割合で減少する。
この印加電圧変化に起因して形成される空乏層による電
圧変化が本実施例による電圧補正コンデンサアレイ２に
より補正される。
【００２２】前記補正された前記電圧比較手段３の非反
転入力端子での電圧Ｖinに基づき、電圧比較手段３の出
力によりＭＳＢ側からＬＳＢまでのｎビットのディジタ
ルデータが形成される。以上の第１の実施例では、例え
ば１０ビットのアナログ−ディジタル変換器を構成する
場合に、２10＝１０２４個のＭＯＳ型コンデンサ素子、
スイッチさらにスイッチ制御デコーダが必要となり、チ
ップ面積が増大する。このチップ面積増大を避けるもの
として電荷比較型と抵抗分圧型を組合せアナログ−ディ
ジタル変換器があるが、このアナログ−ディジタル変換
器にも本発明に係る前記電圧補正コンデンサアレイ２を
使用することができる。以下にこの変換器を説明する。
転入力端子での電圧Ｖinに基づき、電圧比較手段３の出
力によりＭＳＢ側からＬＳＢまでのｎビットのディジタ
ルデータが形成される。以上の第１の実施例では、例え
ば１０ビットのアナログ−ディジタル変換器を構成する
場合に、２10＝１０２４個のＭＯＳ型コンデンサ素子、
スイッチさらにスイッチ制御デコーダが必要となり、チ
ップ面積が増大する。このチップ面積増大を避けるもの
として電荷比較型と抵抗分圧型を組合せアナログ−ディ
ジタル変換器があるが、このアナログ−ディジタル変換
器にも本発明に係る前記電圧補正コンデンサアレイ２を
使用することができる。以下にこの変換器を説明する。
【００２３】図９は本発明の第２の実施例に係る空乏層
による容量変化を補正したＭＯＳ型コンデンサ素子を有
し、電荷比較型と抵抗分圧型を組み合わせたアナログ−
ディジタル変換器を示す図である。本図は１０ビット構
成ものを示し、図１の第１の実施例と異なる構成は、上
位ｎビットにスイッチＳ0 、Ｓ1 、Ｓ2 、…Ｓ31のスイ
ッチ群１１と、それぞれが前記スイッチ群１１のスイッ
チＳ0 、Ｓ1 、Ｓ2 、……Ｓ31によって選択された信号
を入力し、それぞれが単位容量Ｃであり、さらにそれぞ
れ空乏層による電圧変化を補正した複数のＭＯＳ型コン
デンサ素子Ｃ0、Ｃ2 、Ｃ3 、…、Ｃ31からなる電圧補
正コンデンサアレイ１２と、下位（１０−ｎ）ビットに
用いる抵抗ストリング１５である。このような構成で
は、ＭＯＳ型コンデンサ素子数を減らすことができ、例
えばｎ＝５ビットとすると該コンデンサの数は前記１０
２４個から２5 ＝３２個に減らせる。
による容量変化を補正したＭＯＳ型コンデンサ素子を有
し、電荷比較型と抵抗分圧型を組み合わせたアナログ−
ディジタル変換器を示す図である。本図は１０ビット構
成ものを示し、図１の第１の実施例と異なる構成は、上
位ｎビットにスイッチＳ0 、Ｓ1 、Ｓ2 、…Ｓ31のスイ
ッチ群１１と、それぞれが前記スイッチ群１１のスイッ
チＳ0 、Ｓ1 、Ｓ2 、……Ｓ31によって選択された信号
を入力し、それぞれが単位容量Ｃであり、さらにそれぞ
れ空乏層による電圧変化を補正した複数のＭＯＳ型コン
デンサ素子Ｃ0、Ｃ2 、Ｃ3 、…、Ｃ31からなる電圧補
正コンデンサアレイ１２と、下位（１０−ｎ）ビットに
用いる抵抗ストリング１５である。このような構成で
は、ＭＯＳ型コンデンサ素子数を減らすことができ、例
えばｎ＝５ビットとすると該コンデンサの数は前記１０
２４個から２5 ＝３２個に減らせる。
【００２４】容量補正をしない場合に、図１２に示す特
性になり、その最大誤差が、例えば１０ビット精度で−
２ＬＳＢ（−０．１９５％）となった場合にその特性を
補正するためにコンデンサＣ1 からＣ31までの面積を図
７に示すように勾配をつけ変化させればよい。コンデン
サの総面積は３２Ｓとし、下位５ビットを決定する抵抗
ストリング１５に接続させるコンデンサＣ0 は平均値Ｓ
にしておく。コンデンサの面積の補正値ｂの値は図８で
最大誤差がｂ／８％となっており、ｂ／８＝０．１９５
からｂは１．５６％となる。したがってＣ1 の値は１．
０１５６Ｓ、Ｃ8 はＳ，Ｃ31は０．９９４８Ｓとなるよ
うに、Ｃ1 からＣ31の面積に勾配をつければよい。なお
コンデンサの面積の勾配のつけ方は図３、６に示すよう
に直線的でなく、アナログ−ディジタル変換器の特性に
合わせて曲線的に勾配を持たせ、補正することもでき
る。
性になり、その最大誤差が、例えば１０ビット精度で−
２ＬＳＢ（−０．１９５％）となった場合にその特性を
補正するためにコンデンサＣ1 からＣ31までの面積を図
７に示すように勾配をつけ変化させればよい。コンデン
サの総面積は３２Ｓとし、下位５ビットを決定する抵抗
ストリング１５に接続させるコンデンサＣ0 は平均値Ｓ
にしておく。コンデンサの面積の補正値ｂの値は図８で
最大誤差がｂ／８％となっており、ｂ／８＝０．１９５
からｂは１．５６％となる。したがってＣ1 の値は１．
０１５６Ｓ、Ｃ8 はＳ，Ｃ31は０．９９４８Ｓとなるよ
うに、Ｃ1 からＣ31の面積に勾配をつければよい。なお
コンデンサの面積の勾配のつけ方は図３、６に示すよう
に直線的でなく、アナログ−ディジタル変換器の特性に
合わせて曲線的に勾配を持たせ、補正することもでき
る。
【００２５】前記抵抗ストリング１５は３３個の抵抗Ｒ
0 、Ｒ1 …Ｒ30、Ｒ31、Ｒ32からなる複数の抵抗群１３
と、３２個のスイッチＳR0、…、ＳR29 、ＳR30 、ＳR3
1 からなる複数のスイッチ群１４を備えることが必要で
あり、さらにこれらのためにスイッチ制御デコーダ６で
切替えが必要となるが、全体としてチップの面積は大幅
に減らせることができる。このような電荷比較型と抵抗
分圧型を組み合わせたアナログ−ディジタル変換器にお
いて、前述したような電圧補正コンデンサアレイ１２を
使用することにより、すなわちＭＯＳ型コンデンサ素子
の面積比に任意の勾配をもたせて、比直線性誤差を山な
りの特性にすることができ、ＭＯＳ型コンデンサ素子の
電圧特性による誤差を補正することが可能になる。
0 、Ｒ1 …Ｒ30、Ｒ31、Ｒ32からなる複数の抵抗群１３
と、３２個のスイッチＳR0、…、ＳR29 、ＳR30 、ＳR3
1 からなる複数のスイッチ群１４を備えることが必要で
あり、さらにこれらのためにスイッチ制御デコーダ６で
切替えが必要となるが、全体としてチップの面積は大幅
に減らせることができる。このような電荷比較型と抵抗
分圧型を組み合わせたアナログ−ディジタル変換器にお
いて、前述したような電圧補正コンデンサアレイ１２を
使用することにより、すなわちＭＯＳ型コンデンサ素子
の面積比に任意の勾配をもたせて、比直線性誤差を山な
りの特性にすることができ、ＭＯＳ型コンデンサ素子の
電圧特性による誤差を補正することが可能になる。
【００２６】
【発明の効果】以上説明したように本発明によれば、コ
ンデンサアレイを用いてアナログ−ディジタル変換器に
おいて全て単位容量とスイッチの組合せで構成し、逐次
比較レジスタからのデータに従って決められた順序でＭ
ＯＳ型コンデンサ素子がスイッチにより基準電圧に接続
され、この順序に従ってコンデンサ素子の面積に任意の
勾配をつけて空乏層により生じる容量を補正するので、
アナログ−ディジタル変換器の直線性を向上できる。
ンデンサアレイを用いてアナログ−ディジタル変換器に
おいて全て単位容量とスイッチの組合せで構成し、逐次
比較レジスタからのデータに従って決められた順序でＭ
ＯＳ型コンデンサ素子がスイッチにより基準電圧に接続
され、この順序に従ってコンデンサ素子の面積に任意の
勾配をつけて空乏層により生じる容量を補正するので、
アナログ−ディジタル変換器の直線性を向上できる。
【図１】本発明の第１の実施例に係る空乏層による容量
変化を補正したＭＯＳ型コンデンサ素子を有する電荷比
較型のアナログ−ディジタル変換器を示す図である。
変化を補正したＭＯＳ型コンデンサ素子を有する電荷比
較型のアナログ−ディジタル変換器を示す図である。
【図２】図１の逐次比較手段により一例として３ビット
のデータを形成するために切り換えられるスイッチ群の
基準電圧パターンを示す図である。
のデータを形成するために切り換えられるスイッチ群の
基準電圧パターンを示す図である。
【図３】容量補正コンデンサアレイを構成する各ＭＯＳ
型コンデンサ素子の面積を示す図である。
型コンデンサ素子の面積を示す図である。
【図４】図３の面積比の勾配を示す図である。
【図５】図４に示す面積比に依存する補正用非直線性誤
差の形成を示す図である。
差の形成を示す図である。
【図６】容量補正コンデンサアレイを構成する各ＭＯＳ
型コンデンサ素子の別の面積を示す図である。
型コンデンサ素子の別の面積を示す図である。
【図７】図６の面積比の勾配を示す図である。
【図８】図７に示す面積比に依存する補正用非直線性誤
差の形成を示す図である。
差の形成を示す図である。
【図９】本発明の第２の実施例に係る空乏層による容量
変化を補正したＭＯＳ型コンデンサ素子を有し、電荷比
較型と抵抗分圧型を組み合わせたアナログ−ディジタル
変換器を示す図である。
変化を補正したＭＯＳ型コンデンサ素子を有し、電荷比
較型と抵抗分圧型を組み合わせたアナログ−ディジタル
変換器を示す図である。
【図１０】従来の一層ポリシリコンで形成されるＭＯＳ
型コンデンサを示す図である。
型コンデンサを示す図である。
【図１１】コンデンサ容量の空乏層による影響を示す図
である。
である。
【図１２】アナログ−ディジタル変換器の変換特性にお
ける非直線性誤差を示す図である。
ける非直線性誤差を示す図である。
１、１１…スイッチ群 ２、１２…電圧補正コンデンサアレイ ３…電圧比較手段 ４…基準電圧電源 ５…逐次比較レジスタ ６…スイッチ制御デコーダ １３…抵抗ストリング
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/00 - 1/88
Claims (2)
- 【請求項１】 標本化されたアナログ入力電圧を基準電
圧と逐次比較し、該基準電圧を前記入力電圧に近づけデ
ィジタルに変換するアナログ−ディジタル変換器であっ
て、 前記アナログ入力電圧と比較するために前記基準電圧を
切換える複数のスイッチからなる第１のスイッチ群と、 前記第１のスイッチ群により印加された基準電圧の変化
にともなう空乏層形成に対応してそれぞれの面積比を一
定の割合で変化させて容量の変化を補正する複数のＭＯ
Ｓ型コンデンサであって、前記アナログ入力電圧をサン
プリングしてその後に前記基準電圧の変化により電荷再
分配する第１の容量補正コンデンサアレイと、 該第１の容量補正コンデンサにより保持された前記入力
電圧と印加された前記基準電圧とを逐次比較しディジタ
ル変換を行う電圧比較手段と、 前記アナログ入力電圧と前記基準電圧を比較するために
前記第１のスイッチ群の複数のスイッチを、前記コンデ
ンサアレイに対し、前記アナログ入力電圧を接続する、
第１の基準電圧（Ｖref + ) を接続する、第２の基準電
圧（Ｖref - )を接続する、ように所定の順序に従って
逐次切換える逐次比較レジスタと、を備え、 前記複数のコンデンサに１〜２ n の番号を付したとき、
前記アナログ入力電圧のサンプリング後に、前記逐次比
較レジスタの値数ｋに基づいて前記第１のスイッチ群の
スイッチを切り換える際に、前記複数のコンデンサの１
からｋ番までが前記２種類の基準電圧の内の一方の基準
電圧に接続され、残りのコンデンサが他方の基準電圧に
接続され、さらに、前記複数のコンデンサの各々は単位
容量で形成され、かつ接続が切り換わる順番に一定の割
合で面積比が変化して当該コンデンサの容量が補正され
るようにしたことを特徴とする アナログ−ディジタル変
換器。 - 【請求項２】 標本化されたアナログ入力電圧を基準電
圧と逐次比較し、該基準電圧を前記入力電圧に近づけデ
ィジタルに変換するアナログ−ディジタル変換器であっ
て、 前記アナログ入力電圧と比較するために前記基準電圧を
切換える複数のスイッチからなる第１及び第２のスイッ
チ群と、 上位ビットのディジタル信号を得るために、前記第１の
スイッチ群により印加された基準電圧の変化にともなう
空乏層形成に対応してそれぞれの面積比を一定の割合で
変化させて容量の変化を補正する複数のＭＯＳ型コンデ
ンサであって、前記アナログ入力電圧をサンプリングし
てその後に前記基準電圧の変化により電荷再分配する第
２の容量補正コンデンサアレイと、 下位ビットのディジタル信号を得るために、前記第２の
スイッチ群のスイッチにより切り換えられる複数の階段
状の抵抗からなる抵抗ストリングと、 前記第２の容量補正コンデンサにより形成された電圧及
び前記抵抗ストリングにより形成され電圧と基準電圧と
を比較しディジタル信号を形成する電圧比較手段と、 前記アナログ入力電圧と前記基準電圧を比較するために
前記第１及び第２のスイッチ群の複数のスイッチを、前
記コンデンサアレイに対し、前記アナログ入力電圧を接
続する、第１の基準電圧（Ｖref + ) を接続する、第２
の基準電圧（Ｖref - ) を接続する、ように所定の順序
に従って逐次切換える逐次比較レジスタとを備え、 前記上位ビットのディジタル信号を得るための複数のコ
ンデンサに１〜２ n の番号を付したとき、前記アナログ
入力電圧のサンプリング後に、前記逐次比較レジスタの
値数ｋに基づいて前記第１のスイッチ群のスイッチを切
り換える際に、前記複数のコンデンサの１からｋ番まで
が前記２種類の基準電圧の内の一方の基準電圧に接続さ
れ、残りのコンデンサが他方の基準電圧に接続され、さ
らに、前記複数のコンデンサの各々は単位容量で形成さ
れ、かつ接続が切り換わる順番に一定の割合で面積比が
変化して当該コンデンサの容量が補正され、 かつ、前記下位ビットのディジタル信号を得るために前
記抵抗ストリングに接続されたコンデンサ（Ｃ 0 )は平均
面積に設定する、 ようにしたことを特徴とする アナログ−ディジタル変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20399592A JP2842064B2 (ja) | 1992-07-30 | 1992-07-30 | アナログ−ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20399592A JP2842064B2 (ja) | 1992-07-30 | 1992-07-30 | アナログ−ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653834A JPH0653834A (ja) | 1994-02-25 |
| JP2842064B2 true JP2842064B2 (ja) | 1998-12-24 |
Family
ID=16483036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20399592A Expired - Lifetime JP2842064B2 (ja) | 1992-07-30 | 1992-07-30 | アナログ−ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842064B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807991A (en) * | 1986-04-07 | 1989-02-28 | Electro-Organic Company | Method of inspecting and repairing a structural defect in the surface of an object |
| JPH11205145A (ja) * | 1998-01-14 | 1999-07-30 | Mitsubishi Electric Corp | Ａｄ変換器 |
| CN103748450A (zh) | 2011-08-19 | 2014-04-23 | 马尔文仪器有限公司 | 双模式微粒表征 |
-
1992
- 1992-07-30 JP JP20399592A patent/JP2842064B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0653834A (ja) | 1994-02-25 |
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