JPS62145854A - モノリシック集積回路に於ける複数のキャパシタンスの調節方法及びアナログ―デジタル変換器のインターリーブ動作及び較正方法 - Google Patents

モノリシック集積回路に於ける複数のキャパシタンスの調節方法及びアナログ―デジタル変換器のインターリーブ動作及び較正方法

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JPS62145854A
JPS62145854A JP61299798A JP29979886A JPS62145854A JP S62145854 A JPS62145854 A JP S62145854A JP 61299798 A JP61299798 A JP 61299798A JP 29979886 A JP29979886 A JP 29979886A JP S62145854 A JPS62145854 A JP S62145854A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子回路に関し、より具体的には、モノリシッ
ク集積回路に於て２値のウェイトづけされたキャパシタ
ンス値を較正したアレイを提供する方法に関する。
逐次比較型のアナログ−デジタルコンバータは、一般的
に２値でウェイトづけされた（ｂｉｎａｒｉｌｙ□ａｔ
ｅｉｇｈｔｅｄ）プレシジョン抵抗器又はキャパシター
要素のアレイを含んでいる。この様な２値のウェイトづ
けされたアレイにあっては、該アレイの各要素の抵抗値
又はキャパシタンス値はアレイのもう１つの要素の値の
ちょうど２分の１であることが理想的である。ビット数
が１４よりも多いアナログ−デジタルコンバータに於て
、今まで正確さが要求される要素を非常に精密に作るこ
とは困難であり、且つ費用の掛かることであった。
アナログ−デジタルコンバータと結合して使用される要
素のこの様なアレイを提供するのに用いられてきた１つ
の方法として、ニクロム抵抗器のレーザトリミング（ｌ
ａｓｅｒ　ｔｒｉｍｍｉｎｇ）がある。しかし乍ら、２
値でウェイトづけされた要素を最初にどんなに正確に作
ったとしても、温度変化及び要素の値の長期間のドリフ
トによって変換エラーが常に生ずる。それ故、要素の値
のアレイは時々較正することが望ましい。アナログ−デ
ジタルコンバータは初期製造の後に較正することができ
、外４一 部要素を用いないで較正するものを自己較正回路と称す
るものとする。大きさ、信頼性及び経済性を満足させる
ために、自己較正回路は、現在の処理技術を用いてモノ
リシック集積回路の中で作るのに適当な要素だけを用い
ることが望ましい。
１つの自己較正回路が提案されているが、これは、２値
がウェイトづけされた理想的な値に出来るだけ近付けて
初期製造されたＭＯＳキャパシターのアレイを利用して
いる。提案されている回路は標準のＣＭＯ８又はＮＭＯ
３技術を用いて実行することが出来る。較正している間
、キャパシタンス値のエラーは測定され、デジタルコー
ドとしてメモリーの中に記憶される。これ等のデジタル
コードは演算処理され、アナログ電圧を発生させるのに
用いられる。アナログ電圧はデジタルからアナログへの
変換器を用いて前記エラーが訂正される。提案された回
路は可成り複雑であり、又、アナログ電圧を発生させ、
それを利用して判明したエラーを訂正するプロセスはそ
れ自身がエラーなしという訳にはいかない。
従って、モノリシック集積回路の中で複数のキャパシタ
ンスの値を調節し、複数のキャパシタンスが非常に高い
精度で２値のウェイトづけがされたシーケンスを形成出
来る方法が必要とされる。この様な方法はキャパシタン
ス値のアレイを連続的に較正することが出来るように、
時々繰り返し行なわれることが更に望ましい。
本発明のもう１つの目的に於ては、アナログ−デジタル
コンバータにおけるキャパシタンスを２値でウェイトづ
けされたアレイとするために自己較正処理を連続的に行
ない、アナログ−デジタルコンバータの使用者に対して
トランスペアレント（ｔｒａｎｓｐａｒｅｎｔ）である
ことが望ましい。
本発明は、キャパシタンスの２値がウェイトづけされた
アレイとするため、キャパシタンスを自己較正する方法
を明らかにするものである。この方法は現在のＭＯ８処
理技術を用いて容易に且つ経済的に作ることの出来る回
路と結合して用いることにより、モノリシック集積回路
に実施することが出来る。自己較正方法はマルチステッ
プ式の手続であって、これはアナログ−デジタルコンバ
ータの変換動作のような他の回路動作でインターリーフ
され連続的に行なうことが出来る。
本発明の望ましい実施例を図面に基づいて説明する。
第１Ａ図は、本発明の方法に基づいて、キャパシタンス
値を２値で重みづけするシーケンスを形成するのに用い
られる回路を示している。第１Ａ図の回路全体を引用符
号（１０）で示す。回路（１０）は電圧コンパレータ（
１２）、ＣＲＥＦで表した基準（リファレンス）キャパ
シター、キャパシター（１４）　（１６）（１８）から
構成される一次キャパシターのセット、キャパシター（
２０）　（２２）　（２４）から較正されるトリムキャ
パシターの第１のセット、キャパシター（２６）（２８
）　（３０）　（３２）から較正されるトリムキャパシ
ターの第２のセット、キャパシター（３４）　（３６）
　（３８）　（４０）（４２）から較正される１〜リム
キヤパシターの第３のセットを含んでいる。
回路（１０）のキャパシターは各々の１端子がフローチ
ングノード（４４）に接続される。リファレンス−７＝ キャパシターＣＲＥＦはスイッチ（４６）を通じて接地
ノード（Ｇ　Ｎ　Ｄ　）又はリファレンス電圧（Ｖ　Ｒ
ＥＦ）の何れかに接続される。
トリムキャパシターの第°１のセットのトリムキャパシ
ター（２０）　（２２）　（２４）は各々が一次キャパ
シター（１４）と繋がり、一次キャパシター（１４）と
並列に接続してもよく、或は又夫々スイッチ（４ｇ）　
（５０＞　（５２）を通じて接地してもよい。同様に、
トリムキャパシター（２６）　（２８）　（３０）　（
３２）の各々は一次キャパシター　（１６）と繋がり、
一次キャパシター（１６）と並列に接続してもよく、或
は又、夫々スイッチ（５４）　（５６）（５８）　（６
０）を通じてアースに接続してもよい。同じようにして
、トリムキャパシター（３４）　（３６）　（３８）（
４０）　（４２）は各々が一次キャパシター（１８）と
繋がり、一次キャパシター（１８）と並列に接続しても
よく、或は又夫々スイッチ（６２）　（６４）（６６）
　（６８）　（７０）を通じて接地してもよい。
電圧コンパレータ（１２）の正の入力はアースに接続さ
れ、負の入力はフローチングノード（４４）に繋がって
いる。電圧コンパレータ（１２）は、合成された出力を
供給する。合成出力（Ｒｅｓｕｌｔ　０ｕｔｐｕｔ）は
スイッチ（７２）を通じてフローチングノード（４４）
に接続することが出来る。
一次キャパシター（１４）とトリムキャパシターの第１
のセットを並列に接続して得られるキャパシタンスはメ
インスイッチ（７４）を通じてリファレンス電圧ＶＲＥ
Ｆ又はアースの何れにも接続できるようにする。同じよ
うに、一次キャパシター（１６）とトリムキャパシター
の第２のセットを並列に接続して得られるキャパシタン
スはメインスイッチ（７６）を通じてリファレンス電圧
ＶＲＥＦに接続しても又はアースの何れにも接続できる
ようにする。
第１Ａ図の実施例の回路は、キャパシタンス値の２値が
ウェイトづけされたシーケンスを形成するためのもので
あって、一次キャパシター（１４）の合成キャパシタン
スは一次キャパシター（１６）の合成キャパシタンスの
２分の１であって、一次キャパシター（１８）の合成キ
ャパシタンスの４分の１である。
ターゲットとするキャパシタンス値は、回路（１０）の
２値がウェイトづけされたシーケンスを°形成するとい
う目的と適合させるため、回ｌ￥８（１０）のキャパシ
ターの各々に対して選択されねばならない。最初に、リ
ファレンスキャパシターＣＲＥＦ’に対する適当な名目
上のターゲツト値が選択される。ＭＯＳモノリシック集
積回路の中で都合よ〈実施するために、リファレンスキ
ャパシターＣＲＥＦの名目上のターゲツト値が選択され
る。ＭＯＳモノリシック集積回路の中で都合よ〈実施す
るために、基準キャパシターＣＲＥＦの名目上のターゲ
ツト値は、例えばｔ、ｏｐｐである。一次キャパシター
（１４）はリファレンスキャパシターＣＲＥＦの約９５
％の名目上のキャパシタンスを持つように一応設計され
る。
トリムキャパシター（２０）　（２２）　（２４）の第
１のセットは、キャパシタンス値が一次キャパシター（
１４）の約１０％の範囲内で調節可能となるように設計
する。トリムキャパシター（２０）　（２２）　（２４
）は、２値の重みづけが順次なされるような名目上のキ
ャパシタンス値を持つように設計され、キャパシタンス
が互いに等しくなるように設計することも出来るし、或
は又、順次形成される値の各々が先行する値の２分の１
乃至１倍のノンインクルーシブ（ｎｏｎ−ｉｎｃｌｕｓ
ｉｖｅ）の範囲内になるような名目上のキャパシタンス
値を持つように設計することも出来る。　同じようにし
て、一次キャパシタ−（１６）は名目上のキャパシタン
ス値が較正されていない回路における理想キャパシタン
ス値の約９５％となるように設計することが出来る。リ
ファレンスキャパシターＣＲＥＦが１．０ｐＦの場合、
一次キャパシター（１４）と繋がった最終の合成キャパ
シタンスの理想的な値は１．０１）Ｆであって、一次キ
ャパシター（１６）に繋がった最終の合成キャパシタン
スの理想的な値は２．０ｐＦである。
トリムキャパシター（２６）　（２８）　（３０）（３
２）の第２のセットは、第１のキャパシター（１６）と
繋がった最終の合成キャパシタンスの理想値の約１０％
の調節可能な範囲をもつように設計される。
同じようにして、一次キャパシター（１８）は、名目上
のキャパシタンス値が２値でウェイトづけがされた理想
的な最終の合成キャパシタンス値“（例えば４．０ｐＦ
）の約９５％となるように設計され、それと関連したト
リムキャパシター（３４）　（３６）　（３８）（４０
）　（４２）の第３のセットは；キャパシタンスの名目
上のトリミング範囲が係る理想値の約１０％となるよう
に設計される。
トリムキャパシターの第１のセットと同じ要領にて、ト
リムキャパシターの第２のセットとトリムキャパシター
の第３のセットは、各キャパシターは２値でウェイトづ
けされた値を順次形成するように設計される。各位は先
行する値の２分の１乃至１倍のノンインクルーシブの範
囲内となるように設計してもよく、或は又等しいキャパ
シタンス値となるように設計することも出来る。
第１Ｂ図は第１Ａ図のスイッチのＭＯＳの実施例を示し
ている。電圧コンパレータ（１２）と回路（１０）のキ
ャパシターの各々は、現在のＭＯ８処理技術を用いて、
簡単に且つうまくモノリシック集積回路の中に集積化す
ることが出来る。
第２図に回路（１０）のキャパシタンスの調節を行なう
手順を示している。
先ず、キャパシタンスがリファレンスキャパシターＣＲ
ＥＦよりも僅かに小さい一次キャパシターが選択されて
調節が行なわれる。回路（１０）に於てこのキャパシタ
ーは一次キャパシター（１４）である。選択された一次
キャパシターはそれに繋がれたトリムキャパシターのセ
ットの中の最も大きいものと並列に接続されて合成キャ
パシタンス（ｒｅｓｕｌｔａｎｔ　ｃａｐａｃｉｔａｎ
ｃｅ）を形成する。次に、この合成キャパシタンスの値
はリファレンスキャパシタンスと比較される。
リファレンスキャパシタンスを合成キャパシタンスと比
較するための簡単な手段を第３Ａ図及び第３Ｂ図にしめ
している。第３Ａ図において、スイッチ（７２）が閉じ
ると、リファレンスキャパシターＣＲＥＦの１端子がリ
ファレンス電圧ＶＲＥ　Ｆと接続され、一方合成キャパ
シタンスＣＲＥＳＵＬＴＡＮＴの１端子はアースに接続
される。電圧コンパレータ（１２）によってフローチン
グノード（４４）は略アースポテンシャルとなる。従っ
て、すファレンスキャパシターＣＲＥＦはリファレンス
電圧ＶＲＥＦに電荷が与えられ、合成キャパシタンスＣ
ＲＥＳＵＬＴＡＮＴはアースに電荷が与えられる。キャ
パシタンスを比較する次のステップを第３Ｂ図に示して
いる。先ず、スイッチ（７２）が開かれる。次にリファ
レンスキャパシターＣＲＥＦはアースに接続され、一方
合成キャパシタンスＣＲＥＳＵＬＴＡＮＴは電圧リファ
レンスＶＲＥＦに接続される。電圧リファレンスＶＲＥ
Ｆが正の電圧であると仮定すると、フローチングノード
（４４）は、合成キャパシタンスＣＲＥＳＵＬＴＡＮＴ
がリファレンスキャパシターＣＲＦ、Ｆの値よりも大き
い場合、アースよりもプラス側の電圧に移行する。逆に
、フローチングノード（４４）は、もしリファレンスキ
ャパシターＣＲＥＦのキャパシタンスが合成キャパシタ
ンスＣＲＥＳＵＬＴＡＮＴよりも大きい場合、アースよ
りもマイナス側の電圧に移行することになる。電圧コン
パレータ（１２）は、キャパシタンスがより大きいかど
うかに応じて論理Ｏ又は論理１の何れかを合成出力とし
て供給する。
第２図に於て、合成キャパシタンスがリファレンスキャ
パシタンスよりも大きい場合、最も大きいトリムキャパ
シターの接続が解かれる。もし合成キャパシタンスがリ
ファレンスキャパシタンスよりも大きくなかった場合、
最も大きいトリムキャパシターはそれに連繋する一次キ
ャパシターと並列に接続された状態が維持される。何れ
の場合も、次のステップとして、新たな合成キャパシタ
ンスを形成するために、トリムキャパシターの第１のセ
ットの中の次に大きなトリムキャパシターが接続される
。前述と同じようにして、新たな合成キャパシタンスは
リファレンスキャパシタンスと比較される。そして、も
し新たな合成キャパシタンスがリファレンスキャパシタ
ンスよりも大きい場合、最も新しく接続されたトリムキ
ャパシターの接続が解除される。しかし、もしそうでな
ければ第１のキャパシターと並列に接続された状態が保
たれる。この様にして、２番目に大きなトリムキャパシ
ターとの接続がトライされる。充分な数のトリムキャパ
シターを用いることによって、最終的゛にトリミングさ
れて得られた一次キャパシター（１４）に関するキャパ
シタンスは、リファレンスキャパシターＣＲＥＦのキャ
パシタンスと略正確に等しくさせることが出来る。
一次キャパシター（１４）に関連する最終的な合成キャ
パシタンスが決められた後、そのキャパシタンスはリフ
ァレンスキャパシタンスＣＲＥＦと並列に接続されて、
新たなリファレンスキャパシタンスを形成する。この新
たなリファレンスキャパシタンスはリファレンスキャパ
シタンスＣＲＥＦの略ちょうど２倍の値である。一次キ
ャバシター（１４）に関する最終的な合成キャパシタン
スをリファレンスキャパシターＣＲＥＦと並列に接続す
るには、スイッチ（７４）とく４６）を同時に同じ電圧
に切り替えるだけでよい。
次に新たなリファレンスキャパシタンスは、２番目に大
きな一次キャパシター（回路（１０）では一次キャパシ
ター（１６）である）に繋がる合成キャパシタンスをト
リミングするための基準として用いられる。前述した手
続きが一次キャバシター（１６）とそのトリムキャパシ
ターのセットに対して繰り返されると、キャパシター（
１６）に繋がった最終的な合成キャパシタンスが得られ
、これは一次キャパシター（１４）の最終的な合成キャ
パシタンスの値の略ちょうど２倍の値である。
前述の手続きは、全ての一次キャパシターのトリミング
が行なわれるまで一回にトリムキャパシターが１つづつ
繰り返される。全ての一次キャパシターのトリミングが
行なわれた時点で較正手続きは完了する。回路（１０）
は３つの一次キャパシターを含み、２値のウェイトづけ
がされた３つの値を供給するだけであるが、回路は更に
、２値の重みづけがされたもっと大きなシーケンスにま
で拡大することが出来る。
第４図は、第２図の方法によって作動させることの出来
るアナログ−デジタルコンバータの一部を示している。
アナログ−デジタルコンバータはＡＩＮで示されるアナ
ログインプットノード、制御論理（８０）、メインスイ
ッチ（８２）（８４）（８６）　（８８）、及び較正Ｒ
Ａ　Ｍ　（９０）を含んでいる。
制御論理（８０）は電圧コンパレータ（１２）から合成
出力を受け、コントロール信号をメインスイッチ、スイ
ッチ（７２）及び較正ＲＡ　Ｍ’　（９０）に送る。
自己較正を行なうために制御論理（８０）は、第２図に
示す方法に基づいてスイッチを作動させる。
前述の如く、較正には多くのステップからなる手順を経
て、各トリムキャパシターに対してキープ又はドロップ
の決定が順次成される。これ等キープ又はドロップの決
定の各々を、マルチステップ式の較正手続きの中の分離
したキャパシタンス調節ステップであると考えると都合
よい。制御論理（８０）はＲＡＭコントロール信号を較
正ラム（９０）に送り、具体的なトリムキャパシターが
その一次キャパシターと並列に接続されるかどうかにつ
いての情報を記憶させる。較正ＲＡ　Ｍ　（９０）はト
リムキャパシターのコンフィギユレーション（ｃｏｎｆ
ｉｇｕｒａｔｉｏｎ）を適切なものとするために、各ト
リムキャパシターに対して１つづつトリムスイッチコン
トロール信号を送る。
制御論理（８０）はメインスイッチ（８２）　（８４）
　（８６）（８８）を作動させるためにメインスイッチ
コントロール信号を送る。
第４図のアナログ−デジタル回路を３つの異なるモード
で作動させることについて第５図を基に説明する。
第５図において、一番上の時間棒線は、アナログ−デジ
タルコンバータの作動を示しており、その間、アナログ
からデジタルへの変換だけが行なわれる。完全な変換サ
イクルには２つの動作が必要であって、この動作はトラ
ックのＴとコンバートのＣで表している。トラックの間
、電圧コンパレータ（１２）のスイッチ（７６）は閉じ
ており、フローチングモード（４４）を略アース電圧に
する。キャパシターアレイの中の各一次キャパシターの
スイッチ式端子はメインスイッチ（８４）　（８６）　
（８８）を通じてアナログ−インプットＡＩＮに接続さ
れる。キャパシターＣＲＥＦは同じようにして、メイン
スイッチ（８２）を通じてアナログインプットＡＩＮに
接続される。サイクルがコンバート部分にあるとき、ス
イッチ（７２）は開かれ、逐次比較型のアナログ−デジ
タルコンバータに対して従来より行なわれているように
、回路はアナログのインプット信号を表わすデジタルコ
ードを発生させる。キャパシタンスの２値を順次ウェイ
トづけする作業は、アナログ入力電圧の全範囲に亘って
要求される精度を満たすために非常に正確なものでなけ
ればならない。
第５図のまん中の時間棒線は較正だけのモードの動作を
示している。特定のトリムキャパシターをキープするか
、又はドロップするかの決定は、ＡＺで表わされるオー
トゼロオペレーションと、その後の星印で表わされる測
定オペレーションからなるステップによって行なわれる
。１４ビツトよりも多い精密なアナログ−デジタルコン
バータのようにキャパシタンスのアレイが大きい場合、
アレイの中に含まれた各トリムキャパシターに対して１
つづつの非常に多くのステップが必要とされる。
第５図の上から３番目の時間棒線はインターリ−２０＝ 一ブされたモードを示しており、逆サイクルと１つの較
正キャパシタンス−調節ステップが較正手続きを連続的
に且つ使用者に対してトランスペアレントとなるように
インターリーフされる。このインターリーフされたモー
ドでは、較正手続きの中、キャパシタンスの調節ステッ
プが分離してアナログ−デジタル変換サイクルと共にイ
ンターリーフされる。この様な動作に対しては、較正Ｒ
ＡＭ　（９０）は、最も新たに較正動作が完了したもの
からの情報のセットと、較正が行なわれているものから
の情報の別のセットと、２セツトの情報を記憶出来る充
分な容量をもっていることが望ましい。
集積回路内のキャパシターの較正方法と係る方法をアナ
ログ−デジタルコンバータに適用することは前述の記載
から容易に理解されるであろう。
本発明の精神及び範囲から逸脱することなく、本発明に
種々の変更を成すことは明白であろう。
【図面の簡単な説明】
第１Ａ図は本発明に基づいて順次キャパシタンスを２値
でウェイトづけするのに用いられる電気回路図、第１Ｂ
図は第１Ａ図のスイッチのＭＯＳトランジスターの実施
例を示す電気回路図、第２図は本発明に基づいて複数の
キャパシタンスの調節を行ないキャパシタンスを２値で
順次ウェイトづけする方法を示すフローチャート図、第
３Ａ図及び第３Ｂ図は一方のキャパシタンスが他方のキ
ャパシタンスよりも大きいか小さいかを決める方法を示
す電気回路図、第４図は本発明による自己較正回路を用
いたアナログ−デジタルコンバータの一部を示す電気回
路図、及び第５図は本発明に基づく方法であって第４図
のアナログ−デジタルコンバータの中のキャパシターア
レイのインターリーフされた較正をするためのタイミン
グダイヤグラムである。 （１０）・・・凹　路　　　（１ｚ）・・・電圧コンパ
レータ（１４）　（１６）　（１８）・・・一次キャバ
シター（２０）　（２２）　（２４）・・・トリムキャ
パシターの第１のセット （２６）　（２８）（３０）　（３２）・・・トリムキ
ャパシターの第２のセット （３４）　（３６）　（３８）　（４０）（４２）・・
・トリムキャパシターの第３のセット （４４）・・・フローチングノード （８０）・・・制御論理　　　（９０）・・・較正ラム
出願人　　クリスタル　セミコンダクターコーポレーシ
ョン −２４＝

Claims (4)

    【特許請求の範囲】
  1. （１）複数のキャパシタンスを２値でウェイトづけする
    ことを順次行なうことが望ましいモノリシック集積回路
    内の複数のキャパシタンスを調節する方法であって、モ
    ノリシック集積回路は、一次キャパシターの１つのセッ
    トとトリムキャパシターの複数のセットを含んでおり、
    トリムキャパシターの各セットは一次キャパシターの１
    つと個々に繋がっており、 （ａ）一次キャパシターセットの中の１つの一次キャパ
    シターを、該一次キャパシターと繋がったトリムキャパ
    シターセットの中の１つのトリムキャパシターと並列に
    接続して合成キャパシタンスを形成する工程、 （ｂ）合成キャパシタンスの値がリファレンスキャパシ
    タンスの値よりも大きいか小さいかを決める工程、 （ｃ）合成キャパシタンスの値がリファレンスキャパシ
    タンスの値よりも大きい場合、当該トリムキャパシター
    と一次キャパシターの接続を解除する工程、 （ｄ）そのトリムキャパシターセットの中の別のトリム
    キャパシターを一次キャパシターと並列に接続して新た
    な合成キャパシタンスを形成し、前記合成キャパシタン
    スと取り替える工程、 （ｅ）新たな合成キャパシタンスの値はリファレンスキ
    ャパシタンスの値よりも大きいか小さいかを決める工程
    、 （ｆ）新たな合成キャパシタンスの値がリファレンスキ
    ャパシタンスの値よりも大きい場合、前記別のトリムキ
    ャパシターと一次キャパシターとの接続を解除する工程
    、 （ｇ）そのトリムキャパシターセットの中の各トリムキ
    ャパシターが一次キャパシターと並列に接続され、その
    トリムキャパシターと一次キャパシターとの接続を解除
    するかどうかの決定が行なわれるまで、前記（ｄ）乃至
    （ｆ）の工程を繰り返し行ない、一次キャパシターのキ
    ャパシタンスを含む最終的な合成キャパシタンスを形成
    する工程、 （ｈ）最終的な合成キャパシタンスをリファレンスキャ
    パシタンスと並列に接続して新たなリファレンスキャパ
    シタンスを形成する工程、（ｉ）全ての一次キャパシタ
    ーを使用するまで、異なる一次キャパシターについて前
    記（ａ）乃至（ｈ）までの工程を繰り返す工程、 から構成されるモノリシック集積回路に於ける複数のキ
    ャパシタンスの調節方法。
  2. （２）（ａ）トリムキャパシターのセットは複数のキャ
    パシターを備え、そのキャパシタンス値は順次形成され
    る値の各々が、先行する値の２分の１乃至１倍のノンイ
    ンクルーシブの範囲内にあり、 （ｂ）トリムキャパシターは最も大きなキャパシタンス
    から最も小さなものへ順番にその一次キャパシターと接
    続されている特許請求の範囲第１項に記載の方法。
  3. （３）（ａ）トリムキャパシターセットの各々は複数の
    キャパシターを備え、そのキャパシタンスは２値がウェ
    イトづけされた値を順次形成し、（ｂ）トリムキャパシ
    ターは最も大きなキャパシタンスから最も小さなものへ
    と順番にその一次キャパシターに接続されている特許請
    求の範囲第１項に記載の方法。
  4. （４）マルチステップの較正手続きの中で別々のキャパ
    シタンス−調節ステップは、複数のアナログ−デジタル
    変換で順次インターリーフされるアナログ−デジタルコ
    ンバータの使用方法。
JP61299798A 1985-12-16 1986-12-15 モノリシック集積回路に於ける複数のキャパシタンスの調節方法及びアナログ―デジタル変換器のインターリーブ動作及び較正方法 Granted JPS62145854A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011520393A (ja) * 2008-05-07 2011-07-14 クゥアルコム・インコーポレイテッド Ｖｃｏのキャパシタバンクのトリミングとキャリブレーション

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4903024A (en) * 1987-10-23 1990-02-20 Westinghouse Electric Corp. A/D converter system with error correction and calibration apparatus and method
ATE109325T1 (de) * 1988-09-30 1994-08-15 Siemens Ag Selbstkalibrierender a/d- und d/a-wandler.
DE3941323C2 (de) * 1988-12-14 1994-04-21 Fraunhofer Ges Forschung Halbleiterelement mit einer integrierten Induktivität und Verfahren zu seiner Herstellung
DE3922977A1 (de) * 1989-07-12 1991-01-24 Texas Instruments Deutschland Trimmschaltung und unter verwendung einer solchen trimmschaltung ausfuehrbares abgleichverfahren
US4989002A (en) * 1990-02-12 1991-01-29 Texas Instruments Incorporated Common-mode error self-calibration circuit and method of operation
US5235335A (en) * 1992-06-02 1993-08-10 Texas Instruments Incorporated Circuit and method for tuning capacitor arrays
US5319370A (en) * 1992-08-31 1994-06-07 Crystal Semiconductor, Inc. Analog-to-digital converter with a continuously calibrated voltage reference
DE4313745A1 (de) * 1993-04-27 1994-11-03 Bosch Gmbh Robert Verfahren zur Kompensation von Bauteiletoleranzen in Analog-Digital-Konvertern
US5446420A (en) * 1993-08-25 1995-08-29 Motorola, Inc. Method and apparatus for reducing jitter and improving testability of an oscillator
US5434569A (en) * 1993-09-01 1995-07-18 Texas Instruments Incorporated Methods for adjusting the coupling capacitor of a multi-stage weighted capacitor A/D converter
US5600275A (en) * 1994-04-29 1997-02-04 Analog Devices, Inc. Low-voltage CMOS comparator with offset cancellation
US5600322A (en) * 1994-04-29 1997-02-04 Analog Devices, Inc. Low-voltage CMOS analog-to-digital converter
EP0757861B1 (en) * 1994-04-29 1998-12-30 Analog Devices, Inc. Charge redistribution analog-to-digital converter with system calibration
US5594612A (en) * 1994-08-24 1997-01-14 Crystal Semiconductor Corporation Analog-to-digital converter with digital linearity correction
US5594439A (en) * 1994-08-24 1997-01-14 Crystal Semiconductor Corporation Diagnosing problems in an electrical system by monitoring changes in nonlinear characteristics
US5583501A (en) * 1994-08-24 1996-12-10 Crystal Semiconductor Corporation Digital-to-analog converter with digital linearity correction
US5621406A (en) * 1994-09-29 1997-04-15 Rosemount Inc. System for calibrating analog-to-digital converter
US5668551A (en) * 1995-01-18 1997-09-16 Analog Devices, Inc. Power-up calibration of charge redistribution analog-to-digital converter
US5621409A (en) * 1995-02-15 1997-04-15 Analog Devices, Inc. Analog-to-digital conversion with multiple charge balance conversions
DE19512495C1 (de) * 1995-04-04 1996-08-14 Siemens Ag Verfahren zur Selbstkalibrierung eines A/D- oder D/A-Wandlers
EP0780851B1 (en) * 1995-12-20 2003-06-11 International Business Machines Corporation A semiconductor IC chip with electrically adjustable resistor structures
US5905398A (en) * 1997-04-08 1999-05-18 Burr-Brown Corporation Capacitor array having user-adjustable, manufacturer-trimmable capacitance and method
US6194946B1 (en) 1998-05-07 2001-02-27 Burr-Brown Corporation Method and circuit for compensating the non-linearity of capacitors
EP1039642B1 (en) * 1999-03-24 2004-03-03 STMicroelectronics S.r.l. Analog-digital converter with single-ended input
US6424276B1 (en) * 1999-09-09 2002-07-23 Cirrus Logic, Inc. Successive approximation algorithm-based architectures and systems
US6348885B1 (en) * 1999-09-09 2002-02-19 Cirrus Logic, Inc. System and method for digitally calibrating an analog-to-digital converter
US6448845B2 (en) 1999-09-30 2002-09-10 Koninklijke Philips Electronics N.V. Trimmable reference generator
US6590517B1 (en) 1999-10-22 2003-07-08 Eric J. Swanson Analog to digital conversion circuitry including backup conversion circuitry
US6310518B1 (en) 1999-10-22 2001-10-30 Eric J. Swanson Programmable gain preamplifier
US6414619B1 (en) 1999-10-22 2002-07-02 Eric J. Swanson Autoranging analog to digital conversion circuitry
US6369740B1 (en) 1999-10-22 2002-04-09 Eric J. Swanson Programmable gain preamplifier coupled to an analog to digital converter
US6476751B1 (en) * 2000-03-29 2002-11-05 Photobit Corporation Low voltage analog-to-digital converters with internal reference voltage and offset
EP1490974A4 (en) * 2001-11-30 2006-02-22 Second Sight Medical Prod Inc FLOATING-GATE-DIGITAL / ANALOG CONVERTER
US6857313B2 (en) * 2003-03-31 2005-02-22 Rochester Gauges, Inc. Self-calibrating capacitance gauge
US6869895B1 (en) 2003-09-30 2005-03-22 International Business Machines Corporation Method for adjusting capacitance of an on-chip capacitor
US7921873B2 (en) 2004-01-22 2011-04-12 Rochester Gauges, Inc. Service valve assembly having a stop-fill device and a liquid level indicating dial
US7293578B2 (en) 2004-01-22 2007-11-13 Rochester Gauges, Inc. Gauge assembly having a stop fill device
US7726334B2 (en) 2004-01-22 2010-06-01 Rochester Gauges, Inc. Service valve assembly having a stop-fill device and remote liquid level indicator
US7340366B2 (en) 2004-03-04 2008-03-04 Atmel Corporation Method and apparatus of temperature compensation for integrated circuit chip using on-chip sensor and computation means
WO2007041378A1 (en) * 2005-09-30 2007-04-12 Cirrus Logic, Inc. Calibration of a redundant number system successive approximation analog-to-digital converter
US7690323B2 (en) 2007-10-31 2010-04-06 Rochester Gauges, Inc. Gauge head assembly with non-magnetic insert
US7609184B2 (en) * 2007-11-08 2009-10-27 Advantest Corporation D-A convert apparatus and A-D convert apparatus
TWI367634B (en) * 2009-02-09 2012-07-01 Prolific Technology Inc Self-calibration circuit and method for capacitors
US8253614B1 (en) * 2009-09-01 2012-08-28 Marvell International Ltd. Analog-to-digital conversion methods and systems
US8688393B2 (en) 2010-07-29 2014-04-01 Medtronic, Inc. Techniques for approximating a difference between two capacitances
US9086450B2 (en) * 2010-10-04 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for measuring capacitances of capacitors
US8933712B2 (en) 2012-01-31 2015-01-13 Medtronic, Inc. Servo techniques for approximation of differential capacitance of a sensor
US8810443B2 (en) 2012-04-20 2014-08-19 Linear Technology Corporation Analog-to-digital converter system and method
US9041569B2 (en) 2013-06-28 2015-05-26 Silicon Laboratories Inc. Method and apparatus for calibration of successive approximation register analog-to-digital converters
EP2903009A1 (en) * 2014-02-04 2015-08-05 Telefonaktiebolaget L M Ericsson (publ) Electronic device, circuit and method for trimming electronic components
US10141870B2 (en) * 2014-03-21 2018-11-27 Mjg Innovations, Llc Automated verification testing for a motor capacitor
EP3288183B1 (en) * 2016-08-24 2021-01-13 NXP USA, Inc. Power transistor with harmonic control
TWI664826B (zh) * 2018-02-23 2019-07-01 立積電子股份有限公司 電容調整方法及電容調整裝置
US10673455B2 (en) * 2018-05-11 2020-06-02 Texas Instruments Incorporated Sample and hold circuit with indefinite holding time
US11431348B2 (en) * 2020-02-21 2022-08-30 Semiconductor Components Industries, Llc Two-capacitor digital-to-analog converter

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57186828A (en) * 1981-05-04 1982-11-17 Texas Instruments Inc Data acquisition system with self calibration function and method of calibracting same
JPS5885627A (ja) * 1981-11-03 1983-05-23 テキサス・インスツルメンツ・インコ−ポレイテツド アナログ／デジタル変換回路
JPS6037830A (ja) * 1983-06-27 1985-02-27 モトロ−ラ・インコ−ポレ−テツド 容量性ｄ−ａ変換器及び調整方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4028694A (en) * 1975-06-10 1977-06-07 International Business Machines Corporation A/D and D/A converter using C-2C ladder network
GB1526196A (en) * 1975-11-24 1978-09-27 Plessey Co Ltd Capacitors
JPS5935527B2 (ja) * 1978-04-10 1984-08-29 日本電信電話株式会社 デイジタル・アナログ間変換器
JPS5797682A (en) * 1980-12-10 1982-06-17 Clarion Co Ltd Variable capacitance device
EP0078608B1 (en) * 1981-11-03 1989-08-02 Texas Instruments Incorporated Analog-to-digital converter
FR2574606B1 (fr) * 1984-12-11 1990-05-11 Efcis Convertisseur numerique analogique a redistribution de charges capacitives avec autocalibration

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57186828A (en) * 1981-05-04 1982-11-17 Texas Instruments Inc Data acquisition system with self calibration function and method of calibracting same
JPS5885627A (ja) * 1981-11-03 1983-05-23 テキサス・インスツルメンツ・インコ−ポレイテツド アナログ／デジタル変換回路
JPS6037830A (ja) * 1983-06-27 1985-02-27 モトロ−ラ・インコ−ポレ−テツド 容量性ｄ−ａ変換器及び調整方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011520393A (ja) * 2008-05-07 2011-07-14 クゥアルコム・インコーポレイテッド Ｖｃｏのキャパシタバンクのトリミングとキャリブレーション

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JPH0350421B2 (ja) 1991-08-01
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DE3642070A1 (de) 1987-06-19
US4709225A (en) 1987-11-24
FR2591753B1 (fr) 1989-09-15

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