JPH08237125A - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
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- JPH08237125A JPH08237125A JP3551795A JP3551795A JPH08237125A JP H08237125 A JPH08237125 A JP H08237125A JP 3551795 A JP3551795 A JP 3551795A JP 3551795 A JP3551795 A JP 3551795A JP H08237125 A JPH08237125 A JP H08237125A
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- capacitors
- reference signal
- capacitor
- switch
- bit
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Abstract
(57)【要約】
【目的】分解能が高く、かつ、高精度なアナログ−デジ
タル変換器を提供する。 【構成】コンデンサアレイ２はノードＮ１に対して並列
に接続されたコンデンサ２０１〜２１６を備える。コン
デンサ２０２〜２１６にはスイッチ３０２〜３１６を介
してアナログ信号ＡＩＮ、高電位基準信号ＶＲＨ及び低
電位基準信号ＶＲＬのいずれか一つが入力される。コン
デンサ２０１にはスイッチ３０１によってアナログ信号
ＡＩＮ又はラダー抵抗回路５の出力が入力される。比較
回路４はノードＮ１の電圧に基づいて判定を行い、デジ
タル信号の各ビットＢｉを出力する。スイッチ制御回路
６は各ビットの判定時に、コンデンサ２０２〜２１６の
優先順位に基づいてスイッチ３０２〜３１６を基準信号
ＶＲＨに切り換え、そのスイッチに対応するコンデンサ
に基準信号ＶＲＨを入力する。
タル変換器を提供する。 【構成】コンデンサアレイ２はノードＮ１に対して並列
に接続されたコンデンサ２０１〜２１６を備える。コン
デンサ２０２〜２１６にはスイッチ３０２〜３１６を介
してアナログ信号ＡＩＮ、高電位基準信号ＶＲＨ及び低
電位基準信号ＶＲＬのいずれか一つが入力される。コン
デンサ２０１にはスイッチ３０１によってアナログ信号
ＡＩＮ又はラダー抵抗回路５の出力が入力される。比較
回路４はノードＮ１の電圧に基づいて判定を行い、デジ
タル信号の各ビットＢｉを出力する。スイッチ制御回路
６は各ビットの判定時に、コンデンサ２０２〜２１６の
優先順位に基づいてスイッチ３０２〜３１６を基準信号
ＶＲＨに切り換え、そのスイッチに対応するコンデンサ
に基準信号ＶＲＨを入力する。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をデジタル
信号に変換するためのアナログ−デジタル変換器（以
下、ＡＤ変換器という）に係り、詳しくはアナログ−デ
ジタル変換（以下、ＡＤ変換という）の精度の向上に関
する。
信号に変換するためのアナログ−デジタル変換器（以
下、ＡＤ変換器という）に係り、詳しくはアナログ−デ
ジタル変換（以下、ＡＤ変換という）の精度の向上に関
する。
【０００２】近年、ビデオカメラ等の電子回路を使用し
た製品においてデジタル信号処理が増加してきたため、
自然界の物量であるアナログ信号をデジタル信号に変換
するためのＡＤ変換器の需要が高まっており、分解能が
高くかつ高精度なＡＤ変換器の要求も高くなってきてい
る。
た製品においてデジタル信号処理が増加してきたため、
自然界の物量であるアナログ信号をデジタル信号に変換
するためのＡＤ変換器の需要が高まっており、分解能が
高くかつ高精度なＡＤ変換器の要求も高くなってきてい
る。
【０００３】
【従来の技術】従来のＡＤ変換器として図９に示すＣＲ
逐次比較型ＡＤ変換器１００がある。ＡＤ変換器１００
はコンデンサアレイ１０１、スイッチ群１０２、比較回
路１０３、ラダー抵抗回路１０４及びスイッチ制御回路
１０５を備える。なお、このＡＤ変換器１００はアナロ
グ信号を２0 桁ビット（最下位ビット）〜２7 桁ビット
（最上位ビット）の８ビットのデジタル信号に変換する
ものとし、２0 桁ビット〜２7 桁ビットをそれぞれ第１
ビット〜第８ビットとする。
逐次比較型ＡＤ変換器１００がある。ＡＤ変換器１００
はコンデンサアレイ１０１、スイッチ群１０２、比較回
路１０３、ラダー抵抗回路１０４及びスイッチ制御回路
１０５を備える。なお、このＡＤ変換器１００はアナロ
グ信号を２0 桁ビット（最下位ビット）〜２7 桁ビット
（最上位ビット）の８ビットのデジタル信号に変換する
ものとし、２0 桁ビット〜２7 桁ビットをそれぞれ第１
ビット〜第８ビットとする。
【０００４】コンデンサアレイ１０１は複数のコンデン
サ１０６〜１１０を備え、各コンデンサ１０６〜１１０
の一方の電極はノードＮ０に対して並列に接続されてい
る。コンデンサ１０６〜１１０の容量は重み付けがなさ
れ、コンデンサ１１０の容量をＣとすると、コンデンサ
１０６の容量は８Ｃ、コンデンサ１０７の容量は４Ｃ、
コンデンサ１０８の容量は２Ｃ、コンデンサ１０９の容
量はＣとなっている。すなわち、コンデンサ１０６は容
量Ｃのコンデンサを８個並列に接続し、コンデンサ１０
７は容量Ｃのコンデンサを４個並列に接続し、さらにコ
ンデンサ１０８は容量Ｃのコンデンサを２個並列に接続
してなる。
サ１０６〜１１０を備え、各コンデンサ１０６〜１１０
の一方の電極はノードＮ０に対して並列に接続されてい
る。コンデンサ１０６〜１１０の容量は重み付けがなさ
れ、コンデンサ１１０の容量をＣとすると、コンデンサ
１０６の容量は８Ｃ、コンデンサ１０７の容量は４Ｃ、
コンデンサ１０８の容量は２Ｃ、コンデンサ１０９の容
量はＣとなっている。すなわち、コンデンサ１０６は容
量Ｃのコンデンサを８個並列に接続し、コンデンサ１０
７は容量Ｃのコンデンサを４個並列に接続し、さらにコ
ンデンサ１０８は容量Ｃのコンデンサを２個並列に接続
してなる。
【０００５】コンデンサ１０６〜１０９の他方の電極は
スイッチ群１０２を構成するスイッチ１１１〜１１４に
それぞれ接続され、これらのスイッチ１１１〜１１４は
コンデンサ１０６〜１０９に入力する信号を、アナログ
信号ＡＩＮ、高電位の基準信号ＶＲＨ及び低電位の基準
信号ＶＲＬ（＜ＶＲＨ）のうちのいずれか一つに切り換
える。コンデンサ１１０の他方の電極はスイッチ１１５
に接続され、スイッチ１１５はコンデンサ１１０に入力
する信号を、アナログ信号ＡＩＮとラダー抵抗回路１０
４の出力信号とに切り換える。
スイッチ群１０２を構成するスイッチ１１１〜１１４に
それぞれ接続され、これらのスイッチ１１１〜１１４は
コンデンサ１０６〜１０９に入力する信号を、アナログ
信号ＡＩＮ、高電位の基準信号ＶＲＨ及び低電位の基準
信号ＶＲＬ（＜ＶＲＨ）のうちのいずれか一つに切り換
える。コンデンサ１１０の他方の電極はスイッチ１１５
に接続され、スイッチ１１５はコンデンサ１１０に入力
する信号を、アナログ信号ＡＩＮとラダー抵抗回路１０
４の出力信号とに切り換える。
【０００６】ラダー抵抗回路１０４は１６（＝２4 ）個
の抵抗値の等しい抵抗１１７と、これらの抵抗１１７に
対応する１６個のスイッチ１１８とを備える。１６個の
抵抗１１７は基準信号ＶＲＨ及びＶＲＬ間に直列に接続
され、両基準信号ＶＲＨ，ＶＲＬの電位差ＶＯを１６等
分する。各スイッチ１１８は対応する抵抗１１７による
分圧信号を出力する。
の抵抗値の等しい抵抗１１７と、これらの抵抗１１７に
対応する１６個のスイッチ１１８とを備える。１６個の
抵抗１１７は基準信号ＶＲＨ及びＶＲＬ間に直列に接続
され、両基準信号ＶＲＨ，ＶＲＬの電位差ＶＯを１６等
分する。各スイッチ１１８は対応する抵抗１１７による
分圧信号を出力する。
【０００７】比較回路１０３は、ノードＮ０に接続され
たインバータ１１９と、インバータ１１９の入力端子及
び出力端子間に設けられたスイッチ１２０と、インバー
タ１１９の出力端子に接続されたコンデンサ１２１と、
コンデンサ１２１の他方の電極に接続されたインバータ
１２２とを備える。比較回路１０３はノードＮ０の電圧
に基づいて０，１判定を行い、インバータ１２２の出力
端子からデジタル信号の各ビット信号Ｂｉを出力する。
たインバータ１１９と、インバータ１１９の入力端子及
び出力端子間に設けられたスイッチ１２０と、インバー
タ１１９の出力端子に接続されたコンデンサ１２１と、
コンデンサ１２１の他方の電極に接続されたインバータ
１２２とを備える。比較回路１０３はノードＮ０の電圧
に基づいて０，１判定を行い、インバータ１２２の出力
端子からデジタル信号の各ビット信号Ｂｉを出力する。
【０００８】スイッチ制御回路１０５はアナログ信号Ｉ
Ｎのサンプリング時及び判定時において、前記スイッチ
１１１〜１１５，１１８及び１２０の切り換えを制御す
る。上記のように構成されたＡＤ変換器１００では、ま
ず、スイッチ１２０を閉じてインバータ１１９の入力端
子と出力端子とを接続した後、スイッチ１１１〜１１５
をアナログ信号ＡＩＮに切り換えてアナログ信号ＡＩＮ
のサンプリングを行う。すると、コンデンサ１０６〜１
１０にアナログ信号ＡＩＮの電圧値に相当する電荷が蓄
えられる。この後、スイッチ１２０を開くとともに、ス
イッチ１１１〜１１４を基準信号ＶＲＬに切り換え、ス
イッチ１１５はラダー抵抗回路１０４に切り換える。こ
のとき、ラダー抵抗回路１０４は基準信号ＶＲＬに対応
するスイッチ１１８のみを閉じる。これによって、サン
プリングしたアナログ信号ＡＩＮの判定を開始すること
ができる。
Ｎのサンプリング時及び判定時において、前記スイッチ
１１１〜１１５，１１８及び１２０の切り換えを制御す
る。上記のように構成されたＡＤ変換器１００では、ま
ず、スイッチ１２０を閉じてインバータ１１９の入力端
子と出力端子とを接続した後、スイッチ１１１〜１１５
をアナログ信号ＡＩＮに切り換えてアナログ信号ＡＩＮ
のサンプリングを行う。すると、コンデンサ１０６〜１
１０にアナログ信号ＡＩＮの電圧値に相当する電荷が蓄
えられる。この後、スイッチ１２０を開くとともに、ス
イッチ１１１〜１１４を基準信号ＶＲＬに切り換え、ス
イッチ１１５はラダー抵抗回路１０４に切り換える。こ
のとき、ラダー抵抗回路１０４は基準信号ＶＲＬに対応
するスイッチ１１８のみを閉じる。これによって、サン
プリングしたアナログ信号ＡＩＮの判定を開始すること
ができる。
【０００９】次に、スイッチ１１１のみを基準信号ＶＲ
Ｈに切り換えてコンデンサ１０６に基準信号ＶＲＨを入
力すると、ノードＮ０の電圧が変化し、ノードＮ０の電
圧に基づいて第８ビット（２7 桁）の０，１判定が行わ
れる。第８ビットの判定結果が０であると、スイッチ１
１１は基準信号ＶＲＬに切り換えられて固定される。逆
に、第８ビットの判定結果が１であると、スイッチ１１
１は基準信号ＶＲＨに固定される。
Ｈに切り換えてコンデンサ１０６に基準信号ＶＲＨを入
力すると、ノードＮ０の電圧が変化し、ノードＮ０の電
圧に基づいて第８ビット（２7 桁）の０，１判定が行わ
れる。第８ビットの判定結果が０であると、スイッチ１
１１は基準信号ＶＲＬに切り換えられて固定される。逆
に、第８ビットの判定結果が１であると、スイッチ１１
１は基準信号ＶＲＨに固定される。
【００１０】続いて、スイッチ１１２を基準信号ＶＲＨ
に切り換えてコンデンサ１０７に基準信号ＶＲＨを入力
すると、ノードＮ０の電圧が変化する。このときノード
Ｎ０の電圧に基づいてデジタル信号の第７ビット（２6
桁）の０，１判定が行われる。第７ビットの判定結果が
０であると、スイッチ１１２は基準信号ＶＲＬに切り換
えられて固定される。逆に、第７ビットの判定結果が１
であると、スイッチ１１２は基準信号ＶＲＨに固定され
る。
に切り換えてコンデンサ１０７に基準信号ＶＲＨを入力
すると、ノードＮ０の電圧が変化する。このときノード
Ｎ０の電圧に基づいてデジタル信号の第７ビット（２6
桁）の０，１判定が行われる。第７ビットの判定結果が
０であると、スイッチ１１２は基準信号ＶＲＬに切り換
えられて固定される。逆に、第７ビットの判定結果が１
であると、スイッチ１１２は基準信号ＶＲＨに固定され
る。
【００１１】以下、前記と同様にしてスイッチ１１３，
１１４を順次基準信号ＶＲＨに切り換えるとノードＮ０
の電圧が変化し、そのときのノードＮ０の電圧に基づい
て第６ビット（２5 桁）、第５ビット（２4 桁）の０，
１判定が行われる。
１１４を順次基準信号ＶＲＨに切り換えるとノードＮ０
の電圧が変化し、そのときのノードＮ０の電圧に基づい
て第６ビット（２5 桁）、第５ビット（２4 桁）の０，
１判定が行われる。
【００１２】第４ビット（２3 桁）の０，１判定は、ス
イッチ１１５をラダー抵抗回路１０４側に切り換えた状
態で、ラダー抵抗回路１０４の電位差ＶＯの中間値ＶＯ
／２を出力する抵抗１１７に対応するスイッチ１１８の
みを閉じて行われる。第４ビットの判定結果が０である
と、第３ビット（２2 桁）の０，１判定は、中間値ＶＯ
／２と基準信号ＶＲＬとの中間値を出力する抵抗１１７
に対応するスイッチ１１８のみを閉じて行われる。第４
ビットの判定結果が１であると、第３ビットの０，１判
定は、基準信号ＶＲＨと中間値ＶＯ／２との中間値を出
力する抵抗１１７に対応するスイッチ１１８のみを閉じ
て行われる。以下、前記と同様にして第２ビット（２1
桁）、第１ビット（２0 桁）の０，１判定が行われる。
イッチ１１５をラダー抵抗回路１０４側に切り換えた状
態で、ラダー抵抗回路１０４の電位差ＶＯの中間値ＶＯ
／２を出力する抵抗１１７に対応するスイッチ１１８の
みを閉じて行われる。第４ビットの判定結果が０である
と、第３ビット（２2 桁）の０，１判定は、中間値ＶＯ
／２と基準信号ＶＲＬとの中間値を出力する抵抗１１７
に対応するスイッチ１１８のみを閉じて行われる。第４
ビットの判定結果が１であると、第３ビットの０，１判
定は、基準信号ＶＲＨと中間値ＶＯ／２との中間値を出
力する抵抗１１７に対応するスイッチ１１８のみを閉じ
て行われる。以下、前記と同様にして第２ビット（２1
桁）、第１ビット（２0 桁）の０，１判定が行われる。
【００１３】
【発明が解決しようとする課題】ところで、製造プロセ
スにおいてコンデンサアレイ１０１の各コンデンサ１０
６〜１１０を構成する単位コンデンサに容量のばらつき
が生じる。コンデンサ１０６〜１１０の容量は重み付け
されており、並列に接続した単位コンデンサの数が多い
コンデンサほど、容量の誤差が大きくなる可能性が高
い。
スにおいてコンデンサアレイ１０１の各コンデンサ１０
６〜１１０を構成する単位コンデンサに容量のばらつき
が生じる。コンデンサ１０６〜１１０の容量は重み付け
されており、並列に接続した単位コンデンサの数が多い
コンデンサほど、容量の誤差が大きくなる可能性が高
い。
【００１４】上記のように構成されたＣＲ逐次比較型Ａ
Ｄ変換器１００では、判定時において高電位基準信号Ｖ
ＲＨを入力するコンデンサ１０６〜１１０が全く切り換
わる場合がある。すなわち、「１０００００００」の判
定時においては図１０（ａ）に示すように、高電位基準
信号ＶＲＨはコンデンサ１０６にのみ入力され、低電位
基準信号ＶＲＬはコンデンサ１０７〜１１０に入力され
る。「０１１１１１１１」の判定時においては図１０
（ｂ）に示すように、低電位基準信号ＶＲＬはコンデン
サ１０６にのみ入力され、高電位基準信号ＶＲＨはコン
デンサ１０７〜１１０に入力される。従って、容量の切
り換わり時において、コンデンサ１０７〜１１０の合成
容量とコンデンサ１０６の容量との間に大きな誤差が生
じるおそれがあり、このような誤差によってＡＤ変換の
精度が低下してしまう。特に、デジタル信号を多ビット
化してＡＤ変換器の分解能を向上するには、最上位ビッ
トを判定するためのコンデンサは多数の単位コンデンサ
を並列に接続しなければならず、ＡＤ変換の精度に問題
がある。
Ｄ変換器１００では、判定時において高電位基準信号Ｖ
ＲＨを入力するコンデンサ１０６〜１１０が全く切り換
わる場合がある。すなわち、「１０００００００」の判
定時においては図１０（ａ）に示すように、高電位基準
信号ＶＲＨはコンデンサ１０６にのみ入力され、低電位
基準信号ＶＲＬはコンデンサ１０７〜１１０に入力され
る。「０１１１１１１１」の判定時においては図１０
（ｂ）に示すように、低電位基準信号ＶＲＬはコンデン
サ１０６にのみ入力され、高電位基準信号ＶＲＨはコン
デンサ１０７〜１１０に入力される。従って、容量の切
り換わり時において、コンデンサ１０７〜１１０の合成
容量とコンデンサ１０６の容量との間に大きな誤差が生
じるおそれがあり、このような誤差によってＡＤ変換の
精度が低下してしまう。特に、デジタル信号を多ビット
化してＡＤ変換器の分解能を向上するには、最上位ビッ
トを判定するためのコンデンサは多数の単位コンデンサ
を並列に接続しなければならず、ＡＤ変換の精度に問題
がある。
【００１５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、分解能が高く、かつ、
高精度なアナログ−デジタル変換を行うことができるア
ナログ−デジタル変換器を提供することにある。
れたものであって、その目的は、分解能が高く、かつ、
高精度なアナログ−デジタル変換を行うことができるア
ナログ−デジタル変換器を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明では、コンデンサアレイは同一容量
の複数のコンデンサを備え、複数のコンデンサには予め
定めた優先順位に従って高電位基準信号を入力するよう
にした。
め、請求項１の発明では、コンデンサアレイは同一容量
の複数のコンデンサを備え、複数のコンデンサには予め
定めた優先順位に従って高電位基準信号を入力するよう
にした。
【００１７】請求項２の発明では、コンデンサアレイ
は、複数のコンデンサに対して容量の重み付けがなさ
れ、かつ、デジタル信号における下位ビットを判定する
ための下位用コンデンサを備える。
は、複数のコンデンサに対して容量の重み付けがなさ
れ、かつ、デジタル信号における下位ビットを判定する
ための下位用コンデンサを備える。
【００１８】請求項３の発明では、複数のコンデンサの
優先順位を記憶するための記憶手段を備える。請求項４
の発明では、複数のコンデンサの容量を測定するための
測定手段と、測定手段による測定結果に基づいて記憶手
段に優先順位を設定する設定手段とを備える。
優先順位を記憶するための記憶手段を備える。請求項４
の発明では、複数のコンデンサの容量を測定するための
測定手段と、測定手段による測定結果に基づいて記憶手
段に優先順位を設定する設定手段とを備える。
【００１９】請求項５の発明では、複数のコンデンサ
は、デジタル信号の各ビット信号を判定するために必要
なコンデンサの数よりも多く設けられている。
は、デジタル信号の各ビット信号を判定するために必要
なコンデンサの数よりも多く設けられている。
【００２０】
【作用】請求項１の発明によれば、コンデンサアレイの
複数のコンデンサは優先順位が高いものから順に高電位
基準信号が入力されるため、連続した値のデジタル信号
の判定時において、高電位基準信号が入力されるコンデ
ンサは一部が切り換わるのみである。従って、製造プロ
セスにおいて複数のコンデンサに容量のばらつきが生じ
たとしても、高電位基準信号が入力されるコンデンサの
合成容量に大きな誤差が生じにくく、アナログ−デジタ
ル変換が高精度に行われる。また、コンデンサアレイを
構成するコンデンサの数を増加させてデジタル信号を多
ビット化しても、アナログ−デジタル変換が高精度に行
われる。
複数のコンデンサは優先順位が高いものから順に高電位
基準信号が入力されるため、連続した値のデジタル信号
の判定時において、高電位基準信号が入力されるコンデ
ンサは一部が切り換わるのみである。従って、製造プロ
セスにおいて複数のコンデンサに容量のばらつきが生じ
たとしても、高電位基準信号が入力されるコンデンサの
合成容量に大きな誤差が生じにくく、アナログ−デジタ
ル変換が高精度に行われる。また、コンデンサアレイを
構成するコンデンサの数を増加させてデジタル信号を多
ビット化しても、アナログ−デジタル変換が高精度に行
われる。
【００２１】請求項２の発明によれば、複数のコンデン
サは下位用コンデンサに対して重みが高いので、複数の
コンデンサを用いてデジタル信号の最下位ビットを判定
する場合に比べて、スイッチの数が少なくて済む。
サは下位用コンデンサに対して重みが高いので、複数の
コンデンサを用いてデジタル信号の最下位ビットを判定
する場合に比べて、スイッチの数が少なくて済む。
【００２２】請求項３の発明によれば、記憶手段に記憶
された優先順位に従って複数のコンデンサに高電位基準
信号が入力される。請求項４の発明によれば、測定手段
によって複数のコンデンサの容量が測定され、複数のコ
ンデンサに関して高電位基準信号を入力するための優先
順位がその測定結果に基づいて設定手段によって設定さ
れる。
された優先順位に従って複数のコンデンサに高電位基準
信号が入力される。請求項４の発明によれば、測定手段
によって複数のコンデンサの容量が測定され、複数のコ
ンデンサに関して高電位基準信号を入力するための優先
順位がその測定結果に基づいて設定手段によって設定さ
れる。
【００２３】請求項５の発明によれば、複数のコンデン
サは、デジタル信号の各ビット信号を判定するために必
要なコンデンサの数よりも多く設けられているので、測
定手段による測定結果に基づいて容量のばらつきの大き
いコンデンサはデジタル信号の判定に使用しなくて済
む。
サは、デジタル信号の各ビット信号を判定するために必
要なコンデンサの数よりも多く設けられているので、測
定手段による測定結果に基づいて容量のばらつきの大き
いコンデンサはデジタル信号の判定に使用しなくて済
む。
【００２４】
［第１実施例］以下、本発明を具体化した第１実施例の
ＡＤ変換器を図１，図２に従って説明する。
ＡＤ変換器を図１，図２に従って説明する。
【００２５】図１は本実施例のＣＲ逐次比較型ＡＤ変換
器１を示す。ＡＤ変換器１は、コンデンサアレイ２、ス
イッチ群３、比較回路４、ラダー抵抗回路５及びスイッ
チ制御回路６を備える。本実施例のＡＤ変換器１はアナ
ログ信号ＡＩＮを、２0 桁ビット（最下位ビット）〜２
7 桁ビット（最上位ビット）の８ビットのデジタル信号
に変換するものとし、２0 桁ビット〜２7 桁ビットをそ
れぞれ第１ビット〜第８ビットとする。
器１を示す。ＡＤ変換器１は、コンデンサアレイ２、ス
イッチ群３、比較回路４、ラダー抵抗回路５及びスイッ
チ制御回路６を備える。本実施例のＡＤ変換器１はアナ
ログ信号ＡＩＮを、２0 桁ビット（最下位ビット）〜２
7 桁ビット（最上位ビット）の８ビットのデジタル信号
に変換するものとし、２0 桁ビット〜２7 桁ビットをそ
れぞれ第１ビット〜第８ビットとする。
【００２６】コンデンサアレイ２は１６個のコンデンサ
２０１〜２１６を備え、各コンデンサ２０１〜２１６の
一方の電極はノードＮ１に対して並列に接続されてい
る。各コンデンサ２０１〜２１６は同一容量であり、各
コンデンサ２０１〜２１６は、デプレッションＮＭＯＳ
トランジスタのソース及びドレインを接続して一方の電
極とするとともに、ゲートを他方の電極としたものであ
る。
２０１〜２１６を備え、各コンデンサ２０１〜２１６の
一方の電極はノードＮ１に対して並列に接続されてい
る。各コンデンサ２０１〜２１６は同一容量であり、各
コンデンサ２０１〜２１６は、デプレッションＮＭＯＳ
トランジスタのソース及びドレインを接続して一方の電
極とするとともに、ゲートを他方の電極としたものであ
る。
【００２７】コンデンサ２０２〜２１６の他方の電極は
スイッチ群３を構成するスイッチ３０２〜３１６にそれ
ぞれ接続され、これらのスイッチ３０２〜３１６はコン
デンサ２０２〜２１６に入力する信号を、アナログ信号
ＡＩＮ、高電位の基準信号ＶＲＨ及び低電位の基準信号
ＶＲＬ（＜ＶＲＨ）のうちのいずれか一つに切り換え
る。コンデンサ２０１の他方の電極はスイッチ３０１に
接続され、スイッチ３０１はコンデンサ２０１に入力す
る信号を、アナログ信号ＡＩＮとラダー抵抗回路５の出
力信号とに切り換える。
スイッチ群３を構成するスイッチ３０２〜３１６にそれ
ぞれ接続され、これらのスイッチ３０２〜３１６はコン
デンサ２０２〜２１６に入力する信号を、アナログ信号
ＡＩＮ、高電位の基準信号ＶＲＨ及び低電位の基準信号
ＶＲＬ（＜ＶＲＨ）のうちのいずれか一つに切り換え
る。コンデンサ２０１の他方の電極はスイッチ３０１に
接続され、スイッチ３０１はコンデンサ２０１に入力す
る信号を、アナログ信号ＡＩＮとラダー抵抗回路５の出
力信号とに切り換える。
【００２８】ラダー抵抗回路５は１６（＝２4 ）個の抵
抗値の等しい抵抗７と、これらの抵抗７にそれぞれ対応
する１６個のスイッチ８とを備える。１６個の抵抗７は
高電位基準信号ＶＲＨ及び低電位基準信号ＶＲＬ間に直
列に接続され、両基準信号ＶＲＨ，ＶＲＬの電位差ＶＯ
を１６等分する。各スイッチ８は対応する抵抗７による
分圧信号を出力する。
抗値の等しい抵抗７と、これらの抵抗７にそれぞれ対応
する１６個のスイッチ８とを備える。１６個の抵抗７は
高電位基準信号ＶＲＨ及び低電位基準信号ＶＲＬ間に直
列に接続され、両基準信号ＶＲＨ，ＶＲＬの電位差ＶＯ
を１６等分する。各スイッチ８は対応する抵抗７による
分圧信号を出力する。
【００２９】比較回路４は、ノードＮ１に接続された入
力端子を備えるインバータ９と、インバータ９の入力端
子及び出力端子間に設けられたスイッチ１０と、インバ
ータ９の出力端子に接続されたコンデンサ１１と、コン
デンサ１１の他方の電極に接続されたインバータ１２と
を備える。比較回路４はノードＮ１の電圧に基づいて
０，１判定を行い、インバータ１２の出力端子からデジ
タル信号の各ビット信号Ｂｉを出力する。
力端子を備えるインバータ９と、インバータ９の入力端
子及び出力端子間に設けられたスイッチ１０と、インバ
ータ９の出力端子に接続されたコンデンサ１１と、コン
デンサ１１の他方の電極に接続されたインバータ１２と
を備える。比較回路４はノードＮ１の電圧に基づいて
０，１判定を行い、インバータ１２の出力端子からデジ
タル信号の各ビット信号Ｂｉを出力する。
【００３０】スイッチ制御回路６はアナログ信号ＩＮの
サンプリング時及び判定時において、前記スイッチ８，
１０及び３０１〜３１６の切り換えを制御する。コンデ
ンサアレイ２のコンデンサ２０１〜２１６には、デジタ
ル信号の判定時において、高電位基準信号ＶＲＨを入力
する優先順位が予め設定されている。本実施例におい
て、コンデンサ２０２の優先順位が最も高く、コンデン
サ２０２〜２１６の順で優先順位が低くなり、コンデン
サ２０１の優先順位が最も低いものとする。
サンプリング時及び判定時において、前記スイッチ８，
１０及び３０１〜３１６の切り換えを制御する。コンデ
ンサアレイ２のコンデンサ２０１〜２１６には、デジタ
ル信号の判定時において、高電位基準信号ＶＲＨを入力
する優先順位が予め設定されている。本実施例におい
て、コンデンサ２０２の優先順位が最も高く、コンデン
サ２０２〜２１６の順で優先順位が低くなり、コンデン
サ２０１の優先順位が最も低いものとする。
【００３１】さて、上記のように構成されたＡＤ変換器
１でアナログ信号ＡＩＮをデジタル信号に変換するに
は、スイッチ１０を閉じてインバータ９の入力端子と出
力端子とを接続した後、スイッチ３０１〜３１６をアナ
ログ信号ＡＩＮに切り換えてアナログ信号ＡＩＮのサン
プリングを行う。すると、コンデンサ２０１〜２１６に
アナログ信号ＡＩＮの電圧値に相当する電荷が蓄えられ
る。
１でアナログ信号ＡＩＮをデジタル信号に変換するに
は、スイッチ１０を閉じてインバータ９の入力端子と出
力端子とを接続した後、スイッチ３０１〜３１６をアナ
ログ信号ＡＩＮに切り換えてアナログ信号ＡＩＮのサン
プリングを行う。すると、コンデンサ２０１〜２１６に
アナログ信号ＡＩＮの電圧値に相当する電荷が蓄えられ
る。
【００３２】この後、スイッチ１０を開くとともに、ス
イッチ３０２〜３１６を低電位基準信号ＶＲＬに切り換
え、スイッチ３０１はラダー抵抗回路５に切り換える。
このとき、ラダー抵抗回路５は低電位基準信号ＶＲＬに
対応するスイッチ８のみを閉じる。これによって、サン
プリングしたアナログ信号ＡＩＮの判定を開始すること
ができる。
イッチ３０２〜３１６を低電位基準信号ＶＲＬに切り換
え、スイッチ３０１はラダー抵抗回路５に切り換える。
このとき、ラダー抵抗回路５は低電位基準信号ＶＲＬに
対応するスイッチ８のみを閉じる。これによって、サン
プリングしたアナログ信号ＡＩＮの判定を開始すること
ができる。
【００３３】デジタル信号の第８ビット（２7 桁）の
０，１判定に際して、８個のスイッチ３０２〜３０９が
高電位基準信号ＶＲＨに切り換えられて優先順位の高い
コンデンサ２０２〜２０９に基準信号ＶＲＨが入力され
る。それにより、ノードＮ１の電圧が変化し、ノードＮ
１の電圧に基づいて第８ビットの０，１判定が行われ
る。第８ビットの判定結果が０であると、スイッチ３０
２〜３０９は低電位基準信号ＶＲＬに切り換えられてコ
ンデンサ２０２〜２０９には基準信号ＶＲＬが入力され
る。第８ビットの判定結果が１であると、スイッチ３０
２〜３０９は切り換えられず、コンデンサ２０２〜２０
９には高電位基準信号ＶＲＨが入力され続ける。
０，１判定に際して、８個のスイッチ３０２〜３０９が
高電位基準信号ＶＲＨに切り換えられて優先順位の高い
コンデンサ２０２〜２０９に基準信号ＶＲＨが入力され
る。それにより、ノードＮ１の電圧が変化し、ノードＮ
１の電圧に基づいて第８ビットの０，１判定が行われ
る。第８ビットの判定結果が０であると、スイッチ３０
２〜３０９は低電位基準信号ＶＲＬに切り換えられてコ
ンデンサ２０２〜２０９には基準信号ＶＲＬが入力され
る。第８ビットの判定結果が１であると、スイッチ３０
２〜３０９は切り換えられず、コンデンサ２０２〜２０
９には高電位基準信号ＶＲＨが入力され続ける。
【００３４】次に、第７ビット（２6 桁）の０，１判定
に際して第８ビットの判定結果が０であると、４個のス
イッチ３０２〜３０５が高電位基準信号ＶＲＨに切り換
えられて優先順位の高いコンデンサ２０２〜２０５に基
準信号ＶＲＨが入力される。そのときのノードＮ１の電
圧に基づいて第７ビットの０，１判定が行われる。第７
ビットの判定結果が０であると、スイッチ３０２〜３０
５は低電位基準信号ＶＲＬに切り換えられてコンデンサ
２０２〜２０５には基準信号ＶＲＬが入力される。第７
ビットの判定結果が１であると、スイッチ３０２〜３０
５は切り換えられず、コンデンサ２０２〜２０５には高
電位基準信号ＶＲＨが入力され続ける。
に際して第８ビットの判定結果が０であると、４個のス
イッチ３０２〜３０５が高電位基準信号ＶＲＨに切り換
えられて優先順位の高いコンデンサ２０２〜２０５に基
準信号ＶＲＨが入力される。そのときのノードＮ１の電
圧に基づいて第７ビットの０，１判定が行われる。第７
ビットの判定結果が０であると、スイッチ３０２〜３０
５は低電位基準信号ＶＲＬに切り換えられてコンデンサ
２０２〜２０５には基準信号ＶＲＬが入力される。第７
ビットの判定結果が１であると、スイッチ３０２〜３０
５は切り換えられず、コンデンサ２０２〜２０５には高
電位基準信号ＶＲＨが入力され続ける。
【００３５】また、第７ビットの０，１判定に際して第
８ビットの判定結果が１であると、４個のスイッチ３１
０〜３１３が高電位基準信号ＶＲＨに切り換えられて優
先順位の高いコンデンサ２１０〜２１３に基準信号ＶＲ
Ｈが入力される。そのときのノードＮ１の電圧に基づい
て第７ビットの０，１判定が行われる。第７ビットの判
定結果が０であると、スイッチ３１０〜３１３は低電位
基準信号ＶＲＬに切り換えられてコンデンサ２１０〜２
１３には基準信号ＶＲＬが入力される。第７ビットの判
定結果が１であると、スイッチ３１０〜３１３は切り換
えられず、コンデンサ２１０〜２１３には高電位基準信
号ＶＲＨが入力され続ける。
８ビットの判定結果が１であると、４個のスイッチ３１
０〜３１３が高電位基準信号ＶＲＨに切り換えられて優
先順位の高いコンデンサ２１０〜２１３に基準信号ＶＲ
Ｈが入力される。そのときのノードＮ１の電圧に基づい
て第７ビットの０，１判定が行われる。第７ビットの判
定結果が０であると、スイッチ３１０〜３１３は低電位
基準信号ＶＲＬに切り換えられてコンデンサ２１０〜２
１３には基準信号ＶＲＬが入力される。第７ビットの判
定結果が１であると、スイッチ３１０〜３１３は切り換
えられず、コンデンサ２１０〜２１３には高電位基準信
号ＶＲＨが入力され続ける。
【００３６】第６ビット（２5 桁）の０，１判定に際し
て第８及び第７ビットの判定結果が共に０であると、２
個のスイッチ３０２，３０３が高電位基準信号ＶＲＨに
切り換えられて優先順位の高いコンデンサ２０２，２０
３に基準信号ＶＲＨが入力される。そのときのノードＮ
１の電圧に基づいて第６ビットの０，１判定が行われ
る。第６ビットの判定結果が０であると、スイッチ３０
２，３０３は低電位基準信号ＶＲＬに切り換えられてコ
ンデンサ２０２〜２０３には基準信号ＶＲＬが入力され
る。第６ビットの判定結果が１であると、スイッチ３０
２，３０３は切り換えられず、コンデンサ２０２〜２０
３には高電位基準信号ＶＲＨが入力され続ける。
て第８及び第７ビットの判定結果が共に０であると、２
個のスイッチ３０２，３０３が高電位基準信号ＶＲＨに
切り換えられて優先順位の高いコンデンサ２０２，２０
３に基準信号ＶＲＨが入力される。そのときのノードＮ
１の電圧に基づいて第６ビットの０，１判定が行われ
る。第６ビットの判定結果が０であると、スイッチ３０
２，３０３は低電位基準信号ＶＲＬに切り換えられてコ
ンデンサ２０２〜２０３には基準信号ＶＲＬが入力され
る。第６ビットの判定結果が１であると、スイッチ３０
２，３０３は切り換えられず、コンデンサ２０２〜２０
３には高電位基準信号ＶＲＨが入力され続ける。
【００３７】第６ビットの０，１判定に際して第８及び
第７ビットの判定結果がそれぞれ０，１であると、２個
のスイッチ３０６，３０７が高電位基準信号ＶＲＨに切
り換えられて優先順位の高いコンデンサ２０６，２０７
に基準信号ＶＲＨが入力される。そのときのノードＮ１
の電圧に基づいて第６ビットの０，１判定が行われる。
第６ビットの判定結果が０であると、スイッチ３０６，
３０７は低電位基準信号ＶＲＬに切り換えられてコンデ
ンサ２０６，２０７には基準信号ＶＲＬが入力される。
第６ビットの判定結果が１であると、スイッチ３０６，
３０７は切り換えられず、コンデンサ２０６，２０７に
は高電位基準信号ＶＲＨが入力され続ける。
第７ビットの判定結果がそれぞれ０，１であると、２個
のスイッチ３０６，３０７が高電位基準信号ＶＲＨに切
り換えられて優先順位の高いコンデンサ２０６，２０７
に基準信号ＶＲＨが入力される。そのときのノードＮ１
の電圧に基づいて第６ビットの０，１判定が行われる。
第６ビットの判定結果が０であると、スイッチ３０６，
３０７は低電位基準信号ＶＲＬに切り換えられてコンデ
ンサ２０６，２０７には基準信号ＶＲＬが入力される。
第６ビットの判定結果が１であると、スイッチ３０６，
３０７は切り換えられず、コンデンサ２０６，２０７に
は高電位基準信号ＶＲＨが入力され続ける。
【００３８】第６ビットの０，１判定に際して第８及び
第７ビットの判定結果がそれぞれ１，０であると、２個
のスイッチ３１０，３１１が高電位基準信号ＶＲＨに切
り換えられて優先順位の高いコンデンサ２１０，２１１
に基準信号ＶＲＨが入力される。そのときのノードＮ１
の電圧に基づいて第６ビットの０，１判定が行われる。
第６ビットの判定結果が０であると、スイッチ３１０，
３１１は低電位基準信号ＶＲＬに切り換えられてコンデ
ンサ２１０，２１１には基準信号ＶＲＬが入力される。
第６ビットの判定結果が１であると、スイッチ３１０，
３１１は切り換えられず、コンデンサ２１０，２１１に
は高電位基準信号ＶＲＨが入力され続ける。
第７ビットの判定結果がそれぞれ１，０であると、２個
のスイッチ３１０，３１１が高電位基準信号ＶＲＨに切
り換えられて優先順位の高いコンデンサ２１０，２１１
に基準信号ＶＲＨが入力される。そのときのノードＮ１
の電圧に基づいて第６ビットの０，１判定が行われる。
第６ビットの判定結果が０であると、スイッチ３１０，
３１１は低電位基準信号ＶＲＬに切り換えられてコンデ
ンサ２１０，２１１には基準信号ＶＲＬが入力される。
第６ビットの判定結果が１であると、スイッチ３１０，
３１１は切り換えられず、コンデンサ２１０，２１１に
は高電位基準信号ＶＲＨが入力され続ける。
【００３９】さらに、第６ビットの０，１判定に際して
第８及び第７ビットの判定結果が共に１であると、２個
のスイッチ３１４，３１５が高電位基準信号ＶＲＨに切
り換えられて優先順位の高いコンデンサ２１４，２１５
に基準信号ＶＲＨが入力される。そのときのノードＮ１
の電圧に基づいて第６ビットの０，１判定が行われる。
第６ビットの判定結果が０であると、スイッチ３１４，
３１５は低電位基準信号ＶＲＬに切り換えられてコンデ
ンサ２１４，２１５には基準信号ＶＲＬが入力される。
第６ビットの判定結果が１であると、スイッチ３１４，
３１５は切り換えられず、コンデンサ２１４，２１５に
は高電位基準信号ＶＲＨが入力され続ける。
第８及び第７ビットの判定結果が共に１であると、２個
のスイッチ３１４，３１５が高電位基準信号ＶＲＨに切
り換えられて優先順位の高いコンデンサ２１４，２１５
に基準信号ＶＲＨが入力される。そのときのノードＮ１
の電圧に基づいて第６ビットの０，１判定が行われる。
第６ビットの判定結果が０であると、スイッチ３１４，
３１５は低電位基準信号ＶＲＬに切り換えられてコンデ
ンサ２１４，２１５には基準信号ＶＲＬが入力される。
第６ビットの判定結果が１であると、スイッチ３１４，
３１５は切り換えられず、コンデンサ２１４，２１５に
は高電位基準信号ＶＲＨが入力され続ける。
【００４０】第５ビット（２4 桁）の０，１判定に際し
て第８〜第６ビットの判定結果がすべて０であると、ス
イッチ３０２が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２０２に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３０２は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２０２には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３０２は切り換えられず、コンデンサ２０２には
高電位基準信号ＶＲＨが入力され続ける。
て第８〜第６ビットの判定結果がすべて０であると、ス
イッチ３０２が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２０２に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３０２は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２０２には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３０２は切り換えられず、コンデンサ２０２には
高電位基準信号ＶＲＨが入力され続ける。
【００４１】第５ビットの０，１判定に際して第８〜第
６ビットの判定結果がそれぞれ０，０，１であると、ス
イッチ３０４が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２０４に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３０４は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２０４には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３０４は切り換えられず、コンデンサ２０４には
高電位基準信号ＶＲＨが入力され続ける。
６ビットの判定結果がそれぞれ０，０，１であると、ス
イッチ３０４が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２０４に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３０４は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２０４には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３０４は切り換えられず、コンデンサ２０４には
高電位基準信号ＶＲＨが入力され続ける。
【００４２】第５ビットの０，１判定に際して第８〜第
６ビットの判定結果がそれぞれ０，１，０であると、ス
イッチ３０６が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２０６に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３０６は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２０６には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３０６は切り換えられず、コンデンサ２０６には
高電位基準信号ＶＲＨが入力され続ける。
６ビットの判定結果がそれぞれ０，１，０であると、ス
イッチ３０６が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２０６に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３０６は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２０６には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３０６は切り換えられず、コンデンサ２０６には
高電位基準信号ＶＲＨが入力され続ける。
【００４３】第５ビットの０，１判定に際して第８〜第
６ビットの判定結果がそれぞれ０，１，１であると、ス
イッチ３０８が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２０８に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３０８は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２０８には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３０８は切り換えられず、コンデンサ２０８には
高電位基準信号ＶＲＨが入力され続ける。
６ビットの判定結果がそれぞれ０，１，１であると、ス
イッチ３０８が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２０８に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３０８は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２０８には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３０８は切り換えられず、コンデンサ２０８には
高電位基準信号ＶＲＨが入力され続ける。
【００４４】第５ビットの０，１判定に際して第８〜第
６ビットの判定結果がそれぞれ１，０，０であると、ス
イッチ３１０が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２１０に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３１０は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２１０には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３１０は切り換えられず、コンデンサ２１０には
高電位基準信号ＶＲＨが入力され続ける。
６ビットの判定結果がそれぞれ１，０，０であると、ス
イッチ３１０が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２１０に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３１０は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２１０には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３１０は切り換えられず、コンデンサ２１０には
高電位基準信号ＶＲＨが入力され続ける。
【００４５】第５ビットの０，１判定に際して第８〜第
６ビットの判定結果がそれぞれ１，０，１であると、ス
イッチ３１２が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２１２に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３１２は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２１２には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３１２は切り換えられず、コンデンサ２１２には
高電位基準信号ＶＲＨが入力され続ける。
６ビットの判定結果がそれぞれ１，０，１であると、ス
イッチ３１２が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２１２に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３１２は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２１２には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３１２は切り換えられず、コンデンサ２１２には
高電位基準信号ＶＲＨが入力され続ける。
【００４６】第５ビットの０，１判定に際して第８〜第
６ビットの判定結果がそれぞれ１，１，０であると、ス
イッチ３１４が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２１４に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３１４は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２１４には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３１４は切り換えられず、コンデンサ２１４には
高電位基準信号ＶＲＨが入力され続ける。
６ビットの判定結果がそれぞれ１，１，０であると、ス
イッチ３１４が高電位基準信号ＶＲＨに切り換えられて
優先順位の高いコンデンサ２１４に基準信号ＶＲＨが入
力される。そのときのノードＮ１の電圧に基づいて第５
ビットの０，１判定が行われる。第５ビットの判定結果
が０であると、スイッチ３１４は低電位基準信号ＶＲＬ
に切り換えられてコンデンサ２１４には基準信号ＶＲＬ
が入力される。第５ビットの判定結果が１であると、ス
イッチ３１４は切り換えられず、コンデンサ２１４には
高電位基準信号ＶＲＨが入力され続ける。
【００４７】さらに、第５ビットの０，１判定に際して
第８〜第６ビットの判定結果がすべて１であると、スイ
ッチ３１６が高電位基準信号ＶＲＨに切り換えられてコ
ンデンサ２１６に基準信号ＶＲＨが入力される。そのと
きのノードＮ１の電圧に基づいて第５ビットの０，１判
定が行われる。第５ビットの判定結果が０であると、ス
イッチ３１６は低電位基準信号ＶＲＬに切り換えられて
コンデンサ２１６には基準信号ＶＲＬが入力される。第
５ビットの判定結果が１であると、スイッチ３１６は切
り換えられず、コンデンサ２１６には高電位基準信号Ｖ
ＲＨが入力され続ける。
第８〜第６ビットの判定結果がすべて１であると、スイ
ッチ３１６が高電位基準信号ＶＲＨに切り換えられてコ
ンデンサ２１６に基準信号ＶＲＨが入力される。そのと
きのノードＮ１の電圧に基づいて第５ビットの０，１判
定が行われる。第５ビットの判定結果が０であると、ス
イッチ３１６は低電位基準信号ＶＲＬに切り換えられて
コンデンサ２１６には基準信号ＶＲＬが入力される。第
５ビットの判定結果が１であると、スイッチ３１６は切
り換えられず、コンデンサ２１６には高電位基準信号Ｖ
ＲＨが入力され続ける。
【００４８】デジタル信号の第４〜第１ビットの０，１
判定は、スイッチ３０１をラダー抵抗回路５側に切り換
えた状態で、ラダー抵抗回路５の１６個のスイッチ８の
いずれか１つを閉じることにより行われる。まず、ラダ
ー抵抗回路５の電位差ＶＯの中間の電圧ＶＯ／２を出力
する抵抗７に対応するスイッチ８のみが閉じられる。す
ると、コンデンサ２０１にその電圧が入力されてノード
Ｎ１の電圧が変化し、ノードＮ１の電圧に基づいて第４
ビット（２3 桁）の０，１判定が行われる。第４ビット
の判定結果が０であると、第３ビット（２2 桁）の０，
１判定は、中間値ＶＯ／２と基準信号ＶＲＬとの中間値
を出力する抵抗１１７に対応するスイッチ１１８のみを
閉じて行われる。第４ビットの判定結果が１であると、
第３ビットの０，１判定は、基準信号ＶＲＨと中間値Ｖ
Ｏ／２との中間値を出力する抵抗１１７に対応するスイ
ッチ１１８のみを閉じて行われる。以下、前記と同様に
して第２ビット（２1 桁）、第１ビット（２0 桁）の
０，１判定が行われる。
判定は、スイッチ３０１をラダー抵抗回路５側に切り換
えた状態で、ラダー抵抗回路５の１６個のスイッチ８の
いずれか１つを閉じることにより行われる。まず、ラダ
ー抵抗回路５の電位差ＶＯの中間の電圧ＶＯ／２を出力
する抵抗７に対応するスイッチ８のみが閉じられる。す
ると、コンデンサ２０１にその電圧が入力されてノード
Ｎ１の電圧が変化し、ノードＮ１の電圧に基づいて第４
ビット（２3 桁）の０，１判定が行われる。第４ビット
の判定結果が０であると、第３ビット（２2 桁）の０，
１判定は、中間値ＶＯ／２と基準信号ＶＲＬとの中間値
を出力する抵抗１１７に対応するスイッチ１１８のみを
閉じて行われる。第４ビットの判定結果が１であると、
第３ビットの０，１判定は、基準信号ＶＲＨと中間値Ｖ
Ｏ／２との中間値を出力する抵抗１１７に対応するスイ
ッチ１１８のみを閉じて行われる。以下、前記と同様に
して第２ビット（２1 桁）、第１ビット（２0 桁）の
０，１判定が行われる。
【００４９】このように、本実施例におけるＡＤ変換器
１のコンデンサアレイ２では同一容量の複数のコンデン
サ２０１〜２１６を設け、コンデンサ２０１〜２１６に
はデジタル信号の判定時において高電位基準信号ＶＲＨ
を入力するための優先順位を設定した。そして、デジタ
ル信号の判定時において、常に優先順位が高いコンデン
サから順に高電位基準信号ＶＲＨが入力されるため、連
続した値のデジタル信号の判定時において、高電位基準
信号ＶＲＨが入力されるコンデンサは一部が切り換わる
のみである。例えば、「１０００００００」の判定時に
おいては図２（ａ）に示すように、高電位基準信号ＶＲ
Ｈはコンデンサ２０２〜２０９に入力され、低電位基準
信号ＶＲＬはコンデンサ２０１，２１０〜２１６に入力
される。「０１１１１１１１」の判定時においては図２
（ｂ）に示すように、高電位基準信号ＶＲＨはコンデン
サ２０１，２０２〜２０８に入力され、低電位基準信号
ＶＲＬはコンデンサ２０９〜２１６に入力される。従っ
て、製造プロセスにおいてコンデンサ２０１〜２１６に
容量のばらつきが生じたとしても、連続した値のデジタ
ル信号の判定時において、高電位基準信号ＶＲＨが入力
されるコンデンサの合成容量に大きな誤差が生じるおそ
れがない。そのため、本実施例のＡＤ変換器１は高精度
のＡＤ変換を行うことができる。また、本実施例ではデ
ジタル信号の判定時において、優先順位が高いコンデン
サから順に高電位基準信号ＶＲＨを入力するので、コン
デンサアレイのコンデンサの数を増加させてデジタル信
号を多ビット化しても、高精度のＡＤ変換を行うことが
できる。
１のコンデンサアレイ２では同一容量の複数のコンデン
サ２０１〜２１６を設け、コンデンサ２０１〜２１６に
はデジタル信号の判定時において高電位基準信号ＶＲＨ
を入力するための優先順位を設定した。そして、デジタ
ル信号の判定時において、常に優先順位が高いコンデン
サから順に高電位基準信号ＶＲＨが入力されるため、連
続した値のデジタル信号の判定時において、高電位基準
信号ＶＲＨが入力されるコンデンサは一部が切り換わる
のみである。例えば、「１０００００００」の判定時に
おいては図２（ａ）に示すように、高電位基準信号ＶＲ
Ｈはコンデンサ２０２〜２０９に入力され、低電位基準
信号ＶＲＬはコンデンサ２０１，２１０〜２１６に入力
される。「０１１１１１１１」の判定時においては図２
（ｂ）に示すように、高電位基準信号ＶＲＨはコンデン
サ２０１，２０２〜２０８に入力され、低電位基準信号
ＶＲＬはコンデンサ２０９〜２１６に入力される。従っ
て、製造プロセスにおいてコンデンサ２０１〜２１６に
容量のばらつきが生じたとしても、連続した値のデジタ
ル信号の判定時において、高電位基準信号ＶＲＨが入力
されるコンデンサの合成容量に大きな誤差が生じるおそ
れがない。そのため、本実施例のＡＤ変換器１は高精度
のＡＤ変換を行うことができる。また、本実施例ではデ
ジタル信号の判定時において、優先順位が高いコンデン
サから順に高電位基準信号ＶＲＨを入力するので、コン
デンサアレイのコンデンサの数を増加させてデジタル信
号を多ビット化しても、高精度のＡＤ変換を行うことが
できる。
【００５０】［第２実施例］次に、第２実施例のＡＤ変
換器を図３〜図６に従って説明する。説明の便宜上、図
１と同様の構成については同一の符号を付してその説明
を一部省略する。
換器を図３〜図６に従って説明する。説明の便宜上、図
１と同様の構成については同一の符号を付してその説明
を一部省略する。
【００５１】図３は本実施例のＣＲ逐次比較型ＡＤ変換
器１５を示す。ＡＤ変換器１５は、コンデンサアレイ１
６、スイッチ群１７、比較回路４、ラダー抵抗回路５，
１８、スイッチ制御回路１９、第１のデータレジスタ２
０、演算回路２１及び記憶手段としての第２のデータレ
ジスタ２２を備える。本実施例のＡＤ変換器１５はアナ
ログ信号ＡＩＮを、２0 桁ビット（最下位ビット）〜２
6 桁ビット（最上位ビット）の７ビットのデジタル信号
に変換するものとし、２0 桁ビット〜２6 桁ビットをそ
れぞれ第１ビット〜第７ビットとする。
器１５を示す。ＡＤ変換器１５は、コンデンサアレイ１
６、スイッチ群１７、比較回路４、ラダー抵抗回路５，
１８、スイッチ制御回路１９、第１のデータレジスタ２
０、演算回路２１及び記憶手段としての第２のデータレ
ジスタ２２を備える。本実施例のＡＤ変換器１５はアナ
ログ信号ＡＩＮを、２0 桁ビット（最下位ビット）〜２
6 桁ビット（最上位ビット）の７ビットのデジタル信号
に変換するものとし、２0 桁ビット〜２6 桁ビットをそ
れぞれ第１ビット〜第７ビットとする。
【００５２】コンデンサアレイ１６はＡＤ変換用の８個
のコンデンサ２０１〜２０８と、測定用コンデンサ２
５，２６とを備えている。コンデンサ２０１〜２０８の
容量Ｃは同一となるように設定されている。測定用コン
デンサ２５，２６はコンデンサ２０２〜２０８の容量を
測定するために使用されるものであり、それらの容量は
それぞれＣ，Ｃ／４である。コンデンサ２０１〜２０８
及び測定用コンデンサ２５，２６の一方の電極はノード
Ｎ１に対して並列に接続されている。
のコンデンサ２０１〜２０８と、測定用コンデンサ２
５，２６とを備えている。コンデンサ２０１〜２０８の
容量Ｃは同一となるように設定されている。測定用コン
デンサ２５，２６はコンデンサ２０２〜２０８の容量を
測定するために使用されるものであり、それらの容量は
それぞれＣ，Ｃ／４である。コンデンサ２０１〜２０８
及び測定用コンデンサ２５，２６の一方の電極はノード
Ｎ１に対して並列に接続されている。
【００５３】コンデンサ２０２〜２０８の他方の電極は
スイッチ群１７を構成するスイッチ３０２〜３０８にそ
れぞれ接続されている。コンデンサ２０１の他方の電極
はスイッチ３０１を介してラダー抵抗回路５に接続可能
である。なお、本実施例において、コンデンサ２０１に
は優先順位を設定する必要はない。測定用コンデンサ２
５の他方の電極はスイッチ群１７を構成するスイッチ２
７に接続され、測定用コンデンサ２６の他方の電極はラ
ダー抵抗回路１８に接続されている。スイッチ２７は測
定用コンデンサ２５に入力する信号を、高電位基準信号
ＶＲＨ及び低電位基準信号ＶＲＬのいずれか一つに切り
換える。
スイッチ群１７を構成するスイッチ３０２〜３０８にそ
れぞれ接続されている。コンデンサ２０１の他方の電極
はスイッチ３０１を介してラダー抵抗回路５に接続可能
である。なお、本実施例において、コンデンサ２０１に
は優先順位を設定する必要はない。測定用コンデンサ２
５の他方の電極はスイッチ群１７を構成するスイッチ２
７に接続され、測定用コンデンサ２６の他方の電極はラ
ダー抵抗回路１８に接続されている。スイッチ２７は測
定用コンデンサ２５に入力する信号を、高電位基準信号
ＶＲＨ及び低電位基準信号ＶＲＬのいずれか一つに切り
換える。
【００５４】ラダー抵抗回路１８は前記ラダー抵抗回路
５を構成する複数の抵抗７と、これらの抵抗７にそれぞ
れ対応する１６個のスイッチ３０とを備える。各スイッ
チ３０はスイッチ制御回路１９からの制御信号に基づい
て導通制御されると、対応する抵抗７による分圧信号を
測定用コンデンサ２６に入力する。
５を構成する複数の抵抗７と、これらの抵抗７にそれぞ
れ対応する１６個のスイッチ３０とを備える。各スイッ
チ３０はスイッチ制御回路１９からの制御信号に基づい
て導通制御されると、対応する抵抗７による分圧信号を
測定用コンデンサ２６に入力する。
【００５５】スイッチ制御回路１９は第２のデータレジ
スタ２２に接続されるとともに、比較回路４の出力信号
を入力している。スイッチ制御回路１９はコンデンサの
容量測定時、アナログ信号ＩＮのサンプリング時及び判
定時において、前記スイッチ８，１０，３０及び３０１
〜３０８の切り換えを制御する。
スタ２２に接続されるとともに、比較回路４の出力信号
を入力している。スイッチ制御回路１９はコンデンサの
容量測定時、アナログ信号ＩＮのサンプリング時及び判
定時において、前記スイッチ８，１０，３０及び３０１
〜３０８の切り換えを制御する。
【００５６】本実施例においては、スイッチ群１７、ラ
ダー抵抗回路５，１８、測定用コンデンサ２５，２６、
比較回路４及びスイッチ制御回路１９によってコンデン
サ２０２〜２０８の容量、詳しくは測定対象のコンデン
サの容量と測定用コンデンサ２５の容量との誤差を測定
するための測定手段が構成されている。
ダー抵抗回路５，１８、測定用コンデンサ２５，２６、
比較回路４及びスイッチ制御回路１９によってコンデン
サ２０２〜２０８の容量、詳しくは測定対象のコンデン
サの容量と測定用コンデンサ２５の容量との誤差を測定
するための測定手段が構成されている。
【００５７】この測定手段によるコンデンサの容量の測
定を図４に従って説明する。図４はコンデンサ２０２の
容量の測定を示し、まず、図４（ａ）に示すように、ス
イッチ１０が閉じられてインバータ９の入力端子と出力
端子とが接続される。次に、スイッチ３０２が高電位基
準信号ＶＲＨに切り換えられてコンデンサ２０２に基準
信号ＶＲＨが入力されるとともに、スイッチ２７が低電
位基準信号ＶＲＬに切り換えられて測定用コンデンサ２
５に基準信号ＶＲＬが入力される。スイッチ３０３〜３
０８は低電位基準信号ＶＲＬに切り換えられてコンデン
サ２０３〜２０８には基準信号ＶＲＬが入力される。さ
らに、スイッチ３０１はラダー抵抗回路５に切り換えら
れ、ラダー抵抗回路５は低電位基準信号ＶＲＬに対応す
るスイッチ８のみを閉じる。このとき、ラダー抵抗回路
１８は電位差ＶＯの中間の電圧ＶＯ／２を出力する抵抗
７に対応するスイッチ３０のみを閉じられて測定用コン
デンサ２６には電圧ＶＯ／２が入力される。すると、コ
ンデンサ２０２には高電位基準信号ＶＲＨに相当する電
荷が蓄えられ、測定用コンデンサ２５には低電位基準信
号ＶＲＬに相当する電荷が蓄えられる。このとき、コン
デンサ２０１，２０３〜２０８にも低電位基準信号ＶＲ
Ｌに相当する電荷が蓄えられる。
定を図４に従って説明する。図４はコンデンサ２０２の
容量の測定を示し、まず、図４（ａ）に示すように、ス
イッチ１０が閉じられてインバータ９の入力端子と出力
端子とが接続される。次に、スイッチ３０２が高電位基
準信号ＶＲＨに切り換えられてコンデンサ２０２に基準
信号ＶＲＨが入力されるとともに、スイッチ２７が低電
位基準信号ＶＲＬに切り換えられて測定用コンデンサ２
５に基準信号ＶＲＬが入力される。スイッチ３０３〜３
０８は低電位基準信号ＶＲＬに切り換えられてコンデン
サ２０３〜２０８には基準信号ＶＲＬが入力される。さ
らに、スイッチ３０１はラダー抵抗回路５に切り換えら
れ、ラダー抵抗回路５は低電位基準信号ＶＲＬに対応す
るスイッチ８のみを閉じる。このとき、ラダー抵抗回路
１８は電位差ＶＯの中間の電圧ＶＯ／２を出力する抵抗
７に対応するスイッチ３０のみを閉じられて測定用コン
デンサ２６には電圧ＶＯ／２が入力される。すると、コ
ンデンサ２０２には高電位基準信号ＶＲＨに相当する電
荷が蓄えられ、測定用コンデンサ２５には低電位基準信
号ＶＲＬに相当する電荷が蓄えられる。このとき、コン
デンサ２０１，２０３〜２０８にも低電位基準信号ＶＲ
Ｌに相当する電荷が蓄えられる。
【００５８】この後、図４（ｂ）に示すように、スイッ
チ１０が開かれると、コンデンサ２０１〜２０８の電荷
及び測定用コンデンサ２５の電荷が保存される。そし
て、スイッチ３０２が低電位基準信号ＶＲＬに切り換え
られてコンデンサ２０２に基準信号ＶＲＬが入力される
とともに、スイッチ２７が高電位基準信号ＶＲＨに切り
換えられて測定用コンデンサ２５に基準信号ＶＲＨが入
力される。次に、ラダー抵抗回路１８において閉じるス
イッチが、電圧ＶＯ／２以上の電圧を出力するスイッチ
に順次変更されると、測定用コンデンサ２６に入力され
る電圧が電圧ＶＯ／２から上昇し、ノードＮ１の電圧が
上昇する。また、ラダー抵抗回路１８において閉じるス
イッチが、電圧ＶＯ／２以下の電圧を出力するスイッチ
に順次変更されると、測定用コンデンサ２６に入力され
る電圧が電圧ＶＯ／２から低下し、ノードＮ１の電圧が
低下する。そして、ノードＮ１の電圧に基づいてインバ
ータ１２の出力信号のレベルが反転すると、コンデンサ
２０２の容量の誤差の測定が完了する。
チ１０が開かれると、コンデンサ２０１〜２０８の電荷
及び測定用コンデンサ２５の電荷が保存される。そし
て、スイッチ３０２が低電位基準信号ＶＲＬに切り換え
られてコンデンサ２０２に基準信号ＶＲＬが入力される
とともに、スイッチ２７が高電位基準信号ＶＲＨに切り
換えられて測定用コンデンサ２５に基準信号ＶＲＨが入
力される。次に、ラダー抵抗回路１８において閉じるス
イッチが、電圧ＶＯ／２以上の電圧を出力するスイッチ
に順次変更されると、測定用コンデンサ２６に入力され
る電圧が電圧ＶＯ／２から上昇し、ノードＮ１の電圧が
上昇する。また、ラダー抵抗回路１８において閉じるス
イッチが、電圧ＶＯ／２以下の電圧を出力するスイッチ
に順次変更されると、測定用コンデンサ２６に入力され
る電圧が電圧ＶＯ／２から低下し、ノードＮ１の電圧が
低下する。そして、ノードＮ１の電圧に基づいてインバ
ータ１２の出力信号のレベルが反転すると、コンデンサ
２０２の容量の誤差の測定が完了する。
【００５９】コンデンサ２０３〜２０８の容量の誤差の
測定は、測定対象のコンデンサのみに高電位基準信号Ｖ
ＲＨを入力して前記と同様にすればよい。第１のデータ
レジスタ２０は比較回路４に接続されており、容量測定
時において比較回路４によって検出された各コンデンサ
２０２〜２０８の容量の誤差を記憶する。
測定は、測定対象のコンデンサのみに高電位基準信号Ｖ
ＲＨを入力して前記と同様にすればよい。第１のデータ
レジスタ２０は比較回路４に接続されており、容量測定
時において比較回路４によって検出された各コンデンサ
２０２〜２０８の容量の誤差を記憶する。
【００６０】演算回路２１は第１のデータレジスタ２０
と共に設定手段を構成し、データレジスタ２０に記憶さ
れたコンデンサ２０２〜２０８の容量Ｃ２〜Ｃ８の誤差
に基づいて、高電位基準信号ＶＲＨを入力するためのコ
ンデンサ２０２〜２０８の優先順位を設定する。
と共に設定手段を構成し、データレジスタ２０に記憶さ
れたコンデンサ２０２〜２０８の容量Ｃ２〜Ｃ８の誤差
に基づいて、高電位基準信号ＶＲＨを入力するためのコ
ンデンサ２０２〜２０８の優先順位を設定する。
【００６１】すなわち、演算回路２１はデータレジスタ
２０に記憶されたデータを読み出し、各コンデンサの容
量の誤差の大小を判定し、各容量の誤差に大きさの順位
を決定し、その順位をデータレジスタ２０に設定する。
例えば、図５（ａ）に示すように、データレジスタ２０
に記憶されたコンデンサ２０２〜２０８の容量Ｃ２〜Ｃ
８の誤差がそれぞれ−１、＋３、＋１、−３、＋２、−
４、＋２であるとする。演算回路２１は誤差が最も小さ
い数から大きい数となるように大きさの順位を設定す
る。従って、大きさの順位１〜７は容量Ｃ７、Ｃ５、Ｃ
８、Ｃ２、Ｃ４、Ｃ６、Ｃ３の順にそれぞれ設定され
る。
２０に記憶されたデータを読み出し、各コンデンサの容
量の誤差の大小を判定し、各容量の誤差に大きさの順位
を決定し、その順位をデータレジスタ２０に設定する。
例えば、図５（ａ）に示すように、データレジスタ２０
に記憶されたコンデンサ２０２〜２０８の容量Ｃ２〜Ｃ
８の誤差がそれぞれ−１、＋３、＋１、−３、＋２、−
４、＋２であるとする。演算回路２１は誤差が最も小さ
い数から大きい数となるように大きさの順位を設定す
る。従って、大きさの順位１〜７は容量Ｃ７、Ｃ５、Ｃ
８、Ｃ２、Ｃ４、Ｃ６、Ｃ３の順にそれぞれ設定され
る。
【００６２】この後、演算回路２１はコンデンサ２０２
〜２０８に順次高電位基準信号ＶＲＨを入力していく場
合に、容量の誤差が分散するようにコンデンサ２０２〜
２０８に対して優先順位を設定する。例えば、高電位基
準信号ＶＲＨを入力するコンデンサの数を増減させる場
合に、容量の誤差を順次加算した値が、複数の誤差の平
均値に近づくようにコンデンサ２０２〜２０８の優先順
位を設定する。すなわち、図５（ａ）においては、容量
の誤差の平均値は｛（−１）＋３＋１＋（−３）＋２＋
（−４）＋２｝／７≒−０．６となる。従って、優先順
位１〜７は容量Ｃ５、Ｃ４、Ｃ７、Ｃ６、Ｃ８、Ｃ３、
Ｃ２の順にそれぞれ設定される。
〜２０８に順次高電位基準信号ＶＲＨを入力していく場
合に、容量の誤差が分散するようにコンデンサ２０２〜
２０８に対して優先順位を設定する。例えば、高電位基
準信号ＶＲＨを入力するコンデンサの数を増減させる場
合に、容量の誤差を順次加算した値が、複数の誤差の平
均値に近づくようにコンデンサ２０２〜２０８の優先順
位を設定する。すなわち、図５（ａ）においては、容量
の誤差の平均値は｛（−１）＋３＋１＋（−３）＋２＋
（−４）＋２｝／７≒−０．６となる。従って、優先順
位１〜７は容量Ｃ５、Ｃ４、Ｃ７、Ｃ６、Ｃ８、Ｃ３、
Ｃ２の順にそれぞれ設定される。
【００６３】第２のデータレジスタ２２は演算回路２１
によって設定された優先順位を図５（ｂ）に示すように
記憶する。さて、上記のように構成されたＡＤ変換器１
５では例えば、電源の投入時において前記のようにして
コンデンサアレイ１６の複数のコンデンサ２０２〜２０
８に優先順位が設定され、設定された優先順位はデータ
レジスタ２２に記憶される。なお、コンデンサ２０２〜
２０８の優先順位は図５（ｂ）に示すものとする。
によって設定された優先順位を図５（ｂ）に示すように
記憶する。さて、上記のように構成されたＡＤ変換器１
５では例えば、電源の投入時において前記のようにして
コンデンサアレイ１６の複数のコンデンサ２０２〜２０
８に優先順位が設定され、設定された優先順位はデータ
レジスタ２２に記憶される。なお、コンデンサ２０２〜
２０８の優先順位は図５（ｂ）に示すものとする。
【００６４】そして、ＡＤ変換器１５においてアナログ
信号ＡＩＮをデジタル信号に変換するには、スイッチ１
０を閉じてインバータ９の入力端子と出力端子とを接続
した後、スイッチ３０１〜３０８をアナログ信号ＡＩＮ
に切り換えてアナログ信号ＡＩＮのサンプリングを行
う。このとき、スイッチ２７は低電位基準信号ＶＲＬ側
に切り換えて測定用コンデンサ２５には基準信号ＶＲＬ
を入力する。ラダー抵抗回路１８は低電位基準信号ＶＲ
Ｌに対応するスイッチ３０のみを閉じて測定用コンデン
サ２６にも基準信号ＶＲＬを入力する。すると、コンデ
ンサ２０１〜２０８にアナログ信号ＡＩＮの電圧値に相
当する電荷が蓄えられる。
信号ＡＩＮをデジタル信号に変換するには、スイッチ１
０を閉じてインバータ９の入力端子と出力端子とを接続
した後、スイッチ３０１〜３０８をアナログ信号ＡＩＮ
に切り換えてアナログ信号ＡＩＮのサンプリングを行
う。このとき、スイッチ２７は低電位基準信号ＶＲＬ側
に切り換えて測定用コンデンサ２５には基準信号ＶＲＬ
を入力する。ラダー抵抗回路１８は低電位基準信号ＶＲ
Ｌに対応するスイッチ３０のみを閉じて測定用コンデン
サ２６にも基準信号ＶＲＬを入力する。すると、コンデ
ンサ２０１〜２０８にアナログ信号ＡＩＮの電圧値に相
当する電荷が蓄えられる。
【００６５】この後、スイッチ１０を開くとともに、ス
イッチ３０２〜３０８を低電位基準信号ＶＲＬに切り換
え、スイッチ３０１はラダー抵抗回路５に切り換える。
ラダー抵抗回路５は低電位基準信号ＶＲＬに対応するス
イッチ８のみを閉じる。スイッチ２７及びラダー抵抗回
路１８のスイッチはアナログ信号ＡＩＮのサンプリング
時の状態に保持しておき、測定用コンデンサ２５，２６
には低電位基準信号ＶＲＬを入力しておく。これによっ
て、サンプリングしたアナログ信号ＡＩＮの判定を開始
することができる。
イッチ３０２〜３０８を低電位基準信号ＶＲＬに切り換
え、スイッチ３０１はラダー抵抗回路５に切り換える。
ラダー抵抗回路５は低電位基準信号ＶＲＬに対応するス
イッチ８のみを閉じる。スイッチ２７及びラダー抵抗回
路１８のスイッチはアナログ信号ＡＩＮのサンプリング
時の状態に保持しておき、測定用コンデンサ２５，２６
には低電位基準信号ＶＲＬを入力しておく。これによっ
て、サンプリングしたアナログ信号ＡＩＮの判定を開始
することができる。
【００６６】そして、第７ビット（２6 桁）〜第１ビッ
ト（２0 桁）の０，１判定は、判定すべきビットの上位
ビットの判定結果と、図５（ｂ）に示すコンデンサ２０
２〜２０８の優先順位とに基づいて行われる。
ト（２0 桁）の０，１判定は、判定すべきビットの上位
ビットの判定結果と、図５（ｂ）に示すコンデンサ２０
２〜２０８の優先順位とに基づいて行われる。
【００６７】すなわち、第７ビットの０，１判定に際し
て、図５（ｂ）に示すコンデンサ２０２〜２０８の優先
順位に基づいてスイッチ制御回路１９によって４個のス
イッチ３０５，３０４，３０７，３０６が高電位基準信
号ＶＲＨに切り換えられる。それによって、優先順位の
高いコンデンサ２０５，２０４，２０７，２０６に基準
信号ＶＲＨが入力され、そのときのノードＮ１の電圧に
基づいて第７ビットの０，１判定が行われる。
て、図５（ｂ）に示すコンデンサ２０２〜２０８の優先
順位に基づいてスイッチ制御回路１９によって４個のス
イッチ３０５，３０４，３０７，３０６が高電位基準信
号ＶＲＨに切り換えられる。それによって、優先順位の
高いコンデンサ２０５，２０４，２０７，２０６に基準
信号ＶＲＨが入力され、そのときのノードＮ１の電圧に
基づいて第７ビットの０，１判定が行われる。
【００６８】第６ビット及び第５ビットの０，１判定
は、判定すべきビットの上位ビットの判定結果と図５
（ｂ）の優先順位とに基づいて、高電位基準信号ＶＲＨ
が入力されていないコンデンサのうち、優先順位が高い
コンデンサに基準信号ＶＲＨが入力されるように対応す
るスイッチを切り換えることにより行われる。
は、判定すべきビットの上位ビットの判定結果と図５
（ｂ）の優先順位とに基づいて、高電位基準信号ＶＲＨ
が入力されていないコンデンサのうち、優先順位が高い
コンデンサに基準信号ＶＲＨが入力されるように対応す
るスイッチを切り換えることにより行われる。
【００６９】第４〜第１ビットの０，１判定は、第１実
施例のＡＤ変換器１における第４〜第１ビットの０，１
判定と同様に行われる。従って、本実施例のＡＤ変換器
１５は第１実施例のＡＤ変換器１と同様の効果がある。
また、本実施例のＡＤ変換器１５ではコンデンサアレイ
１６を構成する複数のコンデンサ２０２〜２０８の容量
を測定し、測定結果に基づいて容量の誤差が分散するよ
うにコンデンサ２０２〜２０８に対して優先順位を設定
できる。そのため、ＡＤ変換の精度をより向上すること
ができる。
施例のＡＤ変換器１における第４〜第１ビットの０，１
判定と同様に行われる。従って、本実施例のＡＤ変換器
１５は第１実施例のＡＤ変換器１と同様の効果がある。
また、本実施例のＡＤ変換器１５ではコンデンサアレイ
１６を構成する複数のコンデンサ２０２〜２０８の容量
を測定し、測定結果に基づいて容量の誤差が分散するよ
うにコンデンサ２０２〜２０８に対して優先順位を設定
できる。そのため、ＡＤ変換の精度をより向上すること
ができる。
【００７０】また、本実施例のＡＤ変換器１５はデータ
レジスタ２２に記憶されたコンデンサ２０２〜２０８の
優先順位に基づいてスイッチの制御を容易に行うことが
できる。
レジスタ２２に記憶されたコンデンサ２０２〜２０８の
優先順位に基づいてスイッチの制御を容易に行うことが
できる。
【００７１】［第３実施例］次に、第３実施例のＣＲ逐
次比較型ＡＤ変換器を図７に従って説明する。説明の便
宜上、図３と同様の構成については同一の符号を付して
その説明を一部省略する。
次比較型ＡＤ変換器を図７に従って説明する。説明の便
宜上、図３と同様の構成については同一の符号を付して
その説明を一部省略する。
【００７２】ＡＤ変換器３５は、コンデンサアレイ３
６、スイッチ群３７、比較回路４、ラダー抵抗回路５，
１８、スイッチ制御回路３８、第１のデータレジスタ２
０、演算回路２１及び第２のデータレジスタ２２を備え
る。本実施例のＡＤ変換器３５はアナログ信号ＡＩＮ
を、２0 桁ビット（最下位ビット）〜２8 桁ビット（最
上位ビット）の９ビットのデジタル信号に変換するもの
である。
６、スイッチ群３７、比較回路４、ラダー抵抗回路５，
１８、スイッチ制御回路３８、第１のデータレジスタ２
０、演算回路２１及び第２のデータレジスタ２２を備え
る。本実施例のＡＤ変換器３５はアナログ信号ＡＩＮ
を、２0 桁ビット（最下位ビット）〜２8 桁ビット（最
上位ビット）の９ビットのデジタル信号に変換するもの
である。
【００７３】コンデンサアレイ３６はＡＤ変換用の１０
個のコンデンサ４１〜５０と、測定用コンデンサ３９，
４０とを備えている。３個のコンデンサ４１〜４３はデ
ジタル信号の下位ビット（２5 桁〜２0 桁）を判定する
ための下位用コンデンサである。７個のコンデンサ４４
〜５０の容量は同一に設定されている。コンデンサ４１
〜４３のそれぞれの容量とコンデンサ４４〜５０の容量
とは重み付けがなされ、最も重みの低いコンデンサ４１
の容量をＣとすると、コンデンサ４４〜５０の容量は４
Ｃ、コンデンサ４３の容量は２Ｃ、コンデンサ４２の容
量はＣとなっている。すなわち、コンデンサ４４〜５０
は容量Ｃのコンデンサを４個並列に接続し、コンデンサ
４２は容量Ｃのコンデンサを２個並列に接続してなる。
個のコンデンサ４１〜５０と、測定用コンデンサ３９，
４０とを備えている。３個のコンデンサ４１〜４３はデ
ジタル信号の下位ビット（２5 桁〜２0 桁）を判定する
ための下位用コンデンサである。７個のコンデンサ４４
〜５０の容量は同一に設定されている。コンデンサ４１
〜４３のそれぞれの容量とコンデンサ４４〜５０の容量
とは重み付けがなされ、最も重みの低いコンデンサ４１
の容量をＣとすると、コンデンサ４４〜５０の容量は４
Ｃ、コンデンサ４３の容量は２Ｃ、コンデンサ４２の容
量はＣとなっている。すなわち、コンデンサ４４〜５０
は容量Ｃのコンデンサを４個並列に接続し、コンデンサ
４２は容量Ｃのコンデンサを２個並列に接続してなる。
【００７４】測定用コンデンサ３９，４０はコンデンサ
４４〜５０の容量を測定するために使用されるものであ
り、それらの容量はそれぞれ４Ｃ，Ｃである。コンデン
サ４１〜５０及び測定用コンデンサ３９，４０の一方の
電極はノードＮ１に対して並列に接続されている。
４４〜５０の容量を測定するために使用されるものであ
り、それらの容量はそれぞれ４Ｃ，Ｃである。コンデン
サ４１〜５０及び測定用コンデンサ３９，４０の一方の
電極はノードＮ１に対して並列に接続されている。
【００７５】コンデンサ４２〜５０の他方の電極はスイ
ッチ群３７を構成するスイッチ５２〜６０にそれぞれ接
続され、コンデンサ４１の他方の電極はスイッチ５１を
介してラダー抵抗回路５に接続可能である。測定用コン
デンサ３９の他方の電極はスイッチ群３７を構成するス
イッチ６１に接続され、測定用コンデンサ４０の他方の
電極はラダー抵抗回路１８に接続されている。スイッチ
６１は測定用コンデンサ３９に入力する信号を、高電位
基準信号ＶＲＨ及び低電位基準信号ＶＲＬのいずれか一
つに切り換える。
ッチ群３７を構成するスイッチ５２〜６０にそれぞれ接
続され、コンデンサ４１の他方の電極はスイッチ５１を
介してラダー抵抗回路５に接続可能である。測定用コン
デンサ３９の他方の電極はスイッチ群３７を構成するス
イッチ６１に接続され、測定用コンデンサ４０の他方の
電極はラダー抵抗回路１８に接続されている。スイッチ
６１は測定用コンデンサ３９に入力する信号を、高電位
基準信号ＶＲＨ及び低電位基準信号ＶＲＬのいずれか一
つに切り換える。
【００７６】ラダー抵抗回路１８の各スイッチ３０はス
イッチ制御回路３８からの制御信号に基づいて導通制御
されると、対応する抵抗７による分圧信号を測定用コン
デンサ４０に入力する。
イッチ制御回路３８からの制御信号に基づいて導通制御
されると、対応する抵抗７による分圧信号を測定用コン
デンサ４０に入力する。
【００７７】スイッチ制御回路３８は第２のデータレジ
スタ２２に接続されるとともに、比較回路４の出力信号
を入力している。スイッチ制御回路３８はコンデンサの
容量測定時、アナログ信号ＩＮのサンプリング時及び判
定時において、前記スイッチ８，１０，３０及び５１〜
６０の切り換えを制御する。
スタ２２に接続されるとともに、比較回路４の出力信号
を入力している。スイッチ制御回路３８はコンデンサの
容量測定時、アナログ信号ＩＮのサンプリング時及び判
定時において、前記スイッチ８，１０，３０及び５１〜
６０の切り換えを制御する。
【００７８】本実施例においては、スイッチ群３７、ラ
ダー抵抗回路５，１８、測定用コンデンサ３９，４０、
比較回路４及びスイッチ制御回路３８によってコンデン
サ４４〜５０の容量、詳しくは測定対象のコンデンサの
容量と測定用コンデンサ３９の容量との誤差を測定する
ための測定手段が構成されている。この測定手段による
コンデンサ４４〜５０の容量の測定について説明する
と、スイッチ１０が閉じられてインバータ９の入力端子
と出力端子とが接続される。
ダー抵抗回路５，１８、測定用コンデンサ３９，４０、
比較回路４及びスイッチ制御回路３８によってコンデン
サ４４〜５０の容量、詳しくは測定対象のコンデンサの
容量と測定用コンデンサ３９の容量との誤差を測定する
ための測定手段が構成されている。この測定手段による
コンデンサ４４〜５０の容量の測定について説明する
と、スイッチ１０が閉じられてインバータ９の入力端子
と出力端子とが接続される。
【００７９】次に、スイッチ５４が高電位基準信号ＶＲ
Ｈに切り換えられてコンデンサ４４に基準信号ＶＲＨが
入力されるとともに、スイッチ６１が低電位基準信号Ｖ
ＲＬに切り換えられて測定用コンデンサ３９に基準信号
ＶＲＬが入力される。スイッチ５５〜６０は低電位基準
信号ＶＲＬに切り換えられてコンデンサ４５〜５０には
基準信号ＶＲＬが入力される。さらに、スイッチ５１は
ラダー抵抗回路５に切り換えられ、ラダー抵抗回路５は
低電位基準信号ＶＲＬに対応するスイッチ８のみを閉じ
る。ラダー抵抗回路１８は電圧ＶＯ／２を出力する抵抗
７に対応するスイッチ３０のみを閉じられて測定用コン
デンサ４０には電圧ＶＯ／２が入力される。
Ｈに切り換えられてコンデンサ４４に基準信号ＶＲＨが
入力されるとともに、スイッチ６１が低電位基準信号Ｖ
ＲＬに切り換えられて測定用コンデンサ３９に基準信号
ＶＲＬが入力される。スイッチ５５〜６０は低電位基準
信号ＶＲＬに切り換えられてコンデンサ４５〜５０には
基準信号ＶＲＬが入力される。さらに、スイッチ５１は
ラダー抵抗回路５に切り換えられ、ラダー抵抗回路５は
低電位基準信号ＶＲＬに対応するスイッチ８のみを閉じ
る。ラダー抵抗回路１８は電圧ＶＯ／２を出力する抵抗
７に対応するスイッチ３０のみを閉じられて測定用コン
デンサ４０には電圧ＶＯ／２が入力される。
【００８０】すると、コンデンサ４４には高電位基準信
号ＶＲＨに相当する電荷が蓄えられ、測定用コンデンサ
３９には低電位基準信号ＶＲＬに相当する電荷が蓄えら
れる。このとき、コンデンサ４１，４５〜５０にも低電
位基準信号ＶＲＬに相当する電荷が蓄えられる。
号ＶＲＨに相当する電荷が蓄えられ、測定用コンデンサ
３９には低電位基準信号ＶＲＬに相当する電荷が蓄えら
れる。このとき、コンデンサ４１，４５〜５０にも低電
位基準信号ＶＲＬに相当する電荷が蓄えられる。
【００８１】この後、スイッチ１０が開かれると、コン
デンサ４１〜５０の電荷及び測定用コンデンサ３９の電
荷が保存される。そして、スイッチ５４が低電位基準信
号ＶＲＬに切り換えられてコンデンサ４４に基準信号Ｖ
ＲＬが入力されるとともに、スイッチ６１が高電位基準
信号ＶＲＨに切り換えられて測定用コンデンサ３９に基
準信号ＶＲＨが入力される。
デンサ４１〜５０の電荷及び測定用コンデンサ３９の電
荷が保存される。そして、スイッチ５４が低電位基準信
号ＶＲＬに切り換えられてコンデンサ４４に基準信号Ｖ
ＲＬが入力されるとともに、スイッチ６１が高電位基準
信号ＶＲＨに切り換えられて測定用コンデンサ３９に基
準信号ＶＲＨが入力される。
【００８２】次に、ラダー抵抗回路１８において閉じる
スイッチが、電圧ＶＯ／２以上の電圧または電圧ＶＯ／
２以下の電圧を出力するスイッチに順次変更されると、
ノードＮ１の電圧が上昇または低下する。そして、ノー
ドＮ１の電圧に基づいてインバータ１２の出力信号のレ
ベルが反転すると、コンデンサ４４の容量の誤差の測定
が完了する。
スイッチが、電圧ＶＯ／２以上の電圧または電圧ＶＯ／
２以下の電圧を出力するスイッチに順次変更されると、
ノードＮ１の電圧が上昇または低下する。そして、ノー
ドＮ１の電圧に基づいてインバータ１２の出力信号のレ
ベルが反転すると、コンデンサ４４の容量の誤差の測定
が完了する。
【００８３】コンデンサ４５〜５０の容量の誤差の測定
は、測定対象のコンデンサのみに高電位基準信号ＶＲＨ
を入力して前記と同様にすればよい。演算回路２１はデ
ータレジスタ２０と共に設定手段を構成し、測定された
コンデンサ４４〜５０の容量の誤差に基づいて、高電位
基準信号ＶＲＨを入力するためのコンデンサ４４〜５０
の優先順位を設定する。
は、測定対象のコンデンサのみに高電位基準信号ＶＲＨ
を入力して前記と同様にすればよい。演算回路２１はデ
ータレジスタ２０と共に設定手段を構成し、測定された
コンデンサ４４〜５０の容量の誤差に基づいて、高電位
基準信号ＶＲＨを入力するためのコンデンサ４４〜５０
の優先順位を設定する。
【００８４】本実施例のＡＤ変換器３５においても、例
えば、電源の投入時においてコンデンサアレイ３６の複
数のコンデンサ４４〜５０に優先順位が設定され、設定
された優先順位はデータレジスタ２２に記憶される。
えば、電源の投入時においてコンデンサアレイ３６の複
数のコンデンサ４４〜５０に優先順位が設定され、設定
された優先順位はデータレジスタ２２に記憶される。
【００８５】また、本実施例のＡＤ変換器３５において
アナログ信号ＡＩＮをデジタル信号に変換するには、ス
イッチ１０を閉じてインバータ９の入力端子と出力端子
とを接続した後、スイッチ５１〜６０をアナログ信号Ａ
ＩＮに切り換えてアナログ信号ＡＩＮのサンプリングを
行う。このとき、スイッチ６１は低電位基準信号ＶＲＬ
側に切り換えて測定用コンデンサ３９には基準信号ＶＲ
Ｌを入力する。ラダー抵抗回路１８は低電位基準信号Ｖ
ＲＬに対応するスイッチ３０のみを閉じて測定用コンデ
ンサ４０にも基準信号ＶＲＬを入力する。すると、コン
デンサ４１〜５０にアナログ信号ＡＩＮの電圧値に相当
する電荷が蓄えられる。
アナログ信号ＡＩＮをデジタル信号に変換するには、ス
イッチ１０を閉じてインバータ９の入力端子と出力端子
とを接続した後、スイッチ５１〜６０をアナログ信号Ａ
ＩＮに切り換えてアナログ信号ＡＩＮのサンプリングを
行う。このとき、スイッチ６１は低電位基準信号ＶＲＬ
側に切り換えて測定用コンデンサ３９には基準信号ＶＲ
Ｌを入力する。ラダー抵抗回路１８は低電位基準信号Ｖ
ＲＬに対応するスイッチ３０のみを閉じて測定用コンデ
ンサ４０にも基準信号ＶＲＬを入力する。すると、コン
デンサ４１〜５０にアナログ信号ＡＩＮの電圧値に相当
する電荷が蓄えられる。
【００８６】この後、スイッチ１０を開くとともに、ス
イッチ５２〜６０を低電位基準信号ＶＲＬに切り換え、
スイッチ５１はラダー抵抗回路５に切り換える。ラダー
抵抗回路５は低電位基準信号ＶＲＬに対応するスイッチ
８のみを閉じる。スイッチ６１及びラダー抵抗回路１８
のスイッチはアナログ信号ＡＩＮのサンプリング時の状
態に保持しておき、測定用コンデンサ３９，４０には低
電位基準信号ＶＲＬを入力しておく。これによって、サ
ンプリングしたアナログ信号ＡＩＮの判定を開始するこ
とができる。
イッチ５２〜６０を低電位基準信号ＶＲＬに切り換え、
スイッチ５１はラダー抵抗回路５に切り換える。ラダー
抵抗回路５は低電位基準信号ＶＲＬに対応するスイッチ
８のみを閉じる。スイッチ６１及びラダー抵抗回路１８
のスイッチはアナログ信号ＡＩＮのサンプリング時の状
態に保持しておき、測定用コンデンサ３９，４０には低
電位基準信号ＶＲＬを入力しておく。これによって、サ
ンプリングしたアナログ信号ＡＩＮの判定を開始するこ
とができる。
【００８７】そして、第９ビット（２8 桁）〜第７ビッ
ト（２6 桁）の０，１判定は、判定すべきビットの上位
ビットの判定結果と、データレジスタ２２に記憶された
コンデンサ４４〜５０の優先順位とに基づいて行われ
る。このとき、高電位基準信号ＶＲＨが入力されていな
いコンデンサのうち、優先順位が高いコンデンサに基準
信号ＶＲＨが入力されるように対応するスイッチを切り
換えることにより行われる。
ト（２6 桁）の０，１判定は、判定すべきビットの上位
ビットの判定結果と、データレジスタ２２に記憶された
コンデンサ４４〜５０の優先順位とに基づいて行われ
る。このとき、高電位基準信号ＶＲＨが入力されていな
いコンデンサのうち、優先順位が高いコンデンサに基準
信号ＶＲＨが入力されるように対応するスイッチを切り
換えることにより行われる。
【００８８】第６ビットの０，１判定は、スイッチ５３
を基準信号ＶＲＨに切り換えてコンデンサ４３に基準信
号ＶＲＨを入力することにより行われ、第５ビットの
０，１判定は、スイッチ５２を基準信号ＶＲＨに切り換
えてコンデンサ４２に基準信号ＶＲＨを入力することに
より行われる。
を基準信号ＶＲＨに切り換えてコンデンサ４３に基準信
号ＶＲＨを入力することにより行われ、第５ビットの
０，１判定は、スイッチ５２を基準信号ＶＲＨに切り換
えてコンデンサ４２に基準信号ＶＲＨを入力することに
より行われる。
【００８９】第４〜第１ビットの０，１判定は、第２実
施例のＡＤ変換器１５における第４〜第１ビットの０，
１判定と同様に行われる。従って、本実施例のＡＤ変換
器３５は第２実施例のＡＤ変換器１５と同様の効果があ
る。加えて、本実施例のＡＤ変換器３５はコンデンサ４
４〜５０の容量を４Ｃとしてコンデンサ４１の容量Ｃに
対して４倍の重みをつけることにより、コンデンサアレ
イ３６の分解能を高めている。そのため、コンデンサ４
４〜５０及び対応するスイッチ５４〜６０の数が少なく
て済み、回路の大型化を防止できる。
施例のＡＤ変換器１５における第４〜第１ビットの０，
１判定と同様に行われる。従って、本実施例のＡＤ変換
器３５は第２実施例のＡＤ変換器１５と同様の効果があ
る。加えて、本実施例のＡＤ変換器３５はコンデンサ４
４〜５０の容量を４Ｃとしてコンデンサ４１の容量Ｃに
対して４倍の重みをつけることにより、コンデンサアレ
イ３６の分解能を高めている。そのため、コンデンサ４
４〜５０及び対応するスイッチ５４〜６０の数が少なく
て済み、回路の大型化を防止できる。
【００９０】［第４実施例］次に、第４実施例のＣＲ逐
次比較型ＡＤ変換器を図８に従って説明する。説明の便
宜上、図１，図３と同様の構成については同一の符号を
付してその説明を一部省略する。
次比較型ＡＤ変換器を図８に従って説明する。説明の便
宜上、図１，図３と同様の構成については同一の符号を
付してその説明を一部省略する。
【００９１】ＡＤ変換器６５は、コンデンサアレイ６
６、スイッチ群６７、比較回路４、ラダー抵抗回路５，
１８、スイッチ制御回路６８、第１のデータレジスタ２
０、演算回路２１及び第２のデータレジスタ２２を備え
る。本実施例のＡＤ変換器６５もアナログ信号ＡＩＮ
を、２0 桁ビット（最下位ビット）〜２6 桁ビット（最
上位ビット）の７ビットのデジタル信号に変換する。
６、スイッチ群６７、比較回路４、ラダー抵抗回路５，
１８、スイッチ制御回路６８、第１のデータレジスタ２
０、演算回路２１及び第２のデータレジスタ２２を備え
る。本実施例のＡＤ変換器６５もアナログ信号ＡＩＮ
を、２0 桁ビット（最下位ビット）〜２6 桁ビット（最
上位ビット）の７ビットのデジタル信号に変換する。
【００９２】コンデンサアレイ６６は１０個のコンデン
サ２０１〜２１０と、前記測定用コンデンサ２５，２６
とを備えている。コンデンサ２０１〜２１０の容量Ｃは
同一となるように設定されている。なお、デジタル信号
の２6 桁〜２4 桁ビットを判定するために必要なコンデ
ンサの数は８個であるが、コンデンサアレイ６６のコン
デンサは２個余分に設けられている。コンデンサ２０１
〜２１０及び測定用コンデンサ２５，２６の一方の電極
はノードＮ１に対して並列に接続されている。
サ２０１〜２１０と、前記測定用コンデンサ２５，２６
とを備えている。コンデンサ２０１〜２１０の容量Ｃは
同一となるように設定されている。なお、デジタル信号
の２6 桁〜２4 桁ビットを判定するために必要なコンデ
ンサの数は８個であるが、コンデンサアレイ６６のコン
デンサは２個余分に設けられている。コンデンサ２０１
〜２１０及び測定用コンデンサ２５，２６の一方の電極
はノードＮ１に対して並列に接続されている。
【００９３】コンデンサ２０２〜２１０の他方の電極は
スイッチ群６７を構成するスイッチ３０２〜３１０にそ
れぞれ接続されている。コンデンサ２０１の他方の電極
はスイッチ３０１を介してラダー抵抗回路５に接続可能
である。なお、本実施例において、コンデンサ２０１に
は優先順位を設定する必要はない。測定用コンデンサ２
５の他方の電極はスイッチ群６７を構成するスイッチ２
７に接続され、測定用コンデンサ２６の他方の電極はラ
ダー抵抗回路１８に接続されている。
スイッチ群６７を構成するスイッチ３０２〜３１０にそ
れぞれ接続されている。コンデンサ２０１の他方の電極
はスイッチ３０１を介してラダー抵抗回路５に接続可能
である。なお、本実施例において、コンデンサ２０１に
は優先順位を設定する必要はない。測定用コンデンサ２
５の他方の電極はスイッチ群６７を構成するスイッチ２
７に接続され、測定用コンデンサ２６の他方の電極はラ
ダー抵抗回路１８に接続されている。
【００９４】スイッチ制御回路６８は第２のデータレジ
スタ２２に接続されるとともに、比較回路４の出力信号
を入力している。スイッチ制御回路６９はコンデンサの
容量測定時、アナログ信号ＩＮのサンプリング時及び判
定時において、前記スイッチ８，１０，３０及び３０１
〜３１０の切り換えを制御する。
スタ２２に接続されるとともに、比較回路４の出力信号
を入力している。スイッチ制御回路６９はコンデンサの
容量測定時、アナログ信号ＩＮのサンプリング時及び判
定時において、前記スイッチ８，１０，３０及び３０１
〜３１０の切り換えを制御する。
【００９５】本実施例においては、スイッチ群６７、ラ
ダー抵抗回路５，１８、測定用コンデンサ２５，２６、
比較回路４及びスイッチ制御回路６８によってコンデン
サ２０２〜２１０の容量の誤差を測定するための測定手
段が構成されている。この測定手段によるコンデンサの
容量の測定は第２実施例のＡＤ変換器１５における容量
の測定と同様であるが、本実施例では９個のコンデンサ
２０２〜２１０の容量の測定を行う。
ダー抵抗回路５，１８、測定用コンデンサ２５，２６、
比較回路４及びスイッチ制御回路６８によってコンデン
サ２０２〜２１０の容量の誤差を測定するための測定手
段が構成されている。この測定手段によるコンデンサの
容量の測定は第２実施例のＡＤ変換器１５における容量
の測定と同様であるが、本実施例では９個のコンデンサ
２０２〜２１０の容量の測定を行う。
【００９６】そして、本実施例のデータレジスタ２０は
容量測定時においてコンデンサ２０２〜２１０の容量の
誤差を記憶する。本実施例の演算回路２１はデータレジ
スタ２０に記憶されたコンデンサ２０２〜２１０の容量
の誤差のデータを読み出し、各誤差の大小を判定する。
演算回路２１は９個の誤差のデータのうち、絶対値が大
きいもの２個を除外し、残り７個の誤差に大きさの順位
を決定し、その順位をデータレジスタ２０に設定する。
容量測定時においてコンデンサ２０２〜２１０の容量の
誤差を記憶する。本実施例の演算回路２１はデータレジ
スタ２０に記憶されたコンデンサ２０２〜２１０の容量
の誤差のデータを読み出し、各誤差の大小を判定する。
演算回路２１は９個の誤差のデータのうち、絶対値が大
きいもの２個を除外し、残り７個の誤差に大きさの順位
を決定し、その順位をデータレジスタ２０に設定する。
【００９７】さて、上記のように構成されたＡＤ変換器
６５において、第７ビット（２6 桁）〜第１ビット（２
0 桁）の０，１判定は、第２実施例のＡＤ変換器１５と
同様に行われる。しかしながら、コンデンサアレイ６６
にはＡＤ変換に必要な数より多くのコンデンサが設けら
れているため、アナログ信号のサンプリング時及び判定
時において優先順位が設定されないコンデンサには低電
位基準信号ＶＲＬが入力される。
６５において、第７ビット（２6 桁）〜第１ビット（２
0 桁）の０，１判定は、第２実施例のＡＤ変換器１５と
同様に行われる。しかしながら、コンデンサアレイ６６
にはＡＤ変換に必要な数より多くのコンデンサが設けら
れているため、アナログ信号のサンプリング時及び判定
時において優先順位が設定されないコンデンサには低電
位基準信号ＶＲＬが入力される。
【００９８】従って、本実施例のＡＤ変換器６５は第２
実施例のＡＤ変換器１５と同様の効果がある。加えて、
本実施例のＡＤ変換器６５はＡＤ変換に必要な数より多
くのコンデンサを設けているため、容量の誤差の大きい
コンデンサをＡＤ変換に使用しなくて済み、より高精度
のＡＤ変換を行うことができる。
実施例のＡＤ変換器１５と同様の効果がある。加えて、
本実施例のＡＤ変換器６５はＡＤ変換に必要な数より多
くのコンデンサを設けているため、容量の誤差の大きい
コンデンサをＡＤ変換に使用しなくて済み、より高精度
のＡＤ変換を行うことができる。
【００９９】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）コンデンサアレイにおける分解能を任意に設定す
るとともに、ラダー抵抗回路における分解能を任意に設
定したＣＲ逐次比較型ＡＤ変換器に具体化してもよい。
この場合にも高精度のＡＤ変換を行うことができる。
具体化することも可能である。 （１）コンデンサアレイにおける分解能を任意に設定す
るとともに、ラダー抵抗回路における分解能を任意に設
定したＣＲ逐次比較型ＡＤ変換器に具体化してもよい。
この場合にも高精度のＡＤ変換を行うことができる。
【０１００】（２）前記第１〜第４実施例におけるラダ
ー抵抗回路５を省略したＡＤ変換器に具体化すること。
この場合にも、高精度のＡＤ変換を行うことができる。 （３）第２〜第４実施例におけるラダー抵抗回路１８、
測定用コンデンサ、データレジスタ２０，２２及び演算
回路２１を省略するとともに、記憶手段としてＥＰＲＯ
Ｍ又はＥＥＰＲＯＭを備えるＡＤ変換器に具体化しても
よい。この場合には、製品出荷時に、ＡＤ変換器の外部
からコンデンサアレイを構成する複数のコンデンサの容
量を測定し、その測定結果に基づいて複数のコンデンサ
の優先順位をＥＰＲＯＭ又はＥＥＰＲＯＭに書き込んで
おけばよい。このような構成にすれば、電源投入後、Ｅ
ＰＲＯＭ又はＥＥＰＲＯＭに記憶された複数のコンデン
サの優先順位に基づいて直ちにＡＤ変換を行うことがで
きる。
ー抵抗回路５を省略したＡＤ変換器に具体化すること。
この場合にも、高精度のＡＤ変換を行うことができる。 （３）第２〜第４実施例におけるラダー抵抗回路１８、
測定用コンデンサ、データレジスタ２０，２２及び演算
回路２１を省略するとともに、記憶手段としてＥＰＲＯ
Ｍ又はＥＥＰＲＯＭを備えるＡＤ変換器に具体化しても
よい。この場合には、製品出荷時に、ＡＤ変換器の外部
からコンデンサアレイを構成する複数のコンデンサの容
量を測定し、その測定結果に基づいて複数のコンデンサ
の優先順位をＥＰＲＯＭ又はＥＥＰＲＯＭに書き込んで
おけばよい。このような構成にすれば、電源投入後、Ｅ
ＰＲＯＭ又はＥＥＰＲＯＭに記憶された複数のコンデン
サの優先順位に基づいて直ちにＡＤ変換を行うことがで
きる。
【０１０１】上記の実施例から把握できる請求項以外の
技術的思想を、以下に効果とともに記載する。 （イ）前記高電位基準信号及び低電位基準信号の電位差
をデジタル信号の下位ビットに応じて分圧し、その分圧
したいずれか１つの電圧を選択的に出力するためのラダ
ー抵抗回路を備え、同ラダー抵抗回路は前記コンデンサ
アレイにおける優先順位のないコンデンサに接続可能で
ある請求項１に記載のアナログ−デジタル変換器。この
構成によれば、ＡＤ変換の精度を向上できる。
技術的思想を、以下に効果とともに記載する。 （イ）前記高電位基準信号及び低電位基準信号の電位差
をデジタル信号の下位ビットに応じて分圧し、その分圧
したいずれか１つの電圧を選択的に出力するためのラダ
ー抵抗回路を備え、同ラダー抵抗回路は前記コンデンサ
アレイにおける優先順位のないコンデンサに接続可能で
ある請求項１に記載のアナログ−デジタル変換器。この
構成によれば、ＡＤ変換の精度を向上できる。
【０１０２】（ロ）前記高電位基準信号及び低電位基準
信号の電位差をデジタル信号の下位ビットに応じて分圧
し、その分圧したいずれか１つの電圧を選択的に出力す
るためのラダー抵抗回路を備え、同ラダー抵抗回路は前
記コンデンサアレイにおける下位用コンデンサの最も重
みの低いコンデンサに接続可能である請求項２に記載の
アナログ−デジタル変換器。この構成によれば、ＡＤ変
換の精度を向上できる。
信号の電位差をデジタル信号の下位ビットに応じて分圧
し、その分圧したいずれか１つの電圧を選択的に出力す
るためのラダー抵抗回路を備え、同ラダー抵抗回路は前
記コンデンサアレイにおける下位用コンデンサの最も重
みの低いコンデンサに接続可能である請求項２に記載の
アナログ−デジタル変換器。この構成によれば、ＡＤ変
換の精度を向上できる。
【０１０３】
【発明の効果】以上詳述したように請求項１の発明によ
れば、分解能が高く、かつ、高精度なアナログ−デジタ
ル変換器を提供することができる。
れば、分解能が高く、かつ、高精度なアナログ−デジタ
ル変換器を提供することができる。
【０１０４】請求項２の発明によれば、コンデンサアレ
イの判定できるビット数を増加させてもスイッチの数が
少なくて済む。請求項３の発明によれば、コンデンサア
レイを構成する複数のコンデンサの容量の測定結果に基
づいてコンデンサの優先順位を設定できるため、アナロ
グ−デジタル変換の精度をより向上できる。
イの判定できるビット数を増加させてもスイッチの数が
少なくて済む。請求項３の発明によれば、コンデンサア
レイを構成する複数のコンデンサの容量の測定結果に基
づいてコンデンサの優先順位を設定できるため、アナロ
グ−デジタル変換の精度をより向上できる。
【０１０５】請求項４の発明によれば、記憶手段に記憶
された優先順位に基づいてスイッチの制御を容易に行う
ことができる。請求項５の発明によれば、より高精度の
アナログ−デジタル変換を行うことができる。
された優先順位に基づいてスイッチの制御を容易に行う
ことができる。請求項５の発明によれば、より高精度の
アナログ−デジタル変換を行うことができる。
【図１】本発明を具体化した第１実施例のＡＤ変換器を
示す回路図
示す回路図
【図２】（ａ），（ｂ）は図１のＡＤ変換器の作用説明
図
図
【図３】第２実施例のＡＤ変換器を示す回路図
【図４】（ａ），（ｂ）は図３のＡＤ変換器におけるコ
ンデンサの容量測定を示す説明図
ンデンサの容量測定を示す説明図
【図５】（ａ）は第１のデータレジスタのデータを示す
説明図、（ｂ）は第２のデータレジスタのデータを示す
説明図
説明図、（ｂ）は第２のデータレジスタのデータを示す
説明図
【図６】図３のＡＤ変換器のＡＤ変換時における作用説
明図
明図
【図７】第３実施例のＡＤ変換器を示す回路図
【図８】第４実施例のＡＤ変換器を示す回路図
【図９】従来のＡＤ変換器を示す回路図
【図１０】図９のＡＤ変換器の作用説明図
２，１６，３６，６６ コンデンサアレイ ４ 比較回路 １８ 測定手段を構成するラダー抵抗回路 ２０ 設定手段を構成する第１のデータレジスタ ２１ 設定手段を構成する演算回路 ２２ 記憶手段としての第２のデータレジスタ ２５，２６，３９，４０ 測定手段を構成する測定用コ
ンデンサ ４１〜４３ 下位用コンデンサ ４４〜５０，２０１〜２１６ コンデンサ ５１〜６０，３０１〜３０６ スイッチ ＡＩＮ アナログ信号 ＶＲＨ 高電位基準信号 ＶＲＬ 低電位基準信号
ンデンサ ４１〜４３ 下位用コンデンサ ４４〜５０，２０１〜２１６ コンデンサ ５１〜６０，３０１〜３０６ スイッチ ＡＩＮ アナログ信号 ＶＲＨ 高電位基準信号 ＶＲＬ 低電位基準信号
Claims (5)
- 【請求項１】 アナログ信号の電圧に応じた電荷を蓄え
るための複数のコンデンサよりなるコンデンサアレイ
と、前記各コンデンサに対応して設けられかつ各コンデ
ンサに入力する信号をアナログ信号、高電位の基準信号
及び低電位の基準信号のいずれかに切り換えるための複
数のスイッチと、前記コンデンサアレイの出力信号の電
圧に基づいてデジタル信号の各ビット信号を出力する比
較回路とを備え、前記複数のスイッチを切り換えて前記
アナログ信号を前記複数のコンデンサに入力して電荷を
蓄えさせた後、前記複数のスイッチを切り換えて前記各
コンデンサに高電位基準信号又は低電位基準信号のいず
れかを入力して前記コンデンサアレイの出力信号の電圧
を変化させることにより前記比較回路から前記デジタル
信号の各ビット信号を出力するようにしたアナログ−デ
ジタル変換器において、 前記コンデンサアレイは同一容量の複数のコンデンサを
備え、前記複数のコンデンサには予め定めた優先順位に
従って前記高電位基準信号を入力するようにしたアナロ
グ−デジタル変換器。 - 【請求項２】 前記コンデンサアレイは、前記複数のコ
ンデンサに対して容量の重み付けがなされ、かつ、前記
デジタル信号における下位ビットを判定するための下位
用コンデンサを備える請求項１に記載のアナログ−デジ
タル変換器。 - 【請求項３】 前記複数のコンデンサの優先順位を記憶
するための記憶手段を備える請求項１又は２に記載のア
ナログ−デジタル変換器。 - 【請求項４】 前記複数のコンデンサの容量を測定する
ための測定手段と、 前記測定手段による測定結果に基づいて前記記憶手段に
前記優先順位を設定する設定手段とを備える請求項３に
記載のアナログ−デジタル変換器。 - 【請求項５】 前記複数のコンデンサは、前記デジタル
信号の各ビット信号を判定するために必要なコンデンサ
の数よりも多く設けられている請求項１〜４のいずれか
一項に記載のアナログ−デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3551795A JPH08237125A (ja) | 1995-02-23 | 1995-02-23 | アナログ−デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3551795A JPH08237125A (ja) | 1995-02-23 | 1995-02-23 | アナログ−デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08237125A true JPH08237125A (ja) | 1996-09-13 |
Family
ID=12443956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3551795A Pending JPH08237125A (ja) | 1995-02-23 | 1995-02-23 | アナログ−デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08237125A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010043447A (ko) * | 1998-05-08 | 2001-05-25 | 인피니언 테크놀로지스 아게 | 아날로그 신호의 아날로그-디지털 변환을 위한 방법 및아날로그-디지털 변환 장치 |
| US6542143B1 (en) | 1996-02-28 | 2003-04-01 | Seiko Epson Corporation | Method and apparatus for driving the display device, display system, and data processing device |
| US6873312B2 (en) | 1995-02-21 | 2005-03-29 | Seiko Epson Corporation | Liquid crystal display apparatus, driving method therefor, and display system |
| WO2016056889A1 (en) * | 2014-10-10 | 2016-04-14 | Mimos Berhad | A successive approximation analog to digital converter and method for calibrating thereof |
-
1995
- 1995-02-23 JP JP3551795A patent/JPH08237125A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6873312B2 (en) | 1995-02-21 | 2005-03-29 | Seiko Epson Corporation | Liquid crystal display apparatus, driving method therefor, and display system |
| US6542143B1 (en) | 1996-02-28 | 2003-04-01 | Seiko Epson Corporation | Method and apparatus for driving the display device, display system, and data processing device |
| USRE41216E1 (en) | 1996-02-28 | 2010-04-13 | Seiko Epson Corporation | Method and apparatus for driving the display device, display system, and data processing device |
| KR20010043447A (ko) * | 1998-05-08 | 2001-05-25 | 인피니언 테크놀로지스 아게 | 아날로그 신호의 아날로그-디지털 변환을 위한 방법 및아날로그-디지털 변환 장치 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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