KR20110072203A - 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기 - Google Patents

오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기 Download PDF

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Abstract

본 발명에 따른 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC)는, N(N은 양의 정수) 비트(bit)의 디지털 신호를 아날로그 전압으로 변환하여 출력하는 D/A 변환부(310); 상기 아날로그-디지털 변환기(ADC) 내부의 오프셋 전압(VOFFSET)을 보정하는 오프셋 전압 보정부(360); 상기 D/A 변환부(310)의 출력전압(VDACOUT)과 상기 오프셋 전압 보정부의 출력 전압(VCALOUT)을 각각 입력 받아 이들 값을 서로 비교하여 비교출력전압(Vcout)을 발생시키는 비교기(350); 및 상기 비교출력전압(Vcout)을 입력받아 상기 D/A 변환부(310)의 출력전압(VDACOUT)의 레벨(level)을 결정하는 연속 근사 레지스터(SAR, 370)를 갖는 회로를 제공한다.
본 발명에 따른 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC)는 오프셋 전압 보정부를 D/A 변환부와 분리함으로써 D/A 변환부가 구동해야 하는 부하를 줄여 데이터 변환 속도가 감소되는 것을 방지 할 수 있는 장점이 있다.
아날로그-디지털 변환기(ADC), 오프셋 전압 보정, 연속 근사 레지스터(SAR)

Description

오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기{ANALOG-TO-DIGITAL CONVERTER WITH OFFSET VOLTAGE CALIBRATION METHOD}
본 발명은 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC)에 관한 것으로, 더욱 상세하게는 칩의 테스트 시 비교기의 비교 동작을 위한 기준전압을 오프셋 전압만큼 미세조정 하여 오프셋 전압에 의한 비교기의 오동작을 방지하는 기능을 갖는 아날로그-디지털 변환기(ADC)에 관한 것이다.
아날로그-디지털 변환기(ADC)는 최근의 오디오 또는 비디오 기기 및 센서 신호처리와 같은 아날로그 신호와 디지털 신호의 인터페이스가 요구되는 장치에 사용된다.
아날로그-디지털 변환기(ADC)는 여러 가지 타입이 존재하지만, 일반적으로 10 비트(bit) 이상의 높은 해상도(Resolution)와 수 ksps(kilosamples per second) ~ 수백 ksps의 범위내의 데이터 변환속도를 요구하는 분야에서는 비교적 회로가 간단한 연속 근사 레지스터(Successive Approximation Resister, SAR) 타입이 많이 사용된다.
일반적으로 반도체 회로에서 존재하는'오프셋 전압(offset voltage, 이하 'VOFFSET')은 반도체 회로 설계상의 오차, 반도체 제조공정, 패키지(package) 상의 오차 및 외부 환경에 기인하며, 수 uV ~ 수십 mV의 범위 내에 존재한다. 이러한 전압 범위는 아날로그-디지털 변환기(ADC)의 해상도에 따라 수 LSB 에서부터 수백 LSB 이상의 출력 오차를 발생 시킨다.
도 1은 종래의 연속 근사 레지스터(SAR) 타입의 아날로그-디지털 변환기(ADC)를 도시한 것이다.
도 1을 참조하면, 종래의 아날로그-디지털 변환기(ADC, 100)는 샘플/홀드 회로부(110), 비교기(120), 연속 근사 레지스터(SAR,130) 및 D/A 변환부(140)를 구비한다.
이하 종래의 아날로그-디지털 변환기(ADC, 100)의 동작을 설명한다.
도 1을 참조하면, 샘플/홀드 회로부(110)는 입력전압(VIN)을 샘플링(sampling)함과 동시에 연속 근사 레지스터(SAR,130)의 최상위 비트(most significant bit, 이하 MSB)를 하이(High) 레벨로 천이시킨다.
비교기(120)는 연속 근사 레지스터(SAR,130)에 인가된 클럭의 첫 번째 주기와 동기 되어 샘플/홀드 회로부(110)에 샘플링 된 입력전압(VIN)과 연속 근사 레지스터(SAR,130)의 최상위 비트(MSB)가 하이(High) 레벨로 천이됨에 따라 생성된 기준전압의 크기 'VDD*(1/2)'를 서로 비교한다.
만일 비교기(120)에서 입력전압(VIN)이 기준전압 'VDD*(1/2)'보다 높다고 판 단될 경우, 하이(High) 레벨로 천이된 최상위 비트(MSB)는 하이(High) 레벨을 유지하고 초기에 샘플링 되었던 입력전압(VIN)과 기준전압 'VDD*(3/4)'을 두 번째 클럭과 동기되어 비교한다.
만일 첫 번째 클럭에서 입력전압(VIN)이 기준전압 'VDD*(1/2)'보다 낮다고 비교기(120)에서 판단될 경우, 최상위 비트(MSB)는 로우(Low) 레벨로 천이되며 비교기(120)는 초기에 샘플링 되었던 입력전압(VIN)과 기준전압 'VDD*(1/4)'를 서로 비교하는 작업을 수행한다.
상기 설명한 일련의 과정을 N번 반복하면 총 N비트의 해상도 (resolution)를 갖는 아날로그-디지털 변환기(ADC, 100)의 데이터 변환 작업의 1 주기(period)가 완료된다.
하지만, 종래의 아날로그-디지털 변환기(ADC, 100)는 비교기(120) 자체의 오프셋 전압(VOFFSET), 저항성 소자와 커패시터의 부정합에 의하여 발생되는 오프셋 전압(VOFFSET) 등의 영향을 쉽게 받는 문제점이 있었다.
이를 테면, 5V에서 동작하는 12 비트(bit)의 해상도를 갖는 종래의 아날로그-디지털 변환기(ADC, 100) 내부의 비교기(120)가 3mV의 오프셋 전압(VOFFSET)을 갖는 경우 약 2.5 LSB의 출력 오차가 항상 존재하는 문제점이 있었다.
도 2는 종래의 오프셋 전압 보정 기능을 구비하는 아날로그-디지털 변환기(ADC)를 도시한 것이다.
도 2를 참조하면, 종래의 오프셋 전압 보정 기능을 구비하는 아날로그-디지 털 변환기(ADC, 200)는 저항성 소자부(220), 디코더(230), 용량성 소자부(240)로 구성된 D/A 변환부(210), 오프셋 전압(VOFFSET)의 크기를 상기 D/A 변환부(210)의 출력전압(VDACOUT)에서 가산 또는 감산하기 위한 오프셋 전압 보정부(250), 상기 D/A 변환부(210)의 출력 전압(VDACOUT)과 기준 전압(Vref)을 서로 비교하기 위한 비교기(260) 및 연속근사 레지스터(270)를 구비한다.
이하 종래의 오프셋 전압 보정 기능을 구비하는 아날로그-디지털 변환기(ADC, 200)의 동작을 설명한다.
종래의 오프셋 전압 보정 기능을 구비하는 아날로그-디지털 변환기(ADC, 200)는 아날로그-디지털 변환기(ADC, 200) 자체의 오프셋 전압(VOFFSET)을 칩 내부의 저장매체에 저장한다.
D/A 변환부(210)는 저항성 소자(210) 또는 용량성 소자(240)를 이용해 연속 근사 레지스터(SAR,270)에서 입력받은 디지털 신호를 아날로그 출력 전압(VDACOUT)으로 변환시킨다.
오프셋 전압 보정부(250)의 커패시터(CCAL)를 통해 조정된 오프셋 전압(VOFFSET)의 크기만큼 노드(a1)에 위치한 D/A 변환부(210)의 출력 전압(VDACOUT)에 가산 또는 감산하여 보정 출력전압(Vcom)을 생성하고, 상기 보정 출력전압(Vcom)은 비교기(260)의 입력 단자로 보낸다.
비교기(260)는 수신된 보정 출력전압(Vcom)과 고정된 기준 전압(Vref)을 서 로 비교 한 후 비교출력전압(Vcout)을 연속 근사 레지스터(SAR, 270)에게 보낸다.
하지만, 종래의 오프셋 전압 보정 기능을 구비하는 아날로그-디지털 변환기(ADC, 200)는 보정하기 위한 오프셋 전압(VOFFSET)의 범위가 세분화될수록 오프셋 전압 보정부(250)에 요구되는 해상도가 높아지고 이에 따라 면적이 증가되는 문제가 있었다.
또한 이로 인해 D/A 변환부(210)가 구동해야 하는 부하를 가중시켜 D/A 변환부(210)의 출력 전압(VDACOUT)에 대한 정착 시간(settling time)을 증가시키게 되었고, 결국 시스템 전체의 속도를 저하시키는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는, 오프셋 전압에 의한 비교기의 오동작을 방지하고 D/A 변환부의 부하를 감소시켜 D/A 변환부(210)의 출력 전압(VDACOUT)의 정착시간의 감소 및 데이터 변환 속도의 손실이 감소된 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC)를 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC)는, N(N은 양의 정수)비트(bit)의 디지털 신호를 아날로그 전압으로 변환하여 출력하는 D/A 변환부(310); 상기 아날로그-디지털 변환기(ADC) 내부의 오프셋 전압(VOFFSET)을 보정하는 오프셋 전압 보정부(360); 상기 D/A 변환부(310)의 출력전압(VDACOUT)과 상기 오프셋 전압 보정부의 출력 전압(VCALOUT)을 각각 입력 받아 이들 값을 서로 비교하여 비교출력전압(Vcout)을 발생시키는 비교기(350); 및 상기 비교출력전압(Vcout)을 입력받아 상기 D/A 변환부(310)의 출력전압(VDACOUT)의 레벨(level)을 결정하는 연속 근사 레지스터(SAR, 370)를 갖는 회로를 제공한다.
본 발명은 오프셋 전압 보정부를 D/A 변환부와 분리함으로써 D/A 변환부가 구동해야 하는 부하를 줄여 데이터 변환 속도가 감소되는 것을 방지 할 수 있는 장점이 있다.
또한 본 발명은 D/A 변환부의 전압을 이용하여 보정 범위를 선택적으로 가변시킬 수 있으므로, 오프셋 전압 보정부의 회로를 비교적 적은 면적에 구현 가능할 뿐 아니라 선택된 전압 레벨의 여하에 따라 1LSB 이하에 해당하는 오프셋 전압도 효과적으로 상쇄시킬 수 있는 장점이 있다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
도 3은 본 발명에 따른 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC)를 도시한 것이다.
도 3을 참조하면, 본 발명의 오프셋 전압 보정 기능을 가지는 아날로그-디지 털 변환기(ADC, 300)는 D/A 변환부(310), 오프셋 전압 보정부(360), 비교기(350) 및 연속 근사 레지스터(SAR, 370)를 구비한다.
D/A 변환부(310)는 저항성 소자부(320), 디코더(330) 및 용량성 소자부(340)를 구비하여 입력전압(VIN)을 샘플링 하고 연속 비교과정을 통한 근사치의 아날로그 전압을 출력한다.
오프셋 전압 보정부(360)는 아날로그-디지털 변환기(ADC, 300) 내부의 오프셋 전압(VOFFSET) 만큼의 전압을 비교기(350)의 다른 한쪽 단자(-)에서 가산 또는 감산하기 위하여 오프셋 전압 보정부(360)의 출력 전압(VCALOUT)을 미세조정 한다.
비교기(350)는 D/A 변환부(310)의 아날로그 출력전압(VDACOUT)과 오프셋 전압(VOFFSET)을 보정하기 위하여 미세 조정된 오프셋 전압 보정부(360)의 출력 전압(VCALOUT)을 각각 입력 받아 이들 값을 서로 비교하여 비교출력전압(Vcout)을 발생시킨다.
연속 근사 레지스터(SAR, 370)는 D/A 변환부(310)의 스위치를 순차적으로 구동하여 최상위 비트(MSB)에서 최하위 비트(LSB)까지 총 N(N은 양의 정수)비트의 데이터 변환 결과를 순차적으로 처리한다.
이하 본 발명의 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC, 300)의 동작을 설명한다.
본 발명의 아날로그-디지털 변환기(ADC, 300)가 총 N비트의 해상도를 갖는 경우, D/A 변환부(310)의 저항성 소자부(320)는 상위 M비트, 용량성 소자부(340)는 하위 L비트를 각각 갖는다.
입력 전압(VIN) 샘플링 구간의 동작을 살펴보면, 용량성 소자부(340)에 의해 입력 전압(VIN)에 대한 샘플링 작업이 수행된다. 용량성 소자부(340) 내부의 커패시터들의 한쪽 단자는 'VDD*(1/2)', 나머지 다른 쪽의 단자는 입력 전압(VIN)이 인가되어 두 전압의 차이만큼 용량성 소자부(340)에 샘플링 작업이 수행되며, 샘플링 된 전압 레벨은 '+VDD*(1/2)'와 '-VDD*(1/2)'전압 범위 내의 값을 갖는다. 이와 동시에 오프셋 전압 보정부(360)를 구성하는 커패시터 열의 양 단자는 'VDD*(1/2)' 크기의 전압으로 프리차지(precharge) 된다.
입력 전압 샘플링 구간이 종료되면 입력되는 전압을 비교하는 비교구간이 시작됨과 동시에 축차비교 레지스터(SAR, 370)의 상위 M비트 중 최상위 비트(MMSB)가 하이(High) 레벨로 천이되고, 나머지 비트는 로우(Low) 레벨을 유지한다.
상기 축차비교 레지스터(SAR, 370)의 상위 M비트 중 최상위 비트(MMSB)가 하이(High) 레벨로 천이됨에 따라 생성된 저항성 소자부(320) 내부의 기준전압(VDLIN)과 초기에 샘플링 되었던 'VDD*(1/2)'전압과 입력전압(VIN)의 차이만큼의 전압이 용량성 소자부(340)에서 가산 또는 감산된다.
즉, 샘플링구간에 'VDD*(1/2)'전압이 인가되었던 단자는 비교구간에서는 D/A 변환부(310)의 출력 전압(VDACOUT)을 출력하는 단자가 되고, 입력전압 샘플링 구간에 입력전압(VIN)이 인가되었던 단자에는 비교구간에 첫 번째 기준전압(VDLINM)이 인가된다.
상기 용량성 소자부(340)의 두 구간, 즉 입력 전압(VIN) 샘플링 구간에 입력된 전하량의 차(q1 = C(VCM - VIN))와 첫 번째 데이터 변환 구간에 걸쳐 인가된 전하량의 차(q2 = C(VDACOUTM - VDLINM))는 전하량보존법칙에 의해서 q1 = q2 가 성립하므로, D/A 변환부의 첫 번째 출력전압(VDACOUTM) = VCM - VIN + VDLINM 로 표현된다.
여기서 상기 저항성 소자부(320) 내부의 첫 번째 기준전압(VDLINM)은 첫 번째 데이터 변환 구간에서 'VDD*(1/2)'의 크기로 설정된다.
첫 번째 비교구간에서 D/A 변환부(310)의 출력 전압(VDACOUTM)이 비교기(350)의 다른 한 입력 단자에 인가된 기준전압으로 사용되는 오프셋 전압 보정부(360)의 출력 전압(VCALOUT)보다 낮을 경우, 하이(High) 레벨로 천이된 최상위 비트(MMSB)는 그 레벨을 유지하고, 상위 M비트 중 두 번째 비교구간으로 진행된다. 첫 번째 비교구간에서 용량성 소자부(340)에 축적되어 있었던 D/A 변환부(310)의 출력 전압(VDACOUTM)과 첫 번째 기준전압(VDLINM) 'VDD*(1/2)'의 차이만큼의 전압인 'VDACOUTM-(VDD*(1/2))'과, 두 번째 클럭과 동기 되어 용량성 소자부(340)에 인가되는 저항성 소자부(320) 내부의 두 번째 기준전압(VDLINM-1)의 크기인 'VDD*(3/4)'의 차이만큼 가산되어 두 번째 D/A 변환부의 출력 전압(VDACOUTM-1)이 결정된다.
만일 첫 번째 비교구간에서 D/A 변환부(310)의 출력 전압(VDACOUTM)이 오프셋 전압 보정부(360)의 출력 전압(VCALOUT) 보다 높을 경우, 최상위 비트(MMSB)는 두 번째 데이터 변환 구간이 시작되는 시점과 동시에 로우(Low) 레벨로 천이되며, 첫 번째 비교 과정에서 용량성 소자부(340)에 축적 되었던 'VDACOUTM-(VDD*(1/2))'와 다음 단계의 저항성 소자부(320) 내부의 기준전압(VDLINM-1)의 크기인 'VDD*(1/4)'의 차이만큼 두 번째 비교 과정에서 가산되어 출력 전압(VDACOUTM-1)이 결정된다.
상기 과정을 M번 반복하면, 총 N비트의 해상도 중 저항성 소자부(320)에 의한 상위 M비트를 이루는 최상위 비트(MMSB)에서부터 최하위 비트(MLSB)까지 디지털 코드가 결정 된다.
이하 저항성 소자부(320)에 의한 상위 M비트의 데이터 변환 작업 종료 후 시작되는 용량성 소자부(340)에 의한 하위 L비트에 해당하는 데이터 변환 작업 과정을 설명한다.
상위 M비트의 데이터 변환구간의 경우 용량성 소자부(340) 내부의 커패시터들에게 전압이 공통적으로 인가되어 상기 전압들이 가산 또는 감산 되지만, 하위 L비트의 데이터 변환구간의 경우 용량성 소자부(340) 내부의 각각의 커패시터가 개별적으로 인가된 전압을 연산하게 된다.
용량성 소자부(340)에 의한 데이터 변환 작업이 수행되기 전에 상위 M비트 중 최하위 비트(MLSB) 데이터 변환구간에서 결정된 D/A 변환부(310)의 출력전압(VDACOUTM0) 및 기준전압(VDLINM0)의 차이만큼의 전압 레벨이 용량성 소자부(340) 내부의 모든 커패시터에 축적되어 있다.
하위 L비트 중 최상위 비트(LMSB)에 해당하는 연속 근사 레지스터(370)의 디지털 코드가 하이(High) 레벨로 천이되면, 상기 용량성 소자부(340) 내부의 전체 크기 중 절반의 크기를 갖는 하나의 커패시터에만 저항성 소자부(320) 내부의 기준전압(VDMINL)이 인가되고, 나머지 커패시터에는 상위 M비트 중 최하위 비트(MLSB)의 데이터 변환 기간에 결정된 기준전압(VDLINM0)이 인가된 상태를 유지한다.
여기서 상기 용량성 소자부(340) 내부의 커패시터는 하위 비트로 갈수록 값이 1/2씩 작아지는 2진 가중치(binary weighted) 형태로 구성되어 있으며, 저항성 소자부(320) 내부의 기준전압(VDMINL)은 상위 M비트 중 최하위 비트(MLSB)의 데이터 변환 결과에 의해 결정되며, 저항성 소자부(320) 내부의 기준전압(VDMIN)은 상기 상위 M비트 중 최하위 비트(MLSB)의 데이터 변환 기간에 결정된 기준전압(VDLIN)보다 VRLSB 만큼 전압레벨이 항상 높게 설정되어 있다. 여기서 상기 VRLSB 전압은 상위 M비트를 구성하는 저항성 소자부(320)에서의 1LSB에 해당하는 전압을 의미한다.
하위 L비트 중 최상위 비트(LMSB)가 하이(High) 레벨로 천이되었을 때, D/A 변환부(310)의 출력전압(VDACOUTL)은 'VDACOUTM0-VDLINM0+(VDMINL+VDLINL)/2'로 되어 오프셋 전압 보정부(360)의 출력 전압(VCALOUT)과 비교기(350)를 통해 비교하게 된다. 상기 D/A 변환부(310)의 출력전압(VDACOUTL)이 오프셋 전압 보정부(360)의 출 력 전압(VCALOUT)보다 낮을 경우 하이(High) 레벨로 천이된 하위 L비트 중 최상위 비트(LMSB)는 그 레벨을 유지한 상태에서 하위 L비트 중 두 번째 데이터 변환 구간으로 진입하며, 용량성 소자부(340)에서 전체 커패시터의 값 중 1/4의 크기를 갖는 커패시터에만 기준전압(VDMINL)을 인가하기 위해서 연속 근사 레지스터(370)의 해당 디지털 코드가 하이(High) 레벨로 천이된다.
하위 L비트 중 두 번째 변환 구간에서부터는 저항성 소자부(320) 내부의 기준전압(VDLIN)과 상기 상위 M비트 중 최하위 비트(MLSB)의 데이터 변환 기간에 결정된 기준전압(VDMIN)의 전압 레벨은 더 이상 변하지 않고 단지 용량성 소자부(340) 내부의 커패시터의 비율에 의해서만 D/A 변환부(310)의 출력전압(VDACOUTL -1, VDACOUTL -2.. VDACOUTL0)을 생성한다.
따라서 하위 L비트 중 두 번째 D/A 변환부(310)의 출력전압(VDACOUTL-1)은 'VDACOUTL-(VDMINL-VDLINL)/4'의 레벨을 갖는다.
반면, 첫 번째 비교 과정에서 D/A 변환부(310)의 출력전압(VDACOUTL)이 오프셋 전압 보정부(360)의 출력 전압(VCALOUT)보다 높을 경우에는 하이(High) 레벨로 천이된 하위 L비트 중 최상위 비트는 로우(Low) 레벨로 천이됨과 동시에 하위 L비트 중 두 번째 데이터 변환 구간으로 진입하며, 저항성 소자부(320) 내부의 기준전압(VDMINL)이 인가되었던 상기 용량성 소자부(340) 내부의 전체 크기 중 절반의 크 기를 갖는 커패시터에는 다시 상위 M비트 중 최하위 비트(MLSB)의 데이터 변환 기간에 결정된 기준전압(VDLINM0)이 인가된다.
이하의 동작 순서는 동일하므로 상세한 설명은 생략한다.
상기 과정을 L번 반복하면, 총 N비트의 해상도 중 용량성 소자부(340)에 의한 하위 L비트를 이루는 최상위 비트(LMSB)에서부터 최하위 비트(LLSB)까지 디지털 코드가 결정 되며, 모든 데이터 변환 구간이 종료된 후 발생되는 종료신호(ADEND)와 동기되어 상기 생성된 디지털 코드를 동시에 취하게 된다.
총 N비트의 해상도를 갖는 아날로그-디지털 변환기(ADC, 300)의 데이터 변환 작업의 1주기(period)는 상기 저항성 소자부(320)의 상위 M비트 및 상기 용량성 소자부(340)의 하위 L비트의 데이터 변환의 완료에 의해 구현된다.
상기 설명한 데이터 변환 과정은 미리 정해진 아날로그 입력전압 레벨에 대해 칩(chip)의 테스트 시에 실시한다.
구체적으로 칩(chip)의 테스트는 아날로그-디지털 변환기(ADC, 300)의 1 주기(period)가 완료된 후 얻어지는 출력 데이터와 입력전압(VIN)에 해당하는 이상적인 데이터 값을 비교함으로써 실시된다.
예를 들어, 만일 5V에서 동작 하는 12비트의 아날로그-디지털 변환기(ADC, 300)의 입력 전압에 대해서 출력 코드와 입력 전압(VIN)에 해당하는 이상적인 코드 사이에 +10LSB의 오차가 발생한다면, 이는 곧 +12.2mV의 오프셋 전압(VOFFSET)이 존재 한다는 것을 의미한다.
따라서 사용자는 오프셋 전압 보정부(360)의 출력 전압(VCALOUT)이 12.2mV 증가(+)하도록 디지털 코드 값을 조절할 수 있으며, 조정된 디지털 코드 값은 집적회로 내부의 저장 매체에 저장된다.
도 4는 본 발명의 오프셋 전압 보정부에 대한 제1 실시 예를 도시한 것이다.
도 4를 참조하면, 본 발명의 오프셋 전압 보정부(360)는 선택 스위치(361) 및 전하 재분배부(363)를 구비하며, 저항성 소자부(320)의 저항 열로부터 공급되는 기준전압(VN0), 상위 오프셋 보정 전압(VN1), 하위 오프셋 보정 전압(VN1')을 선택적으로 스위칭 함으로써 오프셋 전압(VOFFSET)을 효과적으로 보정한다.
전하 재분배부(363)는 복수의 커패시터(C0, C1.. Ck ) 및 이들 각각에 대해 스위칭 할 수 있는 복수의 전하 재분배 스위치(S0, S1.. Sk)를 구비하여 K(K는 양의 정수)비트에 해당하는 디지털 코드를 결정한다.
상기 디지털 코드의 비트수는 오프셋 전압(VOFFSET), 회로 레이아웃(layout) 면적 등을 고려하여 회로 설계상에서 선택하여야 하며, 회로 상에서 커패시터의 대칭성 및 이에 따른 시스템 전체의 특성을 고려하면 오프셋 전압 보정부(360)의 전체 용량이 D/A 변환부(310) 내부의 용량성 소자부(340)의 전체 용량과 갖도록 설계하는 것이 일반적이라 할 수 있다.
상기 오프셋 전압 보정부(360)의 동작은 D/A 변환부(310) 내부의 용량성 소 자부(340)에 의한 하위 L비트 중 두 번째 데이터 변환 구간에서부터의 동작 방식과 동일하며, 저항성 소자부(320)의 열로부터 선택적으로 공급되는 전압(VCM, VCM+VRD, VCM-VRD)을 커패시터의 비율에 따라 미세하게 조절 가능토록 한다.
저항성 소자부(320)는 전원전압(VDD)와 접지(GND) 사이에 직렬 연결된 저항(R)의 크기를 갖는 복수개의 저항 열(321, 321', 323, 323')을 갖는다. 전원전압(VDD)와 접지(GND)의 중앙에 위치한 기준노드(N0)에 걸리는 기준전압(VN0)은 '(1/2)*VDD'의 크기를 갖는다.
기준노드(N0)와 상방향의 노드(N1) 사이에 저항(321)을 구비하며, 상방향의 노드(N1)에 'VCM+VRD' 크기의 상위 오프셋 보정 전압(VN1)이 걸린다. 마찬가지로 기준노드(N0)와 하방향의 노드(N1') 사이에 저항(321')을 구비하며, 하방향의 노드(N1')에 'VCM-VRD' 크기의 하위 오프셋 보정 전압(VN1')이 걸린다.
선택 스위치(361)는 저항성 소자부(320)의 기준노드(N0)에 걸리는 기준전압(VN0)을 스위칭 하기 위한 기준 선택스위치(S0), 상위 오프셋 보정 전압(VN1)을 스위칭 하기 위한 상위 선택스위치(S1) 및 하위 오프셋 보정 전압(VN1')을 스위칭 하기 위한 하위 선택스위치(S1')를 구비한다.
오프셋 보정 디지털 코드 중 최상위 비트(KMSB)는 상위 오프셋 보정 전압(VN1) 또는 하위 오프셋 보정 전압(VN1')을 선택하는데, 이는 본원발명의 아날로그-디지털 변환기(ADC, 300)의 아날로그 입력 전압(VIN)을 기준으로 오프셋 전압(VOFFSET)의 극성에 따라 선택한다.
만일 출력 디지털 코드가 입력 전압에 해당하는 이상적인 디지털 코드에 비하여 높은 경우 이는 곧 양(+)의 극성을 갖는 오프셋 전압(VOFFSET)이 존재한다는 것을 의미이므로, 오프셋 전압(VOFFSET) 레벨만큼 오프셋 보정 전압을 높이기 위해서 상위 오프셋 보정 전압(VN1)을 선택 한다.
반대로 만일 출력 디지털 코드가 입력 전압에 해당하는 이상적인 디지털 코드에 비하여 낮은 경우, 오프셋 전압(VOFFSET) 레벨만큼 오프셋 보정 전압을 낮추기 위해서 하위 오프셋 보정 전압(VN1')을 선택한다.
상기 상위 오프셋 보정 전압(VN1) 또는 상기 하위 오프셋 보정 전압(VN1')이 선택 된 후 최상위 비트(KMSB)를 제외한 하위 비트들의 디지털 데이터를 이용하여 전압을 미세조정 한다.
본원발명의 오프셋 전압 보정부(360)를 사용하여 조절할 수 있는 오프셋 전압(VOFFSET)의 출력전압(VCALOUT)의 보정범위는 양의 극성을 갖는 VCALOUT + 경우 [수학식 1], 음의 극성을 갖는 VCALOUT - 경우 [수학식 2]로 표현되므로, 결국 [수학식 3]으로 표현된다.
[수학식 1]
Figure 112009079415155-PAT00001
[수학식 2]
Figure 112009079415155-PAT00002
[수학식 3]
Figure 112009079415155-PAT00003
상기 [수학식 3]을 참조하면, 오프셋 전압(VOFFSET)의 출력전압(VCALOUT) 레벨의 극성은 오프셋 전압 보정부(360)의 최상위 비트(KMSB)에 의해 각각 결정되며, 특히 VRD 전압에 따라서 오프셋 전압(VOFFSET) 보정을 위한 전압의 범위를 가변시킬 수 있음을 알 수 있다. 즉 본원발명은 D/A 변환부(310)의 저항성 소자부(320)의 열로부터 공급되는 전압(VCM, VCM+VRD, VCM-VRD)을 선택적으로 스위칭 함으로써 오프셋 전압(VOFFSET)을 효과적으로 보정할 수 있음을 알 수 있다.
도 5는 본 발명의 오프셋 전압 보정부에 대한 제 2실시예를 도시한 것이다.
도 5를 참조하면, 본 발명의 오프셋 전압 보정부에 대한 제2 실시 예는 앞서 설명한 제1 실시 예와는 달리 기준노드(N0)와 상방향의 노드(N1) 사이에 (1/2)R 크기를 갖는 저항(321)을 구비하며, 상방향의 노드(N1)에 'VCM+VRD/2' 크기의 상위 오 프셋 보정 전압(VN1)이 걸리게 하고, 마찬가지로 기준노드(N0)와 하방향의 노드(N1') 사이에 (1/2)R 크기를 갖는 저항(321')을 구비하며, 하방향의 노드(N1')에 'VCM-VRD/2' 크기의 하위 오프셋 보정 전압(VN1')이 걸리게 하여 이들의 출력전압을 오프셋 전압 보정부(360)에 선택적으로 공급할 수 있는 구조를 갖는다.
기타 본 발명의 제2 실시 예에서 구현된 오프셋 전압 보정부(360)는 앞서 설명한 제1 실시예의 구성과 동일하므로 상세한 설명은 생략한다.
본원발명의 제 2실시예에 따른 오프셋 전압(VOFFSET)의 출력전압(VCALOUT)의 보정범위는 하기 [수학식 4]로 표현된다.
[수학식 4]
Figure 112009079415155-PAT00004
[수학식 4]를 참조하면, 본원발명의 제 2실시예에 따른 오프셋 전압(VOFFSET)의 출력전압(VCALOUT)의 보정범위는 제 1실시예보다 더욱 미세하게 조절할 수 있음을 알 수 있다.
본 발명의 제2 실시 예는 기준노드(N0)와 상방향의 노드(N1) 사이에 (1/2)R 크기를 갖는 저항(321) 및 기준노드(N0)와 하방향의 노드(N1') 사이에 (1/2)R 크기를 갖는 저항(321')을 사용 하였지만, 이에 한정되지 아니하고 발명의 필요에 따라 (1/N)R (N은 양의 정수)의 크기를 갖는 저항을 사용할 수 있음은 당연하다.
상기의 과정을 거쳐 오프셋 전압 보정부(360)에 의해 결정되는 오프셋 전압(VOFFSET)에 대해 보정된 디지털 코드 값이 결정되면, 상기 디지털 코드 값을 집적회로 내부에 메모리 수단을 이용해 저장을 한 후 본원발명의 아날로그-디지털 변환기(ADC, 300)가 정상 동작 할 때에 상기 결정된 디지털 코드 값을 반영하여 데이터 변환 작업을 수행한다.
상기 저장 메모리수단은 PROM(Programmable Read Only Memory), EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), FLASH 등의 비휘발성 메모리를 사용한다.
도 6은 본 발명의 오프셋 전압 보정 기능을 구현하는 과정을 개략적으로 도시한 것이다.
도 6 및 도 3을 참조하면, 본 발명의 아날로그-디지털 변환기(ADC,300)는 D/A 변환부(310)의 출력 전압(VDACOUT)과 오프셋 전압 보정부(360)의 출력 전압(VCALOUT)을 비교한 비교기(350)의 출력전압(VCout)을 이용하여 오프셋 전압에 대해 보정을 구현하는 과정을 타임 차트로 나타낸 것이다.
본 발명의 아날로그-디지털 변환기(ADC,300)는 오프셋 전압 보정부(360)의 출력 전압(VCALOUT)의 크기를 저항성 소자부(320)의 저항 열로부터 공급되는 전압(VCM, VCM+VRD, VCM-VRD)을 선택적으로 스위칭 하여 미세하게 조정함으로써 데이터 변환 속도의 감소 없이 오프셋 보정 범위를 변화시킬 수 있을 뿐 아니라, 오프 셋 전압(VOFFSET)에 의한 비교기(350)의 오동작을 방지할 수 있다.
즉 본원발명은 D/A 변환부(310)의 저항성 소자부(320)의 전압(VCM, VCM+VRD, VCM-VRD)을 직접 사용하기 때문에 종래의 오프셋 전압 보정부(250) 내부의 저항성 소자들을 제거할 수 있다. 따라서 본원발명은 D/A 변환부(310)의 부하를 감소시킬 수 있고, 결국 D/A 변환부(310)의 아날로그 출력전압(VDACOUT)의 정착시간을 감소시킬 수 있게 된다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
도 1은 종래의 연속 근사 레지스터(SAR) 타입의 아날로그-디지털 변환기(ADC)를 도시한 것이다.
도 2는 종래의 오프셋 전압 보정 기능을 구비하는 아날로그-디지털 변환기(ADC)를 도시한 것이다.
도 3은 본 발명에 따른 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC)를 도시한 것이다.
도 4는 본 발명의 오프셋 전압 보정부에 대한 제 1실시예를 도시한 것이다.
도 5는 본 발명의 오프셋 전압 보정부에 대한 제 2실시예를 도시한 것이다.
도 6은 본 발명의 오프셋 전압 보정 기능을 구현하는 과정을 개략적으로 도시한 것이다.

Claims (15)

  1. 아날로그-디지털 변환기(ADC)에 있어서,
    N(N은 양의 정수) 비트(bit)의 디지털 신호를 아날로그 전압으로 변환하여 출력하는 D/A 변환부;
    상기 아날로그-디지털 변환기(ADC) 내부의 오프셋 전압(VOFFSET)을 보정하는 오프셋 전압 보정부;
    상기 D/A 변환부의 출력전압(VDACOUT)과 상기 오프셋 전압 보정부의 출력 전압(VCALOUT)을 각각 입력 받아 이들 값을 서로 비교하여 비교출력전압(Vcout)을 발생시키는 비교기; 및
    상기 비교출력전압(Vcout)을 입력받아 상기 D/A 변환부의 출력전압(VDACOUT)의 레벨(level)을 결정하는 연속 근사 레지스터(SAR)를 구비하는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  2. 제 1항에 있어서, 상기 D/A 변환부는,
    상기 아날로그-디지털 변환기(ADC)가 상기 N(N은 양의 정수) 비트(bit)의 해상도를 갖는 경우,
    복수개의 저항 열을 구비하여 상기 N(N은 양의 정수) 비트(bit) 중 상위 M(M은 양의 정수) 비트(bit)에 해당하는 디지털 코드를 결정하는 저항성 소자부; 및
    복수개의 커패시터 열을 구비하여 상기 N(N은 양의 정수) 비트(bit) 중 하위 L(L은 양의 정수) 비트(bit)에 해당하는 디지털 코드를 결정하는 용량성 소자부를 구비하는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  3. 제 2항에 있어서, 상기 저항성 소자부는,
    전원전압(VDD)과 접지(GND)의 중앙에 위치하는 기준노드(N0);
    상기 기준노드(N0)와 일측 방향에 대해 서로 인접한 상방향 노드(N1); 및
    상기 기준노드(N0)와 타측 방향에 대해 서로 인접한 하방향 노드(N1')를 구비하되,
    상기 기준노드(N0)를 중심으로 상기 일측 방향 또는 상기 타측 방향을 향해 동일한 크기를 갖는 저항(R)이 복수 개 배치되지만,
    상기 기준노드(N0)와 상기 상방향 노드(N1)사이 및 상기 기준노드(N0)와 상기 하방향 노드(N1')사이는 저항 R/M(M은 양의 정수)의 크기를 갖도록 배치되는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  4. 제 3항에 있어서, 상기 저항성 소자부는,
    상기 기준노드(N0)에 인가되는 일정한 크기의 기준전압(VN0);
    상기 상방향 노드(N1)에 상기 저항 R/N(N은 양의 정수)에 따라 결정되는 상위 오프셋 보정 전압(VN1); 및
    상기 하방향 노드(N1')에 상기 저항 R/N(N은 양의 정수)에 따라 결정되는 하위 오프셋 보정 전압(VN1')을 생성하는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  5. 제 4항에 있어서,
    상기 기준전압(VN0)은 (1/2)*VDD를 발생시키며, 상기 상위 오프셋 보정 전압(VN1) 및 상기 하위 오프셋 보정 전압(VN1')은 저항 R 또는 R/N(N은 양의 정수)을 사용하는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  6. 제 5항에 있어서, 상기 기준전압(VN0), 상기 상위 오프셋 보정 전압(VN1) 및 상기 하위 오프셋 보정 전압(VN1') 각각은,
    상기 오프셋 전압 보정부의 스위칭 작동에 의해 각각 선택 되는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  7. 제 2항에 있어서, 상기 용량성 소자부는,
    상기 하위 L비트 중에서 최상위 비트(LMSB)에 대한 상기 연속 근사 레지스터의 코드가 하이(High) 레벨로 천이됨에 따라 상기 용량성 소자부 내부의 전체 크기 중 절반의 크기를 갖는 하나의 커패시터에만 저항성 소자부 내부의 기준전압(VDMINL)이 인가되고,
    나머지 커패시터에는 상기 상위 M비트 중 최하위 비트(MLSB)의 데이터 변환 기간에 결정된 기준전압(VDLINM)이 인가된 상태를 유지하여 상기 D/A 변환부의 하위 L비트 중에서 첫 번째 출력 전압(VDACOUTL)을 결정하는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  8. 제 2항에 있어서, 상기 용량성 소자부는,
    상기 하위 L비트 중 두 번째 변환 구간에서부터는 상기 저항성 소자부 내부의 기준전압(VDLIN)과 상기 상위 M비트 중 최하위 비트(MLSB)의 데이터 변환 기간에 결정된 기준전압(VDMIN)의 전압 레벨은 더 이상 변하지 않고, 상기 용량성 소자부 내부의 커패시터의 비율에 의해서만 상기 D/A 변환부의 출력전압(VDACOUTL-1, VDACOUTL-2.. VDACOUTL0)을 생성하는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  9. 제 1항에 있어서, 상기 오프셋 전압 보정부는,
    상기 저항성 소자부의 저항 열로부터 공급되는 기준전압(VN0), 상위 오프셋 보정 전압(VN1) 및 하위 오프셋 보정 전압(VN1')을 선택적으로 스위칭 하여 오프셋 전압(VOFFSET)을 보정하도록 하는 선택 스위치 및 전하 재분배부를 구비하는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  10. 제 9항에 있어서, 상기 전하 재분배부는,
    복수의 커패시터(Co, C1.. Ck ) 및 상기 복수의 커패시터(Co, C1.. Ck ) 각각에 대해 스위칭 할 수 있는 복수의 전하 재분배 스위치(S0, S1.. Sk)를 구비하여 K(K는 양의 정수) 비트(bit)에 해당하는 디지털 코드를 결정하는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  11. 제 9항에 있어서, 상기 선택 스위치는,
    상기 기준전압(VN0)을 스위칭 하기 위한 기준 선택스위치(S0), 상기 상위 오프셋 보정 전압(VN1)을 스위칭 하기 위한 상위 선택스위치(S1) 및 상기 하위 오프셋 보정 전압(VN1')을 스위칭 하기 위한 하위 선택스위치(S1')를 구비하는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  12. 제 9항에 있어서, 상기 오프셋 전압 보정부의 출력 전압(VCALOUT)은,
    상기 비교기의 제1 입력 단자(-)에 공급되어 데이터 변환동작을 위한 기준전압으로 사용되는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  13. 제 9항에 있어서, 상기 오프셋 전압 보정부는,
    상기 선택 스위치 및 상기 전하 재분배부에 의해 결정되는 오프셋 전압에 대한 보정된 디지털 코드 값을 집적회로 내부에 저장하는 메모리 수단을 갖는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  14. 제 13항에 있어서, 상기 디지털 코드 값은,
    칩 테스트 시에 획득되며, 상기 아날로그-디지털 변환기(ADC)가 정상 동작 시에는 상기 메모리 수단에 저장된 상기 디지털 코드 값을 반영하여 데이터 변환 작업을 수행할 수 있도록 사용되는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
  15. 제 13항에 있어서, 상기 메모리 수단은,
    PROM, EPROM, EEPROM, FLASH 중 어느 하나를 사용하는 것을 특징으로 하는 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(ADC).
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