JP2013005185A - Ａ／ｄ変換回路及びそのテスト方法 - Google Patents

Abstract

【課題】コード変化による容量アレイの電位変化が規格範囲内であるか判定可能なＡ／Ｄ変換回路を提供すること。
【解決手段】本発明にかかるＡ／Ｄ変換回路は、外部からのアナログ信号又はデジタル信号に応じた電位をコンパレータ２００の非反転入力端子に供給する容量アレイ２０１と、第１テストモードの場合に第１デジタル信号を前記容量アレイに供給した後、第２テストモードの場合に第２デジタル信号を容量アレイ２０１に供給するテスト制御回路３０６と、第１テストモードから第２テストモードにモードが変化した場合に、コンパレータ２００の反転入力端子の電位を所定電圧分変化させる規格電圧発生回路３０５と、非反転入力端子及び反転入力端子に入力される各電位を比較して比較結果を出力する比較部と、を備え、テスト制御回路３０６は、第１及び第２テストモードにおけるそれぞれの比較結果に基づいて前記容量アレイの良否判定を行う。
【選択図】図１

Description

本発明は、Ａ／Ｄ変換回路及びそのテスト方法に関する。

ＳＯＣ（System on a Chip）やマイコン等のデジタル回路とともに逐次比較型Ａ／Ｄ変換回路を搭載するＬＳＩ（Large Scale Integration）チップでは、微細プロセス化及び多ピン化等によるパッケージのコストアップ並びに価格競争に伴い、Ａ／Ｄ変換回路のテストコスト削減及び組立前の工程でのテストによる組立後の不良率低下の要求が高まっている。

このような要求に対する解決策が、特許文献１及び特許文献２に開示されている。図７及び図８は、それぞれ特許文献１に開示されたＡ／Ｄ変換回路１００を示すブロック図及び模式図である。

図７に示すように、Ａ／Ｄ変換回路１００は、容量アレイ１１２と、コンパレータ１１６と、逐次比較用のロジック及びレジスタ回路１２０と、テストデータ生成回路１４０と、を備える。図８に示すように、容量アレイ１１２は、複数の容量素子１２〜１６を有し、逐次比較用のロジック及びレジスタ回路１２０は、容量素子１２〜１６に対応する複数のスイッチＳ１２〜Ｓ１６を有する。

以下、テストモードにおけるＡ／Ｄ変換回路１００の動作を説明する。まず、サンプリングフェーズでは、テストデータ生成回路１４０は、逐次比較用のロジック及びレジスタ回路１２０に対して所定のデジタルデータを出力する。スイッチＳ１２〜Ｓ１６の接続先は、当該デジタルデータに応じてそれぞれＳ端子以外のＬ端子又はＨ端子に切り替えられる。それにより、容量素子１２〜１６には、それぞれ当該デジタルデータに応じた電位（ＶＨ又はＶＬ）が供給される。また、スイッチＳ１１は、ノード１４２に電圧ＶＣＭを供給するため閉じられる。

次に、ホールドフェーズでは、スイッチＳ１２〜Ｓ１６のうちＨ端子側に接続されていたスイッチの接続先はＬ端子に切り替えられる。また、スイッチＳ１１は開かれる。このようにして、ノード１４２の電位は、外部から高精度のアナログ信号の入力を必要とすることなく、所定のデジタルデータに応じた値に設定される。

次に、再分配フェーズでは、通常の逐次比較によるＡ／Ｄ変換が実行される。このＡ／Ｄ変換結果（コンパレータ１１６の比較結果）と、テストデータ生成回路１４０から生成された所定のデジタルデータと、が一致しているか否かを確認することにより、容量アレイ１１２、コンパレータ１１６及びスイッチＳ１１〜Ｓ１６が精度良く動作しているかを判断することができる。

また、特許文献２には、容量アレイを有する主ＤＡＣと、抵抗ストリング型の副ＤＡＣと、抵抗ストリング型の補正ＤＡＣと、を備えた自己補正逐次比較型Ａ／Ｄ変換回路が開示されている。

この自己補正逐次比較型Ａ／Ｄ変換回路は、容量誤差により生じる主ＤＡＣの電圧誤差を打ち消すような電圧（Ｖｃａｌ）を補正ＤＡＣから主ＤＡＣに出力することにより、当該容量誤差を補正している（例えば、文献中の図３参照）。ここで、自己補正逐次比較型Ａ／Ｄ変換回路は、容量アレイの容量Ｃｍとこれと相補的なキャパシタ（容量）／Ｃｍとが理想的には同じ容量値を示すことを利用して、容量Ｃｍに対応する主ＤＡＣの電圧と、容量／Ｃｍに対応する主ＤＡＣの電圧と、の間の差分を容量誤差として検出している（例えば、文献中の段落番号［００７２］〜［０１１０］参照）。

米国特許第６２６８８１３Ｂ１号明細書 特開２００９−２３２２８１号公報

特許文献１に開示されたＡ／Ｄ変換回路は、テストデータ生成回路１４０からの所定のデジタルデータと、逐次比較によるＡ／Ｄ変換結果と、が一致するか否かを確認するのみであって、入力信号（デジタルデータ）のコード変化による容量アレイの電位変化が規格範囲内であるか否かを判定することはできない。つまり、従来技術のＡ／Ｄ変換回路は、微分非直線性誤差が規格範囲内であるか否かを判定することができない。

特許文献２に開示されたＡ／Ｄ変換回路は、容量アレイの容量Ｃｍとこれと相補的なキャパシタ（容量）／Ｃｍとが理想的には同じ容量値であることを前提として、容量Ｃｍに対応する主ＤＡＣの電圧と、容量／Ｃｍに対応する主ＤＡＣの電圧と、の間の差分を容量誤差として検出するものであって、その容量誤差が規格範囲内であるか否かを判定することはできない。つまり、従来技術のＡ／Ｄ変換回路は、微分非直線性誤差が規格範囲内であるか否かを判定することができない。

このように、従来技術のＡ／Ｄ変換回路は、テストモード時にコード変化による容量アレイの電位変化が規格範囲内であるか否かを判定することができないため、当該容量アレイの良否判定を精度良く行うことができないという問題があった。その結果、量産されるＡ／Ｄ変換回路の不良率を効果的に低下させることができなかった。

本発明にかかるＡ／Ｄ変換回路は、通常動作モードの場合に外部からのアナログ信号に応じた電位を第１ノードに供給し、第１及び第２テストモードの場合にデジタル信号に応じた電位を前記第１ノードに供給する容量アレイと、第１テストモードの場合に、前記デジタル信号として第１デジタル信号を前記容量アレイに供給した後、第２テストモードの場合に、前記デジタル信号として第２デジタル信号を前記容量アレイに供給するテスト制御回路と、第１テストモードから第２テストモードにモードが変化した場合に、第２ノードの電位を所定電圧分変化させる規格電圧発生回路と、前記第１ノードの電位と前記第２ノードの電位とを比較して比較結果を出力する比較部と、を備え、前記テスト制御回路は、第１及び第２テストモードにおけるそれぞれの前記比較結果に基づいて前記容量アレイの良否判定を行う。

また、本発明にかかるＡ／Ｄ変換回路のテスト方法は、容量アレイにより、通常動作モードの場合に外部からのアナログ信号に応じた電位を第１ノードに供給し、第１及び第２テストモードの場合にデジタル信号に応じた電位を前記第１ノードに供給し、第１テストモードの場合に、前記デジタル信号として第１デジタル信号を前記容量アレイに供給した後、第２テストモードの場合に、前記デジタル信号として第２デジタル信号を前記容量アレイに供給し、第１テストモードから第２テストモードにモードが変化した場合に、第２ノードの電位を所定電圧分変化させ、前記第１ノードの電位と前記第２ノードの電位とを比較して比較結果を出力し、第１及び第２テストモードにおけるそれぞれの前記比較結果に基づいて前記容量アレイの良否判定を行う。

上述のような回路構成により、テストモード時にコード変化による容量アレイの電位変化が規格範囲内であるか否かを判定することができるため、当該容量アレイの良否判定を精度良く行うことができる。

本発明により、テストモード時にコード変化による容量アレイの電位変化が規格範囲内であるか否かを判定し、当該容量アレイの良否判定を精度良く行うことが可能なＡ／Ｄ変換回路を提供することができる。

本発明の実施の形態１にかかるＡ／Ｄ変換回路を示すブロック図である。 本発明の実施の形態１にかかるＡ／Ｄ変換回路に設けられた容量アレイを示す回路図である。 本発明の実施の形態１にかかるＡ／Ｄ変換回路に設けられた規格電圧発生回路を示す回路図である。 本発明の実施の形態１にかかるＡ／Ｄ変換回路に設けられたオフセット補正回路を示す回路図である。 本発明の実施の形態１にかかるＡ／Ｄ変換回路に設けられた基準電圧保持回路を示す回路図である。 本発明の実施の形態１にかかるＡ／Ｄ変換回路の動作を示すフローチャートである。 従来技術のＡ／Ｄ変換回路を示すブロック図である。 従来技術のＡ／Ｄ変換回路を示す模式図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

実施の形態１
図１は、本発明の実施の形態１にかかるＡ／Ｄ変換回路１を示すブロック図である。本実施の形態にかかるＡ／Ｄ変換回路１は、テストモード時にコード変化による容量アレイの電位変化が規格範囲内であるか否かを判定することができるため、当該容量アレイの良否判定を精度良く行うことができることを特徴とする。以下、具体的に説明する。

まず、Ａ／Ｄ変換回路１の回路構成について説明する。なお、本実施の形態では、Ａ／Ｄ変換回路１が８ビットのＡ／Ｄ変換回路である場合を例に説明する。図１に示すＡ／Ｄ変換回路１は、コンパレータ（比較回路）２００と、逐次比較レジスタ／制御回路２０２と、容量アレイ２０１と、基準電圧保持回路３０１と、規格電圧発生回路３０５と、オフセット補正回路３０４と、テスト制御回路３０６と、スイッチ（第３スイッチ）Ｓ４０と、スイッチ（第４スイッチ）Ｓ４１と、を備える。コンパレータ２００とスイッチＳ４０，Ｓ４１とにより比較部を構成する。

逐次比較レジスタ／制御回路２０２は、後述するテスト制御回路３０６からの制御信号３１６及びコンパレータ２００の比較結果２２１に基づいてスイッチＳ４０，Ｓ４１及び容量アレイ２０１に含まれる複数のスイッチの切り替えを制御する。具体的には、逐次比較レジスタ／制御回路２０２は、テスト制御回路３０６からの制御信号及びコンパレータ２００の比較結果２２１に基づいて、スイッチＳ４０，Ｓ４１のオンオフを制御するための制御信号（不図示）３２０と、容量アレイ２０１に含まれる複数のスイッチのオンオフを制御するための制御信号３２１と、を出力する。

コンパレータ２００の非反転入力端子（第１ノード）３２３側には、容量アレイ２０１とスイッチＳ４０とが設けられている。

容量アレイ２０１は、外部からのアナログ信号ＶＩＮと逐次比較レジスタ／制御回路２０２から出力される制御信号３２１とを入力とし、コンパレータ２００の非反転入力端子３２３に電位を供給する。

スイッチＳ４０では、一端がコンパレータ２００の非反転入力端子３２３に接続され、他端がオープン端子又は基準電圧ＶＣＭの供給される基準電圧端子（以下、ＶＣＭと称す）に切り替え可能に接続され、切替制御端子に逐次比較レジスタ／制御回路２０２からの制御信号３２０が供給される。スイッチＳ４０の他端は、例えば、制御信号３２０がＨレベルの場合にオープン端子に接続され、制御信号３２０がＬレベルの場合に基準電圧端子ＶＣＭに接続される。

コンパレータ２００の反転入力端子（第２ノード）３２４側には、基準電圧保持回路３０１と、オフセット補正回路３０４と、規格電圧発生回路３０５と、スイッチＳ４１と、が設けられている。基準電圧保持回路３０１、オフセット補正回路３０４及び規格電圧発生回路３０５の詳細については後述する。

スイッチＳ４１では、一端がコンパレータ２００の反転入力端子３２４に接続され、他端がオープン端子又は基準電圧端子ＶＣＭに接続され、切替制御端子に逐次比較レジスタ／制御回路２０２からの制御信号３２０が供給される。スイッチＳ４１の他端は、例えば、制御信号３２０がＨレベルの場合にオープン端子に接続され、制御信号３２０がＬレベルの場合に基準電圧端子ＶＣＭに接続される。

コンパレータ２００は、非反転入力端子３２３及び反転入力端子３２４のそれぞれの電位を比較し、比較結果２２１を逐次比較レジスタ／制御回路２０２及びテスト制御回路３０６に対して出力する。

テスト制御回路３０６は、コンパレータ２００の比較結果２２１に基づいて、逐次比較レジスタ／制御回路２０２に対して制御信号３１６を出力し、規格電圧発生回路３０５に対して制御信号３１８を出力し、さらに、オフセット補正回路３０４に対して制御信号３１７を出力する。

次に、容量アレイ２０１、規格電圧発生回路３０５、オフセット補正回路３０４、基準電圧保持回路３０１の詳細な回路構成について、図２〜図５を用いて説明する。

図２は、容量アレイ２０１を示す回路図である。図２に示すように、容量アレイ２０１は、９個の容量素子４０１〜４０９と、それに対応する９個のスイッチＳ２０１〜Ｓ２０９と、を有する。なお、容量素子４０１〜４０９は、それぞれ相対的な容量値として、１Ｃ、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ、３２Ｃ、６４Ｃ、１２８Ｃの容量値を有する。

容量素子４０１〜４０９では、各一端がコンパレータ２００の非反転入力端子３２３に接続され、各他端が対応するスイッチＳ２０１〜Ｓ２０９の一端に接続される。スイッチＳ２０１〜Ｓ２０９では、各他端がアナログ信号ＶＩＮの供給されるアナログ信号入力端子（以下、ＶＩＮと称す）、高電位側電源電圧ＶＨ（例えば５Ｖ）の供給される高電位側電源端子（以下、ＶＨと称す）及び低電位側電源電圧ＶＬ（例えば０Ｖ）の供給される低電位側電源端子（以下、ＶＬと称す）のいずれかに切り替え可能に接続され、切替制御端子に逐次比較レジスタ／制御回路２０２からの制御信号３２１が供給される。

スイッチＳ２０１〜Ｓ２０９の各他端は、通常動作モードの場合には、アナログ信号入力端子ＶＩＮに接続され、テストモードの場合には、テスト制御回路３０６によって指定されたテストコードに応じて高電位側電源端子ＶＨ又は低電位側電源端子ＶＬに接続される。

図３は、規格電圧発生回路３０５を示す回路図である。図３に示すように、規格電圧発生回路３０５は、容量素子（第１容量素子）４１０とスイッチ（第１スイッチ）Ｓ３０１とを有する。本実施の形態では、容量素子４１０は、相対的な容量値として１．５Ｃの容量値を有する。

容量素子４１０では、一端がコンパレータ２００の反転入力端子３２４に接続され、他端がスイッチＳ３０１の一端に接続される。スイッチＳ３０１では、他端が高電位側電源端子ＶＨ又は低電位側電源端子ＶＬに切り替え可能に接続され、切替制御端子にテスト制御回路３０６からの制御信号３１８が供給される。

スイッチＳ３０１の他端は、通常動作モードの場合には、低電位側電源端子ＶＬに接続され、テストモードにおけるサンプリングフェーズ（第１テストモード）の場合には、低電位側電源端子ＶＬに接続され、テストモードにおけるテストフェーズ（第２テストモード）の場合には、高電位側電源端子ＶＨに接続される。

図４は、オフセット補正回路３０４を示す回路図である。図４に示すように、オフセット補正回路３０４は、８個の抵抗素子５０１〜５０８と、８個のスイッチＳ３１〜Ｓ３８と、容量素子（第２容量素子）４１１と、を有する。なお、容量素子４１１は、相対的な容量値として１Ｃの容量値を有する。

容量素子４１１では、一端がコンパレータ２００の反転入力端子３２４に接続され、他端がノード３１９に接続される。抵抗素子５０１〜５０８は、高電位側電源端子ＶＨと低電位側電源端子ＶＬとの間に直列に接続される。

スイッチＳ３１は、ノード３１９と抵抗素子５０１及び抵抗素子５０２間のノードとの間に設けられる。スイッチＳ３２は、ノード３１９と抵抗素子５０２及び抵抗素子５０３間のノードとの間に設けられる。スイッチＳ３３は、ノード３１９と抵抗素子５０３及び抵抗素子５０４間のノードとの間に設けられる。スイッチＳ３４は、ノード３１９と抵抗素子５０４及び抵抗素子５０５間のノードとの間に設けられる。スイッチＳ３５は、ノード３１９と抵抗素子５０５及び抵抗素子５０６間のノードとの間に設けられる。スイッチＳ３６は、ノード３１９と抵抗素子５０６及び抵抗素子５０７間のノードとの間に設けられる。スイッチＳ３７は、ノード３１９と抵抗素子５０７及び抵抗素子５０８間のノードとの間に設けられる。スイッチＳ３８は、ノード３１９と低電位側電源端子ＶＬとの間に設けられる。スイッチＳ３１〜Ｓ３８は、テスト制御回路３０６からの制御信号３１７によってそれぞれオンオフ制御される。具体的には、テスト制御回路３０６からの制御信号３１７により、スイッチＳ３１〜Ｓ３８のうちいずれか一つのスイッチがオンに制御され、残りの全てのスイッチがオフに制御される。それにより、ノード３１９の電位（以下、オフセット補正電圧ＶＡと称す）が制御される。

図５は、基準電圧保持回路３０１を示す回路図である。図５に示すように、基準電圧保持回路３０１は、容量素子（第３容量素子）４１２を有する。なお、容量素子４１２は、相対的な容量値として（２５６Ｃ−１．５Ｃ）の容量値を有する。容量素子４１２では、一端がコンパレータ２００の反転入力端子３２４に接続され、他端が低電位側電源端子ＶＬに接続される。つまり、コンパレータ２００の非反転入力端子及び反転入力端子には、それぞれ総容量値として２５６Ｃの容量が負荷されている。

次に、Ａ／Ｄ変換回路１の動作について説明する。

（通常動作モード）
Ａ／Ｄ変換回路１の通常動作モードの動作について説明する。通常動作モードは、サンプリング、ホールド及び再分配の３つのフェーズに分けられる。まず、サンプリングフェーズでは、容量アレイ２０１内のスイッチＳ２０１〜Ｓ２０９の各他端がいずれもアナログ信号入力端子ＶＩＮに接続される。また、スイッチＳ４０，Ｓ４１の各他端がいずれも基準電圧端子ＶＣＭに接続される。なお、通常動作モードでは、オフセット補正回路３０４内のスイッチＳ３１〜Ｓ３８のうちスイッチＳ３８がオンに制御され、残りのスイッチＳ３１〜Ｓ３７はオフに制御されている。規格電圧発生回路３０５内のスイッチＳ３０１の他端は低電位側電源端子ＶＬに接続されている。つまり、通常動作モードでは、オフセット補正回路３０４内の容量素子４１１の他端及び規格電圧発生回路３０５内の容量素子４１０の他端には、いずれも低電位側電源電圧ＶＬが供給されている。

次に、ホールドフェーズでは、容量アレイ２０１内のスイッチＳ２０１〜Ｓ２０９の各他端がいずれも低電位側電源端子ＶＬに接続される。また、スイッチＳ４０，Ｓ４１の各他端がいずれも基準電圧端子ＶＣＭからオープン端子に切り替えて接続される。これにより、コンパレータ２００の非反転入力端子３２３の電位はＶＣＭ−ＶＩＮとなる。一方、コンパレータ２００の反転入力端子３２４の電位はＶＣＭとなる。

次に、再分配フェーズの１ステップ目として、容量アレイ２０１内のスイッチＳ２０９の他端が低電位側電源端子ＶＬから高電位側電源端子ＶＨに切り替えて接続される。その結果、容量値１２８Ｃを有する容量素子４０９の他端に高電位側電源電圧ＶＨが供給され、総容量値１２８Ｃを有する容量素子４０１〜４０８の各他端に低電位側電源電圧ＶＬが供給される。これにより、コンパレータ２００の非反転入力端子３２３の電位はＶＣＭ−ＶＩＮ＋（ＶＨ−ＶＬ）／２となる。

ここで、ＶＩＮ＞（ＶＨ−ＶＬ）／２の場合、{ＶＣＭ−ＶＩＮ＋（ＶＨ−ＶＬ）／２}＜ＶＣＭが成り立つため、コンパレータ２００の比較結果２２１はＬレベルとなり、最上位ビット（ビット８）が"１"に確定する。ＶＩＮ＜（ＶＨ−ＶＬ）／２の場合、{ＶＣＭ−ＶＩＮ＋（ＶＨ−ＶＬ）／２}＞ＶＣＭが成り立つため、コンパレータ２００の比較結果２２１はＨレベルとなり、最上位ビット（ビット８）が"０"に確定する。

再分配フェーズの２ステップ目として、容量アレイ２０１内のスイッチＳ２０８の他端が低電位側電源端子ＶＬから高電位側電源端子ＶＨに切り替えて接続される。

また、１ステップ目でビット８が"１"に確定している場合、スイッチＳ２０９の他端は再び低電位側電源端子ＶＬに切り替えて接続される。その結果、容量値６４Ｃを有する容量素子４０８の他端に高電位側電源電圧ＶＨが供給され、総容量値１９２Ｃを有する容量素子４０１〜４０７，４０９の各他端に低電位側電源電圧ＶＬが供給される。これにより、コンパレータ２００の非反転入力端子３２３の電位はＶＣＭ−ＶＩＮ＋３（ＶＨ−ＶＬ）／４となる。

ここで、ＶＩＮ＞３（ＶＨ−ＶＬ）／４の場合、{ＶＣＭ−ＶＩＮ＋３（ＶＨ−ＶＬ）／４}＜ＶＣＭが成り立つため、コンパレータ２００の比較結果２２１はＬレベルとなり、ビット７が"１"に確定する。ＶＩＮ＜３（ＶＨ−ＶＬ）／４の場合、{ＶＣＭ−ＶＩＮ＋３（ＶＨ−ＶＬ）／４}＞ＶＣＭが成り立つため、コンパレータ２００の比較結果２２１はＨレベルとなり、ビット７が"０"に確定する。

一方、１ステップ目でビット８が"０"に確定している場合、スイッチＳ２０９の他端は高電位側電源端子ＶＨに接続されたままである。その結果、総容量値１９２Ｃを有する容量素子４０８，４０９の各他端に高電位側電源電圧ＶＨが供給され、総容量値６４Ｃを有する容量素子４０１〜４０７の各他端に低電位側電源電圧ＶＬが供給される。これにより、コンパレータ２００の非反転入力端子３２３の電位はＶＣＭ−ＶＩＮ＋（ＶＨ−ＶＬ）／４となる。

ここで、ＶＩＮ＞（ＶＨ−ＶＬ）／４の場合、{ＶＣＭ−ＶＩＮ＋（ＶＨ−ＶＬ）／４}＜ＶＣＭが成り立つため、コンパレータ２００の比較結果２２１はＬレベルとなり、ビット６が"１"に確定する。一方、ＶＩＮ＜（ＶＨ−ＶＬ）／４の場合、{ＶＣＭ−ＶＩＮ＋（ＶＨ−ＶＬ）／４}＞ＶＣＭが成り立つため、コンパレータ２００の比較結果２２１はＨレベルとなり、ビット６が"０"に確定する。

３ステップ目以降でも同様の処理が繰り返された後、最終的に、Ａ／Ｄ変換回路１はアナログ信号ＶＩＮを８ビットのデジタルデータに変換して出力する。

（テストモード）
Ａ／Ｄ変換回路１のテストモードの動作について、図６のフローチャートを用いて説明する。図６は、Ａ／Ｄ変換回路１の動作を示すフローチャートである。テストモードは、サンプリング（第１テストモード）、オフセット補正及びテスト（第２テストモード）の３つのフェーズに分けられる。

まず、サンプリングフェーズでは、テスト制御回路３０６は、制御信号３１７を出力し、オフセット補正回路３０４のオフセット補正電圧ＶＡが高電位側電源電圧ＶＨ及び低電位側電源電圧ＶＬ間の中間電圧（可変電圧範囲内）となるようにスイッチＳ３４のみをオンにさせる（ステップＦ１０）。

次に、テスト制御回路３０６は、１回目のテストコードの情報（第１デジタル信号）を含む制御信号３１６を逐次比較レジスタ／制御回路２０２に出力する。それにより、容量アレイ２０１内のスイッチＳ２０１〜Ｓ２０９の各他端は、当該テストコードの情報に応じて高電位側電源端子ＶＨ及び低電位側電源端子ＶＬのいずれかに接続される（ステップＦ１１）。

例えば、１回目のテストコードとして"１０００００００"（＝１２８）が設定された場合、容量アレイ２０１において、スイッチＳ２０１〜Ｓ２０８の各他端が低電位側電源端子ＶＬに接続され、スイッチＳ２０９の他端が高電位側電源端子ＶＨに接続される。

テスト制御回路３０６は、規格電圧発生回路３０５内のスイッチＳ３０１の他端を低電位側電源端子ＶＬに接続するように制御信号３１８を出力する（ステップＦ１２）。

スイッチＳ４０，Ｓ４１の各他端は、まず、いずれも基準電圧端子ＶＣＭに接続され、その後、いずれも基準電圧端子ＶＣＭからオープン端子に切り替えて接続される（ステップＦ１３）。なお、容量アレイ２０１内のスイッチＳ２０１〜Ｓ２０９の接続状態は変化しない。それにより、コンパレータ２００の両入力端子には、それぞれ負荷容量に応じた電荷が保持される。ここでは、コンパレータ２００の両入力端子の電位は、それぞれ基準電圧ＶＣＭとなる。

次に、オフセット補正フェーズでは、テスト制御回路３０６は、コンパレータ２００がオフセット補正済みか否かを判定する（ステップＦ１４）。オフセット補正済みである場合（ステップＦ１４のＹＥＳ）、オフセット補正フェーズは省略され、次のテストフェーズに進む。

一方、オフセット補正済みでない場合（ステップＦ１４のＮＯ）、テスト制御回路３０６は、オフセット補正回路３０４内のスイッチＳ３１〜Ｓ３８のオンオフ制御を行ってオフセット補正電圧ＶＡを調整することにより、コンパレータ２００のオフセット補正を行う（ステップＦ１５）。

オフセット補正について、コンパレータ２００の比較結果２２１がＨレベルを示している場合を例に説明する。なお、初期状態として、スイッチＳ３４がオンし、スイッチＳ３１〜Ｓ３３及びＳ３５〜Ｓ３８がオフしている。

この場合、テスト制御回路３０６は、スイッチＳ３４をオンからオフに切り替え、スイッチＳ３３をオフからオンに切り替えるように制御信号３１７を出力する。それにより、オフセット補正電圧ＶＡが上昇するため、コンパレータ２００の反転入力端子３２４の電位は上昇する。テスト制御回路３０６は、コンパレータ２００の比較結果２２１の論理値が変化するか否かを確認する。比較結果２２１がＨレベルのままである場合、テスト制御回路３０６は、スイッチＳ３３をオンからオフに切り替え、スイッチＳ３２をオフからオンに切り替えるように制御信号３１７を出力する。それにより、オフセット補正電圧ＶＡがさらに上昇するため、コンパレータ２００の反転入力端子３２４の電位はさらに上昇する。このようなスイッチＳ３１〜Ｓ３８のオンオフ切替動作は、コンパレータ２００の比較結果２２１の論理値が変化するまで続けられる。

例えば、スイッチＳ３１〜Ｓ３８のうちスイッチＳ３２がオンの場合にコンパレータ２００の比較結果２２１の論理値がＨレベルからＬレベルに変化したとする。このとき、テスト制御回路３０６は、スイッチＳ３２がオンした場合におけるコンパレータ２００の反転入力端子３２４の電位が当該コンパレータ２００のオフセット補正の最適値であると判断し、スイッチＳ３１〜Ｓ３８のうちスイッチＳ３２のみをオンに固定する。

次に、テストフェーズでは、テスト制御回路３０６は、２回目のテストコードの情報（第２デジタル信号）を含む制御信号３１６を逐次比較レジスタ／制御回路２０２に出力する。それにより、容量アレイ２０１内のスイッチＳ２０１〜Ｓ２０９の各他端は、当該テストコードの情報に応じて高電位側電源端子ＶＨ及び低電位側電源端子ＶＬのいずれかに接続される（ステップＦ１６）。

例えば、２回目のテストコードとして、１回目のテストコードを１ＬＳＢ分減少させた"０１１１１１１１"（＝１２７）が設定された場合、容量アレイ２０１において、スイッチＳ２０９の他端が高電位側電源端子ＶＨから低電位側電源端子ＶＬに切り替えて接続され、スイッチＳ２０２〜Ｓ２０８の各他端が低電位側電源端子ＶＬから高電位側電源端子ＶＨに切り替えて接続される。スイッチＳ２０１の他端は低電位側電源端子ＶＬに接続されたままである。なお、スイッチＳ４０，Ｓ４１の各他端は、いずれもオープン端子に接続されたままである。

このとき電荷の再分配により、コンパレータ２００の非反転入力端子３２３の電位は、
ＶＣＭ＋１×（ＶＨ−ＶＬ）／２５６ ・・・（１）
となる。

式（１）に示されるように、コンパレータ２００の非反転入力端子３２３の電位は、理想的には１ＬＳＢ相当分高くなる。

また、テスト制御回路３０６は、規格電圧発生回路３０５内のスイッチＳ３０１の他端を低電位側電源端子ＶＬから高電位側電源端子ＶＨに切り替えて接続するように制御信号３１８を出力する（ステップＦ１７）。このとき電荷の再分配により、コンパレータ２００の反転入力端子３２４の電位は、
ＶＣＭ＋１．５×（ＶＨ−ＶＬ）／２５６ ・・・（２）
となる。

式（２）に示されるように、コンパレータ２００の反転入力端子３２４の電位は、１．５ＬＳＢ相当分高くなる。

その後、コンパレータ２００は、式（１）及び式（２）により求められるコンパレータ２００の両入力端子の電位を比較し、比較結果２２１を出力する。テスト制御回路３０６は、比較結果２２１の論理値が変化したか否かを確認する（ステップＦ１８）。

ここで、コンパレータ２００の非反転入力端子３２３の電位が反転入力端子３２４の電位よりも大きく変化（上昇）して、コンパレータ２００の比較結果２２１の論理値が変化した場合（ステップＦ１８のＹＥＳ）、テスト制御回路３０６は、テスト対象となっているＡ／Ｄ変換回路１の微分非直線性誤差が規格範囲外であるとして、当該Ａ／Ｄ変換回路１を不良品と判断する（ステップＦ２１）。その後、処理は終了する。

例えば、テストコードが"１０００００００"から"０１１１１１１１"に１ＬＳＢ分変化した場合において、コンパレータ２００の比較結果２２１の論理値がＬレベルからＨレベルに変化した場合、容量アレイ２０１の電位（コンパレータ２００の非反転入力端子３２３の電位）は、理想的な１ＬＳＢ相当の変化ではなく、１．５ＬＳＢ相当を超える変化をしていることになる。つまり、容量アレイ２０１の電位変化は、許容される微分非直線性誤差である０．５ＬＳＢ相当を超える誤差を有することになる。それにより、テスト対象となっているＡ／Ｄ変換回路１の微分非直線性誤差が規格範囲外であるとして、当該Ａ／Ｄ変換回路１は不良品と判断される。

一方、コンパレータ２００の非反転入力端子３２３の電位が反転入力端子３２４の電位よりも大きく変化（上昇）せず、コンパレータ２００の比較結果２２１の論理値が変化しない場合（ステップＦ１８のＮＯ）、このテストコード変化による容量アレイ２０１の電位変化が規格範囲内であると判断される。

例えば、テストコードが"１０００００００"から"０１１１１１１１"に１ＬＳＢ分変化した場合において、コンパレータ２００の比較結果２２１の論理値がＬレベルのままである場合、容量アレイ２０１の電位は、１．５ＬＳＢ相当以下の変化をしていることになる。つまり、容量アレイ２０１の電位変化は、許容される微分非直線性誤差である０．５ＬＳＢ相当以下の誤差を有することになる。それにより、このテストコード変化による容量アレイ２０１の電位変化が規格範囲内であると判断される。

そして、テスト制御回路３０６は、予め設定された全てのテストコード変化についてテストが実施されたか否かを判定する（ステップＦ１９）。

予め設定された全てのテストコード変化についてテストが実施されていない場合（ステップＦ１９のＮＯ）、テスト制御回路３０６には、テストが実施されていない別のテストコードの情報が設定される（ステップＦ２２）。その後、ステップＦ１１に戻る。

例えば、次のテストコードの情報としては、１回目のテストコードの情報として"０１００００００"、２回目のテストコードの情報として"００１１１１１１"が設定される。さらに次のテストコードの情報としては、１回目のテストコードの情報として"００１０００００"、２回目のテストコードの情報として"０００１１１１１"が設定される。このようにして、外部から各容量素子Ｓ４０１〜Ｓ４０９に印加される電圧レベルが切り替わる場合におけるテストが実施される。この場合、合計９回のテストが実施される。
なお、容量素子Ｓ４０１のテストについては、１回目のテストコードの情報に基づきスイッチＳ２０２〜Ｓ２０９の各他端が低電位側電源端子ＶＬに接続され、スイッチＳ２０１の他端が高電位側電源端子ＶＨに接続される。そして、２回目のテストコードの情報に基づきスイッチＳ２０２〜Ｓ２０９の各他端が低電位側電源端子ＶＬに接続されたままの状態で、スイッチＳ２０１の他端が高電位側電源端子ＨＬから低電位側電源端子ＶＬに切り替えて接続される。

予め設定された全てのテストコード変化についてテストが実施され、いずれのテスト結果も良と判定された場合（ステップＦ１９のＹＥＳ）、テスト制御回路３０６は、テスト対象となっているＡ／Ｄ変換回路１の微分非直線性誤差が規格範囲内であるとして、当該Ａ／Ｄ変換回路１を良品と判断する（ステップＦ２０）。その後、処理は終了する。

以上のように、本実施の形態にかかるＡ／Ｄ変換回路は、テスト制御回路３０６により所望のテストコードを設定できるとともに、規格電圧発生回路３０５により当該テストコードに応じてリファレンス電圧（コンパレータ２００の反転入力端子３２４の電圧）を調整可能である。それにより、本実施の形態にかかるＡ／Ｄ変換回路は、テストモード時にコード変化による容量アレイの電位変化が規格範囲内であるか否かを判定することができるため、当該容量アレイの良否判定を精度良く行うことができる。その結果、量産されるＡ／Ｄ変換回路の不良率を効果的に低下させることができる。

また、本実施の形態にかかるＡ／Ｄ変換回路は、上述のように、容易に微分非直線性誤差が規格範囲内であるか否かの判定（テスト）をすることができるため、外部から高精度のアナログ信号ＶＩＮを入力してテストをする必要がない。つまり、本実施の形態にかかるＡ／Ｄ変換回路は、安価にテストを行うことができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、オフセット補正回路３０４が備えられた場合を例に説明したが、これに限られない。コンパレータ２００のオフセットが無視できる程度に小さい場合には、オフセット補正回路３０４を備えない回路構成に適宜変更可能である。その場合には、テストモードにおけるオフセット補正フェーズの処理も省略される。

また、上記実施の形態では、オフセット補正回路３０４内に８個のスイッチＳ３１〜Ｓ３８が備えられた場合を例に説明したが、これに限られない。高精度のオフセット補正が要求される場合には、９個以上のスイッチが備えられた回路構成に適宜変更可能であるし、高精度のオフセット補正が不要である場合には、７個以下のスイッチが備えられた回路構成に適宜変更可能である。

また、上記実施の形態では、規格電圧発生回路３０５に備えられた容量素子４１０の容量値が１．５Ｃである場合を例に説明したが、これに限られない。容量素子４１０の容量値は、コード変化による容量アレイの電位変化に対して許容される誤差、に基づいて適宜変更可能である。

また、上記実施の形態では、容量素子４１０の容量値を１．５Ｃとし、容量アレイ２０１の電位変化が１．５ＬＳＢ相当以下の規格範囲内であるか否かをテストする場合について説明したが、これに限られない。例えば、容量素子４１０の容量値を０．５Ｃとし、容量アレイ２０１の電位変化が０．５ＬＳＢ相当を超える規格範囲内であるか否かをテストする回路構成にも適宜変更可能である。この場合、テスト制御回路３０６は、コンパレータ２００の比較結果２２１が論理反転した場合に、容量アレイ２０１の電位変化が規格範囲内であると判断する。

また、上記実施の形態では、外部から各容量素子Ｓ４０１〜Ｓ４０９に供給される電圧レベルが切り替わる場合におけるテストとして合計９回のテストが実施される場合を例に説明したが、これに限られない。例えば、テストコード"１１１１１１１１"から１ＬＳＢずつ変化させて"００００００００"までそれぞれテストが実施されても良い。

また、上記実施の形態では、Ａ／Ｄ変換回路が８ビットのＡ／Ｄ変換結果（デジタル信号）を出力する場合を例に説明したが、これに限られない。８ビット以外のビット数のＡ／Ｄ変換結果を出力する回路構成に適宜変更可能である。

また、上記実施の形態では、通常動作モードにおいて、規格電圧発生回路３０５内の容量素子４１０の他端及びオフセット補正回路３０４内の容量素子４１１の他端が、それぞれスイッチＳ３０１及びスイッチＳ３８を介して低電位側電源端子ＶＬに接続される場合を例に説明したが、これに限られない。通常動作モードにおいて、いずれも別途設けられたオープン端子に接続される回路構成に適宜変更可能である。この場合、基準電圧保持回路３０１内の容量素子４１２は相対的な容量値として２５６Ｃの容量値に調整される必要がある。

また、上記実施の形態では、Ａ／Ｄ変換回路単体でテストが行われる場合を例に説明したが、これに限られない。外部からテスト制御回路３０６に供給されるテスト開始信号によりテストが開始され、テスト制御回路３０６から外部に出力されるテスト結果信号によりテスト結果を確認可能な回路構成に適宜変更可能である。それにより、このＡＤ変換回路が製品に組み込まれた後でも、テストを行なうことができる。

１ Ａ／Ｄ変換回路
２００ コンパレータ
２０１ 容量アレイ
２０２ 逐次比較レジスタ／制御回路
３０１ 基準電圧保持回路
３０４ オフセット補正回路
３０５ 規格電圧発生回路
３０６ テスト制御回路
４０１〜４１２ 容量素子
５０１〜５０８ 抵抗
Ｓ３１〜Ｓ３８ スイッチ
Ｓ４０，Ｓ４１ スイッチ
Ｓ２０１〜Ｓ２０９ スイッチ
Ｓ３０１ スイッチ

Claims (11)

1. 通常動作モードの場合に外部からのアナログ信号に応じた電位を第１ノードに供給し、第１及び第２テストモードの場合にデジタル信号に応じた電位を前記第１ノードに供給する容量アレイと、
   第１テストモードの場合に、前記デジタル信号として第１デジタル信号を前記容量アレイに供給した後、第２テストモードの場合に、前記デジタル信号として第２デジタル信号を前記容量アレイに供給するテスト制御回路と、
   第１テストモードから第２テストモードにモードが変化した場合に、第２ノードの電位を所定電圧分変化させる規格電圧発生回路と、
   前記第１ノードの電位と前記第２ノードの電位とを比較して比較結果を出力する比較部と、を備え、
   前記テスト制御回路は、第１及び第２テストモードにおけるそれぞれの前記比較結果に基づいて前記容量アレイの良否判定を行うＡ／Ｄ変換回路。
2. 前記所定電圧は、第１テストモードから第２テストモードにモードが変化した場合における前記第１ノードの電位変化に対して許容される誤差に基づいて決定されることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
3. 前記規格電圧発生回路は、
   一端が前記第２ノードに接続された第１容量素子と、
   一端が前記第１容量素子の他端に接続され、他端が前記テスト制御回路からの制御信号に基づいて高電位側電源端子又は低電位側電源端子に切り替え可能に接続される第１スイッチと、を有する請求項１又は２に記載のＡ／Ｄ変換回路。
4. 前記第１スイッチの他端は、第１テストモードの場合には低電位側電源端子に接続され、第２テストモードの場合には高電位側電源端子に接続されることを特徴とする請求項３に記載のＡ／Ｄ変換回路。
5. 前記第１スイッチの他端は、通常動作モードの場合には低電位側電源端子に接続されることを特徴とする請求項３又は４に記載のＡ／Ｄ変換回路。
6. 前記第１スイッチの他端は、高電位側電源端子及び低電位側電源端子に加え、さらにオープン端子にも切り替え可能に接続され、
   当該第１スイッチの他端は、通常動作モードの場合にはオープン端子に接続されることを特徴とする請求項３又は４に記載のＡ／Ｄ変換回路。
7. 前記第１容量素子の容量値は、前記所定電圧に応じた容量値であることを特徴とする請求項３〜６のいずれか一項に記載のＡ／Ｄ変換回路。
8. 前記比較部の比較結果に基づいて当該比較部のオフセットを補正するためのオフセット補正電圧を生成し、当該オフセット補正電圧を第２容量素子を介して前記第２ノードに供給するオフセット補正回路、をさらに備えた請求項１〜７のいずれか一項に記載のＡ／Ｄ変換回路。
9. 前記比較部は、
   前記第１ノードの電位と前記第２ノードの電位とを比較して前記比較結果を出力する比較回路と、
   一端が前記第１ノードに接続され、他端が基準電圧の供給される基準電圧端子又はオープン端子に切り替え可能に接続される第３スイッチと、
   一端が前記第２ノードに接続され、他端が前記基準電圧端子又はオープン端子に切り替え可能に接続される第４スイッチと、を有する請求項１〜８のいずれか一項に記載のＡ／Ｄ変換回路。
10. 前記第２ノードの負荷容量が前記第１ノードの負荷容量と略同一値となるように、前記第２ノードと低電位側電源端子との間に第３容量素子をさらに備えた請求項１〜９のいずれか一項に記載のＡ／Ｄ変換回路。
11. 容量アレイにより、通常動作モードの場合に外部からのアナログ信号に応じた電位を第１ノードに供給し、第１及び第２テストモードの場合にデジタル信号に応じた電位を前記第１ノードに供給し、
    第１テストモードの場合に、前記デジタル信号として第１デジタル信号を前記容量アレイに供給した後、第２テストモードの場合に、前記デジタル信号として第２デジタル信号を前記容量アレイに供給し、
    第１テストモードから第２テストモードにモードが変化した場合に、第２ノードの電位を所定電圧分変化させ、
    前記第１ノードの電位と前記第２ノードの電位とを比較して比較結果を出力し、
    第１及び第２テストモードにおけるそれぞれの前記比較結果に基づいて前記容量アレイの良否判定を行うＡ／Ｄ変換回路のテスト方法。

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