JP2014138371A - 逐次比較型ａｄ変換器及びその動作方法 - Google Patents

Abstract

【課題】電源ノイズの影響が軽減された逐次比較型ＡＤ変換器を提供する。
【解決手段】逐次比較型ＡＤ変換器１は、アナログ入力側キャパシタアレイ２とアナログ入力側セレクタアレイ３と、基準側キャパシタアレイ４と、基準側セレクタアレイ５と、コンパレータ６とを備える。アナログ入力側セレクタアレイ３は、コンパレータから出力される比較結果信号に応答して制御される。当該逐次比較型ＡＤ変換器で行われる複数の比較動作のうちの一の比較動作において、アナログ入力側セレクタアレイ３の状態が記憶され、一の比較動作の次の比較動作において、該一の比較動作におけるアナログ入力側セレクタアレイ３の状態に応答して、基準側セレクタアレイ５が制御される。
【選択図】図２

Description

本発明は、逐次比較型ＡＤ変換器及びその動作方法に関する。

アナログ・デジタル混載技術は、ＬＳＩ（large-scale integrated circuit）デバイスにとって付加価値の源泉であり、その重要性が飛躍的に増加している。アナログ・デジタル混載技術において重要な回路の一つが、ＡＤ（アナログ−デジタル）変換回路であり、以下に議論される逐次比較型ＡＤ変換器は、ＡＤ変換回路の一種である。逐次比較型ＡＤ変換器は、典型的には、アナログ入力電圧をサンプリングするキャパシタアレイと、コンパレータとを有している。該キャパシタアレイを用いてアナログ入力電圧と基準電位とを逐次に比較することでアナログ入力電圧に対応する値を有するデジタル信号が生成される。逐次比較型ＡＤ変換器については、例えば、特開昭６４−１３８１８号公報（特許文献１）及び特開２００６−３１１１４４号公報（特許文献２）に知られている。

アナログ・デジタル混載技術においては、今後益々向上するＬＳＩデバイスの微細化と低電圧化により、ノイズ対策が重要な課題となってきている。特に、逐次比較型ＡＤ変換器をデジタル回路と同一チップ上に混載する場合、Ｉ／О端子やデジタル回路の動作によって生じる電源ノイズがアナログ−デジタル変換特性に与える影響は大きく、これは重大な問題となり得る。一般に耐ノイズ性を高める周知の手法として、コンパレータ回路が動作する比較タイミングとI／О端子やデジタル回路のクロックタイミングとをずらして対策を図ることが可能である。しかし、デジタル系の回路動作が複雑になり設計規模が大きくなると、比較タイミングとデジタル回路のクロックタイミングの間に最適な位相差を設定する事は難しくなる。従って、逐次比較型ＡＤ変換器について、他の手法で電源ノイズの影響を軽減する有効な手段が望まれている。

例えば、アナログ入力をサンプリングするキャパシタアレイとは別に、基準電圧を生成するキャパシタアレイを設けることで、逐次比較型ＡＤ変換器の電源ノイズの影響を低減する技術が知られている。アナログ入力をサンプリングするキャパシタアレイと、基準電圧を生成するキャパシタアレイとの間で、各キャパシタの形状やレイアウト配置を対称的にすることにより、インピーダンスを等価にしながらノイズを低減することができる。このような構成の逐次比較型ＡＤ変換器は、例えば、特開２０００−２０１０７７号公報（特許文献３）に開示されている。

特開昭６４−１３８１８号公報 特開２００６−３１１１４４号公報 特開２０００−２０１０７７号公報

しかしながら、発明者の検討によれば、特許文献３に開示された逐次比較型ＡＤ変換器では、電源ノイズに対する対策が十分ではない。従来の逐次比較型ＡＤ変換器には、電源ノイズに対する対策が十分ではないという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態では、逐次比較型ＡＤ変換器が、第１及び第２キャパシタアレイと、第１及び第２セレクタ部と、コンパレータと、第１及び第２制御部とを備えている。第１キャパシタアレイは、第１共通ノードに並列に接続された複数のキャパシタを備える。第１セレクタ部は、第１キャパシタアレイの複数のキャパシタのそれぞれを、アナログ入力電圧が入力される第１端子と、所定の基準電位を有する第２端子と、接地電位を有する第３端子のいずれかに接続する機能を有する。第２キャパシタアレイは、第２共通ノードに並列に接続された複数のキャパシタを備える。第２セレクタ部は、第２キャパシタアレイの複数のキャパシタのそれぞれを、基準電位を有する第４端子と、接地電位を有する第５端子のいずれかに接続する機能を有する。第１制御部は、第１セレクタ部をコンパレータから出力される比較結果信号に応答して制御される。第２制御部は、当該逐次比較型ＡＤ変換器で行われる複数の比較動作のうちの一の比較動作における第１セレクタ部の状態を記憶し、一の比較動作の次の比較動作において、該一の比較動作における第１セレクタ部の状態に応答して第２セレクタ部を制御する。

上記実施形態によれば、電源ノイズの影響が軽減された逐次比較型ＡＤ変換器が提供される。

アナログ入力をサンプリングするキャパシタアレイと、基準電圧を生成するキャパシタアレイとを備える逐次比較型ＡＤ変換器の構成の例を示す回路図である。 一実施形態の逐次比較型ＡＤ変換器の構成を示す回路図である。 本実施形態における逐次比較型ＡＤ変換器の動作を示すタイミングチャートである。 本実施形態の逐次比較型ＡＤ変換器の動作における、アナログ入力側キャパシタアレイと、基準側キャパシタアレイの接続の切り替えの一例を示す表である。 本実施形態の変形例における逐次比較型ＡＤ変換器の動作を示すタイミングチャートである。 本実施形態の変形例における、アナログ入力側キャパシタアレイと、基準側キャパシタアレイの接続の切り替えの一例を示す表である。

本実施形態の逐次比較型ＡＤ変換器の技術的意義の理解を容易にするために、まず、アナログ入力をサンプリングするキャパシタアレイと、基準電圧を生成するキャパシタアレイとを備える逐次比較型ＡＤ変換器について説明する。図１は、このような構成の逐次比較型ＡＤ変換器の構成の例を示す図である。なお、図１の構成の逐次比較型ＡＤ変換器は、特開２０００−２０１０７７号公報に開示されている。

図１の逐次比較型ＡＤ変換器１０１は、アナログ入力側キャパシタアレイ１０２と、アナログ入力側セレクタアレイ１０３と、基準側キャパシタアレイ１０４と、基準側セレクタアレイ１０５と、コンパレータ１０６と、逐次比較制御回路１０７と、バイアス電源１０９とを備えている。

アナログ入力側キャパシタアレイ１０２は、共通ノード１１１に並列に接続されている複数のキャパシタ１０２−１〜１０２−６を備えている。キャパシタ１０２−１〜１０２−６の容量は、４ビットが表現できるように重みづけされている。詳細には、キャパシタ１０２−１、１０２−２の容量はＣであり、キャパシタ１０２−３の容量は２Ｃである。また、キャパシタ１０２−４の容量は４Ｃであり、キャパシタ１０２−５、１０２−６の容量は８Ｃである。キャパシタ１０２−１〜１０２−５は、アナログ入力側セレクタアレイ１０３に接続されている一方、キャパシタ１０２−６は、（アナログ入力側セレクタアレイ１０３を介さずに）直接に接地端子１１７に接続されている。ここで、接地端子１１７は、接地電位ＧＮＤに固定されている端子である。

アナログ入力側セレクタアレイ１０３は、セレクタ１０３−１〜１０３−５を備えており、逐次比較制御回路１０７から送られるセレクタ制御信号Ｓ_ＳＷに応答して、キャパシタ１０２−１〜１０２−５とアナログ入力端子１１５、基準電源端子１１６及び接地端子１１７の間の接続関係を切り替える。ここで、アナログ入力端子１１５は、アナログ−デジタル変換を行うべきアナログ入力電圧Ｖ_ＡＩＮが入力される端子であり、基準電源端子１１６は、所定の基準電位Ｖ_Ｒに固定されている端子である

基準側キャパシタアレイ１０４は、共通ノード１１１に並列に接続されている複数のキャパシタ１０４−１〜１０４−６を備えている。キャパシタ１０４−１〜１０４−６の容量も、キャパシタ１０２−１〜１０２−６と同様に、４ビットのデータが表現できるように重みづけされている。詳細には、キャパシタ１０４−１、１０４−２の容量はＣであり、キャパシタ１０４−３の容量は２Ｃである。また、キャパシタ１０４−４の容量は４Ｃであり、キャパシタ１０４−５、１０４−６の容量は８Ｃである。キャパシタ１０４−１〜１０４−５は、基準側セレクタアレイ１０５に接続されている一方、キャパシタ１０４−６は、（基準側セレクタアレイ１０５を介さずに）接地端子１１９に直接に接続されている。

基準側セレクタアレイ１０５は、セレクタ１０５−１〜１０５−５を備えている。セレクタ１０５−１〜１０５−５は、それぞれ、逐次比較制御回路１０７から送られるセレクタ制御信号Ｓ_ＳＷに応答して動作し、キャパシタ１０４−１〜１０４−５を接地端子１１９に接続する。ここで、セレクタ１０５−１〜１０５−５の状態に関わらず、キャパシタ１０４−１〜１０４−５の接続先が接地端子１１９に限定されることに留意されたい。

コンパレータ１０６は、アナログ入力側キャパシタアレイ１０２に接続された共通ノード１１１の電位Ｖ_ＣＭ１と、基準側キャパシタアレイ１０４に接続された共通ノード１１２の電位Ｖ_ＣＭ２とを比較し、電位Ｖ_ＣＭ１、Ｖ_ＣＭ２の比較の結果を示す比較結果信号Ｓ_ＣＭＰを出力する。

逐次比較制御回路１０７は、比較結果信号Ｓ_ＣＭＰに応答して、アナログ入力側セレクタアレイ１０３及び基準側セレクタアレイ１０５の状態を制御するセレクタ制御信号Ｓ_ＳＷを生成する。後述されるように、コンパレータ１０６による比較は複数回行われ、比較結果信号Ｓ_ＣＭＰに示されている第ｉ回の比較における比較結果に応じて第ｉ＋１回の比較におけるアナログ入力側セレクタアレイ１０３及び基準側セレクタアレイ１０５の状態が制御される。加えて、逐次比較制御回路１０７は、比較結果信号Ｓ_ＣＭＰに示されている各比較の結果から、アナログ入力電圧Ｖ_ＡＩＮに対応するデジタル出力Ｓ_ＯＵＴを生成する。

バイアス電源１０９は、アナログ入力電圧Ｖ_ＡＩＮのサンプリングの際に共通ノード１１１、１１２に設定される中間電位Ｖ_Ｓを生成する。バイアス電源１０９の出力と共通ノード１１１、１１２の間には、それぞれ、スイッチ１１３、１１４が設けられており、アナログ入力電圧Ｖ_ＡＩＮのサンプリングの際には、スイッチ１１３、１１４がオンされる。これにより、共通ノード１１１、１１２が中間電位Ｖ_Ｓに設定される。

図１の逐次比較型ＡＤ変換器１０１のＡＤ変換動作は、概略的には下記の通りである。まず、サンプリングモードでは、スイッチ１１３、１１４がオン状態に設定され、アナログ入力側キャパシタアレイ１０２に接続された共通ノード１１１と、基準側キャパシタアレイ１０４に接続された共通ノード１１２とが、バイアス電源１０９から出力される中間電位Ｖ_Ｓに設定される。更に、アナログ入力側キャパシタアレイ１０２のキャパシタ１０２−１〜１０２−５は、セレクタ１０３−１〜１０３−５によってアナログ入力端子１１５に接続され、基準側キャパシタアレイ１０４のキャパシタ１０４−１〜１０４−５は、セレクタ１０５−１〜１０５−５により、接地端子１１９に接続される。

次に、比較モードに移ると、スイッチ１１３、１１４はオフ状態に設定される。更に、比較モードでは、アナログ入力側セレクタアレイ１０３及び基準側セレクタアレイ１０５を設定する動作と、共通ノード１１１の電位Ｖ_ＣＭ１と共通ノード１１２の電位Ｖ_ＣＭ２とを比較する動作とが繰り返して行われる。

１回目の比較では、アナログ入力側キャパシタアレイ１０２のキャパシタ１０２−１〜１０２−４がセレクタ１０３−１〜１０３−４によって接地端子１１７に接続され、キャパシタ１０２−５がセレクタ１０３−５によって基準電源端子１１６に接続される。一方、基準側キャパシタアレイ１０４のキャパシタ１０４−１〜１０４−５は、セレクタ１０５−１〜１０５−５により、接地端子１１９に接続される。

コンパレータ１０６は、共通ノード１１１の電位Ｖ_ＣＭ１と共通ノード１１２の電位Ｖ_ＣＭ２とを比較して、比較の結果を示す比較結果信号Ｓ_ＣＭＰを出力する。

逐次比較制御回路１０７は、上記コンパレータ６の出力によって変換結果のデジタル出力Ｓ_ＯＵＴの最上位ビットの値を決める。更に、逐次比較制御回路１０７は、次の位のビットに対応する比較動作を行うためのセレクタ制御信号Ｓ_ＳＷをアナログ入力側セレクタアレイ１０３に供給し、セレクタ１０３−１〜１０３−６を設定する。

このように、セレクタ制御信号Ｓ_ＳＷによってセレクタ１０３−１〜１０３−６を設定する動作と、コンパレータ１０６から出力される比較結果信号Ｓ_ＣＭＰによって当該ビットの値を決定するという動作を所定回数（図１の回路では４回）繰り返すことによって、アナログ入力電圧Ｖ_ＡＩＮに対応するデジタル出力Ｓ_ＯＵＴが得られる。

図１に図示されている逐次比較型ＡＤ変換器１０１では、基準側キャパシタアレイとアナログ入力側キャパシタアレイの双方の各キャパシタの形状やレイアウト配置をシンメトリックな構成にすることにより、インピーダンスを等価にして電源ノイズに対する感度を下げることができる。

しかしながら、発明者の検討によれば、図１に図示されている逐次比較型ＡＤ変換器１０１は、電源ノイズに対する対策が十分ではない。より具体的には、図１の逐次比較型ＡＤ変換器１０１は、複数回行われる比較処理の過程において、アナログ入力側キャパシタアレイ１０２を構成する各キャパシタの接続状態と、基準側キャパシタアレイ１０４を構成する各キャパシタの接続状態とが異なる。これは、基準側キャパシタアレイ１０４を構成するキャパシタの全てが接地端子１１９に接続されるのに対して、アナログ入力側キャパシタアレイ１０２を構成するキャパシタは、アナログ入力電圧Ｖ_ＡＩＮの電圧レベルに応じて、個別に、基準電源端子１１６又は接地端子１１７に選択的に接続されるためである。特に、アナログ入力側キャパシタアレイ１０２では、アナログ入力電圧Ｖ_ＡＩＮの電圧レベルが高くなるほど、基準電源端子１１６に接続されるキャパシタの数が増加することに留意されたい。

アナログ入力側キャパシタアレイ１０２に接続される共通ノード１１１と基準側キャパシタアレイ１０４に接続される共通ノード１１２とは、コンパレータ１０６の差動入力に接続されている一方で、基準電源端子１１６に重畳する電源ノイズと接地端子１１７、１１９に重畳する電源ノイズとは、一般に、振幅及び位相が異なる。これは、逐次比較型ＡＤ変換器１０１の直線性特性を悪化させる。このように、図１の逐次比較型ＡＤ変換器１０１は、電源ノイズに対する対策が十分ではないという問題がある。以下に述べられる実施形態では、このような問題を軽減するための逐次比較型ＡＤ変換器の構成及び動作が提示される。

第１の実施形態：
図２は、第１の実施形態の逐次比較型ＡＤ変換器１の構成を示す回路である。本実施形態の逐次比較型ＡＤ変換器１は、アナログ入力電圧Ｖ_ＡＩＮを４ビットのデジタル出力Ｓ_ＯＵＴに変換する構成を有している。詳細には、逐次比較型ＡＤ変換器１は、アナログ入力側キャパシタアレイ２と、アナログ入力側セレクタアレイ３と、基準側キャパシタアレイ４と、基準側セレクタアレイ５と、コンパレータ６と、逐次比較制御回路７と、基準側キャパシタアレイ制御回路８と、バイアス電源９と、共通ノード１１、１２と、電位固定スイッチ１３、１４とを備えている。

アナログ入力側キャパシタアレイ２は、共通ノード１１に並列に接続されている複数のキャパシタ２−１〜２−６を備えている。キャパシタ２−１〜２−６の容量は、４ビットのデータが表現できるように重みづけされている。詳細には、キャパシタ２−１、２−２の容量はＣであり、キャパシタ２−３の容量は２Ｃである。また、キャパシタ２−４の容量は４Ｃであり、キャパシタ２−５、２−６の容量は８Ｃである。キャパシタ２−１〜２−５は、アナログ入力側セレクタアレイ３に接続されている一方、キャパシタ２−６は、（アナログ入力側セレクタアレイ３を介さずに）直接に接地端子１７に接続されている。ここで、接地端子１７は、接地電位ＧＮＤに固定されている端子である。

アナログ入力側セレクタアレイ３は、逐次比較制御回路７から送られるセレクタ制御信号Ｓ_ＳＷ１に応答して、キャパシタ２−１〜２−５とアナログ入力端子１５、基準電源端子１６及び接地端子１７の間の接続関係を切り替える第１のセレクタ部として機能する。ここで、アナログ入力端子１５は、アナログ−デジタル変換を行うべきアナログ入力電圧Ｖ_ＡＩＮが入力される端子であり、基準電源端子１６は、接地電位ＧＮＤよりも高い所定の基準電位Ｖ_Ｒに固定されている端子である。

詳細には、アナログ入力側セレクタアレイ３は、セレクタ３−１〜３−５を備えている。セレクタ３−１は、キャパシタ２−１の（共通ノード１１に接続されていない）端子を、アナログ入力端子１５、基準電源端子１６及び接地端子１７のいずれかに接続する機能を有している。言い換えれば、セレクタ３−１は、キャパシタ２−１に印加される電圧を、アナログ入力電圧Ｖ_ＡＩＮ、基準電位Ｖ_Ｒ、接地電位ＧＮＤのいずれかから選択する機能を有している。同様に、セレクタ３−２〜３−５は、それぞれ、キャパシタ２−２〜２−５の（共通ノード１１に接続されていない）端子を、アナログ入力端子１５、基準電源端子１６及び接地端子１７のいずれかに接続する機能を有している。

基準側キャパシタアレイ４は、上記のアナログ入力側キャパシタアレイ２に対応する構成を有しており、共通ノード１２に並列に接続されている複数のキャパシタ４−１〜４−６を備えている。ここで、基準側キャパシタアレイ４のキャパシタ４−１〜４−６は、それぞれ、アナログ入力側キャパシタアレイ２のキャパシタ２−１〜２−６に対応するキャパシタである。キャパシタ４−１〜４−６は、それぞれ、対応するキャパシタ２−１〜２−６と同一の容量を有している。詳細には、キャパシタ４−１、４−２の容量はＣであり、キャパシタ４−３の容量は２Ｃである。また、キャパシタ４−４の容量は４Ｃであり、キャパシタ４−５、４−６の容量は８Ｃである。キャパシタ４−１〜４−５は、基準側セレクタアレイ５に接続されている一方、キャパシタ４−６は、（基準側セレクタアレイ５を介さずに）接地端子１９に直接に接続されている。

上述されたアナログ入力側セレクタアレイ３の各キャパシタと基準側キャパシタアレイ４の各キャパシタの容量の相対誤差を小さくするためには、アナログ入力側セレクタアレイ３の各キャパシタと基準側キャパシタアレイ４の各キャパシタのレイアウトや配置が、互いにシンメトリックであることが望ましい。

基準側セレクタアレイ５は、上記のアナログ入力側セレクタアレイ３に対応する構成を有しており、基準側キャパシタアレイ制御回路８から送られるセレクタ制御信号Ｓ_ＳＷ２に応答して、キャパシタ４−１〜４−５と、基準電源端子１８及び接地端子１９の間の接続関係を切り替える第２のセレクタ部として機能する。基準電源端子１８は、上記の基準電位Ｖ_Ｒに固定されている端子である。基準側セレクタアレイ５は、セレクタ５−１〜５−５を備えている。ここで、基準側セレクタアレイ５のセレクタ５−１〜５−５は、それぞれ、アナログ入力側セレクタアレイ３のセレクタ３−１〜３−５に対応するセレクタである。ここで、詳細には、セレクタ５−１は、キャパシタ４−１の（共通ノード１２に接続されていない）端子を、基準電源端子１８及び接地端子１９のいずれかに接続する機能を有している。言い換えれば、セレクタ５−１は、キャパシタ４−１に印加される電圧を、基準電位Ｖ_Ｒ又は接地電位ＧＮＤのいずれかから選択する機能を有している。同様に、セレクタ５−２〜５−５は、それぞれ、キャパシタ４−２〜４−５の（共通ノード１１に接続されていない）端子を、基準電源端子１８又は接地端子１９に接続する機能を有している。ここで、図１の回路構成とは異なり、基準側キャパシタアレイ４のキャパシタ４−１〜４−５が、接地端子１９のみならず、基準電源端子１８にも接続可能であることに留意されたい。

コンパレータ６は、アナログ入力側キャパシタアレイ２に接続された共通ノード１１の電位Ｖ_ＣＭ１と、基準側キャパシタアレイ４に接続された共通ノード１２の電位Ｖ_ＣＭ２とを比較し、電位Ｖ_ＣＭ１、Ｖ_ＣＭ２の比較の結果を示す比較結果信号Ｓ_ＣＭＰを出力する。

電位固定スイッチ１３は、アナログ入力側キャパシタアレイ２が接続された共通ノード１１と、バイアス電源９の出力の間に接続されている。電位固定スイッチ１３は、アナログ入力電圧Ｖ_ＡＩＮをサンプリングする際にオン状態にされ、バイアス電源９の出力が共通ノード１１に接続される。これにより、アナログ入力電圧Ｖ_ＡＩＮをサンプリングする際に共通ノード１１が中間電位Ｖ_Ｓに固定される。電位固定スイッチ１３は、逐次比較制御回路７から供給される電位固定信号Ｓ_{ＢＩＡＳ１}によって制御される。

同様に、電位固定スイッチ１４は、基準側キャパシタアレイ４が接続された共通ノード１２と、バイアス電源９の出力の間に接続されている。電位固定スイッチ１４がオン状態になると、バイアス電源９の出力が共通ノード１２に接続され、共通ノード１２が中間電位Ｖ_Ｓに固定される。電位固定スイッチ１４は、基準側キャパシタアレイ制御回路８から供給される電位固定信号Ｓ_{ＢＩＡＳ２}によって制御される。

逐次比較制御回路７は、比較結果信号Ｓ_ＣＭＰに応答して、アナログ入力側セレクタアレイ３を制御するセレクタ制御信号Ｓ_ＳＷ１を生成する制御部として機能する。後述されるように、コンパレータ６による比較は複数回行われ、比較結果信号Ｓ_ＣＭＰに示されている第ｉ回の比較における比較結果に応じて第ｉ＋１回の比較におけるアナログ入力側セレクタアレイ３の状態が制御される。加えて、逐次比較制御回路７は、電位固定スイッチ１３を制御する電位固定信号Ｓ_{ＢＩＡＳ１}を生成する。更に、逐次比較制御回路７は、各比較において比較結果信号Ｓ_ＣＭＰに現れる比較結果を記憶するレジスタ７ａを備えており、レジスタ７ａに記憶された比較結果に基づいて、アナログ入力電圧Ｖ_ＡＩＮに対応するデジタル出力Ｓ_ＯＵＴを生成する。

逐次比較制御回路７の動作タイミングは、クロック信号ＡＤＣＬＫと、サンプリング許可信号ＡＤＳ１と、比較許可信号ＡＤＣＭＰとによって制御される。ここで、クロック信号ＡＤＣＬＫ、サンプリング許可信号ＡＤＳ１と、比較許可信号ＡＤＣＭＰは、いずれも、逐次比較型ＡＤ変換器１を搭載する集積回路に含まれる演算回路（例えば、ＣＰＵ（central processing unit））から出力される制御信号である。サンプリング許可信号ＡＤＳ１は、アナログ入力電圧Ｖ_ＡＩＮのサンプリングを許可する信号であり、比較許可信号ＡＤＣＭＰは、比較動作を許可する信号である。比較許可信号ＡＤＣＭＰによって比較動作が許可されると、逐次比較制御回路７は、コンパレータ６から出力される比較結果信号Ｓ_ＣＭＰを取り込む。

基準側キャパシタアレイ制御回路８は、基準側セレクタアレイ５を制御するセレクタ制御信号Ｓ_ＳＷ２を生成する制御部として機能する。後述されるように、基準側キャパシタアレイ制御回路８は、第ｉ回の比較動作におけるアナログ入力側セレクタアレイ３の状態（即ち、セレクタ３−１〜３−５の状態）を記憶し、第ｉ＋１回の比較動作において、第ｉ回の比較動作におけるアナログ入力側セレクタアレイ３の状態を基準側セレクタアレイ５において再現するようにセレクタ制御信号Ｓ_ＳＷ２を生成する。加えて、基準側キャパシタアレイ制御回路８は、電位固定スイッチ１４を制御する電位固定信号Ｓ_{ＢＩＡＳ２}を生成する。基準側キャパシタアレイ制御回路８の動作タイミングは、クロック信号ＡＤＣＬＫと、サンプリング許可信号ＡＤＳ１と、比較許可信号ＡＤＣＭＰとによって制御される。

より詳細には、基準側キャパシタアレイ制御回路８は、基準側逐次比較レジスタ２１と、論理回路２２と、基準側固定電位制御回路２３とを備えている。基準側逐次比較レジスタ２１は、逐次比較制御回路７から出力されたセレクタ制御信号Ｓ_ＳＷ１に応答して、基準側セレクタアレイ５を制御するセレクタ制御信号Ｓ_ＳＷ２を生成する機能を有している。本実施形態では、基準側逐次比較レジスタ２１は、第ｉ回の比較動作においてアナログ入力側セレクタアレイ３の設定に用いられたセレクタ制御信号Ｓ_ＳＷ１の値を取り込み、取り込んだ値を、第ｉ＋１回の比較動作において基準側セレクタアレイ５の設定に用いられるセレクタ制御信号Ｓ_ＳＷ２として出力する。このような動作は、第ｉ回の比較動作におけるアナログ入力側セレクタアレイ３の各セレクタの状態を、第ｉ＋１回の比較動作において、基準側セレクタアレイ５において再現する動作を、最も簡便に実現することができる。基準側逐次比較レジスタ２１は、論理回路２２から供給されるタイミング信号Ｓ_ＴＲＧに応答してセレクタ制御信号Ｓ_ＳＷ１の値を取り込む。

論理回路２２は、クロック信号ＡＤＣＬＫと、サンプリング許可信号ＡＤＳ１と、比較許可信号ＡＤＣＭＰとから、基準側逐次比較レジスタ２１がセレクタ制御信号Ｓ_ＳＷ１の値を取り込むタイミングを指定するタイミング信号Ｓ_ＴＲＧを生成する。

基準側固定電位制御回路２３は、共通ノード１２とバイアス電源９の出力の間に接続された電位固定スイッチ１４を制御する電位固定信号Ｓ_{ＢＩＡＳ２}を生成する。基準側固定電位制御回路２３の動作タイミングは、クロック信号ＡＤＣＬＫ、サンプリング許可信号ＡＤＳ１、及び、比較許可信号ＡＤＣＭＰによって制御される。即ち、電位固定スイッチ１４がオン状態にされるタイミングは、クロック信号ＡＤＣＬＫ、サンプリング許可信号ＡＤＳ１、及び、比較許可信号ＡＤＣＭＰによって制御される。

バイアス電源９は中間電位Ｖ_Ｓを生成する電源回路である。上述のように、バイアス電源９の出力は、電位固定スイッチ１３を介して共通ノード１１に接続されており、電位固定スイッチ１４を介して共通ノード１２に接続されている。

続いて、本実施形態の逐次比較型ＡＤ変換器１の動作の概要について説明する。本実施形態の逐次比較型ＡＤ変換器１の動作においては、一般的な逐次比較型ＡＤ変換器と同様に、複数回の比較動作が行われる。図２に図示されている逐次比較型ＡＤ変換器１の構成では、比較動作が４回行われる。

ここで、本実施形態の逐次比較型ＡＤ変換器１では、ｊ回目（ｊ＝２、３、４）の比較動作の際において、基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態が、それぞれ、その直前の比較動作（ｊ−１回目の比較動作）のアナログ入力側セレクタアレイ３のセレクタ３−１〜３−５の選択状態と等価になるように設定される。ここで、セレクタ５−ｉの選択状態がセレクタ３−ｉの選択状態と「等価」であるとは、セレクタ３−ｉによって選択されている電位（基準電位Ｖ_Ｒ又は接地電位ＧＮＤ）と同一の電位を、セレクタ５−ｉが選択している状態をいう。言い換えれば、セレクタ５−ｉがキャパシタ４−ｉを基準電源端子１８に接続している選択状態は、セレクタ３−ｉがキャパシタ２−ｉを基準電源端子１６に接続している選択状態と等価である。また、セレクタ５−ｉがキャパシタ４−ｉを基準電源端子１８に接続している選択状態は、セレクタ３−ｉがキャパシタ２−ｉを基準電源端子１６に接続している選択状態と等価である。

このような動作によれば、基準電位Ｖ_Ｒ（基準電源端子１６、１８の電位）と接地電位ＧＮＤ（接地端子１７、１９の電位）に重畳する電源ノイズの振幅及び位相が異なる場合でも、アナログ入力側キャパシタアレイ２の共通ノード１１と基準側キャパシタアレイ４の共通ノード１２の重畳するノイズの振幅差及び位相差を小さくすることができる。詳細には、上記の動作によれば、ｊ回目の比較動作の際の基準側キャパシタアレイ４の各キャパシタ４−１〜４−５の電気的接続が、ｊ−１回目の比較動作の際のアナログ入力側キャパシタアレイ２の各キャパシタ２−１〜２−５の電気的接続と等価になる。言い換えれば、ｊ−１回目の比較動作の際のアナログ入力側キャパシタアレイ２の各キャパシタ２−１〜２−５の電気的状態が、ｊ回目の比較動作の際の基準側キャパシタアレイ４の各キャパシタ４−１〜４−５の電気的状態として再現される。

例えば、ｊ−１回目の比較動作の際、アナログ入力側キャパシタアレイ２のキャパシタ２−１〜２−３が、セレクタ３−１〜３−３によって接地端子１７に接続され、キャパシタ２−４、２−５が、セレクタ３−４、３−５によって基準電源端子１６に接続されている場合を考える。この場合、ｊ回目の比較動作の際に、（アナログ入力側キャパシタアレイ２のキャパシタ２−１〜２−３に対応する）キャパシタ４−１〜４−３は、セレクタ５−１〜５−３によって接地端子１９に接続され、（キャパシタ２−４、２−５に対応する）キャパシタ４−４、４−５は、セレクタ５−４、５−５によって基準電源端子１８に接続される。

このような動作によれば、ｊ回目の比較動作の際において、アナログ入力側キャパシタアレイ２のキャパシタ２−１〜２−５の電気的な接続状態と、基準側キャパシタアレイ４のキャパシタ４−１〜４−５の電気的な接続状態との差異が（必ずしも同一にはならないものの）小さくなる。よって、基準電位Ｖ_Ｒ（基準電源端子１６、１８の電位）と接地電位ＧＮＤ（接地端子１７、１９の電位）に重畳する電源ノイズの振幅及び位相が異なる場合でも、アナログ入力側キャパシタアレイ２の共通ノード１１と基準側キャパシタアレイ４の共通ノード１２の重畳するノイズの振幅差及び位相差を小さくすることができる。

例えば、図１の構成では、比較動作時において、基準側キャパシタアレイ４のキャパシタ４−１〜４−５が、全て接地端子１１９に接続される一方で、アナログ入力側キャパシタアレイ２のキャパシタ２−１〜２−５の少なくとも一つが基準電源端子１１６に接続される。場合によっては、４つのキャパシタ（キャパシタ２−２〜２−５）が、基準電源端子１１６に接続される場合もある。このため、基準電位Ｖ_Ｒ（基準電源端子１６、１８の電位）と接地電位ＧＮＤ（接地端子１７、１９の電位）に重畳する電源ノイズの振幅及び位相が異なると、電源ノイズの影響が大きくなる。

一方、本実施形態では、基準側キャパシタアレイ４のキャパシタ４−１〜４−５の電気的な接続状態は、少なくとも、基準側キャパシタアレイ４のキャパシタ４−１〜４−５が全て接地端子１１９に接続される状態と比較すれば、アナログ入力側キャパシタアレイ２のキャパシタ２−１〜２−５の電気的な接続状態に類似することになる。よって、基準電位Ｖ_Ｒと接地電位ＧＮＤに重畳する電源ノイズの影響を軽減することができる。

以下では、本実施形態の逐次比較型ＡＤ変換器１の動作の例について具体的に説明する。

図３は、本実施形態における逐次比較型ＡＤ変換器１によるＡＤ変換動作を示すタイミングチャートであり、図４は、ＡＤ変換動作におけるアナログ入力側セレクタアレイ３、及び、基準側セレクタアレイ５の状態の変化の例を示す表である。以下の説明においては、初期状態では、基準側キャパシタアレイ４のキャパシタ４−１〜４−５の全てが、基準側セレクタアレイ５のセレクタ５−１〜５−５により、接地端子１９に接続されているものとする。

期間Ｔ１：
期間Ｔ１においては、アナログ入力電圧Ｖ_ＡＩＮをアナログ入力側キャパシタアレイ２にサンプリングする動作が行われる。具体的には、逐次比較制御回路７から出力される電位固定信号Ｓ_{ＢＩＡＳ１}がアサートされ（本実施形態では“Ｈｉｇｈ”にされ）、電位固定スイッチ１３がオン状態に設定される。これにより、アナログ入力側キャパシタアレイ２に接続されている共通ノード１１が中間電位Ｖ_Ｓに固定される。また、アナログ入力側キャパシタアレイ２に接続されているセレクタ３−１〜３−５によってキャパシタ２−１〜２−５がアナログ入力端子１５に接続され、アナログ入力電圧Ｖ_ＡＩＮがキャパシタ２−１〜２−５に印加される。この結果、キャパシタ２−１〜２−５には電圧（Ｖ_ＡＩＮ−Ｖ_Ｓ）が印加され、キャパシタ２−６には電圧（−Ｖ_Ｓ）が印加される。なお、以下の説明においては、キャパシタ２−１〜２−６に印加される電圧は、共通ノード１１を基準として定義される。したがって、サンプリング動作によってアナログ入力側キャパシタアレイ２に全体として蓄積される電荷Ｑ_１１は、
Ｑ_１１＝１６Ｃ×（Ｖ_ＡＩＮ−Ｖ_Ｓ）−８Ｃ×Ｖ_Ｓ ・・・（１）
と表わされる。

加えて、基準側固定電位制御回路２３から出力される電位固定信号Ｓ_{ＢＩＡＳ２}がアサートされて（本実施形態では“Ｈｉｇｈ”にされ）、電位固定スイッチ１４がオン状態に設定される。これにより、基準側キャパシタアレイ４に接続されている共通ノード１２が中間電位Ｖ_Ｓに固定される。また、基準側キャパシタアレイ４のキャパシタ４−１〜４−５が接地端子１９に接続されているので、結果として、キャパシタ４−１〜４−６には電圧（−Ｖ_Ｓ）が印加されることになる。なお、以下の説明においては、キャパシタ４−１〜４−６に印加される電圧は、共通ノード１２を基準として定義される。したがって、サンプリング動作によって基準側キャパシタアレイ４に全体として蓄積される電荷Ｑ_２は、
Ｑ_１２＝−２４Ｃ×Ｖ_Ｓ ・・・（２）
と表わされる。

期間Ｔ２：
期間Ｔ２では、アナログ入力電圧Ｖ_ＡＩＮのサンプリングを完了させるための動作が行われる。詳細には、逐次比較制御回路７から出力される電位固定信号Ｓ_{ＢＩＡＳ１}がネゲートされ（本実施形態では“Ｌｏｗ”レベルにされ）、電位固定スイッチ１３がオフ状態にされる。加えて、アナログ入力側キャパシタアレイ２に接続されているセレクタ３−１〜３−５が接地端子１７に接続され、アナログ入力電圧Ｖ_ＡＩＮのアナログ入力側キャパシタアレイ２へのサンプリングが完了する。

このとき、基準側固定電位制御回路２３から出力される電位固定信号Ｓ_{ＢＩＡＳ２}がネゲートされ（本実施形態では“Ｌｏｗ”レベルにされ）、電位固定スイッチ１４がオフ状態にされる。これにより、バイアス電源９が生成する中間電位Ｖ_Ｓの基準側キャパシタアレイ４へのサンプリングが完了する。

期間Ｔ３：
期間Ｔ３では、コンパレータ６による１回目の比較動作が行われる。詳細には、逐次比較制御回路７から出力されるセレクタ制御信号Ｓ_ＳＷ１によって、アナログ入力側セレクタアレイ３のセレクタ３−１〜３−５が、１回目の比較動作に対応した選択状態に設定される。詳細には、セレクタ３−１〜３−４が、アナログ入力側キャパシタアレイ２のキャパシタ２−１〜２−４が接地端子１７に接続されるように設定され、セレクタ３−５が、キャパシタ２−５が基準電源端子１６に接続されるように設定される。一方、基準側セレクタアレイ５のセレクタ５−１〜５−５は、そのままの状態（即ち、キャパシタ４−１〜４−５のすべてを接地端子１９に接続する状態）に維持される。

図４の表の最上行には、１回目の比較動作における、アナログ入力側セレクタアレイ３のセレクタ３−１〜３−５及び基準側セレクタアレイ５のセレクタ５−１〜５−５の状態が図示されている。ここで、図４の表の「アナログ入力側」の欄において、“ＧＮＤ”は、各セレクタ３−ｉに対応するキャパシタ２−ｉが、接地端子１７に接続されることを示しており、“Ｖ_Ｒ”は、各セレクタ３−ｉに対応するキャパシタ２−ｉが、基準電源端子１６（基準電位Ｖ_Ｒに固定された端子）に接続されることを示している。一方、「基準側」の欄において、“ＧＮＤ”は、各セレクタ５−ｉに対応するキャパシタ３−ｉが、接地端子１９に接続されることを示しており、“Ｖ_Ｒ”は、各セレクタ５−ｉに対応するキャパシタ３−ｉが、基準電源端子１８（基準電位Ｖ_Ｒに固定された端子）に接続されることを示している。

セレクタ３−１〜３−５の設定の後では、キャパシタ２−１〜２−４には、電圧（−Ｖ_ＣＭ１）が印加され、キャパシタ２−５には電圧（Ｖ_Ｒ−Ｖ_ＣＭ１）が印加される。よって、アナログ入力側キャパシタアレイ２に蓄積される電荷Ｑ_１３は、下記式（３）で表わされる。
Ｑ_１３＝８Ｃ×（Ｖ_Ｒ−Ｖ_ＣＭ１）−１６Ｃ×Ｖ_ＣＭ１ ・・・（３）
ここで、Ｖ_Ｒは、基準電源端子１６の電位であり、Ｖ_ＣＭ１は、共通ノード１１の電位である。

また、キャパシタ３−１〜３−５には、電圧（−Ｖ_ＣＭ２）が印加されることになるから、基準側キャパシタアレイ４に蓄えられる合計の電荷量Ｑ_１４は、下記式（４）で表わされる。
Ｑ_１４＝２４Ｃ×（−Ｖ_ＣＭ２） ・・・（４）
ここで、Ｖ_ＣＭ２は、共通ノード１２の電位である。

ここで、電荷保存側により、
Ｑ_１１＝Ｑ_１３ ・・・（５）
Ｑ_１４＝Ｑ_１４ ・・・（６）
が成立する。式（５）、（６）式に式（１）〜（４）を代入すると、共通ノード１１の電位Ｖ_ＣＭ１と共通ノード１２の電位Ｖ_ＣＭ２を表わす下記式（７）、（８）が得られる：
Ｖ_ＣＭ１＝２／３×（１／２×Ｖ_Ｒ−Ｖ_ＡＩＮ）＋Ｖ_Ｓ・・・（７）
Ｖ_ＣＭ２＝Ｖ_Ｓ ・・・（８）

セレクタ３−１〜３−５の切り換えの後、コンパレータ６は、共通ノード１１の電位Ｖ_ＣＭ１と共通ノード１２の電位Ｖ_ＣＭ２とを比較して、比較結果信号Ｓ_ＣＭＰを比較の結果に対応する値に設定する。ここで、共通ノード１１の電位Ｖ_ＣＭ１、共通ノード１２の電位Ｖ_ＣＭ２は、上記式（７）、（８）で表わされるから、１回目の比較動作における電位Ｖ_ＣＭ１、Ｖ_ＣＭ２の比較は、アナログ入力電圧Ｖ_ＡＩＮと１／２×Ｖ_Ｒの比較と等価である。即ち、電位Ｖ_ＣＭ１が電位Ｖ_ＣＭ２よりも低い場合、アナログ入力電圧Ｖ_ＡＩＮが１／２×Ｖ_Ｒよりも高いことを意味しており、電位Ｖ_ＣＭ１が電位Ｖ_ＣＭ２よりも高い場合、アナログ入力電圧Ｖ_ＡＩＮが１／２×Ｖ_Ｒよりも低いことを意味している。比較結果信号Ｓ_ＣＭＰに示されている比較結果は、逐次比較制御回路７のレジスタ７ａにＡＤ変換結果の最上位ビットの値として格納される。図４の例では、デジタル入力電圧Ｖ_ＡＩＮが１／２×Ｖ_Ｒよりも高い場合について動作が図示されており、比較結果信号Ｓ_ＣＭＰが“１”に設定され、データ“１”が、レジスタ７ａの最上位ビットの値として格納される（なお、図４は、動作の一例を示す図であり、比較結果は、図４の例に限定されないことに留意されたい）。

更に、１回目の比較動作が行われたときのセレクタ制御信号Ｓ_ＳＷ１の値が、セレクタ３−１〜３−５の状態を表すデータ（即ち、キャパシタ２−１〜２−５の接続先を示すデータ）として、基準側キャパシタアレイ制御回路８の基準側逐次比較レジスタ２１に格納される。

期間Ｔ３に続く期間Ｔ４〜Ｔ６は、２回目の比較動作のための準備が行われる期間である。以下では、期間Ｔ４〜Ｔ６の動作について説明する。

期間Ｔ４：
期間Ｔ４では、基準側逐次比較レジスタ２１から出力されるセレクタ制御信号Ｓ_ＳＷ２に応答して、基準側セレクタアレイ５のセレクタ５−１〜５−５の状態が設定される。このとき、セレクタ制御信号Ｓ_ＳＷ２は、１回目の比較動作が行われたときのセレクタ３−１〜３−５の選択状態（セレクタ３−１、３−２、３−３、３−４が接地端子１７を選択し、セレクタ３−５が基準電源端子１６を選択している状態）を示しており、結果として、セレクタ５−１〜５−５の選択状態は、１回目の比較動作におけるセレクタ３−１〜３−５の選択状態と「等価」であるように設定される。

図４の例では、１回目の比較動作において、アナログ入力側セレクタアレイ３のセレクタ３−１〜３−４の選択状態は、キャパシタ２−１〜２−４を接地端子１７に接続している状態であり、セレクタ３−５の選択状態は、キャパシタ２−５を基準電源端子１６に接続している状態である。そこで、期間Ｔ４においては、セレクタ制御信号Ｓ_ＳＷ２に応答して、基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態が、１回目の比較動作におけるアナログ入力側セレクタアレイ３のセレクタ３−１〜３−５の選択状態と等価になるように設定される。即ち、セレクタ５−１〜５−４は、キャパシタ４−１〜４−４を接地端子１９に接続するように設定され、セレクタ５−５は、キャパシタ４−５を基準電源端子１８に接続するように設定される。

期間Ｔ５：
期間Ｔ５においては、基準側キャパシタアレイ４に、バイアス電源９が生成する中間電位Ｖ_Ｓがサンプリングされる。上記のように、期間Ｔ４においては、基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態が切り換えられる、即ち、基準側キャパシタアレイ４のキャパシタ４−１〜４−５の接続先が切り換えられる。このため、基準側キャパシタアレイ４の共通ノード１２の電位Ｖ_ＣＭ２は、中間電位Ｖ_Ｓから変化してしまう。電位Ｖ_ＣＭ２が中間電位Ｖ_Ｓからずれてしまうと、正常な比較動作ができなくなる。

そこで、期間Ｔ５においては、基準側キャパシタアレイ４に、バイアス電源９が生成する中間電位Ｖ_Ｓをサンプリングすることで、共通ノード１２の電位Ｖ_ＣＭ２が中間電位Ｖ_Ｓに戻される。具体的には、基準側固定電位制御回路２３から出力される電位固定信号Ｓ_{ＢＩＡＳ２}がアサートされ（本実施形態では“Ｈｉｇｈ”レベルにされ）、電位固定スイッチ１４がオン状態にされる。これにより、共通ノード１２がバイアス電源９が生成する中間電位Ｖ_Ｓに設定され、基準側キャパシタアレイ４に、中間電位Ｖ_Ｓがサンプリングされる。

共通ノード１２が中間電位Ｖ_Ｓに設定されることにより、キャパシタ４−１〜４−４、４−６には電圧（−Ｖ_Ｓ）が印加され、キャパシタ４−５には電圧（Ｖ_Ｒ−Ｖ_Ｓ）が印加されることになる。よって、基準側キャパシタアレイ４には、下記の電荷Ｑ_２２が蓄積されることになる。
Ｑ_２２＝８Ｃ×（Ｖ_Ｒ−Ｖ_Ｓ）−１６Ｃ×Ｖ_Ｓ ・・・（９）

期間Ｔ６：
期間Ｔ６においては、基準側キャパシタアレイ４に中間電位Ｖ_Ｓをサンプリングする動作を終了するための動作が行われる。詳細には、基準側固定電位制御回路２３から出力される電位固定信号Ｓ_{ＢＩＡＳ２}がネゲートされ（本実施形態では“Ｌｏｗ”レベルにされ）、電位固定スイッチ１４がオフ状態に設定される。これにより、共通ノード１２がバイアス電源９の出力から分離され、中間電位Ｖ_Ｓをサンプリングする動作が終了する。
期間Ｔ７：
期間Ｔ７においては、コンパレータ６による２回目の比較動作が行われる。詳細には、まず、逐次比較制御回路７から出力されるセレクタ制御信号Ｓ_ＳＷ１によって、アナログ入力側セレクタアレイ３のセレクタ３−１〜３−５が、２回目の比較動作に対応した選択状態に設定される。詳細には、セレクタ３−１〜３−３が、アナログ入力側キャパシタアレイ２のキャパシタ２−１〜２−３が接地端子１７に接続されるように設定され、セレクタ３−４が、キャパシタ２−４が基準電源端子１６に接続されるように設定される。

ここで、２回目の比較動作におけるセレクタ３−５の選択状態は、１回目の比較動作における比較結果に応じて決定される。１回目の比較動作において、電位Ｖ_ＣＭ１が電位Ｖ_ＣＭ２よりも低いという比較結果が得られた場合、即ち、アナログ入力電圧Ｖ_ＡＩＮが電圧１／２×Ｖ_Ｒよりも高いという比較結果が得られた場合、２回目の比較動作において、セレクタ３−５は、キャパシタ２−５を基準電源端子１６に接続する選択状態に設定される。そうでないばあい、セレクタ３−５は、キャパシタ２−５を接地端子１７に接続する選択状態に設定される。図４は、１回目の比較動作においてアナログ入力電圧Ｖ_ＡＩＮが電圧１／２×Ｖ_Ｒよりも高いという比較結果が得られた場合について図示している。以下では、主として、１回目の比較動作においてアナログ入力電圧Ｖ_ＡＩＮが電圧１／２×Ｖ_Ｒよりも高いという比較結果が得られた場合について説明する。

セレクタ３−１〜３−５の設定が完了した後では、キャパシタ２−１〜２−３には、電圧（−Ｖ_ＣＭ１）が印加され、キャパシタ２−４、２−５には電圧（Ｖ_Ｒ−Ｖ_ＣＭ１）が印加される。よって、２回目の比較動作において、アナログ入力側キャパシタアレイ２に蓄積される電荷Ｑ_２３は、下記式（１０）で表わされる：
Ｑ_２３＝１２Ｃ×（Ｖ_Ｒ−Ｖ_ＣＭ１）−１２Ｃ×Ｖ_ＣＭ１ ・・・（１０）
ここで、Ｖ_Ｒは、基準電源端子１６の電位であり、Ｖ_ＣＭ１は、共通ノード１１の電位である。

一方、基準側セレクタアレイ５のセレクタ５−１〜５−５は、そのままの状態（即ち、キャパシタ４−１〜４−４が接地端子１９に接続され、キャパシタ４−５が基準電源端子１８に接続されるような状態）に維持される。この場合、２回目の比較動作において、アナログ入力側キャパシタアレイ２に蓄積される電荷Ｑ_２４は、下記式（１１）で表わされる：
Ｑ_２４＝＝８Ｃ×（Ｖ_Ｒ−Ｖ_ＣＭ２）−１６Ｃ×Ｖ_ＣＭ２ ・・・（１１）

ここで、電荷保存側より
Ｑ_１１＝Ｑ_２３ ・・・（１２）
Ｑ_２２＝Ｑ_２４ ・・・（１３）
が成立する。式（１２）、（１３）式に式（１）、（９）〜（１１）を代入すると、共通ノード１１の電位Ｖ_ＣＭ１と共通ノード１２の電位Ｖ_ＣＭ２を表わす下記式（１４）、（１５）が得られる：
Ｖ_ＣＭ１＝２／３×（３／４×Ｖ_Ｒ−Ｖ_ＡＩＮ）＋Ｖ_Ｓ・・・（１４）
Ｖ_ＣＭ２＝Ｖ_Ｓ ・・・（１５）

セレクタ３−１〜３−５の切り換えの後、コンパレータ６は、共通ノード１１の電位Ｖ_ＣＭ１と共通ノード１２の電位Ｖ_ＣＭ２とを比較して、比較結果信号Ｓ_ＣＭＰを比較の結果に対応する値に設定する。ここで、共通ノード１１の電位Ｖ_ＣＭ１、共通ノード１２の電位Ｖ_ＣＭ２は、上記式（１４）、（１５）で表わされるから、２回目の比較動作における電位Ｖ_ＣＭ１、Ｖ_ＣＭ２の比較は、アナログ入力電圧Ｖ_ＡＩＮと３／４×Ｖ_Ｒの比較と等価である。比較結果信号Ｓ_ＣＭＰに示されている比較結果は、逐次比較制御回路７のレジスタ７ａにＡＤ変換結果の上位から２番目のビットの値として格納される。図４の例では、デジタル入力電圧Ｖ_ＡＩＮが３／４×Ｖ_Ｒよりも低い場合について動作が図示されており、比較結果信号Ｓ_ＣＭＰが“０”に設定され、データ“０”が、レジスタ７ａの上位から２番目のビットの値として格納される。

なお、１回目の比較動作において、アナログ入力電圧Ｖ_ＡＩＮが電圧１／２×Ｖ_Ｒよりも低いという比較結果が得られた場合については、２回目の比較動作において、スイッチ３−１〜３−３、３−５がキャパシタ２−１〜２−３、２−５を接地端子１７に接続する選択状態に設定され、スイッチ３−４が、キャパシタ２−４を基準電源端子１６に接続する選択状態に設定される。この場合、キャパシタ２−１〜２−３、２−５に電圧（−Ｖ_ＣＭ１）が印加され、キャパシタ２−４に電圧（Ｖ_Ｒ−Ｖ_ＣＭ１）が印加され、２回目の比較動作において、アナログ入力側キャパシタアレイ２に蓄積される電荷Ｑ_２３’は、下記式（１０’）で表わされる：
Ｑ_２３’＝４Ｃ×（Ｖ_Ｒ−Ｖ_ＣＭ１）−２０Ｃ×Ｖ_ＣＭ１ ・・・（１０’）
ここで、Ｖ_Ｒは、基準電源端子１６の電位であり、Ｖ_ＣＭ１は、共通ノード１１の電位である。電荷保存側よりＱ_１１＝Ｑ_２３’であるから、
Ｖ_ＣＭ１＝２／３×（１／４×Ｖ_Ｒ−Ｖ_ＡＩＮ）＋Ｖ_Ｓ ・・・（１１’）
が得られる。即ち、１回目の比較動作においてアナログ入力電圧Ｖ_ＡＩＮが電圧１／２×Ｖ_Ｒよりも低いという比較結果が得られた場合、第２の比較動作においてはアナログ入力電圧Ｖ_ＡＩＮを電圧１／４×Ｖ_Ｒと比較する動作が行われることになる。

更に、２回目の比較動作が行われたときのセレクタ制御信号Ｓ_ＳＷ１の値が、セレクタ３−１〜３−５の状態を表すデータ（即ち、キャパシタ２−１〜２−５の接続先を示すデータ）として、基準側キャパシタアレイ制御回路８の基準側逐次比較レジスタ２１に格納される。

期間Ｔ８：
期間Ｔ８では、期間Ｔ４〜Ｔ６と同様の動作が行われ、３回目の比較動作の準備が行われる。まず、セレクタ５−１〜５−５の選択状態が、２回目の比較動作におけるセレクタ３−１〜３−５の選択状態と「等価」であるように設定される。図４の例では、２回目の比較動作において、セレクタ３−１〜３−３が、キャパシタ２−１〜２−３を接地端子１７に接続する選択状態に設定され、セレクタ３−４、３−５が、キャパシタ２−４、２−５を基準電源端子１６に接続する選択状態に設定されている。よって、期間Ｔ８においては、セレクタ５−１〜５−３が、キャパシタ４−１〜４−３を接地端子１９に接続する選択状態に設定され、セレクタ５−４、５−５が、キャパシタ４−４、４−５を基準電源端子１８に接続する選択状態に設定される。

更に、電位固定信号Ｓ_{ＢＩＡＳ２}がアサートされて電位固定スイッチ１４がオン状態にされ、基準側キャパシタアレイ４に中間電位Ｖ_Ｓがサンプリングされる。その後、電位固定スイッチ１４がオフ状態に戻され、中間電位Ｖ_Ｓのサンプリングが終了される。

期間Ｔ９：
期間Ｔ９では、期間Ｔ７における２回目の比較動作と同様の動作によって３回目の比較動作が行われる。詳細には、まず、逐次比較制御回路７から出力されるセレクタ制御信号Ｓ_ＳＷ１によって、アナログ入力側セレクタアレイ３のセレクタ３−１〜３−５が、３回目の比較動作に対応した選択状態に設定される。詳細には、セレクタ３−１、３−２が、アナログ入力側キャパシタアレイ２のキャパシタ２−１、２−２を接地端子１７に接続する選択状態に設定され、セレクタ３−３が、キャパシタ２−３を基準電源端子１６に接続する選択状態に設定される。

３回目の比較動作におけるセレクタ３−４の選択状態は、２回目の比較動作における比較結果に応じて決定される。２回目の比較動作において、電位Ｖ_ＣＭ１が電位Ｖ_ＣＭ２よりも低いと判断された場合（即ち、アナログ入力電圧Ｖ_ＡＩＮが電圧３／４×Ｖ_Ｒ又は電圧１／４×Ｖ_Ｒよりも高いと判断された場合）、セレクタ３−４は、キャパシタ２−４を基準電源端子１６に接続する選択状態に設定される。そうでないばあい、セレクタ３−５は、キャパシタ２−４を接地端子１７に接続する選択状態に設定される。

また、３回目の比較動作におけるセレクタ３−５の選択状態は、２回目の比較動作と同様に、１回目の比較動作における比較結果に応じて決定される。電位Ｖ_ＣＭ１が電位Ｖ_ＣＭ２よりも低いという比較結果が得られた場合、即ち、アナログ入力電圧Ｖ_ＡＩＮが電圧１／２×Ｖ_Ｒよりも高いという比較結果が得られた場合、２回目の比較動作において、セレクタ３−５は、キャパシタ２−５を基準電源端子１６に接続する選択状態に設定される。そうでないばあい、セレクタ３−５は、キャパシタ２−５を接地端子１７に接続する選択状態に設定される。

図４の例では、セレクタ３−４がキャパシタ２−４を接地端子１７に接続する選択状態に設定され、セレクタ３−５がキャパシタ２−５を基準電源端子１６に接続する選択状態に設定される。この結果、３回目の比較動作では、アナログ入力電圧Ｖ_ＡＩＮと電圧５／８×Ｖ_Ｒとの比較が行われることになる。

更に、コンパレータ６は、共通ノード１１の電位Ｖ_ＣＭ１と共通ノード１２の電位Ｖ_ＣＭ２とを比較して、比較結果信号Ｓ_ＣＭＰを比較の結果に対応する値に設定する。比較結果信号Ｓ_ＣＭＰに示されている比較結果は、逐次比較制御回路７のレジスタ７ａにＡＤ変換結果の上位から３番目のビットの値として格納される。図４の例では、デジタル入力電圧Ｖ_ＡＩＮが５／８×Ｖ_Ｒよりも低い場合について動作が図示されており、比較結果信号Ｓ_ＣＭＰが“０”に設定され、データ“０”が、レジスタ７ａの上位から３番目のビットの値として格納される。

期間Ｔ１０：
期間Ｔ１０では、期間Ｔ４〜Ｔ６、Ｔ８と同様の動作が行われ、４回目の比較動作の準備が行われる。まず、基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態が、３回目の比較動作におけるセレクタ３−１〜３−５の選択状態と「等価」であるように設定される。図４の例では、３回目の比較動作において、セレクタ３−１、３−２、３−４が、それぞれ、キャパシタ２−１、２−２、２−４を接地端子１７に接続する選択状態に設定され、セレクタ３−３、３−５が、キャパシタ２−３、２−５を基準電源端子１６に接続する選択状態に設定されている。よって、期間Ｔ１０においては、セレクタ５−１、５−２、５−４が、キャパシタ４−１、４−２、４−４を接地端子１９に接続する選択状態に設定され、セレクタ５−３、５−５が、キャパシタ４−３、４−５を基準電源端子１８に接続する選択状態に設定される。

更に、電位固定信号Ｓ_{ＢＩＡＳ２}がアサートされて電位固定スイッチ１４がオン状態にされ、基準側キャパシタアレイ４に中間電位Ｖ_Ｓがサンプリングされる。その後、電位固定スイッチ１４がオフ状態に戻され、中間電位Ｖ_Ｓのサンプリングが終了される。

期間Ｔ１１：
期間Ｔ１１では、期間Ｔ７における２回目の比較動作、及び、期間Ｔ９における３回目の比較動作と同様の動作によって、４回目の比較動作が行われる。詳細には、まず、逐次比較制御回路７から出力されるセレクタ制御信号Ｓ_ＳＷ１によって、アナログ入力側セレクタアレイ３のセレクタ３−１〜３−５が、４回目の比較動作に対応した選択状態に設定される。詳細には、セレクタ３−１が、アナログ入力側キャパシタアレイ２のキャパシタ２−１、２−２を接地端子１７に接続する選択状態に設定され、セレクタ３−２が、キャパシタ２−３を基準電源端子１６に接続する選択状態に設定される。

４回目の比較動作におけるセレクタ３−３の選択状態は、３回目の比較動作における比較結果に応じて決定される。電位Ｖ_ＣＭ１が電位Ｖ_ＣＭ２よりも低いと判断された場合（例えば、図４の動作では、アナログ入力電圧Ｖ_ＡＩＮが電圧５／８×Ｖ_Ｒよりも高いと判断された場合）、セレクタ３−３は、キャパシタ２−３を基準電源端子１６に接続する選択状態に設定される。そうでないばあい、セレクタ３−３は、キャパシタ２−３を接地端子１７に接続する選択状態に設定される。また、セレクタ３−４の選択状態は、第３の比較動作と同様に、２回目の比較動作における比較結果に応じて決定され、セレクタ３−５の選択状態は、１回目の比較動作における比較結果に応じて決定される。

図４の例では、セレクタ３−３、３−４がキャパシタ２−４を接地端子１７に接続する選択状態に設定され、セレクタ３−５がキャパシタ２−５を基準電源端子１６に接続する選択状態に設定される。この結果、４回目の比較動作では、アナログ入力電圧Ｖ_ＡＩＮと電圧９／１６×Ｖ_Ｒとの比較が行われることになる。

更に、コンパレータ６は、共通ノード１１の電位Ｖ_ＣＭ１と共通ノード１２の電位Ｖ_ＣＭ２とを比較して、比較結果信号Ｓ_ＣＭＰを比較の結果に対応する値に設定する。比較結果信号Ｓ_ＣＭＰに示されている比較結果は、逐次比較制御回路７のレジスタ７ａにＡＤ変換結果の最下位ビットの値として格納される。図４の例では、デジタル入力電圧Ｖ_ＡＩＮが９／１６×Ｖ_Ｒよりも高い場合について動作が図示されており、比較結果信号Ｓ_ＣＭＰが“１”に設定され、データ“１”が、レジスタ７ａの最下位ビットの値として格納される。

期間Ｔ１１における４回目の比較動作が完了した後、逐次比較制御回路７のレジスタ７ａに格納されたＡＤ変換結果が、デジタル出力Ｓ_ＯＵＴとして出力され、ＡＤ変換動作が完了する。

以上に説明されているように、本実施形態の逐次比較型ＡＤ変換器１によれば、電源ノイズによる影響を軽減することができ、直線性特性の悪化を抑制することができる。詳細には、本実施形態の逐次比較型ＡＤ変換器１では、ｊ回目の比較動作の際の基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態が、その直前の比較動作（ｊ−１回目の比較動作）の際のアナログ入力側セレクタアレイ３のセレクタ３−１〜３−５の選択状態と等価であるように設定される。これにより、ｊ回目の比較動作の際、基準側キャパシタアレイ４の電気的状態を、アナログ入力側キャパシタアレイ２の電気的状態に近づけることができる。よって、本実施形態の逐次比較型ＡＤ変換器１は、基準電位Ｖ_Ｒと接地電位ＧＮＤに重畳する電源ノイズの、振幅及び又は位相が異なる場合でも、アナログ入力側キャパシタアレイ２の共通ノード１１と基準側キャパシタアレイ４の共通ノード１２に重畳するノイズの振幅／位相差を小さくすることができる。

第２の実施形態：
第１の実施形態の動作は、電源ノイズの軽減には有効であるが、アナログ−デジタル変換に要する時間が長くなるという問題も生じる。これは、第１の実施形態の動作では、比較動作の間の期間において、基準側セレクタアレイ５の設定、及び、基準側キャパシタアレイ４への中間電位Ｖ_Ｓのサンプリングを行うことが必要になるからである。

このような問題に対処するために、第２の実施形態では、電源ノイズの軽減を実現しながらも、ＡＤ変換動作に必要な時間を短縮するための逐次比較型ＡＤ変換器１の動作が提供される。より具体的には、第２の実施形態では、所定のＮ回目より後の比較動作では、基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態を、直前の比較動作の際のアナログ入力側セレクタアレイ３のセレクタ３−１〜３−５の選択状態と等価になるように設定する動作が行われない。所定のＮ回目より後の比較動作では、直前の比較動作における基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態が維持される。この場合、２回目からＮ−１回目の比較動作では、基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態が、直前の比較動作の際のアナログ入力側セレクタアレイ３のセレクタ３−１〜３−５の選択状態に等価になるように設定される。

ここで、基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態が、直前の比較動作の際のアナログ入力側セレクタアレイ３のセレクタ３−１〜３−５の選択状態に等価に設定される比較動作の数は、基準電位Ｖ_Ｒと接地電位ＧＮＤに重畳する電源ノイズの、振幅及び位相の相違の度合いに応じて任意に決定してよい。なお、第２の実施形態における逐次比較型ＡＤ変換器１の構成は、第１の実施形態と同一である。

図５は、第２の実施形態における逐次比較型ＡＤ変換器１によるＡＤ変換動作を示すタイミングチャートであり、図６は、ＡＤ変換動作におけるアナログ入力側セレクタアレイ３、及び、基準側セレクタアレイ５の状態の変化の例を示す表である。図５、図６には、一例として、４回目の比較動作において、基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態を、３回目の比較動作の際のアナログ入力側セレクタアレイ３のセレクタ３−１〜３−５の選択状態と等価になるように設定する動作が行われない動作が図示されている。２回目、３回目の比較動作においては、基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態を、それぞれ、１回目、２回目の比較動作の際のアナログ入力側セレクタアレイ３のセレクタ３−１〜３−５の選択状態と等価になるように設定する動作が行われる。

この場合、図５に示されているように、アナログ入力電圧Ｖ_ＡＩＮのサンプリング、及び、１回目〜３回目の比較動作（即ち、期間Ｔ１〜Ｔ９の動作）は、第１の実施形態と同様にして行われる。この結果、３回目の比較動作が完了した時点では、基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態は、２回目の比較動作におけるアナログ入力側セレクタアレイ３のセレクタ３−１〜３−５の選択状態と等価になるように設定されていることになる。

期間Ｔ９に続く１クロックサイクルの期間Ｔ２０が、動作マージンのための期間として確保されたあと、期間Ｔ２１において、４回目の比較動作が行われる。４回目の比較動作においては、アナログ入力側セレクタアレイ３のセレクタ３−１〜３−５が、４回目の比較動作に対応した選択状態に設定される。一方で、基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態は、３回目の比較動作と同一の選択状態（即ち、２回目の比較動作におけるアナログ入力側セレクタアレイ３のセレクタ３−１〜３−５の選択状態と等価な選択状態）に維持される。

このような動作によれば、４回目の比較動作の前に、基準側セレクタアレイ５の設定、及び、基準側キャパシタアレイ４への中間電位Ｖ_Ｓのサンプリングを行う必要が無くなり、ＡＤ変換動作に必要な時間を短縮することができる。その一方で、２回目、３回目の比較動作では、基準側セレクタアレイ５のセレクタ５−１〜５−５の選択状態を、直前の比較動作の際のアナログ入力側セレクタアレイ３のセレクタ３−１〜３−５の選択状態と等価になるように設定する動作が行われるため、電源ノイズの提供を軽減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記の実施形態では、アナログ入力電圧Ｖ_ＡＩＮを４ビットのデジタル出力Ｓ_ＯＵＴに変換する４ビット逐次変換型ＡＤ変換器の構成が提示されているが、デジタル出力Ｓ_ＯＵＴのビット数は４に限定されない。

一般に、ｍビット逐次変換型ＡＤ変換器においては、アナログ入力側キャパシタアレイ２に、ｍ＋２個のキャパシタが設けられる。具体的には、容量Ｃのキャパシタが２個、容量２^１、２^２・・・、２^ｍ−２×Ｃのキャパシタが１個ずつ、容量２^ｍ−１×Ｃのキャパシタが２個設けられる。容量２^ｍ−１×Ｃのキャパシタのうちの１つは、共通ノード１１と接地端子１７の間に接続され、他のｍ＋１個のキャパシタは、アナログ入力側セレクタアレイ３のｍ＋１個のセレクタにそれぞれに接続される。アナログ入力側セレクタアレイ３の各セレクタは、逐次比較制御回路７から供給されるセレクタ制御信号Ｓ_ＳＷ１に応答して、アナログ入力端子１５、基準電源端子１６及び接地端子１７のいずれかを、対応するキャパシタに接続する機能を有している。

一方、基準側キャパシタアレイ４には、アナログ入力側キャパシタアレイ２のキャパシタにそれぞれに対応するキャパシタが設けられる。具体的には、基準側キャパシタアレイ４には、容量Ｃのキャパシタが２個、容量２^１、２^２・・・、２^ｍ−２×Ｃのキャパシタが１個ずつ、容量２^ｍ−１×Ｃのキャパシタが２個設けられる。容量２^ｍ−１×Ｃのキャパシタのうちの１つは、共通ノード１２と接地端子１９の間に接続され、他のｍ＋１個のキャパシタは、基準側セレクタアレイ５のｍ＋１個のセレクタにそれぞれに接続される。基準側セレクタアレイ５の各セレクタは、基準側キャパシタアレイ制御回路８から供給されるセレクタ制御信号Ｓ_ＳＷ２に応答して、基準電源端子１６又は接地端子１７を、対応するキャパシタに接続する機能を有している。

このような構成の逐次変換型ＡＤ変換器では、ｍ回の比較動作により、アナログ入力電圧Ｖ_ＡＩＮがｍビットのデジタル出力Ｓ_ＯＵＴに変換される。

１ ：逐次比較型ＡＤ変換器
２ ：アナログ入力側キャパシタアレイ
２−１〜２−６：キャパシタ
３ ：アナログ入力側セレクタアレイ
３−１〜３−５：セレクタ
４ ：基準側キャパシタアレイ
４−１〜４−６：キャパシタ
５ ：基準側セレクタアレイ
５−１〜３−５：セレクタ
６ ：コンパレータ
７ ：比較制御回路
７ａ ：レジスタ
８ ：基準側キャパシタアレイ制御回路
９ ：バイアス電源
１１、１２：共通ノード
１３、１４：電位固定スイッチ
１５ ：アナログ入力端子
１６、１８：基準電源端子
１７、１９：接地端子
２１ ：基準側逐次比較レジスタ
２２ ：論理回路
２３ ：基準側固定電位制御回路
１０１ ：逐次比較型ＡＤ変換器
１０２ ：アナログ入力側キャパシタアレイ
１０２−１〜１０２−６：キャパシタ
１０３ ：アナログ入力側セレクタアレイ
１０３−１〜１０３−６：キャパシタ
１０４ ：基準側キャパシタアレイ
１０５ ：基準側セレクタアレイ
１０６ ：コンパレータ
１０７ ：比較制御回路
１０８ ：基準側キャパシタアレイ制御回路
１０９ ：バイアス電源
１１１、１１２：共通ノード
１１３、１１４：電位固定スイッチ
１１５ ：アナログ入力端子
１１６ ：基準電源端子
１１７、１１９：接地端子

Claims (10)

1. 第１共通ノードに並列に接続された複数のキャパシタを備える第１キャパシタアレイと、
   前記第１キャパシタアレイの前記複数のキャパシタのそれぞれを、アナログ入力電圧が入力される第１端子と、所定の基準電位を有する第２端子と、接地電位を有する第３端子のいずれかに接続する機能を有する第１セレクタ部と、
   第２共通ノードに並列に接続された複数のキャパシタを備える第２キャパシタアレイと、
   前記第２キャパシタアレイの前記複数のキャパシタのそれぞれを、前記基準電位を有する第４端子と、前記接地電位を有する第５端子のいずれかに接続する機能を有する第２セレクタ部と、
   前記第１共通ノードの電位と前記第２共通ノードの電位とを比較するコンパレータと、
   前記コンパレータから出力される比較結果信号に応答して前記第１セレクタ部を制御する第１制御部と、
   前記第２セレクタ部を制御する第２制御部
   とを具備する逐次比較型ＡＤ変換器であって、
   前記第１制御部は、当該逐次比較型ＡＤ変換器において前記コンパレータを用いて順次に行われる複数の比較動作のそれぞれにおいて前記第１セレクタ部を制御し、且つ、複数の比較動作のそれぞれにおける前記比較結果信号の値を順次格納して前記アナログ入力電圧に対応するデジタル出力を生成するように構成され、
   前記第２制御部は、前記複数の比較動作のうちの一の比較動作における前記第１セレクタ部の状態を記憶し、前記一の比較動作の次の比較動作において、前記一の比較動作において生成おける前記第１セレクタ部の状態に応答して、前記第２セレクタ部を制御する
   逐次比較型ＡＤ変換器。
2. 請求項１に記載の逐次比較型ＡＤ変換器であって、
   前記次の比較動作において、前記第１キャパシタアレイの前記複数のキャパシタのうちの前記一の比較動作において前記第２端子に接続された第１キャパシタに対応する前記第２キャパシタアレイのキャパシタを前記第４端子に接続し、前記第１キャパシタアレイの前記複数のキャパシタのうちの前記一の比較動作において前記第３端子に接続された第２キャパシタに対応する前記第２キャパシタアレイのキャパシタを前記第５端子に接続するように、前記第２セレクタ部が制御される
   逐次比較型ＡＤ変換器。
3. 請求項２に記載の逐次比較型ＡＤ変換器であって、
   更に、
   中間電位を生成するバイアス電源と、
   前記バイアス電源と前記第２共通ノードの間に接続されたスイッチ
   とを具備し、
   前記一の比較動作の後、前記第１キャパシタアレイの前記第１キャパシタに対応する前記第２キャパシタアレイのキャパシタを前記第４端子に接続し、前記第１キャパシタアレイの前記第２キャパシタに対応する前記第２キャパシタアレイのキャパシタを前記第５端子に接続した状態で、前記スイッチがオン状態に設定され、
   前記スイッチをオン状態に設定することで前記第２共通ノードが前記中間電位に設定された後、前記スイッチがオフ状態に設定されて前記次の比較動作が行われる
   逐次比較型ＡＤ変換器。
4. 請求項１乃至３のいずれか記載の逐次比較型ＡＤ変換器であって、
   前記第１制御部は、前記複数の比較動作のそれぞれにおいて第１制御信号を前記第１セレクタ部に供給して前記第１セレクタ部を制御し、
   前記第２制御部は、前記複数の比較動作のうちの一の比較動作における前記第１セレクタ部の制御に用いられた前記第１制御信号の値を記憶し、前記一の比較動作の次の比較動作において、記憶した前記第１制御信号の値に応じた値の第２制御信号を前記第２セレクタ部に供給して前記第２セレクタ部を制御する
   逐次比較型ＡＤ変換器。
5. 請求項１乃至４のいずれかに記載の逐次比較型ＡＤ変換器であって、
   前記複数の比較動作のうち第２回〜第Ｎ回の比較動作においては、それぞれ、第１回〜第Ｎ−１回の比較動作における前記第１セレクタ部の状態に応答して前記第２セレクタ部が制御され、
   前記複数の比較動作のうち第Ｎ回より後の比較動作においては、前記第２セレクタ部は、その直前の比較動作における前記第２セレクタ部の状態と同一の状態に設定される
   逐次比較型ＡＤ変換器。
6. 請求項１乃至４のいずれかに記載の逐次比較型ＡＤ変換器であって、
   中間電位を生成するバイアス電源と、
   前記バイアス電源と前記第１共通ノードの間に接続された第１スイッチ
   前記バイアス電源と前記第２共通ノードの間に接続された第２スイッチ
   とを具備し、
   前記複数の比較動作が行われる前に、前記第１スイッチ及び前記第２スイッチをオン状態に設定した状態で、前記第１制御部が前記第１セレクタ部を制御して前記第１キャパシタアレイの前記複数のキャパシタのすべてを前記第１端子に接続し、前記第２制御部が前記第２セレクタ部を制御して前記第２キャパシタアレイの前記複数のキャパシタの全てを前記第５端子に接続する
   逐次比較型ＡＤ変換器。
7. 第１共通ノードに並列に接続された複数のキャパシタを備える第１キャパシタアレイと、
   前記第１キャパシタアレイの前記複数のキャパシタのそれぞれを、アナログ入力電圧が入力される第１端子と、所定の基準電位を有する第２端子と、接地電位を有する第３端子のいずれかに接続する機能を有する第１セレクタ部と、
   第２共通ノードに並列に接続され、前記複数のキャパシタのそれぞれに対応する第２キャパシタを備える第２キャパシタアレイと、
   前記第２キャパシタアレイの前記複数のキャパシタのそれぞれを、前記基準電位を有する第４端子と、前記接地電位を有する第５端子のいずれかに接続する機能を有する第２セレクタ部と、
   前記第１共通ノードの電位と前記第２共通ノードの電位とを比較するコンパレータ
   とを備える逐次比較型ＡＤ変換器の動作方法であって、
   （ａ）前記第１共通ノード及び前記第２共通ノードを中間電位に設定した状態で、前記第１セレクタ部を制御して前記第１キャパシタアレイの前記複数のキャパシタのすべてを前記第１端子に接続し、前記第２セレクタ部を制御して前記第２キャパシタアレイの前記複数のキャパシタの全てを前記第５端子に接続するステップと、
   （ｂ）前記（ａ）ステップの後、コンパレータを用いて、順次に、複数の比較動作を行うステップと、
   （ｃ）前記複数の比較動作のそれぞれにおいて前記コンパレータから出力される比較結果信号の値から前記アナログ入力電圧に対応するデジタル出力を生成するステップ
   とを具備し、
   前記（ｂ）ステップは、
   前記複数の比較動作のそれぞれにおいて、前記第１セレクタ部を制御するステップと、
   前記複数の比較動作のうちの一の比較動作における前記第１セレクタ部の状態を記憶するステップと、
   前記一の比較動作の次の比較動作において、前記一の比較動作における前記第１セレクタ部の状態に応答して前記第２セレクタ部を制御するステップ
   とを含む
   逐次比較型ＡＤ変換器の動作方法。
8. 請求項７に記載の逐次比較型ＡＤ変換器の動作方法であって、
   前記次の比較動作において、前記第１キャパシタアレイの前記複数のキャパシタのうちの前記一の比較動作において前記第２端子に接続された第１キャパシタに対応する前記第２キャパシタアレイのキャパシタを前記第４端子に接続し、前記第１キャパシタアレイの前記複数のキャパシタのうちの前記一の比較動作において前記第３端子に接続された第２キャパシタに対応する前記第２キャパシタアレイのキャパシタを前記第５端子に接続するように、前記第２セレクタ部が制御される
   逐次比較型ＡＤ変換器の動作方法。
9. 請求項８に記載の逐次比較型ＡＤ変換器の動作方法であって、
   前記逐次比較型ＡＤ変換器が、更に、
   前記（ｂ）ステップは、更に、
   前記一の比較動作の後、前記第１キャパシタアレイの前記第１キャパシタに対応する前記第２キャパシタアレイのキャパシタを前記第４端子に接続し、前記第１キャパシタアレイの前記第２キャパシタに対応する前記第２キャパシタアレイのキャパシタを前記第５端子に接続した状態で、前記第２共通ノードを前記中間電位に設定するステップを含み、
   前記第２共通ノードを前記中間電位に設定するステップの後、前記次の比較動作が行われる
   逐次比較型ＡＤ変換器の動作方法。
10. 請求項７乃至９のいずれかに記載の逐次比較型ＡＤ変換器の動作方法であって、
    前記複数の比較動作のうち第２回〜第Ｎ回の比較動作においては、それぞれ、第１回〜第Ｎ−１回の比較動作における前記第１セレクタ部の状態に応答して前記第２セレクタ部が制御され、
    前記複数の比較動作のうち第Ｎ回より後の比較動作においては、前記第２セレクタ部は、その直前の比較動作における前記第２セレクタ部の状態と同一の状態に設定される
    逐次比較型ＡＤ変換器の動作方法。

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