JP6872049B2 - アナログデジタル変換回路 - Google Patents

Description

本発明は半導体装置に関し、例えばアナログデジタル変換回路を有する半導体装置に関する。

半導体装置では、アナログ信号に関する処理をデジタル回路で行うために、アナログ信号のアナログ値をデジタル値に変換するアナログデジタル変換回路が用いられる。このアナログデジタル変換回路の１つの形態に逐次比較型アナログデジタル変換回路がある。この逐次比較型アナログデジタル変換回路では、各種ノイズ、セトリング誤差による誤判定を補正するために冗長比較処理を行うことがある。

そこで、冗長比較処理を行うアナログデジタル変換回路の例が非特許文献１に開示されている。非特許文献１のアナログデジタル変換回路は、入力信号が差動信号として与えられ、コンパレータと、コンパレータに当該差動信号を伝達する２つの配線が設けられる。そして、２つの配線には、それぞれ、変換対象のビットの重みに対応する容量値を有する複数のコンデンサが設けられる。ここで、非特許文献１のアナログデジタル変換回路では、一部のコンデンサの容量が同じ重みに対応する容量値となっており、この同じ容量値のコンデンサの一方を用いて冗長比較処理を行う。そして、この冗長比較処理を行う事で非特許文献１のアナログデジタル変換回路は誤判定を補正する。

C.C.Liu , "A 10b 100MS/s 1.13mW SAR ADC with binary-scaled error compensation" , ISSCC , 2010

アナログデジタル変換回路では、差動信号を入力信号とする形態もあるが、シングルエンド信号を入力する形態も少なくない。しかしながら、非特許文献１に記載された差動信号を入力信号とする形態のアナログデジタル変換回路における冗長比較を行うための回路構成をそのままシングルエンド信号を入力信号とするアナログデジタル変換回路（以下、シングルエンド型アナログデジタル変換回路と称す）に適用することは難しい。

具体的には、シングルエンド型アナログデジタル変換回路では、変換対象のビットに対応した重み付けがされたコンデンサがコンパレータの入力端子に接続される配線の一方（例えば、コンパレータの反転入力端子に接続される配線）にしか設けられない。そのため、シングルエンド型アナログデジタル変換回路において冗長比較による補正処理を行う場合、補正処理のための負の重みを実現するために、冗長比較を行う前の通常比較動作の変換結果を変更しなければならない。このようにすでに決まった変換結果を変更する場合、すでに判明している変換結果を後から変更するための演算、或いは、変換結果を変更するためのテーブルを用いた変換結果の変更を行う必要がある。

このような変換結果の変更は、上記のいずれの方法を用いても、アナログデジタル変換回路内の逐次比較レジスタロジック内に大きな遅延を与える回路を設ける必要があり、比較動作時のコンパレータへの入力信号の収束時間に大きな影響を与える。つまり、非特許文献１に記載された差動入力方式のアナログデジタル変換回路に基づく冗長比較のための構成をそのまま用いた場合、シングルエンド型アナログデジタル変換回路における変換速度が低下する問題が生じる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、容量ＤＡＣ（Digital-to-Analog Converter）回路と容量ＤＡＣ回路から出力される２つの信号の大小関係に基づき出力信号の論理レベルを切り替えるコンパレータと、を有し、当該容量ＤＡＣ回路は、入力信号が与えられ、かつ、それぞれが変換対象ビットの重みに対応した容量値を有する複数の第１のコンデンサが接続される第１の比較配線と、コモン電圧が与えられ、総容量値が複数の第１のコンデンサの総容量値と同じ容量値となる複数の第２のコンデンサが接続される第２の比較配線と、を有し、複数の第２のコンデンサが、冗長ビットの重みに対応した容量値を有する冗長ビットコンデンサと、複数の第２のコンデンサの総容量値から前記冗長ビットコンデンサの容量値を引いた容量値を有する調整コンデンサと、を有する。

前記一実施の形態によれば、半導体装置は、冗長比較を含む変換動作を高速に行うことができる。

実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかるアナログデジタル変換回路のブロック図である。 実施の形態１にかかる容量ＤＡＣ回路の回路図である。 実施の形態１にかかる冗長ビット制御回路及び冗長ビット制御回路に対応するレジスタのブロック図である。 冗長ビットを有さないアナログデジタル変換回路における下位４ビット分の二分探索経路を説明する図である。 実施の形態１にかかるアナログデジタル変換回路における下位４ビット分の二分探索経路を説明する図である。 実施の形態１にかかるアナログデジタル変換回路の冗長ビットの制御例を説明する図である。 実施の形態１にかかるアナログデジタル変換回路の容量ＤＡＣ回路のスイッチ制御を説明する図である。 比較例にかかるアナログデジタル変換回路のブロック図である。 比較例にかかる容量ＤＡＣ回路の回路図である。 比較例にかかるアナログデジタル変換回路の冗長ビットの制御例を説明する図である。 実施の形態１にかかる容量ＤＡＣ回路の第１の変形例を説明する回路図である。 実施の形態１にかかる容量ＤＡＣ回路の第２の変形例を説明する回路図である。 実施の形態２にかかる容量ＤＡＣ回路の回路図である。 実施の形態２にかかるアナログデジタル変換回路における二分探索経路を説明する図である。 実施の形態２にかかるアナログデジタル変換回路の冗長ビットの制御例を説明する図である。 実施の形態３にかかる容量ＤＡＣ回路の回路図である。 実施の形態３にかかるアナログデジタル変換回路の冗長ビットの制御例を説明する図である。 実施の形態４にかかる容量ＤＡＣ回路の回路図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

実施の形態１
まず、実施の形態１にかかる半導体装置について説明する。そこで、図１に実施の形態１にかかる半導体装置のブロック図を示す。図１では、２つの半導体装置の例を示した。図１に示した半導体装置の第１の例では、半導体装置は、アナログデジタル変換回路１、入出力インタフェース２、後段信号処理回路３、周辺回路４、周辺回路５、演算部６、メモリ７を有する。また、第２の例では、半導体装置は、第１の例の入出力インタフェース２に代えて、入出力インタフェース８、前段信号処理回路９を有する。

アナログデジタル変換回路１は、アナログ信号の入力信号ＶＩＮの電圧レベルをデジタル値に変換して、ＡＤＣ出力として出力する。入出力インタフェース２、８は、外部から与えられる入力信号を半導体装置内に取り込む。また、入出力インタフェース２、８は、半導体装置内で生成された信号を出力する。後段信号処理回路３は、例えば、ＡＤＣ出力に対してフィルタ処理等の信号処理を加える回路である。周辺回路４は、演算部６が用いる周辺回路及び演算部６により制御される周辺回路のうちアナログ回路を含む。周辺回路４としてはオペアンプ、基準電圧生成部、コモン電圧生成部、発振回路などが考えられる。周辺回路５は、演算部６が用いる周辺回路及び演算部６により制御される周辺回路のうちデジタル回路を含む。周辺回路５は、例えば、コプロセッサ、タイマー等の回路が考えられる。演算部６は、例えば、メモリ７に格納されたプログラムを実行する。また、演算部６は、演算結果を用いて周辺回路４、５を制御すると共に、周辺回路５の処理により得られた結果を用いた演算処理を行う。メモリ７は、例えば、演算部６で用いられるプログラム及びデータを保持する。前段信号処理回路９は、アナログデジタル変換回路１に与える入力信号ＶＩＮの前処理を行う。この前処理としては、アナログ信号の増幅が考えられる。

ここで、実施の形態１にかかる半導体装置では、アナログデジタル変換回路１に特徴の１つを有する。以下では、アナログデジタル変換回路１について詳細に説明する。そこで、図２に実施の形態１にかかるアナログデジタル変換回路１のブロック図を示す。

図２に示すように、実施の形態１にかかるアナログデジタル変換回路１は、容量ＤＡＣ（Digital-to-Analog Converter）回路１０、コンパレータ１１、逐次比較レジスタロジック１２、出力回路１３、ＡＤＣタイミング制御回路１４を有する。アナログデジタル変換回路１は、コンパレータ１１が出力する比較結果に基づき容量ＤＡＣ回路１０に与えるデジタル値（例えば、スイッチ制御信号Ｓｓａｒ）を最上位ビットから最下位ビットに向かって１ビットずつ値を決定しながら比較動作を繰り返すことで、事前変換結果を生成する。このとき、アナログデジタル変換回路１では、事前変換結果に冗長ビットの値が含まれる。そこで、アナログデジタル変換回路１では、出力回路１３を用いて冗長ビットを含む事前変換結果が示す値を算出してアナログデジタル変換回路１の最終的な出力値であるＡＤＣ出力を得る。

容量ＤＡＣ回路１０は、入力信号ＶＩＮ及びコモン電圧ＶＣＭをサンプリングし、サンプリングした入力信号ＶＩＮ及びコモン電圧ＶＣＭの電圧レベルを逐次比較レジスタロジック１２が出力するスイッチ制御信号Ｓｓａｒが示すデジタル値に基づきシフトさせて、スイッチ制御信号Ｓｓａｒに対応するシフト量を有する入力信号ＶＩＮ及びコモン電圧ＶＣＭを出力する。図２に示す例では、容量ＤＡＣ回路１０は、コンパレータの反転入力端子に入力信号ＶＩＮの変換値を与え、正転入力端子にコモン電圧ＶＣＭの変換値を与える。

コンパレータ１１は、２つの入力端子に入力される電圧レベルの大小関係に基づいて出力信号（例えば、比較結果Ｃｏｕｔ）の論理レベルを切り替える。逐次比較レジスタロジック１２は、冗長ビットの値を含むアナログデジタル変換回路１の事前変換結果を生成する。逐次比較レジスタロジック１２は、ＤＡＣスイッチ制御回路２１、冗長ビット制御回路２２、レジスタ２３を有する。ＤＡＣスイッチ制御回路２１は、アナログデジタル変換回路１の比較動作の回数とコンパレータ１１が出力する比較結果Ｃｏｕｔとに基づき容量ＤＡＣ回路１０のスイッチを制御するためのスイッチ制御信号Ｓｓａｒのビットの値を更新する。冗長ビット制御回路２２は、ＤＡＣスイッチ制御回路２１が更新したスイッチ制御信号Ｓｓａｒのビット値のうち冗長ビットに対応するビットの値を変更する。この冗長ビット制御回路２２は、組合せ回路により構成される。冗長ビット制御回路２２の詳細は後述する。レジスタ２３は、ＤＡＣスイッチ制御回路２１及び冗長ビット制御回路２２により決定されたスイッチ制御信号Ｓｓａｒの値を保持する。

出力回路１３は、冗長ビットを含む比較完了時のスイッチ制御信号Ｓｓａｒである事前変換結果から出力すべきデジタル値を算出してアナログデジタル変換回路１の最終的な出力値となるＡＤＣ出力を生成する。アナログデジタル変換回路１は、冗長ビットが１ビットであり、ＡＤＣ出力としてｎビットの値を出力するとした場合、事前変換結果としてｎ＋１の値を出力する。そこで、出力回路１３は、ｎ＋１の値からｎビットの値を算出することで、ｎビットのＡＤＣ出力を出力する。ＡＤＣタイミング制御回路１４は、クロック信号ＣＬＫから、コンパレータ１１、逐次比較レジスタロジック１２及び出力回路１３に動作タイミングを指示するタイミング信号を出力する。コンパレータ１１、逐次比較レジスタロジック１２及び出力回路１３は、タイミング信号を受けてサンプリング動作と比較動作との動作の切り替え、或いは、ＡＤＣ出力の出力タイミングの判断を行う。

続いて、実施の形態１にかかる容量ＤＡＣ回路１０の詳細について説明する。図３に実施の形態１にかかる容量ＤＡＣ回路１０の回路図を示す。なお、図３では、容量ＤＡＣ回路１０の構成を明確にするためにコンパレータ１１も示した。また、図３では、１回目の比較動作を行う際のスイッチの状態を示す。

図３に示すように、容量ＤＡＣ回路１０は、コンデンサ３０〜３９、コモン電圧供給切替スイッチ（例えば、スイッチＳＷ１、ＳＷ２）、スイッチＳＷ１０〜ＳＷ１９、第１の比較配線Ｗｐ、第２の比較配線Ｗｎ、入力配線Ｗｉｎ、コモン電圧配線Ｗｃｍを有する。

第１の比較配線Ｗｐは、一端がコンパレータ１１の反転入力端子に接続され、他端にスイッチＳＷ１が接続される。そして、スイッチＳＷ１を閉状態に制御している期間に第１の比較配線Ｗｐにコモン電圧ＶＣＭが伝達される。

また、第１の比較配線Ｗｐには、複数の第１のコンデンサ（例えば、コンデンサ３０〜３６）の一端が接続される。コンデンサ３０〜３６は、それぞれ、変換対象のビットの重みに対応した容量値を有する。図３に示す例では、１Ｃを単位容量として、２Ｃ（１Ｃの２倍）、４Ｃ（１Ｃの４倍）、８Ｃ（１Ｃの８倍）、１６Ｃ（１Ｃの１６倍）の容量値のコンデンサが設けられる。

コンデンサ３０は、１Ｃの容量値を有するダミーコンデンサである。コンデンサ３０の他端には第１のスイッチＳＷ１０が設けられている。第１のスイッチＳＷ１０は、コンデンサ３０の他端に、入力信号ＶＩＮと、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

コンデンサ３１は、変換結果の最下位ビットに対応する重みに対応する１Ｃの容量値を有するコンデンサである。コンデンサ３１の他端には第１のスイッチＳＷ１１が設けられている。第１のスイッチＳＷ１１は、コンデンサ３１の他端に、入力信号ＶＩＮと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

コンデンサ３２は、変換結果の冗長ビットに対応する重みに対応する２Ｃの容量値を有する冗長ビットコンデンサである。また、コンデンサ３２は、後述する変換結果の２ビット目に対応するコンデンサ３３と同じ容量値を有する。つまり、実施の形態１にかかるアナログデジタル変換回路１では、変換結果においてＬＳＢと２ビット目との間に冗長ビットを有する。コンデンサ３２の他端には第１のスイッチＳＷ１２が設けられている。第１のスイッチＳＷ１２は、コンデンサ３２の他端に、入力信号ＶＩＮと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

コンデンサ３３は、変換結果の２ビット目に対応する重みに対応する２Ｃの容量値を有するコンデンサである。コンデンサ３３の他端には第１のスイッチＳＷ１３が設けられている。第１のスイッチＳＷ１３は、コンデンサ３３の他端に、入力信号ＶＩＮと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

コンデンサ３４は、変換結果の３ビット目に対応する重みに対応する４Ｃの容量値を有するコンデンサである。コンデンサ３４の他端には第１のスイッチＳＷ１４が設けられている。第１のスイッチＳＷ１４は、コンデンサ３４の他端に、入力信号ＶＩＮと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

コンデンサ３５は、変換結果の４ビット目に対応する重みに対応する８Ｃの容量値を有するコンデンサである。コンデンサ３５の他端には第１のスイッチＳＷ１５が設けられている。第１のスイッチＳＷ１５は、コンデンサ３５の他端に、入力信号ＶＩＮと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

コンデンサ３６は、変換結果の５ビット目に対応する重みに対応する１６Ｃの容量値を有するコンデンサである。コンデンサ３６の他端には第１のスイッチＳＷ１６が設けられている。第１のスイッチＳＷ１６は、コンデンサ３６の他端に、入力信号ＶＩＮと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

第２の比較配線Ｗｎは、一端がコンパレータ１１の正転入力端子に接続され、他端にスイッチＳＷ２が接続される。そして、スイッチＳＷ２を閉状態に制御している期間に第２の比較配線Ｗｎにコモン電圧ＶＣＭが伝達される。

また、第２の比較配線Ｗｎには、複数の第２のコンデンサ（例えば、コンデンサ３７〜３９）の一端が接続される。コンデンサ３７〜３９は、総容量値が複数の第１にコンデンサ（例えば、コンデンサ３０〜３６）の総容量と同じ容量値となる。コンデンサ３９は、冗長ビットの重みに応じた容量値を有する冗長ビットコンデンサである。コンデンサ３７、３８の総容量値は、コンデンサ３０〜３６の総容量値から冗長ビットコンデンサの容量値を引いた容量値に設定される。なお、図３に示す容量ＤＡＣ回路１０ではコモン配線Ｗｃｍを介してコンデンサ３７〜３９に対するコモン電圧の供給を行う。

コンデンサ３７の他端には第２のスイッチＳＷ１７が設けられている。第２のスイッチＳＷ１７は、コンデンサ３７の他端に、コモン電圧ＶＣＭと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。図３に示した例では、第２のスイッチＳＷ１７を介してコンデンサ３７の他端に低電位側基準電圧ＶＲＥＦＮを与える。コンデンサ３８の他端には第２のスイッチＳＷ１８が設けられている。第２のスイッチＳＷ１８は、コンデンサ３８の他端に、コモン電圧ＶＣＭと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。図３に示した例では、第２のスイッチＳＷ１８を介してコンデンサ３８の他端に高電位側基準電圧ＶＲＥＦＰを与える。コンデンサ３９の他端には第２のスイッチＳＷ１９が設けられている。第２のスイッチＳＷ１９は、コンデンサ３９の他端に、コモン電圧ＶＣＭと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

図３に示す例では、冗長ビットが変換結果の２ビット目に対応する位置に設定されているため、コンデンサ３９の容量値は２Ｃに設定される。また、コンデンサ３０〜３６の総容量値は３４Ｃとなるため、コンデンサ３７、３８の総容量値は、３４Ｃから２Ｃを引いた３２Ｃに設定される。変換処理の開始時に冗長ビットコンデンサとなるコンデンサ３９の他端に低電位側基準電圧ＶＲＥＦＮが供給される。ここで、コンデンサ３７、３８は、第２の比較配線Ｗｎの電圧をコモン電圧ＶＣＭに安定化させるために用いられる。そのため、容量ＤＡＣ回路１０では変換処理開始時に、第２の比較配線Ｗｎと低電位側基準電圧ＶＲＥＦＮが供給される配線との間に設けられるコンデンサの容量値と、第２の比較配線Ｗｎと高電位側基準電圧ＶＲＥＦＰが供給される配線との間に設けられるコンデンサの容量値と、を同一容量にすることが好ましい。そこで、図３に示す例では、他端に低電位側基準電圧ＶＲＥＦＮが供給されるコンデンサ３８の容量値と、他端に高電位側基準電電圧ＶＲＥＦＰが供給されるコンデンサ３７、３９の総容量値と、を同じにする。具体的には、コンデンサ３９が２Ｃであり、コンデンサ３７〜３９の総容量値が３４Ｃであるため、３４Ｃを２分割した１７Ｃをコンデンサ３８の容量値とし、１７Ｃから２Ｃを引いた１５Ｃをコンデンサ３７の容量値とした。なお、以下の説明ではコンデンサ３７、３８を場合に応じて調整コンデンサと称す。

図３に示すように、容量ＤＡＣ回路１０では、５ビットの分解能で変換処理を行うが、この変換結果に１ビットの冗長ビットを含む。つまり、逐次比較レジスタロジック１２から出力される事前変換結果には、１ビットの冗長ビットの変換結果と５ビットの変換結果とが含まれる。また、容量ＤＡＣ回路１０は、変換処理を開始する前に、第１の比較配線Ｗｐ及び第２の比較配線Ｗｎをコモン電圧ＶＣＭで初期化した状態で、入力信号ＶＩＮをコンデンサ３０〜３６にサンプリングする。そして、容量ＤＡＣ回路１０は、変換処理のステージが進む毎にスイッチＳＷ１６からスイッチＳＷ１１に向かってスイッチを制御する。また、容量ＤＡＣ回路１０は、コンデンサ３２及び３９を用いて冗長ビットに基づく冗長比較を行う。図３では、コンデンサ３２及び３９を含む回路を冗長ビット回路４０とした。

続いて、逐次比較レジスタロジック１２の詳細について説明する。そこで、図４に冗長ビット制御回路及び冗長ビット制御回路に対応するレジスタのブロック図を示す。なお、図４に示した冗長ビット制御回路２２は、冗長ビット制御回路２２の一例であり、冗長ビット制御回路２２としては様々な組み合わせ回路を用いることができる。図４に示すように、冗長ビット制御回路２２は、インバータ回路を有する。このインバータ回路は、冗長ビットに関する比較動作（以下、冗長比較動作）の直前に比較動作が行われる２ビット目に関する比較結果Ｃｏｕｔ［２］を反転してレジスタ２３において冗長ビット制御回路２２に対応して設けられるレジスタに出力する。

また、レジスタとしては、トリガ入力端子Ｃに信号の立ち上がりエッジが入力されたタイミングで、入力端子Ｄに入力される信号レベルを、次にトリガ入力端子Ｃに信号の立ち上がりエッジが入力されたタイミングまで保持するＤフリップフロップが用いられる。冗長ビット制御回路２２に対応するレジスタは、レジスタ２３に含まれるレジスタの１つでる。図４に示す例では、冗長ビット制御回路２２に対応するレジスタには、トリガ信号として、ＡＤＣタイミング制御回路１４が出力するタイミング信号が入力される。冗長ビット制御回路２２に対応するレジスタに入力されるタイミング信号は、冗長ビットの重み付けを変更するタイミングで立ち上がりエッジを有する。また、図４に示したＤフリップフロップ回路では、Ｄフリップフロップ回路に入力されるリセット信号を省略して表示したが、Ｄフリップフロップ回路は、比較動作完了後から次の比較動作の開始までの任意のタイミングで出力がローレベルにリセットされるものとする。

また、図４では特に記載しなかったが、第２の比較配線Ｗｎ側に接続される冗長ビットに対応するスイッチ制御信号Ｓｓａｒ以外のスイッチ制御信号Ｓｓａｒは、初期状態がローレベルであり、比較動作が行われる直前にハイレベルとなり、比較動作後に比較結果がハイレベルであればハイレベルを維持し、比較結果がローレベルであればローレベルに戻されるように冗長ビット制御回路２２及びレジスタ２３により制御される。

続いて、実施の形態１にかかるアナログデジタル変換回路１の動作について説明する。実施の形態１にかかるアナログデジタル変換回路１では、冗長ビット回路を用いた冗長比較を行うことで誤変換を補正する。この誤変換を説明するために、まず、図５に冗長ビットを有さないアナログデジタル変換回路における下位４ビット分の二分探索経路を説明する図を示す。なお、図５及びこれ以降に示す二分探索経路の図において丸の中の数字は各比較動作を実行する際の重みを示すものである。アナログデジタル変換回路では、例えば、５ビット目の比較結果がローレベルであった場合、５ビット目の重みを０とする。そして、４ビット目の比較動作を行う場合、８Ｃの容量値を有するコンデンサ３５の他端に高電位側基準電圧ＶＲＥＦＰを与えた後に、４ビット目の比較動作を行う。この４ビット目の比較結果がハイレベルであれば、４ビット目の重みを８とした上で３ビット目に対応する４Ｃの容量値を有するコンデンサ３４の他端に高電位側基準電圧ＶＲＥＦＰを与えた後に３ビット目の比較動作を行う。一方、４ビット目の比較結果がローレベルであれば、４ビット目の重みを０とした上で３ビット目に対応する４Ｃの容量値を有するコンデンサ３４の他端に高電位側基準電圧ＶＲＥＦＰを与えた後に３ビット目の比較動作を行う。つまり、３ビット目の比較動作は、重みを４又は１２とした状態で行われる。図５に示す二分探索経路は、このようなアナログデジタル変換回路の動作を図にしたものである。

そして、図５に示すように、アナログデジタル変換回路では、二分探索法に基づき比較動作を繰り返すため、各最終結果にたどり着く探索経路はそれぞれ１つしかない。そのため、冗長比較を行わない場合、上位ビットで誤変換が発生した場合、最終的な変換結果で誤変換に基づく誤差が補正されない。

図６に実施の形態１にかかるアナログデジタル変換回路１における下位４ビット分の二分探索経路を説明する図を示す。なお、図６において丸の中の数字は各比較動作を実行する際の重みを示すものである。図６に示すように、実施の形態１にかかるアナログデジタル変換回路１では、最下位ビットと２ビット目の比較動作の間に冗長ビットを用いた冗長比較動作が行われる。この冗長比較では、２ビット目と同じ重みで変換結果に影響を与えることができる。具体的には、冗長比較を行うことで、１つの最終結果にたどり着く探索経路が少なくとも２つ形成される。そのため、実施の形態１にかかるアナログデジタル変換回路１では、誤変換が生じたとしても、別の探索経路を介して本来得たい変換結果にたどり着くことができる。

続いて、実施の形態１にかかるアナログデジタル変換回路１の容量ＤＡＣ回路１０におけるスイッチ制御について説明する。そこで、図７に実施の形態１にかかるアナログデジタル変換回路の冗長ビットの制御例を説明する図を示す。図７では、３ビット目の比較動作から冗長ビットを用いた冗長比較動作までの第１のスイッチ及び第２のスイッチの制御について示した。また、図７において、１は第１のスイッチ及び第２のスイッチが高電位側基準電圧ＶＲＥＦＰを選択している状態を示し、０は第１のスイッチ及び第２のスイッチが低電位側基準電圧ＶＲＥＦＮを選択している状態を示す。

図７に示すように、３ビット目の比較動作が行われる比較３回目では、３ビット目のＰ側（例えば、第１の比較配線Ｗｐ側）の第１のスイッチＳＷ１４が選択する基準電圧を低電位側基準電圧ＶＲＥＦＮから高電位側基準電圧ＶＲＥＦＰに切り替える。比較３回目では、この状態で比較動作を行い比較結果Ｃｏｕｔがローレベルであれば、２ビット目の比較動作を行う比較４回目で第１のスイッチＳＷ１４が選択する基準電圧を高電位側基準電圧ＶＲＥＦＰから低電位側基準電圧ＶＲＥＦＮに戻す。一方、比較３回目の比較結果Ｃｏｕｔがハイレベルであれば、２ビット目の比較動作を行う比較４回目で第１のスイッチＳＷ１４が選択する基準電圧を高電位側基準電圧ＶＲＥＦＰで維持する。

次いで、比較４回目では、２ビット目のＰ側（例えば、第１の比較配線Ｗｐ側）の第１のスイッチＳＷ１３が選択する基準電圧を低電位側基準電圧ＶＲＥＦＮから高電位側基準電圧ＶＲＥＦＰに切り替える。比較４回目では、この状態で比較動作を行い比較結果Ｃｏｕｔがローレベルであれば、冗長ビットの比較動作を行う比較５回目で第１のスイッチＳＷ１３が選択する基準電圧を高電位側基準電圧ＶＲＥＦＰから低電位側基準電圧ＶＲＥＦＮに戻す。一方、比較４回目の比較結果Ｃｏｕｔがハイレベルであれば、冗長ビットの比較動作を行う比較５回目で第１のスイッチＳＷ１３が選択する基準電圧を高電位側基準電圧ＶＲＥＦＰで維持する。

次いで、比較５回目では、冗長ビットのＰ側（例えば、第１の比較配線Ｗｐ側）の第１のスイッチＳＷ１２が選択する基準電圧を低電位側基準電圧ＶＲＥＦＮから高電位側基準電圧ＶＲＥＦＰに切り替える。また、この冗長比較を行う比較５回目では、冗長ビットのＮ側（例えば、第２の比較配線Ｗｎ）の第２のスイッチＳＷ１９が選択する基準電圧を制御する。具体的には、比較４回目の比較結果Ｃｏｕｔがローレベルであれば、第２のスイッチＳＷ１９が選択する基準電圧を低電位側基準電圧ＶＲＥＦＮから高電位側基準電圧ＶＲＥＦＰに切り替える。これは、Ｐ側のＤＡＣ出力に対してＮ側のＤＡＣ出力が高電位側に変化するため、等価的に負の重み付けを実現することに相当する。一方、比較４回目の比較結果Ｃｏｕｔがハイレベルであれば、第２のスイッチＳＷ１９が選択する基準電圧を低電位側基準電圧ＶＲＥＦＮで維持する。

このように、実施の形態１にかかるアナログデジタル変換回路１では、入力信号のサンプリングが行われるＰ側（第１の比較配線Ｗｐ側）に配置されるスイッチに関しては比較動作の対象とされるビットに対応する第１のスイッチに高電位側基準電圧ＶＲＥＦＰを選択させ、変換結果に応じて、比較動作を行ったビットに対応する第１のスイッチが選択する基準電圧を高電位側基準電圧ＶＲＥＦＰとするか低電位側基準電圧ＶＲＥＦＮとするかを切り替える。また、冗長ビットに対応する第２のスイッチに関しては、直前の比較動作で得られた比較結果に基づき高電位側基準電圧ＶＲＥＦＰを選択するか、低電位側基準電圧ＶＲＥＦＮを選択するか、を切り替える。また、直前の比較動作で得られた比較結果に基づいて、負の重み付けの有無を決定することになる。

続いて、上記のようなスイッチの制御を行った場合の具体的動作を説明する。そこで、図８に実施の形態１にかかるアナログデジタル変換回路１の容量ＤＡＣ回路のスイッチ制御を説明する図を示す。図８では、第１の比較配線Ｗｐの電圧波形（図８のＰ側）と第２の比較配線Ｗｎの電圧波形（図８のＮ側）を示した。また、図８では、上図に比較動作が正しく行われたときの電圧波形を示し、下図に４ビット目の比較動作が正しく行われなかったときの電圧波形を示した。そのため、図８では、４ビット目の比較動作の結果に基づき決まるＰ側の電圧に基づき行われる３ビット目の比較動作（比較３回目）において、上図と下図との間でＰ側の電圧に違いが生じる。

そして、図８に示すように、実施の形態１にかかるアナログデジタル変換回路１では、誤りなく比較動作が行われた場合は、冗長比較が行われる比較５回目でＮ側に配置される第２のスイッチＳＷ１９が選択する基準電圧に変化がないため、Ｎ側の電圧がＶＣＭで維持される。一方、比較動作の１つに誤りが生じた場合、冗長比較が行われる比較５回目で、Ｎ側に配置される第２のスイッチＳＷ１９が選択する基準電圧が低電位側基準電圧ＶＲＥＦＮから高電位側基準電圧ＶＲＥＦＰに切り替わるため、Ｎ側の参照電圧に冗長ビットの重みに応じた電圧変化が生じる。すなわち、比較５回目では、比較４回目の参照電圧とはその値が異なる参照電圧で比較動作を行う。これにより、実施の形態１にかかるアナログデジタル変換回路１では、比較２回目で生じた誤判定の影響を補正する。また、実施の形態１にかかるアナログデジタル変換回路１の事前変換結果には、冗長ビットの直前に比較が行われるビットの比較結果に対応したビットにＮ側冗長ビットのハイレベル／ローレベルの情報、つまり、負の重み付けの有無情報も含まれるため、上位ビットで生じた誤りが補正される。図８に示す例では、冗長比較を行うことで、誤りの有無にかかわらず変換結果として７を得ることができる。

ここで、実施の形態１にかかるアナログデジタル変換回路１の構成の特徴をより明確にするために、比較例として第２の比較配線Ｗｎ側に冗長ビットを有さないアナログデジタル変換回路１００を説明する。そこで、図９に比較例にかかるアナログデジタル変換回路１００のブロック図を示す。

図９に示すように、比較例にかかるアナログデジタル変換回路１００は、実施の形態１にかかるアナログデジタル変換回路１の容量ＤＡＣ回路１０及び逐次比較レジスタロジック１２に代えて容量ＤＡＣ回路１１０及び逐次比較レジスタロジック１１２を有する。逐次比較レジスタロジック１１２は、逐次比較レジスタロジック１２の冗長ビット制御回路２２に代えて加算器１２２を設けたものである。加算器１２２は、冗長ビットを用いた冗長比較を行う際に既に決定された変換結果の桁下げを行うための演算を行う。

図１０に比較例にかかる容量ＤＡＣ回路１１０の回路図を示す。図１０に示すように、比較例にかかる容量ＤＡＣ回路１１０は、実施の形態１にかかる容量ＤＡＣ回路１０からコンデンサ３９及び第２のスイッチＳＷ１９を除いたものである。図１０では、冗長ビット回路４０からコンデンサ３９及び第２のスイッチＳＷ１９を除いた回路を冗長ビット回路１４０とした。

続いて、比較例にかかるアナログデジタル変換回路１００の容量ＤＡＣ回路１１０におけるスイッチ制御について説明する。そこで、図１１に比較例にかかるアナログデジタル変換回路１００の冗長ビットの制御例を説明する図を示す。図１１では、３ビット目の比較動作から冗長ビットを用いた冗長比較動作までの第１のスイッチ及び第２のスイッチの制御について示した。また、図１１において、１は第１のスイッチが高電位側基準電圧ＶＲＥＦＰを選択している状態を示し、０は第１のスイッチが低電位側基準電圧ＶＲＥＦＮを選択している状態を示す。

図１１に示すように、３ビット目の比較動作が行われる比較３回目及び２ビット目の比較動作が行われる比較４回目の動作は図７で説明した実施の形態１にかかるアナログデジタル変換回路１におけるＰ側に配置される第１のスイッチの動作と同じであるため、ここでは、説明を省略する。一方、冗長ビットを用いた冗長比較を行う比較５回目の動作は実施の形態１にかかるアナログデジタル変換回路１と比較例にかかるアナログデジタル変換回路１００とでは異なる動作となるため、以下で説明する。

比較例にかかる比較５回目では、比較４回目の変換結果にかかわらず冗長ビットに対応する第１のスイッチＳＷ１２が選択する基準電圧を低電位側基準電圧ＶＲＥＦＮから高電位側基準電圧ＶＲＥＦＰに切り替える。また、比較例にかかる比較５回目では、比較４回目の比較結果の値に応じて、すでに変換結果として決定されている値を変更する。具体的には、比較４回目の比較結果がローレベルであった場合、４ビット目から２ビット目の値を変更する。具体的には、４ビット目から２ビット目の値を、それまでの比較処理で得られた値から冗長ビットの重みである２を引いた値とする。一方、比較４回目の比較結果がハイレベルであった場合、４ビット目から２ビット目の値は変更しない。

このように、比較例にかかるアナログデジタル変換回路１では、冗長ビットを用いた冗長比較を行う際の重みを実現するために既に決定している変換結果の値を変更する必要がある。そして、この値の変更には加算器１２２等を用いた演算が必要になる。

上記説明より、実施の形態１にかかるアナログデジタル変換回路１では、容量ＤＡＣ回路１０が比較動作において比較サイクルにおいて変動する比較電圧の比較対象となる参照電圧が生成される第２の比較配線Ｗｎに冗長ビットコンデンサ（例えば、コンデンサ３９）を設ける。そして、冗長ビットコンデンサの他端に与える基準電圧を、冗長比較動作の直前に比較動作の比較結果に応じて切り替える。実施の形態１にかかるアナログデジタル変換回路１では、このような回路構成とスイッチ制御を行うことで、冗長比較動作時にそれまで決定した変換結果を変更することなく負の重みを有する変換結果を得ることができる。そして、この動作を行うためには、図４で示した冗長ビット制御回路２２のような簡単な組み合わせ回路を採用するのみでよい。このようなことから、実施の形態１にかかるアナログデジタル変換回路１は、冗長比較動作におけるスイッチ制御に要する遅延時間を極めて小さくできるため、制御に要する時間を短縮して変換処理を高速化することができる。

また、実施の形態１にかかるアナログデジタル変換回路１では、冗長比較動作におけるスイッチ制御に要する遅延時間を極めて小さくできるため、冗長比較動作の期間を他の通常動作の期間の長さと同じにしても、容量ＤＡＣ回路１０の出力が収束するまでの時間を十分に確保することができ、アナログデジタル変換回路の動作を安定化させることができる。

特にシングルエンド信号を入力信号ＶＩＮとするシングルエンド型アナログデジタル変換回路では、冗長ビットを用いた冗長比較動作時の変換速度の低下が大きな問題となっており、この冗長比較動作の変換速度を高める効果は極めて大きい。

また、シングルエンド型アナログデジタル変換回路においても変換精度を高めるために、第１の比較配線Ｗｐ側のコンデンサの総容量値と第２の比較配線Ｗｎ側のコンデンサの総容量値を揃えることが理想である。ここで、実施の形態１にかかるアナログデジタル変換回路１では、第２の比較配線Ｗｎ側に冗長ビットコンデンサとなるコンデンサ３９を設けるが、このコンデンサ３９と調整コンデンサとなるコンデンサ３７、３８の総容量値は、第１のコンデンサとなるコンデンサ３０〜３６の総容量値と同じである。つまり、実施の形態１にかかるアナログデジタル変換回路１では、冗長ビットコンデンサを第２の比較配線Ｗｎ側に設けても、コンデンサの総容量値は冗長ビットコンデンサを設けない場合と同じであり、半導体チップの面積の増加はない。

また、例えば、比較例にかかるアナログデジタル変換回路１００のように冗長比較を行う際に、冗長ビットよりも上位のビットに対応するスイッチの切替を行う場合、冗長ビットよりも上位のビットに対応するコンデンサへの充放電に起因して瞬時に大きく電流値が変動する瞬時電流が発生する。このような瞬時電流が発生した場合、半導体装置内の配線、半導体チップとパッケージを接続するワイヤ、パッケージのピン等に寄生するインダクタンス成分により基準電圧が変動して変換精度が低下する問題が生じる。しかしながら、実施の形態１にかかるアナログデジタル変換回路１では、冗長比較動作を行う際に接続先を切り替えるスイッチは冗長ビットに関するものだけである。そのため、実施の形態１にかかるアナログデジタル変換回路１は、比較例にかかるアナログデジタル変換回路１００のような瞬時電流が発生することがないため、基準電圧の変動を抑制して変換精度を高めることができる。

ここで、図３で示した容量ＤＡＣ回路１０では、第２の比較配線Ｗｎ側に設けられた調整コンデンサ（例えば、コンデンサ３７、３８）に対して第２のスイッチＳＷ１７、ＳＷ１８を設けた。しかしながら、この調整コンデンサは、サンプリング動作、比較動作のいずれにおいても与えられる基準電圧が固定される。そのため、この調整コンデンサは他の実装方法を用いることができる。その具体例として、第１の変形例と第２の変形例を説明する。

図１２に実施の形態１にかかる容量ＤＡＣ回路の第１の変形例を説明する回路図を示す。この第１の変形例にかかる容量ＤＡＣ回路１０ａは、低電位側基準電圧ＶＲＥＦＮが与えられる配線と第２の比較配線Ｗｎとの間にコンデンサ５０を有する。このコンデンサ５０は、コンデンサ３７、３８の容量値を合計した容量値を有する。このような回路構成としても第２の比較配線Ｗｎに接続される容量値は容量ＤＡＣ回路１０と変わらないため、容量ＤＡＣ回路１０を採用した実施の形態１にかかるアナログデジタル変換回路１と同じアナログデジタル変換回路を実現することができる。

図１３に実施の形態１にかかる容量ＤＡＣ回路の第２の変形例を説明する回路図を示す。この第１の変形例にかかる容量ＤＡＣ回路１０ｂは、コンデンサ３７をスイッチを介すことなく低電位側基準電圧ＶＲＥＦＮが与えられる配線に接続し、コンデンサ３８をスイッチを介すことなく高電位側基準電圧ＶＲＥＦＰが与えられる配線に接続するものである。このような回路構成としても第２の比較配線Ｗｎに接続される容量値は容量ＤＡＣ回路１０と変わらないため、容量ＤＡＣ回路１０を採用した実施の形態１にかかるアナログデジタル変換回路１と同じアナログデジタル変換回路を実現することができる。

また、上記説明では、コンデンサ３０〜３９をそれぞれ１つのコンデンサとして説明した。しかし、コンデンサは、例えば、同一形状、かつ、同一容量値の単位コンデンサをレイアウトし、１つのコンデンサとして機能させる単位コンデンサの数を配線レイアウトにより調節する形式でも良い。このような単位コンデンサの組み合わせ個数を調節することによりコンデンサ３０〜３９を構成することでコンデンサ間の比精度を高めることができる。

また、スイッチＳＷ１０〜ＳＷ１９及びスイッチＳＷ１、ＳＷ２は、トランジスタにより構成されるが、スイッチを構成するトランジスタは、分割してレイアウトされたトランジスタを複数個並列接続して１つのトランジスタを構成するものであっても良い。

実施の形態２
実施の形態２では、実施の形態１にかかる容量ＤＡＣ回路１０の別の形態となる容量ＤＡＣ回路６０について説明する。そこで、図１４に実施の形態２にかかる容量ＤＡＣ回路６０の回路図を示す。なお、実施の形態２の説明において、実施の形態１と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。

図１４に示すように、実施の形態２にかかる容量ＤＡＣ回路６０は、実施の形態１にかかる容量ＤＡＣ回路１０の冗長ビット回路４０に代えて冗長ビット回路６１を有する。冗長ビット回路６１は、コンデンサ６２〜６５、第１のスイッチＳＷ６２、ＳＷ６３、第２のスイッチＳＷ６４、ＳＷ６５を有する。

コンデンサ６２は、変換結果の冗長ビットに対応する重みに対応する２Ｃの容量値を有する冗長ビットコンデンサである。また、コンデンサ６２は、変換結果の２ビット目に対応するコンデンサ３３と同じ容量値を有する。コンデンサ６２の他端には第１のスイッチＳＷ６２が設けられている。第１のスイッチＳＷ６２は、コンデンサ６２の他端に、入力信号ＶＩＮと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

コンデンサ６３は、変換結果の冗長ビットに対応する重みに対応する４Ｃの容量値を有する冗長ビットコンデンサである。また、コンデンサ６３は、変換結果の３ビット目に対応するコンデンサ３４と同じ容量値を有する。コンデンサ６３の他端には第１のスイッチＳＷ６３が設けられている。第１のスイッチＳＷ６３は、コンデンサ６３の他端に、入力信号ＶＩＮと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

コンデンサ６４は、変換結果の冗長ビットに対応する重みに対応する２Ｃの容量値を有する冗長ビットコンデンサである。また、コンデンサ６４は、変換結果の２ビット目に対応するコンデンサ３３と同じ容量値を有する。コンデンサ６４の他端には第２のスイッチＳＷ６４が設けられている。第２のスイッチＳＷ６４は、コンデンサ６４の他端に、コモン電圧ＶＣＭと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

コンデンサ６５は、変換結果の冗長ビットに対応する重みに対応する４Ｃの容量値を有する冗長ビットコンデンサである。また、コンデンサ６５は、変換結果の３ビット目に対応するコンデンサ３４と同じ容量値を有する。コンデンサ６５の他端には第２のスイッチＳＷ６５が設けられている。第２のスイッチＳＷ６５は、コンデンサ６５の他端に、コモン電圧ＶＣＭと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

つまり、実施の形態２にかかるアナログデジタル変換回路では、変換結果においてＬＳＢと２ビット目との間に２ビットの冗長ビットを有する。そして、実施の形態２にかかるアナログデジタル変換回路では、冗長ビットを２ビット有する。そこで、冗長ビットが２ビットとなった場合のアナログデジタル変換回路の動作について以下で説明する。

まず、図１５に実施の形態２にかかるアナログデジタル変換回路における二分探索経路を説明する図を示す。図１５に示すように、実施の形態２にかかるアナログデジタル変換回路では、重みが４Ｃとなる冗長ビットと、重みが２Ｃとなる冗長ビットを有するため、実施の形態１にかかるアナログデジタル変換回路１よりも複雑な二分探索経路を形成することができる。

続いて、実施の形態２にかかるアナログデジタル変換回路の容量ＤＡＣ回路６０におけるスイッチ制御について説明する。そこで、図１６に実施の形態２にかかるアナログデジタル変換回路の冗長ビットの制御例を説明する図を示す。図１６では、３ビット目の比較動作から冗長ビットを用いた冗長比較動作までの第１のスイッチ及び第２のスイッチの制御について示した。また、図１６において、１は第１のスイッチ及び第２のスイッチが高電位側基準電圧ＶＲＥＦＰを選択している状態を示し、０は第１のスイッチ及び第２のスイッチが低電位側基準電圧ＶＲＥＦＮを選択している状態を示す。

図１６に示すように、３ビット目の比較動作が行われる比較３回目及び２ビット目の比較動作が行われる比較４回目の動作は図７で説明した実施の形態１にかかるアナログデジタル変換回路１におけるＰ側に配置される第１のスイッチの動作と同じであるため、ここではでは、説明を省略する。一方、冗長ビットを用いた冗長比較を行う比較５回目及び比較６回目の動作は実施の形態１にかかるアナログデジタル変換回路１と実施の形態２にかかるアナログデジタル変換回路とでは異なる動作となるため、以下で説明する。

比較５回目では、４Ｃの重みを有するコンデンサ６３に対応して設けられるＰ側（例えば、第１の比較配線Ｗｐ側）の第１のスイッチＳＷ６３が選択する基準電圧を低電位側基準電圧ＶＲＥＦＮから高電位側基準電圧ＶＲＥＦＰに切り替える。また、この冗長比較を行う比較５回目では、冗長ビット回路６１のＮ側（例えば、第２の比較配線Ｗｎ）の第２のスイッチＳＷ６４、ＳＷ６５が選択する基準電圧を制御する。具体的には、比較４回目の比較結果Ｃｏｕｔがローレベルであれば、第２のスイッチＳＷ６４、ＳＷ６５が選択する基準電圧を低電位側基準電圧ＶＲＥＦＮから高電位側基準電圧ＶＲＥＦＰに切り替える。一方、比較４回目の比較結果Ｃｏｕｔがハイレベルであれば、第２のスイッチＳＷ６４、ＳＷ６５が選択する基準電圧を低電位側基準電圧ＶＲＥＦＮで維持する。

次いで、比較６回目では、比較５回目の比較結果に基づきＰ側（第１の比較配線Ｗｐ側）に配置される第１のスイッチＳＷ６２が選択する基準電圧を決定する。具体的には、比較５回目の変換結果がローレベルであった場合、第１のスイッチＳＷ６２が選択する基準電圧を高電位側基準電圧ＶＲＥＦＰから低電位側基準電圧ＶＲＥＦＮに戻す。一方、比較５回目の変換結果がハイレベルであった場合、第１のスイッチＳＷ６２が選択する基準電圧を高電位側基準電圧ＶＲＥＦＰのまま維持する。

また、比較６回目では、２Ｃの重みを有するコンデンサ６２に対応して設けられるＰ側（例えば、第１の比較配線Ｗｐ側）の第１のスイッチＳＷ６２が選択する基準電圧を低電位側基準電圧ＶＲＥＦＮから高電位側基準電圧ＶＲＥＦＰに切り替える。また、この冗長比較を行う比較６回目では、冗長ビット回路６１のＮ側（例えば、第２の比較配線Ｗｎ）の第２のスイッチＳＷ６４、ＳＷ６５が選択する基準電圧を比較５回目と同じ低電位側基準電圧ＶＲＥＦＮで維持する。

このように、実施の形態２にかかるアナログデジタル変換回路では、入力信号のサンプリングが行われるＰ側（第１の比較配線Ｗｐ側）に配置されるスイッチに関しては比較動作の対象とされるビットに対応する第１のスイッチに高電位側基準電圧ＶＲＥＦＰを選択させ、変換結果に応じて、比較動作を行ったビットに対応する第１のスイッチが選択する基準電圧を高電位側基準電圧ＶＲＥＦＰとするか低電位側基準電圧ＶＲＥＦＮとするかを切り替える。また、冗長ビットに対応する第２のスイッチに関しては、冗長比較の前に行われる通常比較のうち最も後に行われた通常比較で得られた比較結果に基づき高電位側基準電圧ＶＲＥＦＰを選択するか、低電位側基準電圧ＶＲＥＦＮを選択するか、を切り替える。

上記説明より、実施の形態２にかかるアナログデジタル変換回路では、冗長ビットを２ビット有することで、１つの最終結果にたどり着くための探索経路を実施の形態１にかかるアナログデジタル変換回路よりも多く形成することができる。これにより、実施の形態２にかかるアナログデジタル変換回路は、実施の形態１にかかるアナログデジタル変換回路よりも高い補正能力を有する。

また、実施の形態２にかかるアナログデジタル変換回路においても、冗長ビットの制御は、冗長比較の前に行われた通常比較動作の比較結果に基づき行われ、冗長ビットよりも上位のビットの値を変更することはない。従って、実施の形態２にかかるアナログデジタル変換回路においても実施の形態１にかかるアナログデジタル変換回路１と同様に、変換速度の高速化と基準電圧の安定化を実現することができる。

実施の形態３
実施の形態３では、実施の形態１にかかる容量ＤＡＣ回路１０の別の形態となる容量ＤＡＣ回路７０について説明する。そこで、図１７に実施の形態３にかかる容量ＤＡＣ回路７０の回路図を示す。なお、実施の形態３の説明において、実施の形態１と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。

図１７に示すように、実施の形態３にかかる容量ＤＡＣ回路７０は、実施の形態１にかかる容量ＤＡＣ回路１０の第１の比較配線Ｗｐ側に配置されていた冗長ビットに対応するコンデンサ３２及び第１のスイッチＳＷ１２が除かれている。また、実施の形態３にかかる容量ＤＡＣ回路７０は、実施の形態１にかかる容量ＤＡＣ回路１０の冗長ビット回路４０に代えて冗長ビット回路７１を有する。冗長ビット回路６１は、コンデンサ６２〜６５、第１のスイッチＳＷ６２、ＳＷ６３、第２のスイッチＳＷ６４、ＳＷ６５を有する。なお、実施の形態３にかかる容量ＤＡＣ回路７０では、第１の比較配線Ｗｐ側に設けられるコンデンサの総容量が実施の形態１にかかる容量ＤＡＣ１０よりも２Ｃ分少ない。また、実施の形態３にかかる容量ＤＡＣ回路７０では、第２の比較配線Ｗｎ側に設けられるコンデンサの総容量が実施の形態１にかかる容量ＤＡＣ１０よりも２Ｃ分少ない。そのため、コンデンサ３７、３８の総容量値が実施の形態１にかかる容量ＤＡＣ１０よりも少なくなっている。

コンデンサ７２は、変換結果の冗長ビットに対応する重みに対応する２Ｃの容量値を有する冗長ビットコンデンサである。また、コンデンサ７２は、変換結果の２ビット目に対応するコンデンサ３３と同じ容量値を有する。コンデンサ７２の他端には第２のスイッチＳＷ７２が設けられている。第２のスイッチＳＷ７２は、コンデンサ７２の他端に、コモン電圧ＶＣＭと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

コンデンサ７３は、変換結果の冗長ビットに対応する重みに対応する４Ｃの容量値を有する冗長ビットコンデンサである。また、コンデンサ７３は、変換結果の３ビット目に対応するコンデンサ３４と同じ容量値を有する。コンデンサ７３の他端には第２のスイッチＳＷ７３が設けられている。第２のスイッチＳＷ７３は、コンデンサ７３の他端に、コモン電圧ＶＣＭと、高電位側基準電圧ＶＲＥＦＰ、低電位側基準電圧ＶＲＥＦＮと、のいずれか１つを選択して与える。

つまり、実施の形態３にかかるアナログデジタル変換回路では、変換結果においてＬＳＢと２ビット目との間に２ビットの冗長ビットを有する。そして、実施の形態３にかかるアナログデジタル変換回路では、重みが異なる冗長ビットコンデンサを有するが、実施の形態３にかかるアナログデジタル変換回路では、２つの冗長ビットコンデンサを用いて１ビットの冗長ビットを構成する。そこで、実施の形態３にかかるアナログデジタル変換回路の動作について以下で説明する。

実施の形態３にかかるアナログデジタル変換回路の容量ＤＡＣ回路７０におけるスイッチ制御について説明する。そこで、図１８に実施の形態３にかかるアナログデジタル変換回路の冗長ビットの制御例を説明する図を示す。図１８では、３ビット目の比較動作から冗長ビットを用いた冗長比較動作までの第１のスイッチ及び第２のスイッチの制御について示した。また、図１８において、１は第１のスイッチ及び第２のスイッチが高電位側基準電圧ＶＲＥＦＰを選択している状態を示し、０は第１のスイッチ及び第２のスイッチが低電位側基準電圧ＶＲＥＦＮを選択している状態を示す。

図１８に示すように、実施の形態３にかかるアナログデジタル変換回路では、変換動作開始時に冗長ビットコンデンサとなるコンデンサ７２、７３のうち対応付けられる重みが小さいコンデンサ７２に接続される第２のスイッチＳＷ７２が高電位側基準電圧ＶＲＥＦＰを選択するようにした上で比較動作を開始する。

そして、３ビット目の比較動作が行われる比較３回目では、３ビット目のＰ側（例えば、第１の比較配線Ｗｐ側）の第１のスイッチＳＷ１４が選択する基準電圧を低電位側基準電圧ＶＲＥＦＮから高電位側基準電圧ＶＲＥＦＰに切り替える。比較３回目では、この状態で比較動作を行い比較結果Ｃｏｕｔがローレベルであれば、２ビット目の比較動作を行う比較４回目で第１のスイッチＳＷ１４が選択する基準電圧を高電位側基準電圧ＶＲＥＦＰから低電位側基準電圧ＶＲＥＦＮに戻す。一方、比較３回目の比較結果Ｃｏｕｔがハイレベルであれば、２ビット目の比較動作を行う比較４回目で第１のスイッチＳＷ１４が選択する基準電圧を高電位側基準電圧ＶＲＥＦＰで維持する。

次いで、比較４回目では、２ビット目のＰ側（例えば、第１の比較配線Ｗｐ側）の第１のスイッチＳＷ１３が選択する基準電圧を低電位側基準電圧ＶＲＥＦＮから高電位側基準電圧ＶＲＥＦＰに切り替える。比較４回目では、この状態で比較動作を行う。そして、比較４回目の比較結果Ｃｏｕｔがローレベルであれば、冗長ビットの比較動作を行う比較５回目で第２のスイッチＳＷ７３が選択する基準電圧を低電圧側基準電圧ＶＲＥＦＮから高電位側基準電圧ＶＲＥＦＰに切り替える。一方、比較４回目の比較結果Ｃｏｕｔがハイレベルであれば、冗長ビットの比較動作を行う比較５回目で第２のスイッチＳＷ７３が選択する基準電圧を低電位側基準電圧ＶＲＥＦＮで維持する。また、比較５回目では、第２のスイッチＳＷ７２が選択する基準電圧は、比較４回目の比較結果Ｃｏｕｔがローレベルであるかハイレベルであるかに関わらず、高電位側基準電圧ＶＲＥＦＰから低電位側基準電圧ＶＲＥＦＮに切り替える。

このように、実施の形態３にかかるアナログデジタル変換回路においても、冗長ビットに対応する第２のスイッチに関しては、直前の比較動作で得られた比較結果に基づき高電位側基準電圧ＶＲＥＦＰを選択するか、低電位側基準電圧ＶＲＥＦＮを選択するか、を切り替える。

上記説明より、実施の形態３にかかるアナログデジタル変換回路では、重みの異なる冗長ビットコンデンサを有し、かつ、冗長ビットコンデンサに与える基準電圧を前の変換結果に基づき切り替えることで、実施の形態１にかかるアナログデジタル変換回路と同様の冗長比較動作を行うことができる。つまり、実施の形態３にかかるアナログデジタル変換回路においても、冗長ビットの制御は、冗長比較の前に行われた通常比較動作の比較結果に基づき行われ、冗長ビットよりも上位のビットの値を変更することはない。従って、実施の形態３にかかるアナログデジタル変換回路においても実施の形態１にかかるアナログデジタル変換回路１と同様に、変換速度の高速化と基準電圧の安定化を実現することができる。

また、実施の形態３にかかるアナログデジタル変換回路では、容量ＤＡＣ回路７０に用いられるコンデンサの総容量値が実施の形態１にかかるアナログデジタル変換回路１の容量ＤＡＣ回路１０よりも少ない。具体的には、そのため、実施の形態３にかかるアナログデジタル変換回路は、実施の形態２にかかる容量ＤＡＣ回路７０に用いられるコンデンサの総容量値は、容量ＤＡＣ回路１０に用いられるコンデンサの総容量値よりも４Ｃ分少ない。コンデンサは半導体チップ上で大きな面積を占める素子であり、このコンデンサの総容量値を削減することで半導体チップの面積を大きく削減することができる。

実施の形態４
実施の形態４では、実施の形態１にかかる容量ＤＡＣ回路１０の別の形態となる容量ＤＡＣ回路８０について説明する。そこで、図１９に実施の形態４にかかる容量ＤＡＣ回路９０の回路図を示す。なお、実施の形態４の説明において、実施の形態１と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。

実施の形態１から実施の形態３で説明した容量ＤＡＣ回路は、変換対象ビットに対する重みを決定するコンデンサ３１〜３６の端子のうち高電位側基準電圧ＶＲＥＦＰ又は低電位側基準電圧ＶＲＥＦＮが入力される側の端子から入力信号を入力するボトムプレートサンプリング型アナログデジタル変換回路を説明した。一方、実施の形態４にかかるアナログデジタル変換回路は、コンデンサ３１〜３６の端子のうち第１の比較配線Ｗｐに接続される側の端子から入力信号を入力するトッププレートサンプリング型アナログデジタル変換回路である。なお、図１９では、冗長ビット回路４０に対応する回路として冗長ビット回路８１を示した。冗長ビット回路８１は、含まれるスイッチが第１のスイッチＳＷ８２と第２のスイッチＳＷ８９となっている。

図１９に示すように、実施の形態４にかる容量ＤＡＣ回路８０は、実施の形態１にかかる容量ＤＡＣ回路１０の入力配線Ｗｉｎ、コモン電圧配線Ｗｃｍを削除し、第１のスイッチＳＷ１１〜ＳＷ１６及び第２のスイッチＳＷ１７〜ＳＷ１９を第１のスイッチＳＷ８１〜ＳＷ８６及び第２のスイッチＳＷ８７〜ＳＷ８９に置き換えたものである。また、実施の形態４にかかる容量ＤＡＣ回路８０では、サンプリングスイッチ（例えば、スイッチＳＷ１）を介して第１の比較配線Ｗｐに入力信号ＶＩＮが与えられる。

第１のスイッチＳＷ８１〜ＳＷ８６及び第２のスイッチＳＷ８７〜ＳＷ８９は、それぞれ、高電位側基準電圧ＶＲＥＦＰと低電位側基準電圧ＶＲＥＦＰとのいずれか一方を選択して、対応するコンデンサに与える。

ここで、実施の形態４にかかるアナログデジタル変換回路においても容量ＤＡＣ回路８０のスイッチ制御は、入力信号ＶＩＮをサンプリングする際に入力信号ＶＩＮを第１の比較配線Ｗｐ側から入力する点が実施の形態１にかかるアナログデジタル変換回路とは異なる。しかしながら、サンプリングした入力信号ＶＩＮに対する比較処理を行う際のスイッチの制御方法は、実施の形態４にかかるアナログデジタル変換回路と実施の形態１にかかるアナログデジタル変換回路１とで同じ方法を採用することができる。

上記説明より、実施の形態４にかかるアナログデジタル変換回路では、トッププレートサンプリング型のアナログデジタル変換回路においても容量ＤＡＣ回路８０に含まれる重みを決定するコンデンサと当該コンデンサに基準電圧を印加するスイッチの構成を容量ＤＡＣ回路１０と同じにする。これにより、実施の形態４にかかるアナログデジタル変換回路においても、実施の形態１にかかるアナログデジタル変換回路１と同様に変換速度の高速化及び参照電圧の安定化を実現することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１ アナログデジタル変換回路
２ 入出力インタフェース
３ 後段信号処理回路
４ 周辺回路
５ 周辺回路
６ 演算部
７ メモリ
８ 入出力インタフェース
９ 前段信号処理回路
１０、６０、７０、８０ 容量ＤＡＣ回路
１１ コンパレータ
１２ 逐次比較レジスタロジック
１３ 出力回路
１４ ＡＤＣタイミング制御回路
２１ ＤＡＣスイッチ制御回路
２２ 冗長ビット制御回路
２３ レジスタ
３０〜３９、５０、６２〜６５、７２、７３ コンデンサ
４０、６１、７１、８１ 冗長ビット回路
Ｓｓａｒ スイッチ制御信号
Ｗｐ 第１の比較配線
Ｗｎ 第２の比較配線
Ｗｉｎ 入力配線
Ｗｃｍ コモン電圧配線

Claims (11)

1. それぞれが第１の比較配線と接続された一端を有し、かつ、変換対象のビットの重みに対応した容量値を有する複数の第１のコンデンサと、
   それぞれが前記複数の第１のコンデンサのうち対応する前記第１のコンデンサに設けられ、それぞれの前記第１のコンデンサの他端に、第１の基準電圧または第２の基準電圧を供給する複数の第１のスイッチと、
   第２の比較配線と接続された一端と、第２のスイッチを介して第１の基準電圧または前記第２の基準電圧と選択的に接続される他端と、を有し、前記変換対象のビットの少なくとも１つと同一の重みを用いて行われる冗長比較動作で用いられる冗長ビットコンデンサと、
   前記第２の比較配線と接続された一端を有する調整コンデンサと、
   前記第１の比較配線と接続され、入力信号電圧が入力される第１の入力端子および前記第２の比較配線と接続され、前記入力信号電圧の比較対象となるコモン電圧が入力される第２の入力端子を有し、前記第１の入力端子の電圧値と前記コモン電圧の電圧値とを比較するコンパレータと、
   を有し、
   前記冗長ビットコンデンサは、前記冗長比較動作の対象となる冗長ビットの重みに対応する容量値を有し、
   前記調整コンデンサの容量値は、前記冗長ビットコンデンサの容量値を前記複数の第１のコンデンサの容量値の合計値から引いた値であり、
   前記調整コンデンサの他端に供給される電圧は、サンプリング処理と比較処理を含む変換処理の期間全体において前記第１の基準電圧又は前記第２の基準電圧により固定される、アナログデジタル変換回路。
2. 入力信号サンプリング動作において、前記複数の第１のスイッチを通じて前記第１のコンデンサの他端に前記入力信号電圧が供給される、請求項１記載のアナログデジタル変換回路。
3. 入力信号サンプリング動作において、前記第１の比較配線に、サンプリングスイッチを介して前記入力信号電圧が供給される、請求項１記載のアナログデジタル変換回路。
4. 前記第１のスイッチおよび前記第２のスイッチを制御し、前記コンパレータの比較結果に基づいて、前記第１の基準電圧または前記第２の基準電圧を前記第１のスイッチに供給し、かつ、前記比較結果に基づいて変換結果を生成する制御ロジック回路をさらに備える、請求項１記載のアナログデジタル変換回路。
5. 前記冗長ビットコンデンサを用いた前記冗長比較動作において、前記制御ロジック回路は、前記冗長比較動作前の比較動作の比較結果に基づいて前記第２のスイッチを制御する、請求項４記載のアナログデジタル変換回路。
6. 前記制御ロジック回路は、前記冗長比較動作における前記冗長比較動作以前の比較動作の比較結果に基づいて、前記変換結果を保持する、請求項５記載のアナログデジタル変換回路。
7. 前記冗長ビットコンデンサは第１の冗長ビットコンデンサであり、前記複数の第１のコンデンサのうちの１つは第２の冗長ビットコンデンサとして機能し、前記第１の冗長ビットコンデンサおよび前記第２の冗長ビットコンデンサは等しい容量値を有する、請求項１記載のアナログデジタル変換回路。
8. 前記調整コンデンサは、第１の調整コンデンサおよび第２の調整コンデンサを有し、前記第１の調整コンデンサは、比較動作期間において、一端が前記第２の比較配線に接続され、他端が第３スイッチを介して第１の基準電圧または第２の基準電圧の一方に接続され、一端が前記第２の比較配線に接続され、他端が比較動作期間において第４スイッチを介して前記第１の基準電圧または前記第２の基準電圧の他方に接続される、請求項１記載のアナログデジタル変換回路。
9. 前記調整コンデンサの他端に供給される電圧は、前記コンパレータの出力にかかわらず固定される、請求項１記載のアナログデジタル変換回路。
10. 前記調整コンデンサは、前記第２の比較配線と、前記第１の基準電圧および前記第２の基準電圧のうちの１つとの間に接続されること、請求項１記載のアナログデジタル変換回路。
11. 前記調整コンデンサは、第１の調整コンデンサおよび第２の調整コンデンサを含み、前記第１の調整コンデンサは前記第２の比較配線と前記第１の基準電圧との間に接続され、前記第２の調整コンデンサは前記第２の比較配線と前記第２の基準電圧との間に接続される、請求項１記載のアナログデジタル変換回路。

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