JPH09275345A

JPH09275345A - Ｄ／ａ変換器

Info

Publication number: JPH09275345A
Application number: JP8413796A
Authority: JP
Inventors: Takuya Harada; 卓哉原田; Hirobumi Isomura; 博文磯村
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-04-05
Filing date: 1996-04-05
Publication date: 1997-10-21
Anticipated expiration: 2016-04-05
Also published as: JP3166603B2

Abstract

(57)【要約】【課題】荷重容量回路を用いたＤ／Ａ変換器を、寄生
容量の影響を受けることなく高精度な出力特性が得ら
れ、しかも簡単な構成で実現できるようにする。【解決手段】容量を基準容量ｃに対して２進化荷重し
たコンデンサＣ２〜Ｃ５と容量ｃのコンデンサＣ１とか
らなるキャパシタアレイ１２を備え、まず各コンデンサ
Ｃ１〜Ｃ５の電荷を放電させ、次にコンデンサＣ２〜Ｃ
５を入力データＤinに応じてＶref 又はＧＮＤ側に，コ
ンデンサＣ１をＧＮＤ側に接続して、キャパシタアレイ
１２にて基準電圧Ｖref をＤinに応じて容量分圧させ、
更にその分圧電圧をサンプルホールド回路１６にてホー
ルドして出力するといった手順で、Ｄ／Ａ変換動作を繰
り返し行なう。そして各コンデンサＣ１〜Ｃ５の電荷放
電時には、その両端に、前回のＤ／Ａ変換結果である出
力電圧Ｖout を印加する。この結果、寄生容量Ｃ７，Ｃ
８に影響されない高精度な出力特性が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルデータを
アナログ電圧に変換するＤ／Ａ変換器に関し、詳しくは
荷重容量回路を用いたＤ／Ａ変換器に関する。

【０００２】

【従来の技術】従来より、Ｄ／Ａ変換器をＣＭＯＳ回路
で実現する際には、多数（例えば、入力データがｎビッ
トであれば２ⁿ 個）の抵抗器を直列接続してなる抵抗
ストリングスを用いて基準電圧を分圧し、抵抗ストリン
グスの入力データに対応した分圧点からスイッチング素
子を介して分圧電圧を取り出すことにより、入力データ
に対応したアナログ電圧を出力するように構成した電圧
ポテンショメータ型のＤ／Ａ変換器が用いられる。

【０００３】ところが、この電圧ポテンショメータ型Ｄ
／Ａ変換器では、入力データが例えば１０ビット以上の
高ビットになると、、各抵抗器の抵抗値のばらつき等に
より、Ｄ／Ａ変換精度が低下し、入力データに対応した
アナログ電圧信号が得られなくなるといった問題があっ
た。

【０００４】一方、ＣＭＯＳ回路で実現するのに好適な
Ａ／Ｄ変換器として、米国特許公報第４１２９８６３号
に開示されているように、アナログ入力電圧をデジタル
値に変換するために入力電圧と基準電圧とを逐次比較す
る逐次比較型のＡ／Ｄ変換器において、その基準電圧
を、容量を２進化荷重した複数のキャパシタからなる荷
重容量回路（キャパシタアレイ）を用いて生成するよう
に構成したＡ／Ｄ変換器が提案されている。

【０００５】この提案のＡ／Ｄ変換器では、キャパシタ
アレイを、デジタルデータからアナログ電圧を生成する
Ｄ／Ａ変換器として用いており、キャパシタアレイは、
ＣＭＯＳ回路で構成した場合に、抵抗ストリングスに比
べて、高精度な特性（容量）を得ることができることか
ら、これを利用することにより、デジタルデータをアナ
ログ電圧に高精度に変換可能なＤ／Ａ変換器を構成でき
る。

【０００６】つまり、図８（ａ）に示す如く、例えば、
４ビットの入力データをアナログ電圧に変換する場合、
キャパシタアレイ５２には、容量の基準値をｃとする
と、容量を夫々、ｃ，２ｃ，４ｃ，８ｃに設定した４個
のキャパシタ（コンデンサ）Ｃａ〜Ｃｄからなるキャパ
シタアレイが使用される。

【０００７】また、このキャパシタアレイ５２を用いて
入力データ（４ビット）をアナログ電圧に変換する際に
は、各コンデンサＣａ〜Ｃｄの一端に、夫々、各端部
に、基準電圧Ｖref が印加された正電位側の基準電圧ラ
インを接続するか、その負電位側のＧＮＤラインを接続
するか、或いはバイアス電圧ＶＢを印加するかを切り換
えるスイッチング素子Ｓａ〜Ｓｄを設けられ、各コンデ
ンサＣａ〜Ｃｄの他端が、基準電圧Ｖref を分圧して出
力する出力ラインとして互いに接続され、更に、各コン
デンサＣａ〜Ｃｄの両端を接続し、しかも各両端にバイ
アス電圧ＶＢを印加するための一対のスイッチング素子
Ｓｅ，Ｓｆが設けられる。

【０００８】そして、このように構成されたＤ／Ａ変換
器５０を用いて、実際に入力データ（４ビット）をアナ
ログ電圧に変換するに当たっては、まずスイッチング素
子Ｓｅ，ＳｆをＯＮすると共に、各スイッチング素子Ｓ
ａ〜Ｓｄをスイッチング素子Ｓｅ側に切り換えることに
より、各コンデンサＣａ〜Ｃｄ両端にバイアス電圧を印
加すると共に、各コンデンサＣａ〜Ｃｄに蓄積された電
荷を放電させる（以下、この動作をバイアス動作とい
う）。そして、その後、スイッチング素子Ｓｅ，Ｓｆを
ＯＦＦさせ、各スイッチング素子Ｓａ〜Ｓｄを、例え
ば、入力データの最下位ビット（ＬＳＢ）が「１」であ
れば、容量荷重が最小のコンデンサＣａに接続されたス
イッチング素子Ｓａを基準電圧ライン（Ｖref ）側に切
り換え、入力データの最上位ビット（ＭＳＢ）が「０」
であれば、容量荷重が最大のコンデンサＣｄに接続され
たスイッチング素子ＳｄをＧＮＤライン（０Ｖ）側に切
り換える、というように、入力データの各ビット値に応
じて基準電圧ライン又はＧＮＤライン側に切り換える
（以下、この動作をセットリング動作という）。

【０００９】この結果、各コンデンサＣａ〜Ｃｄの一端
を互いに接続した出力ラインには、基準電圧ライン−Ｇ
ＮＤライン間の基準電圧を、値０〜値１５に変化する４
ビット入力データに応じて容量分圧した０Ｖ〜Ｖref の
電圧が発生することになり、この電圧をオペアンプＯＰ
ａ等からなるバッファ５４を介して出力するようにすれ
ば、キャパシタアレイ５２をＤ／Ａ変換器として使用す
ることができる。

【００１０】

【発明が解決しようとする課題】ところがＤ／Ａ変換器
を上記のように構成した場合、上記セットリング動作に
よって基準電圧を容量分圧した直後には、入力データに
応じた所望のアナログ電圧が得られるものの、その後暫
くすると（例えば数ｍsec.経過すると）、各コンデンサ
Ｃａ〜Ｃｄに蓄積された電荷が抜けてしまい、出力電圧
が変動するとか、各コンデンサＣａ〜Ｃｄの一端を互い
に接続する出力ラインの配線容量や、出力ラインに接続
されるアナログスイッチの接合容量等により、この出力
ラインと電源（ＶDD），或いはこの出力ラインとＧＮＤ
（０Ｖ）との間に形成される寄生容量Ｃｅ，Ｃｆによ
り、出力電圧が正規の値からずれることがあるといった
問題があった。

【００１１】そして、上記前者の問題（つまり出力電圧
の変動）については、周知のサンプルホールド回路を利
用することにより、比較的容易に解決できるものの、上
記後者の問題（つまり寄生容量による出力誤差）につい
ては、簡単には解決できない。

【００１２】即ち、図８（ａ）に示すように、バッファ
５４の出力側に、スイッチング素子Ｓｇを介して、電荷
蓄積用のコンデンサＣｇとこのコンデンサＣｇの電圧を
出力するオペアンプ（バッファ）ＯＰｂとからなるサン
プルホールド回路６０を設け、上記セットリング動作終
了後、バッファ５４の出力が安定している期間内に、ス
イッチング素子ＳｇをＯＮして、コンデンサＣｇにバッ
ファ５４の出力に応じた電荷を充電させるようにし、こ
のサンプルホールド回路６０からの出力をＤ／Ａ変換結
果を表すアナログ電圧Ｖout として出力するようにすれ
ば、このＤ／Ａ変換器の出力を安定化させることができ
る。

【００１３】ところが、出力ラインの寄生容量Ｃｅ，Ｃ
ｆによる出力誤差は、例えば、図９（ａ）に示す如く、
バイアス電圧ＶＢを０Ｖに設定した場合、入力データが
「００００」で正規の分圧電圧Ｖｏが０Ｖとなるときに
は、バイアス時とセットリング時とで寄生容量Ｃｅ，Ｃ
ｆにかかる電位が等しいため、寄生容量Ｃｅ，Ｃｆの電
荷量の変化はなく、分圧電圧Ｖｏに、寄生容量Ｃｅ，Ｃ
ｆの影響による誤差は生じないものの、入力データ（延
いては分圧電圧Ｖｏ）が大きくなるに従い、バイアス時
とセットリング時とで寄生容量Ｃｅ，Ｃｆにかかる電位
の差が大きくなるため、分圧電圧Ｖｏの誤差が増大す
る。また、バイアス電圧ＶＢを基準電圧Ｖref に設定し
た場合には、入力データが「１１１１」で正規の分圧電
圧Ｖｏが基準電圧Ｖref となるときには、分圧電圧Ｖｏ
に誤差は生じないものの、入力データ（延いては分圧電
圧Ｖｏ）が小さくなるに従い、分圧電圧Ｖｏの誤差が増
大する。また更に、バイアス電圧ＶＢを基準電圧Ｖref
の半分（ＶＢ＝Ｖref ／２）にした場合には、分圧電圧
Ｖｏがこのバイアス電圧ＶＢになるときには誤差は生じ
ないものの、分圧電圧Ｖｏがこれより増加或いは減少す
るに従い、誤差が大きくなる。従って、バイアス電圧Ｖ
Ｂを固定していたのでは、その電圧値をいずれに設定し
ても、良好な出力特性が得られない。

【００１４】そこで、本願発明者らは、この問題を解決
するために、バイアス電圧ＶＢを入力データに応じて変
化させる方法を考えた。例えば、図８（ａ）に示した４
ビットのＤ／Ａ変換器の場合、図８（ｂ）に示す如く、
抵抗ストリングスを利用した２ビットの電圧ポテンショ
メータ型Ｄ／Ａ変換器（ＤＡＣ）６２を別途設け、入力
データD0〜D3の上位２ビットD2，D3を、この２ビットＤ
／Ａ変換器６２でアナログ電圧に変換し、そのアナログ
電圧を、バイアス電圧ＶＢに使うようにするである。

【００１５】しかしこの方法では、図９（ｂ）に示すよ
うに、分圧電圧Ｖｏが、バイアス電圧ＶＢと等しくなる
点で誤差はなくなるが、ＶＢが切り替わる点では誤差が
最も大きくなり、微分非直線性誤差も発生する。また、
この方法では、抵抗ストリングスを用いたＤ／Ａ変換器
を別途設けなければならず、コストアップになるという
問題がある。

【００１６】本発明は、こうした問題に鑑みなされたも
ので、上記のように荷重容量回路（キャパシタアレイ）
を用いてＤ／Ａ変換器を構成するに当たって、荷重容量
回路に形成される寄生容量の影響を受けることなく高精
度なＤ／Ａ変換結果を得ることができ、しかも簡単な構
成で実現できるようにすることを目的とする。

【００１７】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１に記載のＤ／Ａ変換器では、入力
データをアナログ電圧に変換するのに、一端が互いに接
続されたｎ個のキャパシタを備え、各キャパシタの容量
を、前記入力データの各ビットｉ（i:0,1,…,(n-1)）に
対応して、夫々、基準容量の２ⁱ 倍に重み付けした荷重
容量回路（つまり前述のキャパシタアレイ）が用いられ
る。

【００１８】そして、まず放電手段が、前記各キャパシ
タの両端を互いに接続して、各キャパシタの電荷を放電
させ、その後、分圧設定手段が、各キャパシタの開放端
を、夫々、各キャパシタに対応する入力データのビット
値に応じて、基準電圧の正電位側又は負電位側に接続す
ることにより、荷重容量回路に、基準電圧を入力データ
に応じた容量比で分圧させ、ホールド手段が、この分圧
設定手段の動作により各キャパシタの共通の接続点に生
じた分圧電圧をサンプルホールト゛して、そのホールド電
圧をＤ／Ａ変換後の電圧信号として出力する。また放電
手段，分圧設定手段及びホールド手段は、夫々、所定周
期で順次繰り返し動作し、放電手段が、各キャパシタを
放電する際には、ホールド手段からの出力（つまり当該
Ｄ／Ａ変換器からの出力電圧）をバイアス電圧として、
各キャパシタの両端に印加する。

【００１９】この結果、本発明（請求項１）のＤ／Ａ変
換器においては、Ｄ／Ａ変換開始直後や、入力データが
変化した直後には、出力電圧に一時的に誤差が生じるも
のの、入力データの変化が、前述所定周期のＤ／Ａ変換
の少なくとも２周期以上は起こらないようにすれば、前
記各手段が、同じ入力データに対し、前述のバイアス動
作，セットリング動作及びサンプリング動作を繰り返す
うちに、出力電圧が入力データに対応した正規の電圧値
となり、前述のＤ／Ａ変換器に比べて、極めて高精度な
Ｄ／Ａ変換結果を得ることができるようになる。なお、
この動作の詳細については、後述の実施例にて詳しく説
明する。

【００２０】また、本発明（請求項１）によれば、放電
動作時に、ホールド回路にてサンプルホールドした前回
のＤ／Ａ変換結果をバイアス電圧として、荷重容量回路
を構成する各コンデンサの両端に印加するだけでよく、
前述の抵抗ストリングスを用いたＤ／Ａ変換器等、精度
を向上するための特別な回路を別途設ける必要がないた
め、荷重容量回路を用いたＤ／Ａ変換器を、極めて簡単
に構成することができ、そのコスト低減を図ることもで
きる。

【００２１】次に、請求項２に記載のＤ／Ａ変換器は、
前記放電手段，分圧設定手段，及びホールド手段による
所定周期毎のＤ／Ａ変換動作を、少なくとも連続２回以
上は、同一の入力データに対して行なうように構成され
る。このため、常に高精度なＤ／Ａ変換結果が得られる
Ｄ／Ａ変換器を実現できる。

【００２２】また次に、請求項３に記載のＤ／Ａ変換器
においては、荷重容量回路を、入力データのビット数に
対応したｎ個のキャパシタだけでなく、容量が基準容量
に設定され、一端がこれらｎ個のキャパシタと共に互い
に接続された補正用キャパシタを備える。そして、放電
手段が、ｎ個のキャパシタと共に、この補正用キャパシ
タの電荷も放電させ、分圧設定手段は、この補正用キャ
パシタの開放端を、基準電圧の負電位側に接続する。

【００２３】この結果、本発明（請求項３）のＤ／Ａ変
換器によれば、基準電圧Ｖref を１／２ⁿ の分解能にて
分圧し、入力データが最大値であるとき、出力電圧Ｖou
t が、「Ｖout ＝Ｖref ・（２ⁿ −１）／２ⁿ 」とな
る、一般的なＤ／Ａ変換器として動作する。

【００２４】つまり、請求項１に記載のようにｎ個のキ
ャパシタからなる荷重容量回路を用いてＤ／Ａ変換器を
構成した場合、より具体的には、荷重容量回路に図８に
示したキャパシタアレイ５２を用いた場合、キャパシ
タ，つまりコンデンサＣａ〜Ｃｄの個数が入力データに
対応した４個であるため、入力データが最小値「０００
０」であれば、スイッチング素子Ｓａ〜Ｓｄが全てＧＮ
Ｄライン（０Ｖ）に接続されて、出力電圧Ｖout は０Ｖ
となり、入力データが最大値「１１１１」であれば、ス
イッチング素子Ｓａ〜Ｓｄが全て基準電圧ライン（Ｖre
f ）に接続されて、出力電圧Ｖout はＶref となる。従
って、このような構成でも、入力データに対応したアナ
ログ電圧を得ることはできる。

【００２５】しかし、一般に、Ｄ／Ａ変換器は、入力デ
ータがｎビットであれば、基準電圧Ｖref に対して、Ｖ
ref ／２ⁿ の分解能を有し、入力データが「１１１１」
であれば、出力電圧Ｖout がＶref ・１５／１６となる
ように構成される。そこで、本発明（請求項３）では、
出力特性が、こうした一般的なＤ／Ａ変換器と同じにな
るように、重み付けの基準となる基準容量を有するキャ
パシタを出力電圧補正用のキャパシタとして別途使用
し、セットリング動作時には、常にこのキャパシタの一
端を負電位側に接続するようにしているのである。この
結果、本発明（請求項３）によれば、荷重容量回路（キ
ャパシタアレイ）を用いて、従来より一般に使用されて
いるＤ／Ａ変換器と同じ出力特性が得られるＤ／Ａ変換
器を構成でき、汎用性の高いＤ／Ａ変換器を提供でき
る。

【００２６】また、請求項４に記載のＤ／Ａ変換器にお
いては、上記請求項３に記載のＤ／Ａ変換器に、更に、
基準電圧を入力データに応じた抵抗比で分圧したアナロ
グ電圧を出力する電圧ポテンショメータ型Ｄ／Ａ変換回
路を設け、セットリング動作時には、分圧設定手段に
て、補正用キャパシタの開放端をこのＤ／Ａ変換回路の
出力に接続するようにされている。

【００２７】この結果、本発明（請求項４）によれば、
入力データが高ビットである場合、その内の上位ｎビッ
トを荷重容量回路（キャパシタアレイ）を用いてＤ／Ａ
変換し、残りの下位ｘビットを電圧ポテンショメータ型
のＤ／Ａ変換回路にてＤ／Ａ変換し、この電圧ポテンシ
ョメータ型のＤ／Ａ変換回路によるＤ／Ａ変換結果を、
補正用キャパシタを介して、出力電圧に合成するといっ
たことができる。

【００２８】そして、この場合、荷重容量回路（キャパ
シタアレイ）の回路面積と電圧ポテンショメータ型のＤ
／Ａ変換回路を構成する抵抗ストリングスの回路面積と
を考慮して、各回路が受け持つビット数を任意に設定で
きるため、Ｄ／Ａ変換器全体の回路面積を小さくして、
装置の小型化を図ることができる。

【００２９】

【発明の実施の形態】以下に本発明の一実施例を図面と
共に説明する。図１に示すように、本実施例のＤ／Ａ変
換器は、図８に示したＤ／Ａ変換器５２と同様、４ビッ
トの入力データＤin（D0〜D3）をアナログ電圧Ｖout に
変換するためのものであり、キャパシタアレイ１２を備
えたＤ／Ａ変換部１０と、このＤ／Ａ変換部１０を制御
する制御部２０とから構成されている。

【００３０】Ｄ／Ａ変換部１０は、キャパシタアレイ１
２の他、キャパシタアレイ１２の出力ラインＬに接続さ
れたオペアンプＯＰ１からなるバッファ１４、及び、バ
ッファ１４の出力にスイッチング素子Ｓ８を介して接続
され、スイッチング素子Ｓ８のＯＮ時にその出力電圧を
サンプルホールドする、キャパシタ（コンデンサ）Ｃ６
とオペアンプＯＰ２とからなるサンプルホールド回路１
６を備えている。

【００３１】また、キャパシタアレイ１２は、図８に示
したキャパシタアレイ５２と同様、入力データのビット
数（４ビット）に対応して、容量が、夫々、ｃ，２ｃ，
４ｃ，８ｃに設定された４個のキャパシタ（コンデン
サ）Ｃ２，Ｃ３，Ｃ４，Ｃ５を備えると共に、容量ｃの
出力電圧補正用のキャパシタ（コンデンサ）Ｃ１を備え
る。

【００３２】そして、これら各コンデンサＣ１〜Ｃ５の
一端は互いに接続されて、これが出力ラインＬとして形
成されると共に、各コンデンサＣ２〜Ｃ５の他端には、
夫々、各端部に、基準電圧Ｖref が印加された正電位側
の基準電圧ラインを接続するか、その負電位側のＧＮＤ
ラインを接続するか、或いは出力ラインＬを接続するか
を切り換えるスイッチング素子Ｓ２〜Ｓ５が設けられ、
更に、コンデンサＣ１の他端には、ＧＮＤラインを接続
するか、出力ラインＬを接続するかを切り換えるスイッ
チング素子Ｓ１が設けられている。また、出力ラインＬ
と各スイッチング素子Ｓ１〜Ｓ５との間には、スイッチ
ング素子Ｓ６及びＳ７が設けられ、このスイッチング素
子Ｓ６，Ｓ７のＯＮ時に、各スイッチング素子Ｓ１〜Ｓ
５が出力ラインＬ側に切り換えることにより、各コンデ
ンサＣ１〜Ｃ５の両端を接続して、各コンデンサＣ１〜
Ｃ５の電荷を放電できるようにされている。

【００３３】また、スイッチング素子Ｓ６とＳ７との間
の電荷の放電ラインには、サンプルホールド回路１６の
出力が接続され、各コンデンサＣ１〜Ｃ５の電荷放電時
には、各コンデンサＣ１〜Ｃ５の両端電位をサンプルホ
ールド回路１６，延いては当該Ｄ／Ａ変換器からの出力
電圧Ｖout が印加される。

【００３４】なお、上記８個のスイッチング素子Ｓ１〜
Ｓ８の内、スイッチング素子Ｓ６〜Ｓ８は、ｎチャンネ
ルとＰチャンネルのＭＯＳＦＥＴからなる１つのアナロ
グスイッチから構成され、スイッチング素子Ｓ１は、コ
ンデンサＣ１の一端をＧＮＤラインと出力ラインＬとに
択一的に接続するために、ＭＯＳＦＥＴからなる２つの
アナログスイッチＳＷ１，ＳＷ２から構成され（図２
（ａ）参照）、更にスイッチング素子Ｓ２〜Ｓ５は、コ
ンデンサＣ２〜Ｃ５の一端を、夫々、基準電圧ラインと
ＧＮＤラインと出力ラインＬとに択一的に接続するため
に、ＭＯＳＦＥＴからなる３つのアナログスイッチＳＷ
１，ＳＷ２，ＳＷ３から構成されている（図２（ｂ）参
照）。

【００３５】一方、制御部２０は、図３に示す如く、外
部からの入力クロックＣＬＫを分周して、予め設定され
たＤ／Ａ変換周期Ｔｏに対応した基準信号を生成する分
周回路２２と、この分周回路２２からの基準信号を受け
て、Ｄ／Ａ変換周期Ｔｏに同期して入力データＤinをラ
ッチするラッチ回路２４と、このラッチ回路２４にてラ
ッチされた入力データＤin及び分周回路２２からの基準
信号を受けて、上記各スイッチング素子Ｓ１〜Ｓ８の切
り換えタイミング（換言すれば、バイアス動作，セット
リング動作，及びサンプリング動作の各動作タイミン
グ）を制御する制御信号を生成する制御回路２６とから
構成されている。

【００３６】即ち、制御部２０は、図４に示す如く、制
御回路２６の動作によって、分周回路２２から出力され
るＤ／Ａ変換周期Ｔｏ（本実施例では１０μ〜５０μse
c.程度の周期）を表す基準信号に基づき、まず、このＤ
／Ａ変換周期Ｔｏ内の所定期間だけハイレベルとなるバ
イアス用の制御信号と、この制御信号の立下がり
後、Ｄ／Ａ変換の１周期が経過して次に制御信号が立
ち上がるまでの間の所定期間だけハイレベルとなるセッ
トリング用の制御信号と、この制御信号がハイレベ
ルとなって出力ラインＬの分圧電圧Ｖｏが安定するのに
要する所定時間経過後にハイレベルとなり、その後制御
信号がローレベルに反転するまでの間にローレベルと
なる、サンプリング用の制御信号とを、夫々、生成す
る。

【００３７】そして、制御回路２６は、この生成した３
種の制御信号〜の内、制御信号がハイレベルにあ
るときには、スイッチング素子Ｓ６，Ｓ７をＯＮすると
共に、スイッチング素子Ｓ１〜Ｓ５をスイッチング素子
Ｓ６側に切り換えることにより、キャパシタアレイ１２
を構成する各コンデンサＣ１〜Ｃ５の両端を接続して電
荷を放電させると共に、各コンデンサＣ１〜Ｃ５の両端
に、バイアス電圧としてサンプルホールド回路１６の出
力電圧Ｖout を印加する（バイアス動作）。

【００３８】また制御信号がハイレベルにあるときに
は、ラッチ回路２４にラッチされた入力データＤinの
内、ＬＳＢ（D0）側を容量の小さいコンデンサＣ２側に
対応するように、入力データＤinの各ビット値D0〜D3を
各コンデンサＣ２〜Ｃ５に対応させ、各ビット値D0〜D3
が値「１」であれば基準電圧ライン側へ、逆に各ビット
値D0〜D3が値「０」であればＧＮＤライン側へと、スイ
ッチング素子Ｓ２〜Ｓ５を切り換えると共に、スイッチ
ング素子Ｓ１をＧＮＤライン側に切り換えることによ
り、基準電圧Ｖref を入力データＤinに応じて、Ｖref
／１６の分解能にて容量分圧させる（セットリング動
作）。

【００３９】また更に、制御信号がハイレベルにある
ときには、スイッチング素子Ｓ８をＯＮして、キャパシ
タアレイ１２で容量分圧した出力ラインＬの電圧値を、
サンプルホールド回路１６にサンプルホールドさせる
（サンプリング動作）。なお、本実施例においては、上
記バイアス動作を実行するための制御部２０及びスイッ
チング素子Ｓ１〜Ｓ７が放電手段に、上記セットリング
動作を実行するための制御部２０及びスイッチング素子
Ｓ１〜Ｓ５が分圧設定手段に、上記サンプリング動作を
実行するための制御部２０，スイッチング素子Ｓ８及び
サンプルホールド回路６０がホールド手段に、夫々相当
する。

【００４０】以上説明したように、本実施例のＤ／Ａ変
換器においては、バイアス動作，セットリング動作及び
サンプリング動作を、所定周期（１０μ〜５０μsec.）
で繰り返し実行することにより、入力電圧Ｄinをアナロ
グ電圧Ｖout に変換し、しかも、バイアス動作中には、
キャパシタアレイ５２を構成する各コンデンサＣ１〜Ｃ
５の両端に、バイアス電圧として、出力電圧Ｖout を印
加する。

【００４１】このため、本実施例のＤ／Ａ変換器によれ
ば、Ｄ／Ａ変換開始直後や、入力データが変化した直後
には、出力電圧に一時的に誤差が生じるものの、同じ入
力データに対し、バイアス動作，セットリング動作及び
サンプリング動作を繰り返す内に、出力電圧Ｖout が入
力データＤinに対応した正規の電圧値となり、極めて高
精度なＤ／Ａ変換結果を得ることができる。

【００４２】また、本実施例では、キャパシタアレイ１
２に出力電圧補正用のコンデンサＣ１を設け、セットリ
ング時には、このコンデンサＣ１の開放端側を、常に、
スイッチング素子Ｓ１にてＧＮＤラインに接続するよう
に構成されているため、図５に示す如く、出力電圧Ｖou
t は、入力データＤinの「００００」から「１１１１」
までの変化に対応して、０ＶからＶref ・１５／１６Ｖ
まで、Ｖref ／１６の分解能で変化する。このため、本
発明によれば、従来より一般的に使用されているＤ／Ａ
変換器と同様の出力特性を得ることができる。

【００４３】次に、出力電圧Ｖout をバイアス電圧とし
て各コンデンサＣ１〜Ｃ５の両端に印加することによ
り、どの程度Ｄ／Ａ変換誤差が改善されるのかを検証す
る。まず本実施例のＤ／Ａ変換器において、キャパシタ
アレイ１２の各コンデンサＣ１〜Ｃ５の容量の基準値
（基準容量）ｃを５ｐＦとし、コンデンサアレイ１２に
存在するＧＮＤライン側の寄生容量Ｃ７を２ｐＦ，電源
ライン側の寄生容量Ｃ８を２ｐＦとする。この場合、各
寄生容量Ｃ７，Ｃ８は、基準容量ｃで換算すると、０．
４ｃとなる。

【００４４】また、寄生容量Ｃ７，Ｃ８による出力誤差
は、バイアス電圧が０Ｖの場合、入力データＤinが最大
値「１１１１」のときに最も大きくなることから、電源
電圧ＶDD＝基準電圧Ｖref ＝５Ｖとし、出力電圧が０Ｖ
の状態から入力データが最大値「１１１１」に切り替わ
った時に生じる出力誤差を算出する。

【００４５】まず入力データＤinが「１１１１」に変化
した直後の１回目の変換では、出力電圧Ｖout は０Ｖで
あることから、１回目のバイアス時には、図６（ａ）に
示すように、コンデンサＣ１〜Ｃ５の両端に印加される
バイアス電圧も０Ｖとなる。従って、この状態での各コ
ンデンサＣ１〜Ｃ５，Ｃ７，Ｃ８の電荷の総量は、出力
ラインＬと電源ＶDDとの寄生容量Ｃ８により、次式(1)
のようになる。

【００４６】（−５）・０．４＝−２ｃ …(1) 次に、セットリング時は、スイッチング素子Ｓ１はＧＮ
Ｄライン側に接続され、スイッチング素子Ｓ２〜Ｓ５は
入力データ「１１１１」に応じて、基準電圧ライン側に
接続されることから、図６（ｂ）に示すように、コンデ
ンサＣ１の開放端側電位は０Ｖ，コンデンサＣ２〜Ｃ５
の開放端側電位はＶref となる。この結果、１回目のセ
ットリング後の各コンデンサＣ１〜Ｃ５，Ｃ７，Ｃ８の
電荷の総量は、出力ラインＬの電圧（分圧電圧）をＶｏ
とすると、次式(2) のようになる。（Ｖｏ−５）・（ｃ＋２ｃ＋４ｃ＋８ｃ＋０．４ｃ）＋Ｖｏ・（ｃ＋０．４ｃ）＝１６．８Ｖｏ・ｃ−７７ｃ …(2) バイアス時にコンデンサＣ１〜Ｃ５，Ｃ７，Ｃ８全体に
蓄えられた電荷量は、セットリング後に電荷が再配分さ
れても、電荷量の総和は変化しないため、上記の(1)，
(2)式から、１６．８Ｖｏ−７７ｃ＝−２ｃとなり、分
圧電圧Ｖｏを求めると、４．４６４３Ｖとなる。

【００４７】ここで、コンデンサアレイ１２が、寄生容
量Ｃ７，Ｃ８がなく、理想的なコンデンサアレイである
とし、出力電圧Ｖｏを求めてみると、バイアス時に全コ
ンデンサＣ１〜Ｃ５，Ｃ７，Ｃ８に蓄えられる総電荷量
は、全コンデンサの両端電位が０Ｖとなるため、電荷量
は０となる。この結果、この場合のセットリング後の総
電荷量（理想値）は、次式(3) の如くなり、この式から
理想の分圧電圧Ｖｏを求めると、４．６８７５Ｖとな
る。

【００４８】（Ｖｏ−５）・（ｃ＋２ｃ＋４ｃ＋８ｃ）＋Ｖｏ・ｃ＝１６Ｖｏ・ｃ−７５ｃ …(3) 従って、上記のような寄生容量Ｃ７，Ｃ８が存在する場
合の、分圧電圧Ｖｏ，延いては出力電圧Ｖout の誤差
は、４．４６４３Ｖ−４．６８７５Ｖ＝−２２３．３ｍ
Ｖとなる。

【００４９】しかし、本実施例では、バイアス電圧に出
力電圧Ｖout を使用するため、２回目のバイアス電圧に
は、図６（ｃ）に示すように、１回目の出力電圧４．４
６４３Ｖを使うことになる。従って、入力データＤinが
「１１１１」であるときの２回目のバイアス時の全コン
デンサの総電荷量は、コンデンサＣ１〜Ｃ５は両端電位
が４．４６４３Ｖであるので電荷量は０であり、寄生容
量Ｃ７，Ｃ８を考えると、次式(4) のようになる。

【００５０】（４．４６４３−５）・０．４ｃ＋４．４６４３・０．４ｃ＝１．５７１４４ｃ …(4) そして、セットリング後の電荷量は、上記(2) 式の通り
であるので、バイアス時の電荷量がこれと等しいとして
分圧電圧Ｖｏを求めると、４．６７６８７１Ｖとなる。
このため、分圧電圧Ｖｏ，延いては出力電圧Ｖout の誤
差は、４．６７６８７１Ｖ−４．６８７５Ｖ＝−１０．
６３ｍＶ（２．０７３％）となり、大きく改善される。

【００５１】さらに３回目の出力電圧Ｖｏを算出する。
バイアス電圧は、２回目の出力電圧４．６７６８７１Ｖ
であり、全コンデンサの総電荷量は、次式(5) のように
なる。（４．６７６８７１−５）・０．４ｃ＋４．６７６８７１・０．４ｃ＝１．７４１４７２ｃ …(5) セットリング後の電荷量は、上記(2) 式の通りであるの
で、バイアス時の電荷量がこれと等しいとして分圧電圧
Ｖｏを求めると、４．６８６９９２Ｖとなる。従って、
分圧電圧Ｖｏ，延いては出力電圧Ｖout の誤差は、４．
６８６９９２Ｖ−４．６８７５Ｖ＝−０．５０７６ｍＶ
（０．０１０％）となり、更に大きく改善される。

【００５２】この動作を図４のタイムチャートに従って
説明する。Ｄ／Ａ変換は周期Ｔｏで繰り返され、同じデ
ータに対して、最低２回以上連続してＤ／Ａ変換が実施
される。入力データは、セットリング信号の立上がり
でラッチに取り込まれ、そのデータにより、スイッチン
グ素子Ｓ２〜Ｓ５がセットリング時に基準電圧Ｖref、
またはＧＮＤに切り換えられる。

【００５３】入力データＤin2 の１回目のＤ／Ａ変換で
は、バイアス時は前回の入力データＤin1 による出力電
圧でキャパシタ両端がバイアスされるため、キャパシタ
アレイの出力の寄生容量の影響で、入力データＤin2 の
Ｄ／Ａ変換値は、大きな誤差が発生し、入力データＤin
2 に対する出力電圧の理論値に対して低くなっている。

【００５４】これが２回目の変換では、バイアス電圧
が、１回目の出力電圧となり、誤差は減少し、出力電圧
は理論値に近づく。入力データＤin3 に対しては、３回
連続して変換がおこなわれ、１回目の変換ではバイアス
電圧が前回の変換の入力データＤin2 による出力電圧で
あるため、誤差が大きく、これが２回目、３回目の変換
で理想値に近づいてゆく。

【００５５】このように、本実施例によれば、バイアス
電圧に、前回のＤ／Ａ変換結果である出力電圧Ｖout を
用いるので、Ｄ／Ａ変換（バイアス，セットリング，サ
ンプリング動作）を繰り返すことで、寄生容量Ｃ７，Ｃ
８の影響による誤差を小さくし、誤差を０に収束させる
ことができる。そして、本実施例によれば、出力電圧Ｖ
out をバイアス電圧としてコンデンサＣ１〜Ｃ５の両端
に印加するだけでよく、Ｄ／Ａ変換精度を向上するため
の特別な回路を別途設ける必要がないため、キャパシタ
アレイを用いたＤ／Ａ変換器を、極めて簡単に構成する
ことができ、そのコスト低減を図ることもできる。

【００５６】以上、本発明の一実施例について説明した
が本発明は、上記実施例に限定されるものではなく、種
々の態様をとることができる。例えば、上記実施例で
は、４ビットのＤ／Ａ変換器について説明したが、入力
データのビット数が多い場合には、そのビット数に応じ
てキャパシタアレイを構成するコンデンサ及びスイッチ
ング素子の数を増加すればよい。そして、こうしたキャ
パシタアレイは、ＣＭＯＳ回路にて、各キャパシタを高
精度に（つまり容量のばらつきなく）形成でき、抵抗ス
トリングスを用いた電圧ポテンショメータ型のＤ／Ａ変
換器のように入力データのビット数が精度の悪化により
制限されることはなく、高ビットの入力データにも対応
させることができる。

【００５７】また、例えば図７に示す如く、上記実施例
のＤ／Ａ変換部１０と同様に構成した４ビットのＤ／Ａ
変換部を、ｍビット（ｍ＝ｎ＋ｘ）の入力データＤinの
内の上位ｎビット（４ビット）をアナログ電圧に変換す
る、上位４ビットＤ／Ａ変換部３０として使用し、この
Ｄ／Ａ変換部３０のセットリング時に、スイッチング素
子Ｓ１を介して、出力電圧補正用のコンデンサＣ１に、
抵抗ストリングスからなる電圧ポテンショメータ型のＤ
／Ａ変換回路の出力を入力するようにし、このＤ／Ａ変
換回路を、入力データＤinの内の下位ｘビットをアナロ
グ電圧に変換する、上位ｘビットＤ／Ａ変換部４０とし
て使用するようにしてもよい。

【００５８】そして、この場合、入力データＤinの上位
４ビットをキャパシタアレイからなる上位４ビットＤ／
Ａ変換部３０にてＤ／Ａ変換し、入力データＤinの下位
ｘビットを電圧ポテンショメータ型の下位ｘビットＤ／
Ａ変換部４０にてＤ／Ａ変換し、これら各Ｄ／Ａ変換部
３０，４０によるＤ／Ａ変換結果を、コンデンサＣ１を
介して合成し、基準電圧Ｖref を、入力データＤinに応
じて、Ｖref ／ｍ² の分解能にて分圧した出力電圧Ｖou
t を生成できる。

【００５９】なお、図に示す下位ｘビットＤ／Ａ変換部
４０は、抵抗値が同じｙ個（ｙ＝２ ^x ）の抵抗器Ｒ０〜
Ｒｙを直列接続し、その両端を基準電圧ライン及びＧＮ
Ｄラインに夫々接続することにより、各抵抗器Ｒ０〜Ｒ
ｙにより基準電圧Ｖref を分圧し、各抵抗器Ｒ０〜Ｒｙ
のグランドライン側に設けたｙ個のスイッチング素子Ｓ
ｒ１〜Ｓｒｙのいずれかを介して、入力データＤinの下
位ｘビットの値２^x に対応した分圧点電圧を取り出せる
ように構成したものである。そして、制御部２０′に
は、この分圧電圧取出用のスイッチング素子を入力デー
タＤinの下位ｘビットに応じて切り換えるための制御信
号を生成する制御回路も設けられる。なお、このための
回路構成等については、従来よりよく知られているの
で、詳しい説明は省略する。

【図面の簡単な説明】

【図１】実施例のＤ／Ａ変換器の構成を表す説明図で
ある。

【図２】キャパシタアレイを構成する各コンデンサに
接続されるスイッチング素子の構成を説明する説明図で
ある。

【図３】制御部の構成を説明するブロック図である。

【図４】実施例のＤ／Ａ変換器の動作を説明するタイ
ムチャートである。

【図５】実施例のＤ／Ａ変換器の出力特性を表す説明
図である。

【図６】実施例のＤ／Ａ変換器による出力誤差の収束
過程を説明する動作説明図である。

【図７】キャパシタアレイを利用したＤ／Ａ変換器と
電圧ポテンショメータ型Ｄ／Ａ変換器とを組み合わせた
Ｄ／Ａ変換器の構成を表す説明図である。

【図８】従来の逐次比較型のＡ／Ｄ変換器において用
いられるキャパシタアレイからなるＤ／Ａ変換器の構成
及びその改善案を説明する説明図である。

【図９】図９に示したＤ／Ａ変換器の出力特性を説明
する説明図である。

【符号の説明】

１０…Ｄ／Ａ変換部１２…コンデンサアレイ１
４…バッファ１６…サンプルホールド回路２０…制御部Ｓ１〜Ｓ８…スイッチング素子Ｃ１〜Ｃ６…キャパ
シタ（コンデンサ）Ｃ７，Ｃ８…寄生容量２２…分周回路２４…ラ
ッチ回路２６…制御回路３０…上位４ビットＤ／Ａ変換部４０…下位ｘビットＤ／Ａ変換部

Claims

【特許請求の範囲】

【請求項１】ｎビットのデジタル入力データをアナロ
グ電圧に変換するＤ／Ａ変換器であって、一端が互いに接続されたｎ個のキャパシタを備え、各キ
ャパシタの容量を、前記入力データの各ビットｉ（i:0,
1,…,(n-1)）に対応して、夫々、基準容量の２ⁱ 倍に重
み付けした荷重容量回路と、所定周期毎に、該周期よりも短い所定時間だけ、前記各
キャパシタの両端を互いに接続して、各キャパシタの電
荷を放電させる放電手段と、前記所定周期毎に、前記放電手段が前記各キャパシタの
電荷を放電させた後、前記各キャパシタの開放端を、夫
々、各キャパシタに対応する前記入力データのビット値
に応じて、基準電圧の正電位側又は負電位側に接続する
ことにより、前記荷重容量回路に、前記基準電圧を前記
入力データに応じた容量比で分圧させる分圧設定手段
と、該分圧設定手段の動作により前記各キャパシタの共通の
接続点に生じた分圧電圧をサンプルホールト゛し、該ホー
ルド電圧をＤ／Ａ変換後の電圧信号として出力するホー
ルド手段と、を備え、前記放電手段が、前記各キャパシタを放電する
際、前記ホールド手段からの出力をバイアス電圧とし
て、前記各キャパシタの両端に印加することを特徴とす
るＤ／Ａ変換器。
【請求項２】前記放電手段，分圧設定手段，及びホー
ルド手段による所定周期毎のＤ／Ａ変換動作を、少なく
とも連続２回以上は、同一の入力データに対して行なう
ことを特徴とする請求項１に記載のＤ／Ａ変換器。
【請求項３】請求項１又は請求項２に記載のＤ／Ａ変
換器において、前記荷重容量回路は、前記ｎ個のキャパシタに加えて、
容量が前記基準容量に設定され、一端がｎ個のキャパシ
タと共に互いに接続された補正用キャパシタを備え、前記放電手段は、前記所定周期毎に、前記各キャパシタ
と共に前記補正用キャパシタの電荷も放電させ、前記分圧設定手段は、前記所定周期毎に、前記補正用キ
ャパシタの開放端を、基準電圧の負電位側に接続するこ
とを特徴とするＤ／Ａ変換器。
【請求項４】請求項３に記載のＤ／Ａ変換器におい
て、前記基準電圧を入力データに応じた抵抗比で分圧したア
ナログ電圧を出力する電圧ポテンショメータ型Ｄ／Ａ変
換回路を設け、前記分圧設定手段を、前記所定周期毎に、前記補正用キ
ャパシタの開放端を、基準電圧の負電位側に代えて前記
Ｄ／Ａ変換回路の出力に接続するよう構成してなること
を特徴とするＤ／Ａ変換器。