JPH0319430A - デイジタルーアナログ変換器 - Google Patents
デイジタルーアナログ変換器Info
- Publication number
- JPH0319430A JPH0319430A JP15364289A JP15364289A JPH0319430A JP H0319430 A JPH0319430 A JP H0319430A JP 15364289 A JP15364289 A JP 15364289A JP 15364289 A JP15364289 A JP 15364289A JP H0319430 A JPH0319430 A JP H0319430A
- Authority
- JP
- Japan
- Prior art keywords
- capacitance
- series circuits
- resistance series
- operational amplifier
- resistance
- Prior art date
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- Pending
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- 230000001052 transient effect Effects 0.000 abstract description 8
- 239000003990 capacitor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
？発明はディジタル符号をアナログ信号に変換する装置
に関し、特に集積回路化するのに適した構造に関する。
に関し、特に集積回路化するのに適した構造に関する。
〔従来の技術｝
従来、この種のディジタルーアナログ変換器（以下Ｄ／
Ａ変換器と記す）方式で第２図に示される回路による方
式は、集積化するのに適した構造として公知である。木
回路の動作は蓄電器Ｃ，〜ＣＭのうち、入力ディジタル
符号に対応した蓄電器において、蓄電器の片方の電極に
基準電圧ＶＲＲ■又はＶＲＦ．ｈが接続される．蓄電器
の他方の電極に、基準電圧源ＶＲｇＦ，とＶＲｇＦｓの
中間電位が出力される演算増幅器１の正相入力に入力さ
れ、演算増幅器ｌの出力に入力ディジタル符号に比例し
たアナログ電圧を得るものである。
Ａ変換器と記す）方式で第２図に示される回路による方
式は、集積化するのに適した構造として公知である。木
回路の動作は蓄電器Ｃ，〜ＣＭのうち、入力ディジタル
符号に対応した蓄電器において、蓄電器の片方の電極に
基準電圧ＶＲＲ■又はＶＲＦ．ｈが接続される．蓄電器
の他方の電極に、基準電圧源ＶＲｇＦ，とＶＲｇＦｓの
中間電位が出力される演算増幅器１の正相入力に入力さ
れ、演算増幅器ｌの出力に入力ディジタル符号に比例し
たアナログ電圧を得るものである。
一例としてＮ＝＋６として、蓄電器が１６個のＤ／Ａ変
換器を考える。また、蓄電器Ｃ．〜Ｃ１．の容量値は全
て等し＜Ｃｕで表わせるとするとし、入力ディジタル符
号が２進表示で（０１１１），であるとする。この場合
、（０１１１）．＝（７）．．であるから、０１〜Ｃ．
．の内、？個の蓄電器がＶＲＩＩヨに接続され、残りは
ＶＲＩＩ■に接続されるため、Ｄ／Ａ変換器の出力電圧
Ｖ。Ｌｌ７はＶｏｕｔ”−７＜Ｖ．．ｔ． Ｖ，．ｒ
．） ”’ （１）となる。
換器を考える。また、蓄電器Ｃ．〜Ｃ１．の容量値は全
て等し＜Ｃｕで表わせるとするとし、入力ディジタル符
号が２進表示で（０１１１），であるとする。この場合
、（０１１１）．＝（７）．．であるから、０１〜Ｃ．
．の内、？個の蓄電器がＶＲＩＩヨに接続され、残りは
ＶＲＩＩ■に接続されるため、Ｄ／Ａ変換器の出力電圧
Ｖ。Ｌｌ７はＶｏｕｔ”−７＜Ｖ．．ｔ． Ｖ，．ｒ
．） ”’ （１）となる。
１６
（ただし、基準電圧源Ｖ。Ｆ＋ＩＶＲａ■の電位をそれ
ぞれｖｒ．■ｐＶｒａ■とする） このように、入力デイジタル符号に比例したアナログ信
号を得ることができる．（ｌ）式に表されるように、本
方式によるＤ／Ａ変換器の精度は容量の絶対値には依存
せず、Ｃ１〜Ｃ，４のＮ個の容量値の相対精度にのみ依
存する（Ｖｒ＊ｔ＋ｓＶｔ＊ｔ＊は一定値である）。
ぞれｖｒ．■ｐＶｒａ■とする） このように、入力デイジタル符号に比例したアナログ信
号を得ることができる．（ｌ）式に表されるように、本
方式によるＤ／Ａ変換器の精度は容量の絶対値には依存
せず、Ｃ１〜Ｃ，４のＮ個の容量値の相対精度にのみ依
存する（Ｖｒ＊ｔ＋ｓＶｔ＊ｔ＊は一定値である）。
特に，半導体集積装置においては、上述した蓄電器Ｃ，
〜ＣＮの相対精度が高く、１０ビット程度までのＤ／Ａ
変換器を集積化するのに適している．上述したＤ／Ａ変
換器において、演算増幅器ｌは負荷条件の変動や外来雑
音に対する充分な耐力を備えるためのものであり、高精
度Ｄ／Ａ変換器を構成するためには不可欠である。
〜ＣＮの相対精度が高く、１０ビット程度までのＤ／Ａ
変換器を集積化するのに適している．上述したＤ／Ａ変
換器において、演算増幅器ｌは負荷条件の変動や外来雑
音に対する充分な耐力を備えるためのものであり、高精
度Ｄ／Ａ変換器を構成するためには不可欠である。
しかしながら、上述したディジタルーアナログ変換器は
ディジタル符号により出力されるアナログ電圧の過渡応
答が異なるため、デイジタル符号の変化時に過渡的に歪
が増大するという欠点があった。
ディジタル符号により出力されるアナログ電圧の過渡応
答が異なるため、デイジタル符号の変化時に過渡的に歪
が増大するという欠点があった。
歪の発生は第１に、演算増幅器の有限スルーレ−トに起
因する。即ち、全ての演算増幅器は有限のスルーレート
ｓＬ＝ １ｄＶｏｕｔｌ，，，を有するため、大ｄｔ 振幅を出力する場合と、小振幅を出力する場合で、出力
最終値に収束するまでの時間が異なる。このため、入力
電圧の変化時に過渡的に歪が増大するのである。
因する。即ち、全ての演算増幅器は有限のスルーレート
ｓＬ＝ １ｄＶｏｕｔｌ，，，を有するため、大ｄｔ 振幅を出力する場合と、小振幅を出力する場合で、出力
最終値に収束するまでの時間が異なる。このため、入力
電圧の変化時に過渡的に歪が増大するのである。
第３図に一例を挙げて説明する。ＶＱＵＴ＝Ｏ，の状態
よりＶ。ＬＩ？・３■。及び■。ｕｔ＝ｖｏを出力する
場合を考える．演算増幅器のスルーレートをＳＬとする
と、Ｖｏｕｙ ＝ ３ Ｖｏを出力する場合は【く１だ
において、ｖ。
よりＶ。ＬＩ？・３■。及び■。ｕｔ＝ｖｏを出力する
場合を考える．演算増幅器のスルーレートをＳＬとする
と、Ｖｏｕｙ ＝ ３ Ｖｏを出力する場合は【く１だ
において、ｖ。
■。ＵＴ＝ｖｏを出力する場合にはｔ ＜Ｓｔ，におい
て出力波形の傾斜が一定となる。出力電圧が最終値に収
■。
て出力波形の傾斜が一定となる。出力電圧が最終値に収
■。
ｎ：１（ただし１（ｎ（３）又、（１＜π）においては
？：１である。従って、出力電圧が最終値に収束３■ するまでの間（ ｏ ＜ ｔ ＜ＥＴ”）過渡的に歪が
増大する。
？：１である。従って、出力電圧が最終値に収束３■ するまでの間（ ｏ ＜ ｔ ＜ＥＴ”）過渡的に歪が
増大する。
歪の発生のもう一つの原因は半導体集積装置上に実現さ
れるスイッチ素子はオン抵抗がそのスイッチ素子に印加
されるアナログ電圧値に依存することによる。即ち、蓄
電器の一方の電極がＶＲＥＦＩあるいは■。、に接続さ
れるのであるが、Ｖ Ｒ ｇ Ｆ ＋に接続される。ス
イッチのオン抵抗とＶ−，．に接続されるスイッチのオ
ン抵抗が異なる。そのため、スイッチのオン抵抗とその
スイッチに直列に接続された容量で決まる時定数がＶＲ
Ｅ■に接続される場合とＶ ，ｌｇ Ｆ ｍに接続され
る場合で一致しない。このため、入力デイジタル符号の
変化時に過渡的に歪が増大する． 本発明の目的は前記課題を解決したディジタル−アナロ
グ変換器を提供することにある。
れるスイッチ素子はオン抵抗がそのスイッチ素子に印加
されるアナログ電圧値に依存することによる。即ち、蓄
電器の一方の電極がＶＲＥＦＩあるいは■。、に接続さ
れるのであるが、Ｖ Ｒ ｇ Ｆ ＋に接続される。ス
イッチのオン抵抗とＶ−，．に接続されるスイッチのオ
ン抵抗が異なる。そのため、スイッチのオン抵抗とその
スイッチに直列に接続された容量で決まる時定数がＶＲ
Ｅ■に接続される場合とＶ ，ｌｇ Ｆ ｍに接続され
る場合で一致しない。このため、入力デイジタル符号の
変化時に過渡的に歪が増大する． 本発明の目的は前記課題を解決したディジタル−アナロ
グ変換器を提供することにある。
１課題を解決するための手段〕
前記目的を達成するため、本発明のディジタル−アナロ
グ変換器においては、互いに異なる電位を有する第１及
び第２の基準電圧源と、ディジタル符号が入力されるス
イッチ制御回路と、１つの容量素子及び１つの抵抗素子
が互いに直列接続された複数の容量一抵抗直列回路と、
該複数の容量一抵抗直列回路のそれぞれの第１の端子を
前記スイッチ制御回路の出力信号に応じて前記第１の基
準電圧源又は第２の基準電圧源に分配して接続するスイ
ッチ手段と、逆相入力端子と出力端子が短絡された演算
増幅器とを備え、前記複数の容量一抵抗直列回路のそれ
ぞれの第２の端子をまとめて前記演算増幅器正相入力端
子に接続し、前記複数の容量一抵抗直列回路の時定数を
等しく設定したものである。
グ変換器においては、互いに異なる電位を有する第１及
び第２の基準電圧源と、ディジタル符号が入力されるス
イッチ制御回路と、１つの容量素子及び１つの抵抗素子
が互いに直列接続された複数の容量一抵抗直列回路と、
該複数の容量一抵抗直列回路のそれぞれの第１の端子を
前記スイッチ制御回路の出力信号に応じて前記第１の基
準電圧源又は第２の基準電圧源に分配して接続するスイ
ッチ手段と、逆相入力端子と出力端子が短絡された演算
増幅器とを備え、前記複数の容量一抵抗直列回路のそれ
ぞれの第２の端子をまとめて前記演算増幅器正相入力端
子に接続し、前記複数の容量一抵抗直列回路の時定数を
等しく設定したものである。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
図において、本発明は互いに異なる電位Ｖｒ＊ｌ＋ｒＶ
ｒ＊ｆｍを有する第１及び第２の電圧源Ｖｌ１１１Ｆ＋
＊ｖｌｌ：Ｆ＋と、ディジタル入力端子ａと、デイジ
タル入力端子ａより入力されるデイジタル符号値が入力
されるスイッチ制御回路２と、容量素子Ｃ，〜ＣＮ及び
抵抗素子Ｒ１〜Ｒｓが互いに直列接続されたＮ個の容量
一抵抗直列回路と、該Ｎ＃の容量一抵抗直列回路のそれ
ぞれの第１の端子を前記スイッチ制御回路２の出力信号
に応じて第１の電圧源ＶＩ１ｇｐ＋に接続するスイッチ
素子Ｓｌｌ〜ＳＮ＋と、第２の電圧源ＶＩＩＥＦ．に接
続するスイッチ素子Ｓ．１〜ＳｓＮと、逆相入力端子と
出力端子が短絡された演算増幅器ｌとを備え、前記Ｎ個
の容量一抵抗直列回路のそれぞれの第２の端子をまとめ
て演算増幅器１の正相入力端子に接続されている．ここ
で、Ｎ個の容量一抵抗直列回路の特定は等しく設定され
ている．すなわち、Ｒ Ｃ， ＝Ｒ，Ｃ， ＝・・・＝
ＲＮＣＮである。
ｒ＊ｆｍを有する第１及び第２の電圧源Ｖｌ１１１Ｆ＋
＊ｖｌｌ：Ｆ＋と、ディジタル入力端子ａと、デイジ
タル入力端子ａより入力されるデイジタル符号値が入力
されるスイッチ制御回路２と、容量素子Ｃ，〜ＣＮ及び
抵抗素子Ｒ１〜Ｒｓが互いに直列接続されたＮ個の容量
一抵抗直列回路と、該Ｎ＃の容量一抵抗直列回路のそれ
ぞれの第１の端子を前記スイッチ制御回路２の出力信号
に応じて第１の電圧源ＶＩ１ｇｐ＋に接続するスイッチ
素子Ｓｌｌ〜ＳＮ＋と、第２の電圧源ＶＩＩＥＦ．に接
続するスイッチ素子Ｓ．１〜ＳｓＮと、逆相入力端子と
出力端子が短絡された演算増幅器ｌとを備え、前記Ｎ個
の容量一抵抗直列回路のそれぞれの第２の端子をまとめ
て演算増幅器１の正相入力端子に接続されている．ここ
で、Ｎ個の容量一抵抗直列回路の特定は等しく設定され
ている．すなわち、Ｒ Ｃ， ＝Ｒ，Ｃ， ＝・・・＝
ＲＮＣＮである。
次に本発明のディジタル−アナログ変換器の動作の説明
をする．一例として、Ｎ＝１６として、蓄電器が１６個
のＤ／Ａ変換器を考える。また、蓄電器Ｃ，〜Ｃ．の容
量値は全て等しく、Ｃｍで表わせるものとし、入力ディ
ジタル符号が２進表示で（０１１１），であるとする。
をする．一例として、Ｎ＝１６として、蓄電器が１６個
のＤ／Ａ変換器を考える。また、蓄電器Ｃ，〜Ｃ．の容
量値は全て等しく、Ｃｍで表わせるものとし、入力ディ
ジタル符号が２進表示で（０１１１），であるとする。
この場合、（０１１１）．＝（７）．．であるから、Ｃ
，〜Ｃ．．の内、７個の蓄電器がＶＲＩＦ．に接続され
、残りはＶＲ！Ｆｌに接続されるため、Ｄ／Ａ変換器の
出力電圧■。ＬＩＴは、 Ｖｏｕｒ＝−ｉ−（Ｖ，−ｒ．Ｖ−ｒ．） ・・・（
２）となる。
，〜Ｃ．．の内、７個の蓄電器がＶＲＩＦ．に接続され
、残りはＶＲ！Ｆｌに接続されるため、Ｄ／Ａ変換器の
出力電圧■。ＬＩＴは、 Ｖｏｕｒ＝−ｉ−（Ｖ，−ｒ．Ｖ−ｒ．） ・・・（
２）となる。
１６
このように入力ディジタル符号に比例したアナログ信号
をアナログ出力端子ｂに得ることができる。（２）式に
表されるように、本方式によるＤ／Ａ変換器の精度は容
量の絶対値には依存せず、Ｃ．〜ＣＮのＮ個の容量値の
相対精度のみに依存する（Ｖｙｓｆ＋ＩＶ，．、は一定
値である）。
をアナログ出力端子ｂに得ることができる。（２）式に
表されるように、本方式によるＤ／Ａ変換器の精度は容
量の絶対値には依存せず、Ｃ．〜ＣＮのＮ個の容量値の
相対精度のみに依存する（Ｖｙｓｆ＋ＩＶ，．、は一定
値である）。
本回路の過渡応答特性は容量一抵抗直列回路の時定数τ
＝Ｒ，Ｃ， ＝Ｒ，Ｃ， ＝・・・”ＲＮＣＮを適当に
設定することにより、出力最終値に収束するまでの時間
を人力ディジタル符号にかかわらず、一定にすることが
可能である。すなわち、時定数τを大きくｄｖｏＵ のスルーレート＋一丁ｔ＋．．いより小さくする。この
場合、第４図に示すようにＶ。．Ｊア＝ＯＶからＶ。Ｕ
Ｔ”３Ｖ．あるいはＶ。ＵＴ＝ＶＯを出力する場合でも
、出力最終値に収束するまでの時間が等しい。両者の電
圧比を求めると、 ３Ｖｏｅｘｐ（〜一）：Ｖｏｅｘｐ（− ）＝３：１
τ τ であり、常に一定である． また、Ｎ個の容量一抵抗直列回路の時定数が等しいので
、入力ディジタル符号によらず過渡応答特性は一定であ
る． ［発明の効果］ 以上説明したように本発明はアナログ出力電圧の過渡応
答特性が、ディジタル入力符号，アナログ出力電圧に依
存せず、常に容量一抵抗直列回路の時定数により決定さ
れるので、ディジタル入力符号の変化時に発生する歪を
無くすことができ、信号対歪特性の良い高精度のディジ
タルーアナログ変換器が実現できるという効果がある。
＝Ｒ，Ｃ， ＝Ｒ，Ｃ， ＝・・・”ＲＮＣＮを適当に
設定することにより、出力最終値に収束するまでの時間
を人力ディジタル符号にかかわらず、一定にすることが
可能である。すなわち、時定数τを大きくｄｖｏＵ のスルーレート＋一丁ｔ＋．．いより小さくする。この
場合、第４図に示すようにＶ。．Ｊア＝ＯＶからＶ。Ｕ
Ｔ”３Ｖ．あるいはＶ。ＵＴ＝ＶＯを出力する場合でも
、出力最終値に収束するまでの時間が等しい。両者の電
圧比を求めると、 ３Ｖｏｅｘｐ（〜一）：Ｖｏｅｘｐ（− ）＝３：１
τ τ であり、常に一定である． また、Ｎ個の容量一抵抗直列回路の時定数が等しいので
、入力ディジタル符号によらず過渡応答特性は一定であ
る． ［発明の効果］ 以上説明したように本発明はアナログ出力電圧の過渡応
答特性が、ディジタル入力符号，アナログ出力電圧に依
存せず、常に容量一抵抗直列回路の時定数により決定さ
れるので、ディジタル入力符号の変化時に発生する歪を
無くすことができ、信号対歪特性の良い高精度のディジ
タルーアナログ変換器が実現できるという効果がある。
第ｌ図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図、第３図は従来のディジタル−アナログ
変換器のアナログ出力波形（過渡応答特性）を示す図、
第４図は本発明のディジタル−アナログ変換器のアナロ
グ出力波形（過渡応？特性）を示す図である。 ＶＲＩ！■， Ｖｓｔｒａ・・・基準電圧源 Ｃ，，Ｃ
１・・，ＣＮ・・・蓄電器Ｒ，，Ｒ，・・・ＩＲＮ・・
・抵抗素子 １・・・演算増輻器２・・・スイッチ
制御回路
例を示す回路図、第３図は従来のディジタル−アナログ
変換器のアナログ出力波形（過渡応答特性）を示す図、
第４図は本発明のディジタル−アナログ変換器のアナロ
グ出力波形（過渡応？特性）を示す図である。 ＶＲＩ！■， Ｖｓｔｒａ・・・基準電圧源 Ｃ，，Ｃ
１・・，ＣＮ・・・蓄電器Ｒ，，Ｒ，・・・ＩＲＮ・・
・抵抗素子 １・・・演算増輻器２・・・スイッチ
制御回路
Claims (1)
- （１）互いに異なる電位を有する第１及び第２の基準電
圧源と、ディジタル符号が入力されるスイッチ制御回路
と、１つの容量素子及び１つの抵抗素子が互いに直列接
続された複数の容量−抵抗直列回路と、該複数の容量−
抵抗直列回路のそれぞれの第１の端子を前記スイッチ制
御回路の出力信号に応じて前記第１の基準電圧源又は第
２の基準電圧源に分配して接続するスイッチ手段と、逆
相入力端子と出力端子が短絡された演算増幅器とを備え
、前記複数の容量−抵抗直列回路のそれぞれの第２の端
子をまとめて前記演算増幅器正相入力端子に接続し、前
記複数の容量−抵抗直列回路の時定数を等しく設定した
ことを特徴とするディジタル−アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15364289A JPH0319430A (ja) | 1989-06-16 | 1989-06-16 | デイジタルーアナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15364289A JPH0319430A (ja) | 1989-06-16 | 1989-06-16 | デイジタルーアナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319430A true JPH0319430A (ja) | 1991-01-28 |
Family
ID=15566987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15364289A Pending JPH0319430A (ja) | 1989-06-16 | 1989-06-16 | デイジタルーアナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319430A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594159A (ja) * | 1991-04-26 | 1993-04-16 | Matsushita Electric Ind Co Ltd | 液晶駆動装置 |
| US9016355B2 (en) | 2009-01-09 | 2015-04-28 | Calsonic Kansei Corporation | Compound type heat exchanger |
-
1989
- 1989-06-16 JP JP15364289A patent/JPH0319430A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594159A (ja) * | 1991-04-26 | 1993-04-16 | Matsushita Electric Ind Co Ltd | 液晶駆動装置 |
| US9016355B2 (en) | 2009-01-09 | 2015-04-28 | Calsonic Kansei Corporation | Compound type heat exchanger |
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