JPS62111525A - Ａ−ｄ変換器 - Google Patents
Ａ−ｄ変換器Info
- Publication number
- JPS62111525A JPS62111525A JP25150685A JP25150685A JPS62111525A JP S62111525 A JPS62111525 A JP S62111525A JP 25150685 A JP25150685 A JP 25150685A JP 25150685 A JP25150685 A JP 25150685A JP S62111525 A JPS62111525 A JP S62111525A
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- JP
- Japan
- Prior art keywords
- comparator
- resistor
- resistors
- output
- potential
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔（既要〕
Ａ−Ｄ （アナログ−ディジタル）変換器であって、並
列比較型Ａ−Ｄ変換器で入力信号を圧縮して量子化する
非線型Ａ−Ｄ変換器において、基準電位をコンパレータ
に配分する抵抗分圧器を、従来の直列抵抗群で構成した
抵抗分圧器から、梯子形抵抗回路網に改変し、モノシリ
ツクＩＣ化を有利にしたＡ−Ｄ変換器が開示されている
。
列比較型Ａ−Ｄ変換器で入力信号を圧縮して量子化する
非線型Ａ−Ｄ変換器において、基準電位をコンパレータ
に配分する抵抗分圧器を、従来の直列抵抗群で構成した
抵抗分圧器から、梯子形抵抗回路網に改変し、モノシリ
ツクＩＣ化を有利にしたＡ−Ｄ変換器が開示されている
。
本発明は、入力アナログ信号をディジクル化するＡ−Ｄ
変換器に関するもので、さらに詳しくいえば、並列比較
型Ａ−Ｄ変換器において基準電位をコンパレータに印加
する抵抗分圧器は、抵抗値の異なった数種類の抵抗器を
直列接続した抵抗分圧器を用いるのが一般的であるが、
これを二種類の抵抗値の異なった抵抗器を用いる梯子形
抵抗回路網に改変し、モノシリツクＩＣ化をするに当た
って、抵抗分圧器の精度確保が有利となるＡ−Ｄ変換器
に関するものである。
変換器に関するもので、さらに詳しくいえば、並列比較
型Ａ−Ｄ変換器において基準電位をコンパレータに印加
する抵抗分圧器は、抵抗値の異なった数種類の抵抗器を
直列接続した抵抗分圧器を用いるのが一般的であるが、
これを二種類の抵抗値の異なった抵抗器を用いる梯子形
抵抗回路網に改変し、モノシリツクＩＣ化をするに当た
って、抵抗分圧器の精度確保が有利となるＡ−Ｄ変換器
に関するものである。
マイクロプロセッサやメモリに代表されるディジタルＬ
ＳＩの飛躍的グ進歩につれて、最近は電子計算装置以外
の広範な分野にもシステムのディジタル化が、加速度的
に普及している。
ＳＩの飛躍的グ進歩につれて、最近は電子計算装置以外
の広範な分野にもシステムのディジタル化が、加速度的
に普及している。
例えば、通信、制御、計測、家電などの分野でシステム
のディジタル化が進められている。しかし、このような
システムの入出力は殆どがアナログ信号であるため、ア
ナログ信号をディジタル信号に変換するＡ−Ｄ変換器が
不可欠である。
のディジタル化が進められている。しかし、このような
システムの入出力は殆どがアナログ信号であるため、ア
ナログ信号をディジタル信号に変換するＡ−Ｄ変換器が
不可欠である。
したがって、経済性の面から、Ａ−Ｄ変換器のＩＣ化が
急速に進められている。
急速に進められている。
Ａ−Ｄ変換器は、精度的には１４〜１６ビツトの係数方
式、或いは逐次比較方式のＩＣ１速度的には数十〜１０
０Ｍサンプル／秒の並列比較方式のＩＣが相次いで発表
され、モノシリツクＩＣが主流になっている。
式、或いは逐次比較方式のＩＣ１速度的には数十〜１０
０Ｍサンプル／秒の並列比較方式のＩＣが相次いで発表
され、モノシリツクＩＣが主流になっている。
モノシリツクＩＣ化のＡ−Ｄ変換器は、重要性能のパラ
メータとして分解能と変換速度が上げられる。分解能は
アナログ入力信号をｎビットのディジタル信号に分解す
る場合には、２’−１個のコンパレータが必要となるが
、ＩＣ化では特に問題とはならない。
メータとして分解能と変換速度が上げられる。分解能は
アナログ入力信号をｎビットのディジタル信号に分解す
る場合には、２’−１個のコンパレータが必要となるが
、ＩＣ化では特に問題とはならない。
変換速度については並列比較方式が最も存利であるが、
圧縮形Ａ−Ｄ変換器では供給電源から抵抗分圧器を通し
て基準電位をコンパレータに配分する高精度抵抗分圧器
を実現することは難しい。
圧縮形Ａ−Ｄ変換器では供給電源から抵抗分圧器を通し
て基準電位をコンパレータに配分する高精度抵抗分圧器
を実現することは難しい。
通常、Ａ−Ｄ変換器において、ＩＣ砥抗にベース拡散抵
抗を使用すると、相対抵抗比（ばらつきの標準偏差）は
０．１〜０．２％である。このような抵抗器を使って構
成した抵抗分圧器は、ｒｃ製造において所定の精度に入
る確率が低下し、ＩＣ単価が高価格となる。
抗を使用すると、相対抵抗比（ばらつきの標準偏差）は
０．１〜０．２％である。このような抵抗器を使って構
成した抵抗分圧器は、ｒｃ製造において所定の精度に入
る確率が低下し、ＩＣ単価が高価格となる。
並列比較方式によるＡ−Ｄ変換器は、このような状況下
にあるため、モノシリツクＩＣの製造歩留りを向上させ
るための、斬新な比較基準電位を得る分圧回路と、それ
による製品単価の低価格化が強く要望されている。
にあるため、モノシリツクＩＣの製造歩留りを向上させ
るための、斬新な比較基準電位を得る分圧回路と、それ
による製品単価の低価格化が強く要望されている。
並列比較方式のＡ−Ｄ変換器は、量子化レベルに対応し
た数だけコンパレータを設け、アナログ入力電圧とこれ
ら各量子化レベルとを並列に比較し、どのレベルのコン
パレータが動作したかによりディジタル出力を得る方式
である。
た数だけコンパレータを設け、アナログ入力電圧とこれ
ら各量子化レベルとを並列に比較し、どのレベルのコン
パレータが動作したかによりディジタル出力を得る方式
である。
第３図は従来のＡ−Ｄ変換器の基本構成を示した原理図
である。
である。
従来は、指数的に抵抗値の増加する複数の抵抗器で構成
された、非線型の抵抗分圧回路３１により、供給電源３
の電位を分割してコンパレータの比較基準電位を得てい
た。
された、非線型の抵抗分圧回路３１により、供給電源３
の電位を分割してコンパレータの比較基準電位を得てい
た。
一方、コンパレータ４の他方の入力端子にアナログ入力
信号■。を印加すると、ＶＡ以下の比較苓！！！電圧を
もつ該コンパレータ４の出力は“１”となり、その反対
は全て“０”となる。
信号■。を印加すると、ＶＡ以下の比較苓！！！電圧を
もつ該コンパレータ４の出力は“１”となり、その反対
は全て“０”となる。
この“１″と″０″出力出力境界を次段のアンド回路５
により求め、さらに後段のエンコーダ６により、２進化
出力を得ている。
により求め、さらに後段のエンコーダ６により、２進化
出力を得ている。
このような、並列比較方式のＡ−Ｄ変換器は、前述のと
おり、アナログ信号の高速量子化には適しているが、反
面、人力信号をｎビットのディジタル信号に分解する場
合には、２’−１個のコンパレータが必要となり、これ
に伴って抵抗分圧器の抵抗比が、Ｒ，２Ｒ，２”Ｒ，２
３Ｒ，−−−−２’−’Ｒ、２’ Ｒと指数的に増大す
るため、モノシリツクＩＣ化に当たっては抵抗分圧器の
高精度の実現には極めて不利な条件となっている。
おり、アナログ信号の高速量子化には適しているが、反
面、人力信号をｎビットのディジタル信号に分解する場
合には、２’−１個のコンパレータが必要となり、これ
に伴って抵抗分圧器の抵抗比が、Ｒ，２Ｒ，２”Ｒ，２
３Ｒ，−−−−２’−’Ｒ、２’ Ｒと指数的に増大す
るため、モノシリツクＩＣ化に当たっては抵抗分圧器の
高精度の実現には極めて不利な条件となっている。
このように、従来の並列比較形Ａ−Ｄ変換器は、使用す
る抵抗器の抵抗値がそれぞれ異なる多数の抵抗器を使用
するために、モノシリツクＩＣ化に当たっては極めて不
利であり、所定の精度を得る製品歩留まりの確率が低か
った。
る抵抗器の抵抗値がそれぞれ異なる多数の抵抗器を使用
するために、モノシリツクＩＣ化に当たっては極めて不
利であり、所定の精度を得る製品歩留まりの確率が低か
った。
また分解能を高めるためには、指数的に抵抗値が増大す
る抵抗器が必要となり、抵抗分圧器の精度を高めること
が一層むつかしく、これらの状況からＩＣの製品価格が
必然的に高価格になるのは免れなかった。
る抵抗器が必要となり、抵抗分圧器の精度を高めること
が一層むつかしく、これらの状況からＩＣの製品価格が
必然的に高価格になるのは免れなかった。
〔問題点を解決するための手段〕
第１図は、本発明の詳細な説明するための梯子形抵抗回
路網を使用したＡ−Ｄ変換器の原理図である。
路網を使用したＡ−Ｄ変換器の原理図である。
供給型＃３に直列に接続された、複数個の抵抗器１の接
続個所の全てに、抵抗器１の二倍の抵抗値を有する梯子
抵抗器２を接続すると共に、この個所の電位を比較基準
電位としてコンパレータ４に印加する。
続個所の全てに、抵抗器１の二倍の抵抗値を有する梯子
抵抗器２を接続すると共に、この個所の電位を比較基準
電位としてコンパレータ４に印加する。
また、全ての梯子抵抗器２の他端を供給電源３の中点に
接続する。
接続する。
このようにして構成された、梯子形抵抗回路網による抵
抗分圧器は、従来の指数で増加する個々に異った抵抗値
の抵抗器を、直列に接続して構成された抵抗分圧器と同
様の電位差を得ることができる。
抗分圧器は、従来の指数で増加する個々に異った抵抗値
の抵抗器を、直列に接続して構成された抵抗分圧器と同
様の電位差を得ることができる。
したがって、使用する抵抗器は抵抗値の異なった二種類
だけで、機能的には第３図に示した従来のＡ−Ｄ変換器
と全く近似のものを製作することができる。
だけで、機能的には第３図に示した従来のＡ−Ｄ変換器
と全く近似のものを製作することができる。
このように、梯子形抵抗回路網を使用することにより、
モノシリツクＩＣ化に当たって、高精度のＡ−Ｄ変換器
を製作するのに極めて有利な抵抗分圧器を提供すること
ができる。
モノシリツクＩＣ化に当たって、高精度のＡ−Ｄ変換器
を製作するのに極めて有利な抵抗分圧器を提供すること
ができる。
抵抗器ｌと、抵抗器２を用いて構成された、梯子形抵抗
回路網において、複数個の抵抗器１を直列に接続した両
端に、電圧安定精度の高い供給電源３を接続し、抵抗器
ｌの接続点に抵抗器２を接続した部分から、コンパレー
タ４の基準電位を得る回路構成である。
回路網において、複数個の抵抗器１を直列に接続した両
端に、電圧安定精度の高い供給電源３を接続し、抵抗器
ｌの接続点に抵抗器２を接続した部分から、コンパレー
タ４の基準電位を得る回路構成である。
この梯子形抵抗回路網における特徴は、抵抗器１と接続
した抵抗器２の反対側を、すべて供給電源３の出力電位
の中点に接続することにある。
した抵抗器２の反対側を、すべて供給電源３の出力電位
の中点に接続することにある。
これにより、第３図に示す従来のＡ−Ｄ変換器と全く近
似の基準電位を得ることができる回路構成となる。
似の基準電位を得ることができる回路構成となる。
第２図は本発明の実施例図であり、３ビツトのＡ−Ｄ変
換器の一例を示す。
換器の一例を示す。
従来のＡ−Ｄ変換器は、第３図のごとくコンパレータ４
に印加する基準電位は、指数で増加する抵抗値の抵抗器
を直列に接続した抵抗分圧器で、所要の電位を得ていた
。
に印加する基準電位は、指数で増加する抵抗値の抵抗器
を直列に接続した抵抗分圧器で、所要の電位を得ていた
。
本発明は抵抗器１と、抵抗器２の二種類の抵抗器を梯子
形に接続して、梯子形抵抗回路網を構成し、該抵抗器１
と該抵抗器２の接続点で、コンパレータ４に印加する所
要の比較用基準電位を得る回路を成立させる方式である
。
形に接続して、梯子形抵抗回路網を構成し、該抵抗器１
と該抵抗器２の接続点で、コンパレータ４に印加する所
要の比較用基準電位を得る回路を成立させる方式である
。
そのためには、梯子形抵抗回路網の抵抗器２の一端を全
て供給電源３の出力電位の中点に接続することにより可
能となる。
て供給電源３の出力電位の中点に接続することにより可
能となる。
このような回路を構築することにより、コンパレータ４
に印加する電位は、第３図に示す従来のＡ−Ｄ変換器の
抵抗分圧器と極めて近似の電位を得ることができる。
に印加する電位は、第３図に示す従来のＡ−Ｄ変換器の
抵抗分圧器と極めて近似の電位を得ることができる。
このようにして得られた電位を、コンパレータ４の比較
用基準電位とし、また、コンパレータ４の他方の入力端
子に、アナログ信号人力■＾を印加すると、■１以下の
比較基準電位をもつコンパレータの出力は、すべて“１
″となり、この反対の場合は全て“０”となる。
用基準電位とし、また、コンパレータ４の他方の入力端
子に、アナログ信号人力■＾を印加すると、■１以下の
比較基準電位をもつコンパレータの出力は、すべて“１
″となり、この反対の場合は全て“０”となる。
この“１”と“０”の出力群を次段のアンド回路５によ
り求め、さらに後段のエンコーダ６により、２進化出力
を得ることができる。
り求め、さらに後段のエンコーダ６により、２進化出力
を得ることができる。
以上述べてきたように本発明によれば、二種類の抵抗器
で、コンパレータに印加する比較基準電位を得る抵抗分
圧器を製作することが出来るので、モノシリツクＩＣ化
に於いて所要の精度を達成し、製品歩留まりを向上させ
るうえで、極めて有利な並列比較形Ａ−Ｄ変換器を実現
できる。
で、コンパレータに印加する比較基準電位を得る抵抗分
圧器を製作することが出来るので、モノシリツクＩＣ化
に於いて所要の精度を達成し、製品歩留まりを向上させ
るうえで、極めて有利な並列比較形Ａ−Ｄ変換器を実現
できる。
第１図は本発明のＡ−Ｄ変換器の原理説明図、第２図は
本発明の実施例図、 第３図は従来のＡ−Ｄ変換器の構成原理図である。 第１図、第２図、において、 ｌは抵抗器、 ２は梯子抵抗器、 ３は供給電源、 セ和相疋施例ｍ ｆａ ２ 図
本発明の実施例図、 第３図は従来のＡ−Ｄ変換器の構成原理図である。 第１図、第２図、において、 ｌは抵抗器、 ２は梯子抵抗器、 ３は供給電源、 セ和相疋施例ｍ ｆａ ２ 図
Claims (1)
- 【特許請求の範囲】 並列比較型Ａ−Ｄ変換器において、基準電位の供給電源
（３）に抵抗値の等しい複数の抵抗器（１）を直列に接
続し、 該抵抗器（１）を直列に接続した各接続点に、該抵抗器
（１）の二倍の抵抗値を有する梯子抵抗器（２）を接続
して梯子形抵抗回路網を形成しコンパレータに印加する
基準電位の分圧端子とし、 それぞれの該梯子抵抗器（２）の他端は、供給電源の電
位の中点に接続することを特徴としたＡ−Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25150685A JPS62111525A (ja) | 1985-11-08 | 1985-11-08 | Ａ−ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25150685A JPS62111525A (ja) | 1985-11-08 | 1985-11-08 | Ａ−ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62111525A true JPS62111525A (ja) | 1987-05-22 |
Family
ID=17223822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25150685A Pending JPS62111525A (ja) | 1985-11-08 | 1985-11-08 | Ａ−ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62111525A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH042220A (ja) * | 1990-04-18 | 1992-01-07 | Mitsubishi Electric Corp | 参照電圧発生回路 |
| US5225837A (en) * | 1990-06-26 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | A/D converter |
| US6600439B1 (en) * | 2000-11-08 | 2003-07-29 | Micron Technology, Inc. | Reference voltage circuit for differential analog-to-digital converter |
| EP1439379A4 (en) * | 2001-10-22 | 2006-05-03 | Yamato Scale Co Ltd | WEIGHING DEVICE FOR POWDER AND GRANULAR MATERIAL |
| US8157129B2 (en) | 2001-11-06 | 2012-04-17 | Yamato Scale Co., Ltd. | Volumetric feeder for powdery- or granular-material and powdery- or granular-material combination weigher |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5510213A (en) * | 1978-07-07 | 1980-01-24 | Nippon Telegr & Teleph Corp <Ntt> | Voltage divider circuit |
| JPS56146180A (en) * | 1980-03-26 | 1981-11-13 | Nichidenshi Technics Kk | Digital picture processor |
| JPS60105322A (ja) * | 1983-11-12 | 1985-06-10 | Nippon Gakki Seizo Kk | デイジタル−アナログ変換器 |
-
1985
- 1985-11-08 JP JP25150685A patent/JPS62111525A/ja active Pending
Patent Citations (3)
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| JPS5510213A (en) * | 1978-07-07 | 1980-01-24 | Nippon Telegr & Teleph Corp <Ntt> | Voltage divider circuit |
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| US8157129B2 (en) | 2001-11-06 | 2012-04-17 | Yamato Scale Co., Ltd. | Volumetric feeder for powdery- or granular-material and powdery- or granular-material combination weigher |
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