JPH042220A

JPH042220A - 参照電圧発生回路

Info

Publication number: JPH042220A
Application number: JP2104306A
Authority: JP
Inventors: Shiro Hosoya; 史郎細谷; Takahiro Miki; 隆博三木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-04-18
Filing date: 1990-04-18
Publication date: 1992-01-07
Also published as: US5160930A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は参照電圧発生回路に関し、特に、線形な複数の
電圧を発生する参照電圧発生回路に関する。

［従来の技術］Ａ／Ｄ変換器やＤ／Ａ変換器には、複数の異なる電圧を
発生する参照電圧発生回路が設けられる。

Ａ／Ｄ変換器は、デジタル化すべきアナログ電圧をこの
参照電圧発生回路から発生される複数のアナログ電圧の
各々と比較することによって、前記アナログ電圧を所定
のビット数のバイナリデータにデジタル化する。

逆に、Ｄ／Ａ変換器は、アナログ化すべきデジタル信号
に応じて、この参照電圧発生回路か発生する複数のアナ
ログ電圧のうちの１つを選択して出力することによって
、前記デジタル信号をアナログ化する。

第８図はＡ／Ｄ変換器の概略ブロック図である。

第８図を参照して、このＡ／Ｄ変換器は、基準電圧印加
端子２および３間に設けられる参照電圧発生回路ＲＶＧ
と、エンコーダＥＮＣと、参照電圧発生回路ＲＶＧとエ
ンコーダＥＮＣとの間に設けられる比較部ＣＭＰＧとを
含む。基準電圧印加端子２および３には、異なる大きさ
の一定電圧が印加される。

参照電圧発生回路ＲＶＧは、基準電圧印加端子２に印加
される電圧と、基準電圧印加端子３に印加される電圧と
の差電圧を等間隔に分圧することによって所定の数の電
圧を得て出力端子Ｔ１〜Ａ（１−１）に出力する（ｔ＝
２．　３．・・・）。

比較部ＣＭＰＧは、ｌ−１個の比較器ＣＭＰを含む。前
記ｔ−１個の比較器ＣＭＰは各々、Ｌ−１個の出力端子
Ｔ１〜Ｔ　（１−１）に対応して１個ずつ設けられる。

各比較器ＣＭＰは、対応する、参照電圧発生回路ＲＶＧ
の出力端子から与えられるアナログ電圧と、アナログ電
圧印加端子１から入力されるアナログ電圧とを比較して
、その比較結果に応じて“Ｈ”または“Ｌ”レベルの電
圧を出力する。前記端子１には、デジタルデータに変換
されるべきアナログ電圧が入力される。したがって、比
較部ＣＭＰＧからは、このアナログ電圧が参照電圧発生
回路ＲＶＧのｌ−１個の出力電圧によって区分されるＬ
個の電圧範囲のいずれに属するかを示す信号が出力され
る。

たとえば、参照電圧発生回路ＲＶＧの出力電圧が出力端
子Ｔ１〜Ｔ　（ｔ−１）の順に高い場合、端子１に入力
されるアナログ電圧が端子Ｔ　（１−１）に導出される
電圧よりも高ければ、出力端子Ｔ１〜Ｔ　（ｔ−２）の
各々に対応して設けられる比較器ＣＭＰの出力論理レベ
ルはすべて同一である。そして、この論理レベルは出力
端子Ｔ　（１−１）に対応して設けられる比較器ＣＭＰ
のそれと逆となる。したがって、どの比較器から出力論
理レベルが切換わるかによって、前記アナログ電圧がＬ
個の電圧範囲のうちのいずれに属する大きさであるかを
知ることができる。

このように、端子１に入力されたアナログ電圧は参照電
圧発生回路ＲＶＧから出力される複数の電圧の各々と比
較されることによって、デジタルデータに変換される。

エンコーダＥＮＣは、比較部ＣＭＰＧのデジタル出力を
、前記アナログ電圧の大きさを示すＮビットのバイナリ
データにエンコードしてデジタル信号出力端子Ｄ１〜Ｄ
Ｎに出力する。

次に、参照電圧発生回路ＲＶＧおよび比較器ＣＭＰの構
成について説明する。第９図および第１０図は各々、特
開昭６１−１８９０２２に示されるＡ／Ｄ変換器におけ
る、参照電圧発生回路ＲＶＧおよび比較器ＣＭＰの構成
を示す回路図である。

第９図を参照して、参照電圧発生回路ＲＶＧは主抵抗網
ＭＲおよび副抵抗網ＳＲを含む。

主抵抗網ＭＲは、基準電圧印加端子２と基準電圧印加端
子３との間に直列に接続されるｍ個（ｍは任意の自然数
）の抵抗網ＲＧＩ〜ＲＧｍを含む。

抵抗網ＲＧＩ〜ＲＧｍは各々、同一抵抗値ｒを有するｎ
個（ｎは任意の自然数）の抵抗の直列接続によって構成
される。なお、図において、抵抗網ＲＧ１〜ＲＧｍは、
抵抗値がｎＸｒの単一抵抗として等偏向に示される。

副抵抗網ＳＲは、基準電圧印加端子２と基準電圧印加端
子３との間に直列に接続される、同一抵抗値Ｒを有する
ｍ個の抵抗Ｒ１〜Ｒｍを含む。

副抵抗網ＳＲを構成する抵抗Ｒ１〜Ｒｍのｍ−１個の接
続点は、主抵抗網ＭＲを構成する抵抗網ＲＧ１〜ＲＧｍ
のｍ−１個の接続点と、１対１に対応するように接続さ
れる。したがって、基準電圧印加端子２に付与される基
準電圧と、基準電圧印加端子３に付与される基準電圧と
の差電圧は、副抵抗網ＳＲにおいてｍ個の抵抗Ｒ１〜Ｒ
ｍによって分圧されて、主抵抗網ＭＲに付与される。こ
の分圧された電圧は各々、主抵抗網ＭＲにおいて、抵抗
網ＲＧＩ〜ＲＧｍの各々を構成するｎ個の抵抗ｒ１〜ｒ
ｍによってさらに分圧される。この結果、抵抗網ＲＧＩ
〜ＲＧｍの各々を構成する抵抗ｒ１〜ｒｍの接続点Ａ　
（１，１）　〜Ａ　（１，ｎ　−１）、Ａ　（２，１）
　〜Ａ　（２，ｎ−１）−、Ａ（ｍ、　　１）　〜Ａ　
（ｍ、　ｎ−１）と、抵抗網ＲＧＩ〜ＲＧｍの接続点Ａ
　（１，ｎ）　〜Ａ　（ｍ−１，ｎ）とに、基準電圧印
加端子２に印加される電圧よりも高く、基準電圧印加端
子３に印加される電圧よりも低い範囲にある、異なるレ
ベルの電圧が導出される。これらの電圧間の関係は線形
である。

上記接続点Ａ　（１，１）　〜Ａ　（１，ｎ）　、　−
・・Ａ　（ｍ、　　１）　〜Ａ　（ｍ、　ｎ−１）の電
位は、各々、第８図における出力端子Ｔ１〜Ｔ　（ｔ−
１）に導出される（ここで、見＝ｍ−ｎ）。

第１０図を参照して、比較器ＣＭＰは、結合容量８と、
出力端子７と、出力端子７および結合容量８間に設けら
れるスイッチＳＷ３および反転増幅器９の並列接続回路
と、結合容量８と、アナログ電圧印加端子１および第８
図の参照電圧発生回路ＲＶＧの対応する出力端子Ｔｊ　
　（ｊ＝１．　２゜・・・、ｍ−ｎ−１）との間に各々
設けられるスイッチＳＷ１およびＳＷ２とを含む。スイ
ッチＳＷＩおよびＳＷ３は、外部からの制御信号φによ
って制御され、スイッチＳＷ２は前記制御信号φの反転
信号φによって制御される。このため、スイッチＳＷ１
およびＳＷ３と、スイッチＳＷ２とは相補的に開閉する
。

次に、この比較器の動作について説明する。

前記制御信号φは、所定の期間論理値“１”に対応する
論理レベル“Ｈ”の電圧となった後、論理値“０”に対
応する論理レベル“Ｌ”の電圧に切換わる。スイッチＳ
Ｗ１〜ＳＷ３はいずれも、外部からの”Ｈ”レベルの制
御電圧によってＯＮ状態となり、外部からの“Ｌ”レベ
ルの制御電圧によってＯＦＦ状態となる。したがって、
制御信号φが論理値“１”に対応するレベル電圧を示す
期間、スイッチＳＷ１およびＳＷ３がＯＮ状態となり、
スイッチＳＷ２はＯＦＦ状態となる。スイッチＳＷ３が
ＯＮ状態となることによって、反転増幅器９の入出力間
が短絡され、反転増幅器９の入出力電位は等しくなる。

このとき、反転増幅器９の入出力端の電位は、反転増幅
器９の伝達特性と、入出力間を短絡される前の反転増幅
器９の入出力電圧とによって決まる一定電位ｖｂ（この
電位は、反転増幅器９の駆動電圧をＶｄｄとすると通常
、約Ｖｄｄ／２）になる。一方、スイッチＳＷ１がＯＮ
状態となることによって、ノード５に端子１からアナロ
グ電圧Ｖｉｎが印加される。そのため、結合容量８は、
電圧ｖｂと電圧Ｖｉｎとの差電圧によって充電される。

次に、制御信号φが論理値“０”に切換わると、スイッ
チＳＷＩおよびＳＷ３がＯＦＦ状態、スイッチＳＷ２が
ＯＮ状態となる。スイッチＳＷ３がＯＦＦ状態となるこ
とによって反転増幅器９の入力端であるノード６のイン
ピーダンスが無限大となる。したがって、制御信号φが
論理値″１”である期間に結合容量８によってノード６
に蓄えられた電荷は再びスイッチＳＷ３がＯＮ状態とな
るまで保存される。一方、ノード５にはアナログ信号電
圧ｖｉｎに代わって端子Ｔｊから所定の電圧Ｖａｊが印
加される。ノード６の電荷は保存されているため、ノー
ド５で発生した電圧変化（Ｖａｊ−Ｖｉｎ）は結合容量
８を介してノード６に伝達され、反転増幅器９によって
反転増幅される。

したがって、出力端子７に導出される電位は反転増幅器
９の増幅率が十分に大きい場合、“Ｈ”レベルに対応す
る電位Ｖｄｄ　（Ｖｉ　ｎ＞Ｖａ　ｊの場合）または、
“Ｌ”レベルに対応する接地電位Ｖｓ　ｓ　（Ｖｉｎ＜
Ｖａ　ｊの場合）となる。このように、制御信号φが論
理値“０”の期間には、制御信号φが論理値“１”の期
間にサンプルされた電圧Ｖｉｎと参照電圧発生回路ＲＶ
Ｇから出力される電圧（参照電圧）Ｖａｊとの比較が行
なわれ、その比較結果に応じた２値化信号が出力される
。

以上のように、２つの抵抗網で構成される参照電圧発生
回路ＲＶＧを含むＡ／Ｄ変換器は、基準電圧印加端子２
および３間の電圧を分圧して得た（ｍ−ｎ−１）階調の
電圧を、デジタル化されるべきアナログ電圧と比較する
。この結果、比較部ＣＭＰＧの出カバターンは、２°°
°−１種類となる。

エンコーダＥＮＣは、この２ｒｒ″−−１の出カバター
ンの各々に対応して、Ｎビット（Ｎは任意の自然数）の
異なるバイナリデータを出力する。したがって、アナロ
グ電圧印加端子１に入力されるアナログ電圧をＮビット
の分解能でデジタル化するには副抵抗網ＳＲの抵抗数ｍ
と、主抵抗網ＭＲを構成する各抵抗網ＲＧＩ〜ＲＧｍを
構成する抵抗数ｎとの積（ｍ−ｎ）が２Ｎに等しくなる
ようにｍおよびｎの値が選ばれる。

さて、参照電圧発生回路を２つの抵抗網で構成すること
が提案される以前の参照電圧発生回路は単独の抵抗網で
構成された。すなわち、参照電圧発生回路は第９図にお
ける主抵抗網ＭＲのみで構成された。この場合、基準電
圧印加端子２および３が出力インピーダンスが０である
理想的な電源に接続されれば、主抵抗網ＭＲに含まれる
任意のタップＡ　（ｉ、　ｋ）　　；　ｉ＝１．　２．
−２　ｎ　；　ｋ＝１．２．−、ｍの出力インピーダン
スＺ　（ｉ、　　ｋ）は基準電圧印加端子３方向に接続
された抵抗網（この抵抗網は直列接続されたＸ個の抵抗
値ｒの抵抗素子を含む）と、基準電圧印加端子２方向に
接続された抵抗網（この抵抗網は直列接続されたｍ”ｎ
−ｘ個の抵抗値ｒの抵抗素子を含む）との合成インピー
ダンスである（ｚ＝ｎ・　（ｉ−１）＋ｋ）。したがっ
て、前記出力インピーダンスＺ（ｔ、　　ｋ）は次式で
表わされる。

Ｚ　（ｉ、　　ｋ）　＝ｒ　＊　ｘ　ｌｌｒ　・（ｍｌ
Ｉｎ−ｘ）第１１図は、参照電圧発生回路ＲＶＧの出力
インピーダンスを示す図である。第１１図において、横
方向は参照電圧発生回路ＲＶＧのタップ（または対応す
る出力端子Ｔｊ）の主抵抗網ＭＲおよび副抵抗網ＳＲ上
での位置、縦方向はインピーダンスの大きさを示す。第
１１図には、たとえば、Ｎ＝２の場合、すなわち、主抵
抗網ＭＲのタップ数が３の場合が示される。この場合、
上式に従えば、主抵抗網ＭＲが導出する３個の電圧を各
々受ける出力端子Ｔ１〜Ｔ３のインピーダンスは、曲線
ａに示されるように、基準電圧印加端子２および３から
離れた位置にあるタップに対応するものほど大きくなり
、主抵抗網ＭＲの中央で最大となる。

このように、参照電圧発生回路ＲＶＧが主抵抗網ＭＲの
みで構成される場合、基準電圧印加端子２および３にお
けるインピーダンスはこれらが理想的な電源に接続され
るためにともに零であるものの、参照電圧発生回路ＲＶ
Ｇの出力端子のインピーダンスは、主抵抗網ＭＲの中央
部分のタップに対応する部分でかなり大きくなる。

参照電圧発生回路ＲＶＧの出力端子のインピーダンスが
大きいと次のような問題が生じる。

再度第１０図を参照して、比較器ＣＭＰでは、制御信号
φの論理値“１”から“０”への切換わりに応答してノ
ード５の電圧がアナログ電圧印加端子］に入力されるア
ナログ電圧から、参照電圧発生回路ＲＶＧから端子Ｔｊ
に付与される電圧へと変化する。これによって、結合容
量８に、結合容量８の容量値および端子Ｔｊのインピー
ダンスの積で求められる時定数の大きさに反比例した速
度で、放電または充電が生じる。この放電または充電が
終了すると、ノード５の電位が、端子Ｔｊに参照電圧発
生回路ＲＶＧから付与された電位に安定する。このため
、制御信号φの論理値“Ｏ”への切換わり時に、ノード
５に電荷の流入出が生じ、端子Ｔｊの電位が過渡的に変
動する。したがって、端子Ｔｊのインピーダンスが大き
いと、端子Ｔｊに導出される参照電圧が元の値に回復す
るまでの時間が長くなる。この回復時間が長いことは、
比較器ＣＭＰの出力が正しい論理値に安定するのに要す
る時間が長くなることを意味する。このため、エンコー
ダＥＮＣから正しいデータを得るには、制御信号φが論
理値“０”に保持される時間を長くして、比較器ＣＭＰ
の出力論理値が正しい値に安定するまで待つ必要がある
。したがって、端子Ｔｊのインピーダンスが大きいと、
Ａ／Ｄ変換器の動作速度が低下する。

このような問題を解決する方法としては、端子Ｔｊのイ
ンピーダンスを小さくすることが考えられる。すなわち
、参照電圧発生回路を構成する主抵抗網ＭＲが抵抗値の
小さい抵抗で構成されればよい。

さて、モノリシックＩＣにおいて抵抗素子は一般に不純
物拡散層やポリシリコン層等で形成され、その形状は長
方形である。この抵抗層の深さが一定であれば、抵抗素
子の抵抗値はこの長方形の２辺の長さの比によって決ま
る。抵抗値の小さい抵抗素子を形成する場合には、この
抵抗層の形状は、電流の経路方向に垂直な辺の長さが長
く、かつ、電流の経路方向の辺の長さが短い長方形とさ
れる。

つまり、モノリシックＩＣにおいて抵抗値の小さい抵抗
素子のレイアウトパターンは一方方向には大きく一方方
向には小さいものとなる。

一方、モノシリツクＩＣ上に実際に形成された抵抗素子
のパターンの、設計上のレイアウトパターンからのずれ
は、設計上のレイアウトパターンの大きさにかかわらず
ほぼ一定である。したがって、抵抗素子の抵抗値の製造
時のばらつきを考慮して、前記ずれの設計上のレイアウ
トパターンに対する割合（誤差率）をできるだけ小さく
するには、設計上のレイアウトパターンを大きくする必
要がある。ところが、前述のように抵抗値の小さい抵抗
素子のレイアウトパターンは１辺が他辺よりも十分に短
い長方形とする必要がある。この短い方の辺の長さが短
いほど前記誤差率は大きくなる。したがって、抵抗値の
小さい抵抗素子をモノリシックＩＣ上に形成するにはこ
の抵抗素子のために大きなレイアウトパターンが必要と
なる。これはＩＣの集積度を低下させることを意味する
。

このため　２Ｎ個の抵抗値の低い抵抗素子から構成され
る参照電圧発生回路を有するＡ／Ｄ変換器をたとえば１
チツプのＬＳＩ内に組込む場合にには、この２Ｎ個分の
抵抗素子をそれぞれ大きいレイアウトパターンで形成す
る必要がある。このＡ／Ｄ変換器の分解能がたとえば８
ビツトであれば、参照電圧発生回路ＲＶＧとして２Ｂ　
　（＝２５６）個の抵抗素子、１０ビツトであれば参照
電圧発生回路ＲＶＧとして２１０（＝１０２４）個の抵
抗素子が必要となる。このため、分解能の高いＡ／Ｄ変
換器を得ようとするほどＬＳＩの集積度の低下は顕著と
なる。したがって、参照電圧発生回路を構成する抵抗素
子の抵抗値を十分に下げることは困難である。

そこで、第９図に示されるように、参照電圧発生回路Ｒ
ＶＧを主抵抗網ＭＲおよび副抵抗網ＳＲの２つの抵抗網
で構成することが考えられた。Ａ／Ｄ変換器からＮビッ
トの出力を得るには、第９図に示される参照電圧発生回
路において、主抵抗網ＭＲの構成素子数は２Ｎであるの
に対し、副抵抗網ＳＲの構成素子数は２”／ｎであり、
主抵抗網ＭＲのそれに比べてかなり小さい。したがって
、この参照電圧発生回路ＲＶＧをモノリシックＩＣ上に
形成する場合、副抵抗網ＳＲを構成する抵抗は大きなレ
イアウトパターンで形成することが可能となる。このた
め、素子精度を劣化させずに、抵抗値の十分に低い抵抗
素子から構成される副抵抗網ＳＲをＬＳＩ上に形成する
ことができる。

さて、副抵抗網ＳＲも主抵抗網ＭＲと同様に同一の抵抗
値を有する複数の抵抗素子が直列接続された回路である
。したがって、副抵抗網ＳＲのみを考えた場合、これに
含まれるタップの出力インピーダンスは、やはり、基準
電圧印加端子２および３から離れた位置はど大きくなり
、副抵抗網ＳＲの中央で最大値を示す。しかし、副抵抗
網ＳＲは、抵抗値の小さい抵抗素子で構成できる。この
ため、副抵抗網ＳＲの出力インピーダンスは第１１図に
おける曲線すで示されるように、副抵抗網ＳＲがない場
合の主抵抗網ＭＲのそれ（曲線ａ）に比べて全体的に小
さくなる。

副抵抗網ＳＲと主抵抗網ＭＲとの接続点Ａ（１゜ｎ）〜
Ａ（ｍ−１，ｎ）の各々のインピーダンスは、それに、
副抵抗縦方向および主抵抗網ＭＲ力方向各々接続される
２つの抵抗網の合成インピーダンスと考えられる。つま
り、任意の接続点におけるインピーダンスＺは、副抵抗
網ＳＲ方向および主抵抗網ＭＲ力方向抵抗網のインピー
ダンスを各々、ＺＳおよびＺＭとすると、次式で表わさ
れる。

［以下余白コＺ”ＺｓｌｌＺＭ＝　　　　　ＺＳ１＋（２８７２Ｍ）　　　　　２０．（２）したがって
、副抵抗網ＳＲ方向の抵抗網の合成インピーダンスＺ、
が、主抵抗網ＭＲ力方向抵抗網の合成インピーダンスＺ
Ｍに対して十分に小さければ（Ｚｓ／ＺＭ：Ｏであれば
）、主抵抗網ＭＲおよび副抵抗網ＳＲの接続点の各々の
インピーダンスは、対応する副抵抗網ＳＲのタップにお
けるインピーダンスに等しい。そして、主抵抗網ＭＲの
タップのうち、副抵抗網ＳＲに接続されないタップのイ
ンピーダンスは、それが含まれる抵抗網（ＲＧ１〜ＲＧ
ｍのいずれか）の中央において最大値を示す。したがっ
て、第９図に示される参照電圧発生回路の出力インピー
ダンスは、第１１図における曲線Ｃで示されるように、
曲線すを基本とする形を示す。このため、参照電圧発生
回路ＲＶＧの出力インピーダンスは、主抵抗網ＭＲのみ
で参照電圧発生回路が構成される場合のそれ（曲線ａ）
に比べ低下する。

このように、参照電圧発生回路ＲＶＧを２つの抵抗網に
よって構成することによって、モノリシックＩＣ化にも
適用可能な範囲で、参照電圧発生回路ＲＶＧの出力イン
ピーダンスを小さくすることができる。

なお、主抵抗網ＭＲを構成する抵抗素子の抵抗値ｒおよ
び副抵抗網ＳＲを構成する抵抗素子の抵抗値Ｒは、基準
電圧印加端子２および３間の電圧を主抵抗網ＭＲのみで
分圧した場合の抵抗網ＲＧ１〜ＲＧｍの接続点の電位が
各々、基準電圧印加端子２および３間の電圧を副抵抗網
ＳＲのみで分圧した場合の抵抗Ｒ１〜Ｒｍの接続点の電
位と一致するように選ばれる。これは、主抵抗網ＭＲお
よび副抵抗網ＳＲ間に流れる電流を生じさせないためで
ある。

第１２図はＤ／Ａ変換器の構成を示す概略ブロック図で
ある。

第１２図を参照してＤ／Ａ変換器は、アナログ電圧に変
換されるべきディジタル信号を受けるディジタル信号入
力端子１１と、互いに異なる太きさの基準電圧を受ける
基準電圧印加端子１２および１３間に設けられるアナロ
グ電圧発生回路１４と、デコーダ１５と、電圧選択部１
６と、出力バッファ１７と、アナログ電圧出力端子１８
とを含む。アナログ電圧発生回路１４．基準電圧印加端
子１２および１３は、各々、第８図に示されるＡ／Ｄ変
換器における参照電圧発生回路ＲＶＧ、基準電圧印加端
子２および３に相当する。

次に、このＡ／Ｄ変換器の動作について説明する。ディ
ジタル信号入力端子１１にＮビットのディジタル信号が
入力されると、デコーダ１５はこのＮビットのディジタ
ル信号を２Ｎビツトのディジタル信号に変換して出力す
る。一方、アナログ電圧発生回路１４は、基準電圧印加
端子１２に印加される基準電圧と、基準電圧印加端子１
３に印加される基準電圧との差電圧を分圧することによ
って２Ｎ個の異なる大きさの電圧を電圧選択部１６に与
える。電圧選択部１６は、２Ｎ個のスイッチ８１〜５（
２Ｎ）を含む。スイッチ８１〜５（２Ｎ）は各々、アナ
ログ電圧発生回路１４の２Ｎ個の出力のうちのいずれか
１つと、出力バッファ１７の入力端との間に設けられる
。つまり、図に示されるように、アナログ電圧発生回路
１４の２Ｎ個の出力とスイッチ８１〜５（２Ｎ）とは１
対１に対応する。これらのスイッチ８１〜Ｓ　（２Ｎ）
はデコーダ１５の出力によって開閉される。

具体的には、スイッチ８１〜５（２Ｎ）は、各々、論理
値“Ｏ”および“１”に各々対応する“Ｌ”レベルおよ
び“Ｈ″レベル２値電圧のうちのいずれか一方を制御電
圧として受けたときにＯＮＬ、他方の電圧を制御電圧と
して受けたときにＯＦＦする。デコーダ１５の出力によ
って、スイッチＳ１〜５（２Ｎ）のうちの１つのみが選
択的にＯＮ状態となり、他の全てのスイッチはＯＦＦ状
態となる。

デコーダ１５が前記Ｎビットのディジタル信号を、それ
が示すレベル範囲のアナログ電圧に対応して設けられた
スイッチ（８１〜５（２Ｎ）のうちのいずれか１つ）の
みをＯＮ状態とすることができるディジタル信号に変換
するならば、デコーダ１５の２Ｎ個の出力は直接スイッ
チＳＷＩ〜５（２Ｎ）にこれと１対１に対応するように
制御電圧として与えられる。デコーダ１５がこのような
変換を行なわないならば、デコーダ１５の出力は電圧選
択部１６において、論理ゲート等によってさらにデコー
ドされて、スイッチ８１〜５（２Ｎ）のうち適当なスイ
ッチのみをＯＮ状態とすることができるディジタル信号
に変換される。このようにして、電圧選択部１６は、ア
ナログ電圧発生回路１４から出力された２Ｎ個のアナロ
グ電圧のうちの１つを選択的に出力バッファ１７に与え
る。

出力バッファ１７は、非反転入力端子と出力端子とを接
続された電圧フォロワ型の演算増幅器である。したがっ
て、出力バッファ１７は電圧選択部１６から与えられた
アナログ電圧をバッファリングしてアナログ電圧出力端
子１８に与える。

このようにして、アナログ電圧出力端子１８に前記Ｎビ
ットのディジタル信号が示すアナログ電圧が導出される
。

さて、入力端子１１に入力されるディジタル信号がある
レベル範囲のアナログ電圧を示すものから別のレベル範
囲のアナログ電圧を示すものに切替わると、電圧選択部
１６において、それまでＯＮ状態であったスイッチとは
異なるスイッチがＯＮ状態となる。この結果、出力バッ
ファ１７の入力端はそれまでの電位から、今回ＯＮ状態
となったスイッチを介して与えられる電位に変化する。

この際、出力バッファ１７の入力端と電圧選択部１６と
の接続線に充電または放電が生じる。この充電または放
電による出力バッファ１７の出力端の電位変化が、出力
バッファ１７によって増幅されて出力端子１８に導出さ
れる。やがて、この充電または放電が終了すると出力バ
ッファ１７の入力端の電位は今回ＯＮ状態となったスイ
ッチに対応する、アナログ電圧発生回路１４の出力電位
に安定する。これに伴い、出力バッファ１７の出力端の
電位も今回の入力ディジタル信号に対応するアナログ電
圧に安定する。したがって、入力端子１１に与えられた
ディジタル信号を対応するアナログ電圧にできるだけ早
く変換して出力端子１８に導出するには、前記ディジタ
ル信号の切替わりに応答した、出力バッファ１７の入力
端の電位変化に要する時間ができるだけ短いことが望ま
しい。

つまり、出力バッファ１７の入力端における前記充電ま
たは放電に要する時間ができるだけ短いことが望ましい
。そのためには出力バッファ１７の入力端におけるイン
ピーダンス、すなわち、アナログ電圧発生回路１４の出
力インピーダンスが低いことが望ましい。したがって、
Ｄ／Ａ変換器においても、前述の参照電圧発生回路に対
応するアナログ電圧発生回路１４の出力インピーダンス
は低いことが望まれる。このため、アナログ電圧発生回
路１４に第９図に示される回路を用いれば、Ｄ／Ａ変換
器の動作速度を向上することができる。

［発明が解決しようとする課題］現在、たとえば、デジタル信号処理の必要な音響機器に
用いられるＡ／Ｄ変換器およびＤ／Ａ変換器には、１０
ｂｔｔ以上の高い分解能（１２ｂｉｔや１４ｂｉｔ）を
有するものが実用化されている。しかし、このような音
響機器に用いられるＡ／Ｄ変換器やＤ／Ａ変換器に要求
される動作周波数はＩ　Ｍ　Ｈｚ以下程度であるので、
これらに用いられる参照電圧発生回路にはそれほど低い
出力インピーダンスは要求されない。しかし、デジタル
信号処理の必要な映像機器に用いられるＡ／Ｄ変換器や
Ｄ／Ａ変換器には、たとえば、８ｂｉｔの分解能および
２０ＭＨｚという非常に高い動作周波数が要求される。

また、現在ハイビジョン放送に適用される映像機器に用
いられるＡ／Ｄ変換器やＤ／Ａ変換器には、１０ｂ　ｉ
　ｔの分解能および２０ＭＨｚまたは５０ＭＨｚの動作
周波数や、８ｂｉｔの分解能および１０ＭＨｚの動作周
波数が要求される。このように、特に、映像機器に用い
られるＡ／Ｄ変換器やＤ／Ａ変換器には、高い分解能と
ともにかなり高速の動作速度が要求される。このように
、近年、動作速度が従来よりもかなり速く、かつ、分解
能の高いＡ／Ｄ変換器やＤ／Ａ変換器が要求されてきた
。このため、これらに用いられる参照電圧発生回路の出
力インピーダンスに対する低下要求が生じた。そこで、
第９図に示されるような参照電圧発生回路が考えられた
。

しかしながら、第９図に示されるような従来の参照電圧
発生回路は、その出力インピーダンスを下げるべく、イ
ンピーダンスの低い副抵抗網を含んで構成される。この
ため、参照電圧発生回路の出力端子の各々のインピーダ
ンスは、対応するタップによって異なる。すなわち、主
抵抗網ＭＲの出力インピーダンスのレベルを決定する副
抵抗網ＳＲの出力インピーダンスは、副抵抗網ＳＲの中
央のタップはど高い。このため、第９図において主抵抗
網ＭＲと副抵抗網ＳＲとの接続点（抵抗網ＲＧＩ〜ＲＧ
ｍの接続点）のインピーダンスは主抵抗網ＭＲの中央は
ど大きい。また、主抵抗網ＭＲを構成する抵抗網ＧＲＩ
〜ＧＲｍの各々において、副抵抗網ＳＲに接続されない
タップのインピーダンスは、その抵抗網の中央はど大き
くなり一定でない。

第８図に示されるＡ／Ｄ変換器の場合、参照電圧発生回
路ＲＶＧの出力インピーダンスが端子によって異なると
、すべての比較器ＣＭＰの動作可能速度が一定とならな
い。したがって、制御信号φが論理値″１”から“０′
に切換わってから、すべての比較器ＣＭＰにおいて前述
のような過渡現象が終了するよりも速く比較部ＣＭＰＧ
からＮ個の出力を取出すと、それら論理値の精度は、対
応する比較器ＣＭＰによって異なる。この結果、エンコ
ーダＥＮＣの出力データの精度がビットによって異なる
という現象が生じる。このような現象を回避するには、
Ａ／Ｄ変換器の動作周波数が、参照電圧発生回路ＲＶＧ
の出力端子のうち、インピーダンスが最大のものに接続
される比較器ＣＭＰの動作可能速度に従って決定されね
ばならない。

このため、参照電圧発生回路ＲＶＧの出力インピーダン
スが端子ごとに異なることは、Ａ／Ｄ変換器の出力精度
および動作周波数の向上を妨げる原因となる。

同様に、Ｄ／Ａ変換器の場合、第１２図においてアナロ
グ電圧発生回路１４の出力インピーダンスが端子によっ
て異なることは、出力バッファ１７の入力端の電位が入
力されたディジタル信号に対応するものに安定するのに
要する時間が、ディジタル信号毎に異なることを意味す
る。つまり、入力されるディジタル信号ごとに、Ｄ／Ａ
変換器の動作速度が異なる。したがって、Ｄ／Ａ変換器
の出力精度を上げるには、出力端子１８からのアナログ
電圧の取出タイミングをアナログ電圧発生回路１４の出
力端子のうち出力インピーダンスの最も高いものに対応
する、電圧選択部１６のスイッチがＯＮしたときに出力
バッファ１７の出力端に生じる電位変化に要する時間に
従って決定する必要がある。この結果、アナログ電圧発
生回路１４の出力インピーダンスが出力端子ごとに異な
ることは、Ｄ／Ａ変換器の出力精度および動作周波数の
向上を妨げる原因となる。

また、線形な複数の電圧を得るための参照電圧発生回路
は、主抵抗網ＭＲや副抵抗網ＳＲが同一の抵抗値を有す
る複数の抵抗素子で構成される。

一般に、このような線形なアナログ回路では、インピー
ダンスを含む、回路特性を示す種々の値に非線形な不一
致が生じないことが望ましい。

また、副抵抗網ＳＲは主抵抗網ＭＲの出力インピーダン
スを低く抑えるために設けられる回路部であり、一方、
主抵抗網ＭＲは定常状態において複数の一定電圧を出力
すべき回路部である。したがって、定常状態における主
抵抗網ＭＲの各タップの電位変動を抑制するには、定常
状態における副抵抗網ＳＲの主抵抗網ＭＲへの影響がで
きるだけ小さい方がよい。定常状態における主抵抗網Ｍ
Ｒの各タップの電位が常に一定であるには、基準電圧印
加端子２から基準電圧印加端子３に常に一定電流が流れ
る必要がある。ところが、主抵抗網ＭＲには副抵抗網Ｓ
Ｒが接続されるため、定常状態において、主抵抗網ＭＲ
内の抵抗網ＲＧＩ〜ＲＧｍの接続点を介して主抵抗網Ｍ
Ｒから副抵抗網ＳＲに若干電流が流れるという現象が実
際には生じる。このような現象が生じると、主抵抗網Ｍ
Ｒにおいて基準電圧印加端子２から基準電圧印加端子３
に流れる電流の大きさが変動し、この結果主抵抗網ＭＲ
の出力電圧が変動する。このような現象は、主抵抗網Ｍ
Ｒにおける抵抗網ＲＧＩ〜ＲＧｍの接続点の各々に接続
される、副抵抗網ＳＲ内の抵抗の数が多いほど顕著とな
る。これは、副抵抗網ＳＲを構成する抵抗素子の数が多
いと、主抵抗網ＭＲと副抵抗網ＳＲとが多くの接続点を
介して接続されるため、主抵抗網ＭＲと副抵抗網ＳＲと
が、相互により大きく影響を及ぼし合うためである。

このように、主抵抗網ＭＲの静特性的な精度は、副抵抗
網ＳＲを構成する抵抗素子の数が少ないほど向上され得
る。しかしながら、従来の参照電圧発生回路では、主抵
抗網ＭＲを構成する抵抗網間の接続点の各々に、２　Ｎ
／ｎ個の比較的多数（たとえばＮ＝８の場合には１２８
個）の抵抗素子が接続される。このため、分解能の高い
Ａ／Ｄ変換器やＤ／Ａ変換器に従来の参照電圧発生回路
が用いられると、参照電圧発生回路の定常状態における
出力電圧変動がＡ／Ｄ変換器やＤ／Ａ変換器の精度の向
上を阻害する。

このように、Ａ／Ｄ変換器における参照電圧発生回路や
Ｄ／Ａ変換器におけるアナログ電圧発生回路として用い
られる回路の出力インピーダンスが端子ごとに異なるこ
とは、これを含んで構成される回路部全体の機能性の向
上を阻害する。

それゆえに本発明の目的は、上記のような問題点を解決
し、少なくとも従来の参照電圧発生回路と同程度の低い
出力インピーダンスを有し、かつ、すべての出力端子に
おけるインピーダンスが同一である、回路精度の優れた
参照電圧発生回路を提供することである。

［課題を解決するための手段］上記のような目的を達成するために、本発明に係る参照
電圧発生回路は、第１の基準電圧を受ける第１の基準電
圧印加端子と、第２の基準電圧を受ける第２の基準電圧
印加端子と、第１の基準電圧印加端子と第２の基準電圧
印加端子との間に直列に接続される同一抵抗値ｒを有す
る複数の抵抗素子と、この複数個の抵抗素子の接続点の
うち、第１の基準電圧源および第２の基準電圧源に最も
近い２つの接続点を除く全ての接続点の各々に対応して
設けられる抵抗網とを含む。この抵抗網は、第１の基準
電圧印加端子と第２の基準電圧印加端子との間に直列に
接続される、合成インピーダンスが２・ｒである、第１
および第２の抵抗素子によって構成される。各抵抗値が
ｒである前記複数個の抵抗素子の接続点の各々には、対
応する抵抗網を構成する第１および第２の抵抗素子の接
続点が接続される。

他の局面によれば、本願発明に係る参照電圧発生回路は
、第１の基準電圧端子と、第２の基準電圧端子と、第１
の基準電圧端子および第２の基準電圧端子間に並列に設
けられる主抵抗網および副抵抗網を含む。主抵抗網は第
１の基準電圧印加端子と第２の基準電圧印加端子との間
に直列に接続される第１複数個の抵抗網を含む。この第
１複数個の抵抗網の各々は、第２複数個の抵抗素子の直
列接続によって構成される。一方、副抵抗網は、第１の
基準電圧印加端子と第２の基準電圧印加端子との間に直
列に接続される同一抵抗値ｒを有する第１複数個の抵抗
素子と、この第１複数個の抵抗素子の接続点のうち、第
１および第２の基準電圧印加端子にそれぞれ最も近い２
つの接続点を除く全ての接続点の各々に対応して設けら
れる抵抗網とを含む。この抵抗網は、第１の基準電圧印
加端子と第２の基準電圧印加端子との間に直列に接続さ
れる、合成インピーダンスが２・ｒである第１および第
２の抵抗素子によって構成される。第１複数個の抵抗素
子の接続点のうち、前記２個の接続点を除く全ての接続
点の各々には対応する抵抗網を構成する第１および第２
の抵抗素子の接続点が接続される。さらに、主抵抗網を
構成する第１複数個の抵抗網の接続点と、副抵抗網を構
成する第１複数個の抵抗素子の接続点とは１対１に対応
するように接続される。

さらに他の局面によれば、本発明に係る参照電圧発生回
路は、第１の基準電圧を受ける第１の基準電圧印加端子
と、第１の基準電圧とは異なる第２の基準電圧印加端子
と、任意の大きさの基準電圧を受ける第３の基準電圧印
加端子と、第１の基準電圧印加端子と第２の基準電圧印
加端子との間に並列に設けられる主抵抗網および副抵抗
網を含む。この主抵抗網は、第１の基準電圧印加端子と
第２の基準電圧印加端子との間に直列に接続される第１
複数個の抵抗網を含む。この第１複数個の抵抗網の各々
は、第２複数個の抵抗素子の直列接続によって構成され
る。一方、副抵抗網は、第１の基準電圧印加端子と第２
の基準電圧印加端子との間に直列に接続される同一抵抗
値ｒを有する前記第１複数個の抵抗素子と、この第１複
数個の抵抗素子の接続点のうち、第１および第２の基準
電圧印加端子に最も近い接続点２個を除く全ての接続点
の各々と第３の基準電圧印加端子との間に設けられる、
２・ｒの抵抗値を有する抵抗素子とを含む。主抵抗網を
構成する第１複数個の抵抗網の接続点と、副抵抗網を構
成する第１複数個の抵抗素子の接続点とは１対１に対応
するように接続される。

［作用コ上記のように本発明に係る参照電圧発生回路は、互いに
異なる大きさの基準電圧を印加される第１の基準電圧印
加端子および第２の基準電圧印加端子間に直列に接続さ
れる、同一抵抗値ｒを有する複数の抵抗素子と、この複
数の抵抗素子の接続点のうち、第１および第２の基準電
圧印加端子に最も近い接続点２個を除く全ての接続点の
各々に接続される、合成インピーダンスが２・ｒである
抵抗網または抵抗値が２・ｒである単一の抵抗素子とか
ら構成される回路部を含む。この回路部において、複数
個の抵抗素子の接続点のうち第１の基準電圧印加端子に
最も近い接続点におけるインピーダンスは、第１の基準
電圧印加端子方向および第２の基準電圧印加端子方向に
関して、各々、ｒおよび２・ｒである。同様に、第２の
基準電圧印加端子に最も近い接続点のインピーダンスは
、第１の基準電圧印加端子方向および第２の基準電圧印
加端子方向に関して、各々、２・ｒおよびｒである。ま
た、前記全ての接続点のうち、これらの接続点を除く残
りの接続点のインピーダンスは、いずれも第１の基準電
圧印加端子方向、第２の基準電圧印加端子方向、および
対応する抵抗網（または抵抗素子）方向に関して全て２
・ｒである。

したがって、これらの接続点の各々における出力インピ
ーダンスは全て同一値（２φｒ／３）となる。

本発明によれば、この回路部が、それ自身参照電圧発生
回路として、または、副抵抗網として用いられる。この
回路部がそれ自身参照電圧発生回路として用いられた場
合には、参照電圧発生回路のすべての出力端のインピー
ダンスは同一である。

この回路部が副抵抗網として用いられる場合には、前述
の接続点の各々に導出された電圧が、主抵抗網の対応す
るタップに与えられる。したがって、副抵抗網の出力イ
ンピーダンスが主抵抗網単独のそれに比べて十分に小さ
ければ、前記対応するタップの副抵抗網方向および主抵
抗網方向の合成インピーダンスは、副抵抗網を構成する
複数個の抵抗素子の接続点の出力インピーダンス、すな
わち、２・ｒ　／　３にほぼ等しくなる。このため、副
抵抗網接続後の主抵抗網の出力インピーダンスは、副抵
抗網に接続されるタップにおいて全て同一値となる。こ
の結果、主抵抗網のタップのうち、副抵抗網に接続され
ないタップの出力インピーダンスも、従来はど主抵抗網
上の位置に依存しない。

したがって、この場合にも、参照電圧発生回路の出力端
間のインピーダンス差は従来よりも小さくなる。

［実施例］第１図は、本発明の一実施例の参照電圧発生回路の回路
図である。この参照電圧発生回路は、ｍ−１（ｍ＝２．
３．・・・）階調の線形な参照電圧を発生する。

第１図を参照して、この参照電圧発生回路は、従来と同
様に、所定の基準電圧が印加される基準電圧印加端子２
と、基準電圧印加端子２に印加される電圧よりも低い所
定の基準電圧が印加される基準電圧印加端子３との間に
設けられる、主抵抗網ＭＲおよび、ｍ−３個の副抵抗網
ＳＲ２〜ＳＲ（ｍ−２）とを含む。

主抵抗網ＭＲは従来と同様に、基準電圧印加端子２およ
び３間に設けられる、同一の抵抗値Ｒを有するｍ個の抵
抗ｒ１〜ｒｍの直列接続によって構成される。

副抵抗網ＳＲ２〜ＳＲ（ｍ−２）は各々、基準電圧印加
端子２および３間に設けられる、２つの抵抗Ｒｕおよび
Ｒｄの直列接続によって構成される。

主抵抗網ＭＲを構成する抵抗ｒ１〜ｒｍの接続点Ａ１〜
Ａ（ｍ−１）のうち、基準電圧印加端子２および３に各
々最も近い接続点Ａ（ｍ−１）およびＡ１を除くすべて
の接続点に、副抵抗網ＳＲ２〜ＳＲ（ｍ−２）が１個ず
つ対応して設けられる。主抵抗網ＭＲ内のタップＡｉ　
　（ｉ＝２〜ｍ−２）は、対応する副抵抗網ＳＲｉを構
成する２つの抵抗ＲｕｉおよびＲｄｉの接続点に接続さ
れる。

副抵抗網ＳＲｉを構成する２つの抵抗ＲｕｔおよびＲｄ
ｉの各々の抵抗値は、主抵抗網ＭＲ内の対応するタップ
Ａｉにおける対応する副抵抗網方向のインピーダンスＺ
Ｂｔが２・ｒとなるように設定される。任意の副抵抗網
ＳＲｉを構成する２つの抵抗ＲｕｔおよびＲｄｉのそれ
ぞれの抵抗値をｒｕｔおよびｒｄｉと表わすと、前記イ
ンビーダンスＺｓ＋は２つの抵抗ＲｕｉおよびＲｄｉの
合成インピーダンスｒｕｉｌｌｒｄｉに等しい。したが
って、前記抵抗値ｒｕｉおよびｒｄｉは次式を満足する
ように選ばれる。

１／　（１／ｒｕｉ＋１／ｒｄｉ）＝２−ｒ・・・（３
）このように、本実施例では主抵抗網ＭＲの両端を除くす
べてのタップに合成インピーダンスが２・ｒである副抵
抗網が個別に接続される。このため、主抵抗網のｍ−３
個のタップのすべてにおいて副抵抗網方向のインピーダ
ンスは同一値（２・ｒｌ３）となる。

第２図は第１図に示される参照電圧発生回路を、副抵抗
網ＳＲ２〜ＳＲ（ｍ−２）を各々等価的に、任意の電圧
源Ｂ２〜Ｂ（ｍ−２）に接続されるインピーダンスが２
・ｒである合成抵抗として表わして示す回路図である。

以下、第２図を参照して主抵抗網ＭＲのすべてのタップ
のインピーダンスが同一値となることを示す。

まず、最も低電位側にあるタップＡ１の低電位源Ｂｉ（
第１図の基準電圧印加端子３）方向のインピーダンスは
ｒであるから、次のタップＡ２の低電位源方向のインピ
ーダンスは同一の抵抗値ｒを有する２つの抵抗の合成イ
ンピーダンス２・ｒである。したがって、タップＡ２の
副抵抗網方向および低電位源方向の合成インピーダンス
は、２・ｒｌ１２・ｒ　（＝１／　（１／２・ｒ　＋　
１　／　２・ｒ））、すなわち、ｒに等しくなる。これ
は、タップＡ２に接続される副抵抗網および、タップＡ
２と低電位源との間に設けられる抵抗網が、インピーダ
ンスがｒである単一の抵抗素子と等価であることを意味
する。次に、タップＡ３の低電位源方向のインピーダン
スは、タップＡ３とタップＡ２との間に設けられる抵抗
ｒ３と、タップＡ２の副抵抗網方向および低電位源方向
に接続される抵抗網との合成インピーダンスである。こ
こで、タップＡ２の副抵抗網方向および低電位源方向の
合成インピーダンスはｒであるから、タップＡ３の低電
位源方向のインピーダンスは２・ｒとなる。したがって
、タップＡ３の副抵抗網方向および低電位源方向の合成
インピーダンスは、タップＡ２と同じく、２・ｒｌ１２
・ｒｌすなわち、ｒである。以下、タップＡ４．　Ａ５
．・・・についても同様に、低電位源方向のインピーダ
ンスはすべて２・ｒとなる。

一方、高電位源（基準電圧端子２）側のタップＡ　（ｍ
−１）　、　Ａ　（ｍ−２）　、　−についても、上記
と同様に高電位源方向のインピーダンスが求められる。

つまり、高電位源に最も近いタップＡ（ｍ−１）の高電
位源方向のインピーダンスのみがｒであり、タップＡ　
（ｍ−２）　、　Ａ　（ｍ−３）　。

・・・のいずれにおいても高電位源方向のインピーダン
スは２・ｒである。したがって、低電位源方向。

高電位源方向、および副抵抗網方向のいずれにも抵抗網
を接続される任意のタップＡｉの低電位源方向および高
電位源方向のインピーダンスはいずれも２・ｒである。

このように分岐方向が３方向であるすべてのタップＡ２
〜Ａ（ｍ−２）の各々のインピーダンスＺは次式で表わ
される。

［以下余白］Ｚ＝２　・ｒｌｌ　２　・ｒｌｌ　２　・ｒ＝２　・ｒ
ｌ３・・・　（４）また、低電位源方向および高電位源方向のみに抵抗網を
接続されるタップＡ１の低電位源方向および高電位源方
向のインピーダンスは各々、ｒおよび２−ｒである。同
様に、タップＡ（ｍ−１）の低電位源方向および高電位
源方向のインピーダンスは各々２・ｒおよびｒである。

このように、分岐方向が２方向であるタップＡ１および
Ａ（ｍ−１）はいずれも一方の分岐方向にｒのインピー
ダンスを有し、かつ、他方の分岐方向に２・ｒのインピ
ーダンスを有する。したがって、これらのタップＡ１お
よびＡ（ｍ−１）のインピーダンスＺはやはり次式で表
わされる。

Ｚ＝ｒ　１２　・ｒ＝２　・ｒｌ３　　　−（５）本実
施例における主抵抗網のタップＡＩ−Ａ（ｍ−１）のイ
ンピーダンスの値２・ｒ　／　３は、第９図に示される
従来の参照電圧発生回路におけるそれ（式（１）参照）
と同程度に低い。したがって、本実施例によれば、参照
電圧発生回路のａカインピーダンスはタップによらず一
定であり、かつ、従来と同程度に低い。したがって、こ
の参照電圧発生回路をたとえば第８図に示されるＡ／Ｄ
変換器に用いれば比較部ＣＭＰＧ内のすべての比較器Ｃ
ＭＰの動作可能速度が同一となる。この結果、エンコー
ダＥＮＣの出力信号精度はすべてのビットにおいて同一
となるとともに高くなる。

また、比較部ＣＭＰＧの動作速度を、特定の比較器ＣＭ
Ｐの動作可能速度に合わせる必要がないため、結果的に
Ａ／Ｄ変換器の動作周波数を高めることが可能となる。

同様に、この参照電圧発生回路を第１２図に示されるＤ
／Ａ変換器に用いれば、出力バッファ１７の出力精度が
入力されるデジタル信号に依存しない。したがって、出
力バッファ１７の出力の取出タイミングを特定のデジタ
ル信号に合わせる必要がない。この結果、Ｄ／Ａ変換器
の動作速度および精度が向上される。

再度第１図を参照して、主抵抗網ＭＲを構成する抵抗ｒ
１〜ｒｍの抵抗値はすべて同一であるから、基準電圧印
加端子２および３間の電圧は主抵抗網ＭＲにおいて等間
隔に分圧される。この結果、タップＡ１〜Ａ（ｍ−１）
に導出される電圧間の関係は線形である。つまり、任意
のタップＡｉの電位Ｖａｉは、基準電圧印加端子２およ
び３に印加される電圧を各々ｖ２および■３で表わした
場合次式で表わされる。

Ｖａ　ｉ　＝　ｉ　−（Ｖ２−Ｖ３）　／ｍ　　　−（
６）一方、任意の副抵抗網ＳＲｉにおいて、基準電圧印
加端子２および３間の電圧は抵抗ＲｕｉおよびＲｄｉの
抵抗値の比に応じた分圧率、ｒｄｉ／（ｒｕｉ十ｒｄｉ
）で分圧される。従来と同様に、主抵抗網と副抵抗網と
の間に流れる電流が生じないように、本実施例において
も、副抵抗網に接続される任意のタップＡｔの電位Ｖａ
ｉと、対応する副抵抗網ＳＲｉを構成する抵抗Ｒｕｉお
よびＲｄｉの接続点の電位とが等しくなるように、抵抗
ＲｕｉおよびＲｄｉの各抵抗値が設定される。つまり、
抵抗値ｒｕｉおよびｒｄｉは次式を満足するように選ば
れる。

ｒｄ　ｉ／　（ｒｕ　ｉ＋ｒｄ　１）＝ｉ／ｍ　　・＝
　（７）このように、副抵抗網ＳＲｉを構成する２つの
抵抗の抵抗値ｒｕｉおよびｒｄｉは、前記式（３）およ
び（７）の両方を満足する値に設定される。

したがって、具体的には、任意のタップＡｉに接続され
る副抵抗網ＳＲｉを構成する２つの抵抗の抵抗値ｒｕｉ
およびｒｄｉは次式で求められる。

ｒｕｉ＝＝２・ｍ−ｒ／ｉ　　　　　　・−・（８）ｒ
ｄｉ＝２・ｍ−ｒ／（ｍ−ｉ）　　　−（９）第４図は
本実施例の参照電圧発生回路における主抵抗網ＭＲの出
力インピーダンスとタップ位置との関係を示す図である
。第４図において、横方向は主抵抗網ＭＲ（または副抵
抗網）のタップ位置および、対応する電位を示し、縦方
向はインピーダンスの大きさを示す。なお、横方向の右
端部および左端部は各々、基準電圧印加端子２および３
に対応する。第４図には、第１図の参照電圧発生回路が
３階調の電圧を発生する場合、すなわち、ｍの値が４で
ある場合が例示される。

第４図を参照して、基準電圧印加端子２および３がいず
れも理想的な電源に接続される場合、基準電圧印加端子
２および３におけるインピーダンスはともに零である。

そして、主抵抗網ＭＲのタップＡ１〜Ａ（ｍ−１）の各
出力インピーダンスは曲線ｅで示されるように、すべて
一定値（２・ｒ／３）である。そして、これらのタップ
間のインピーダンスはこれらのタップから遠ざかるほど
大きくなり、タップ間の中央で最大値を示す。なお、図
中、直線ｄは、主抵抗網ＭＲのタップの各々に対応する
副抵抗網のタップのインピーダンスをつないで描かれる
直線である。

以上のように、本実施例では、主抵抗網ＭＲの出力イン
ピーダンスは主抵抗網ＭＲを構成する抵抗ｒ１〜ｒｍの
各両端を除く部分では一定ではないものの、副抵抗網に
よって前記抵抗ｒ１〜ｒｍの接続点のすべてのインピー
ダンスが同一値に設定される。

また、副抵抗網の各々は従来に比べわずか２個という少
ない抵抗素子によって構成される。このため、前述した
ような主抵抗網ＭＲの静的特性が副抵抗網の存在によっ
て劣化されない。この結果、タップＡ１〜Ａ（ｍ−１）
に導出される電圧が定常状態において変動するという現
象が従来よりも抑制される。

上記実施例では、参照電圧発生回路が合成インピーダン
スが２・ｒである抵抗網と、抵抗値がｒである抵抗が直
列接続された抵抗網とだけによって構成される場合が示
されたが、第１図に示される回路全体が副抵抗網として
用いられてもよい。

第３図はそのような場合の参照電圧発生回路の回路図で
ある。

第３図を参照して、この参照電圧発生回路において、副
抵抗網ＳＲには第１図に示される参照電圧発生回路が用
いられ、主抵抗網ＭＲには第９図に示される主抵抗網Ｍ
Ｒと同一構成の抵抗網が用いられる。

つまり、第３図の主抵抗網ＭＲは、基準電圧印加端子２
および３間に直列接続されるｍ個の抵抗網ＲＧＩ　〜Ｒ
Ｇｍを含む。抵抗網ＲＧ１〜ＲＧｍは各々、同一の抵抗
値ｒを有するｎ個の抵抗の直列接続によって構成される
。抵抗網ＲＧＩ〜ＲＧｍの接続点Ａ、　（１，ｎ）　〜
Ａ　（ｍ−１，ｎ）および、これらの抵抗網の各々を構
成するｎ個の抵抗の接続点Ａ　（１，１）　〜Ａ　（１
，ｎ−１）　、　Ａ（２，１）　〜Ａ　（２，ｎ−１）
　、　＝−、Ａ　（ｍ、　　１）〜Ａ（ｍ、ｎ−１）に
導出される電圧がこの参照電圧発生回路の出力電圧とし
て取出される。抵抗網ＲＧＩ　〜ＲＧｍの接続点Ａ　（
１，ｎ）　〜Ａ　（ｍ−１，ｎ）は、第１図のタップＡ
ｌ〜Ａ（ｍ−１）と１対１に対応するように接続される
。したがって、第１図におけるタップＡ１〜Ａ（ｍ−１
）導出される電圧は第３図の主抵抗網ＭＲにおいて、抵
抗網ＲＧＩ〜ＲＧｍを各々構成するｎ個の抵抗によって
さらに分圧される。抵抗網ＲＧＩ〜ＲＧｍを構成する抵
抗の抵抗値はすべて同一であるから、この参照電圧発生
回路の出力電圧も、基準電圧印加端子２に印加される電
圧ｖ２と基準電圧印加端子３に印加される電圧ｖ３との
間を等間隔に分割する、線形なものとなる。

さて、主抵抗網ＭＲと副抵抗網ＳＲとが上記のような接
続関係にある場合、主抵抗網ＭＲのタップのうち副抵抗
網ＳＲに接続されるタップＡ（１゜ｎ）〜Ａ（ｍ−１，
ｎ）のインピーダンスは、副抵抗網ＳＲにおける対応す
るタップＡ１〜Ａ　（ｍ−１）のインピーダンスにほぼ
等しくなる。前述したようにこのような関係が成り立つ
のは、副抵抗網ＳＲの出力インピーダンスが主抵抗網Ｍ
Ｒのそれに比べ十分に小さい場合である。そこで、抵抗
値ｒは、第１図におけるタップＡ１〜Ａ　（ｍ　−１）
の各インピーダンス（２・ｒ／３）が副抵抗網ＳＲに接
続されない場合の主抵抗網ＭＲの出力インピーダンス（
式（１）参照）に比べ十分に小さくなるように設定され
ねばならない。このような設定により、本実施例におけ
る主抵抗網ＭＲの、副抵抗網ＳＲに接続されるタップＡ
　（１，ｎ）〜Ａ（ｍ−１，ｎ）のインピーダンスは対
応する副抵抗網のタップＡ１〜Ａ（ｍ−１）のそれに等
しい値、すなわち、２・ｒ　／　３となる。但し、本実
施例では、主抵抗網ＭＲの参照電圧をあたえるすべての
タップにおいてインピーダンスが等しくはならない。す
なわち、副抵抗網ＳＲに接続されないタップＡ　（１，
１）　〜Ａ　（１，ｎ−１）　、　Ａ（２，１）　〜Ａ
　（２，ｎ−１）　、　−、Ａ　（ｍ、　　１）〜Ａ（
ｍ、ｎ−１）におけるインピーダンスは、対応する抵抗
網（ＲＧＩ〜ＲＧｍのうちのいずれか）の両端から離れ
るほど大きくなり中央で最大値を示す。しかし、抵抗網
ＲＧＩ〜ＲＧｍ間の接続点のインピーダンスはすべて同
一であるから、抵抗網ごとにタップのインピーダンスが
異なるという現象は回避される。つまり、副抵抗網に接
続される、主抵抗網のタップのインピーダンスがすべて
同一値に固定されるため、主抵抗網の出力インピーダン
スのタップ位置に対する依存度は従来よりも大幅に低（
なる。このように、本実施例では、第４図においてイン
ピーダンスが同一となるタップの出力電圧だけでなく、
これらのタップの間に位置するタップの出力電圧も参照
電圧として用いられる。参照電圧発生回路を上記のよう
に構成した場合、副抵抗網ＳＲの出力タップ数は主抵抗
網ＭＲの出力タップ数（ｍφｎ−１）の１　／　ｎでよ
い。このため、第３図に示される構成の参照電圧発生回
路と第１図に示される構成の参照電圧発生回路とでは、
第３図に示される参照電圧発生回路の方が、同一数の参
照電圧を得るのに必要となる副抵抗網の抵抗素子数が少
ない。なお、この場合の副抵抗網とは、第１図における
副抵抗網ＳＲ２〜ＳＲ（ｍ−２）およびｍ個の抵抗ｒ１
〜ｒｍによって構成される回路全体を意味する。このよ
うに副抵抗網を構成する抵抗素子数が少ないと、この参
照電圧発生回路をたとえば１チツプのＬＳＩ上に形成す
る際、副抵抗網を構成する抵抗素子を大きなレイアウト
パターンで形成することが可能となる。この結果、副抵
抗網を構成する抵抗素子の抵抗値に製造上生じるばらつ
きが小さくなり、参照電圧発生回路の精度が向上される
。

上記いずれの実施例においても、第１図に示される回路
部は２つの基準電圧印加端子間に設けられたが、互いに
異なる電圧が付与される３個以上の基準電圧印加端子間
に設けられてもよい。但し、この場合には、各基準電圧
印加端子に印加される基準電圧の大きさは、副抵抗網Ｓ
Ｒ２〜ＳＲ（ｍ−２）の各々の出力タップに導出される
電圧と、主抵抗網ＭＲ内の対応するタップに導出される
電圧とが等しくなるような値に設定されなければならな
い。

以上説明された実施例では第１図に示される回路部が基
準電圧印加端子２および３間の電圧を等間隔に分圧する
が、前記回路部の出力電圧は必ずしも線形である必要は
なく非線形であってもよい。

第５図はそのような場合の参照電圧発生回路の部分回路
図である。この実施例の参照電圧発生回路の全体構成は
第３図に示されるものと同一である。

第５図には第３図における副抵抗網ＳＲの構成のみが示
される。第５図（ａ）および（ｂ）は各々、副抵抗網Ｓ
Ｒの出力電圧間隔が副抵抗網ＳＲの端部はど密である場
合および副抵抗網ＳＲの中央部はど密である場合を示す
。

以下の実施例においては、副抵抗網ＳＲ（第１図参照）
においてタップＡ２〜Ａ　（ｍ−２）　Ｌ’：＝接続さ
れる任意の副抵抗網ＳＲｉが、対応するタップＡｉと任
意の基準電圧を受ける基準電圧印加端子Ｂｉとの間に設
けられる、２・ｒの抵抗値を有する単一の抵抗素子によ
って構成される。すなわち、副抵抗網ＳＲが、第２図に
示されるように、ｍ−１個の基準電圧印加端子を有し、
１番目の基準電圧印加端子Ｂ１とｍ−１番目の基準電圧
印加端子Ｂ（ｍ−１）との間に設けられる同一抵抗値ｒ
を有するｍ個の抵抗ｒ１〜ｒｍの直列接続回路と、前記
抵抗ｒ１〜ｒｍの接続点のうち基準電圧印加端子Ｂ１お
よびＢ（ｍ−１）に最も近い２つの接続点を除くすべて
の接続点と残りの基準電圧印加端子８２〜Ｂ（ｍ−２）
との間にそれぞれ設けられる抵抗値２・ｒの抵抗とによ
って構成される。

第２図を参照して、基準電圧印加端子Ｂｉに各々任意の
大きさの電圧Ｖｂｉが印加されるとすると、この回路の
任意の出力タップＡｉの電位Ｖａｉは次式で求められる
。

［以下余白］ｉ≠１．ｍ−１の場合Ｖａ　ｉ　＝（Ｖｂ　１／２′−′＋＞、’（Ｖｂｋ／
２′−’）＋Σ（Ｖ　ｂ　ｋ／２Ａ−′）＋ｖｂ　（ｍ−１）　／２−−２−”ｆ　／３・・・（
１０）ｉ＝ｌの場合・・・（１１）ｉ＝ｒＨ−１の場合Ｖａ　（ｍ−１）　＝（Ｖｂｌ／２″′−３＋Σ（Ｖｂ
ｋ／２　　　）＋２Ｖｂ　（ｍ−１）ｊ・・・（１２）第５図（ａ）を参照して、この副抵抗網は、第２図にお
いて、ｍ＝７とし、基準電圧印加端子Ｂ１〜Ｂ３が低基
準電圧ｖ３を印加される基準電圧印加端子３に接続され
、残りの基準電圧印加端子Ｂ４〜Ｂ６が高基準電圧ｖ２
を印加される基準電圧印加端子２に接続された構成を有
する。

この場合、出力タップＡ１〜Ａ６に導出される電位Ｖａ
ｌ〜Ｖａ６は、前記式（１０）〜（１２）に従えば次式
で表わされる。

Ｖａｌ＝　（Ｖ２−Ｖ３）／１２＋Ｖ３　　・・・（１
３）Ｖａ２＝（Ｖ２−Ｖ３）／６＋Ｖ３　　−（１４）
Ｖａ３＝　（Ｖ２−Ｖ３）／３＋Ｖ３　　　＝−（１５
）Ｖａ４＝２・　（Ｖ２−Ｖ３）／３＋Ｖ３・・・（１
６）Ｖａ５＝５　・（Ｖ２−Ｖ３）／６＋Ｖ３−　（１
７）Ｖａ６＝Ｌ１・（Ｖ２−’Ｖ３）／１２＋Ｖ３・・
・（１８）上記式（１３）〜（１８）かられかるように、本実施例
の副抵抗網では、中央部の出力タップＡ３およびＡ４間
の電位差は（Ｖ２−Ｖ３）／３である。これに対し、こ
れよりも端部にある出力タップＡ２およびＡ３間の電位
差と出力タップＡ４およびＡ５間の電位差はともに（Ｖ
２−Ｖ３）／６と小さい。最端部の出力タップＡ１およ
びＡ２間の電位差と出力タップＡ５およびＡ６間の電位
差とは（Ｖ２−Ｖ３）／１２とさらに小さい。

第６図は第４図および第１１ｒ！ｌ！Ｊと同一の形式で
、本実施例の参照電圧発生回路の出力インピーダンスと
出力タップ位置との関係を示す図である。第６図を参照
して、本実施例の副抵抗網の出力インピーダンスは、曲
線αで示されるように、出力チップＡ１〜Ａ６のいずれ
においても同一値（２・ｒ／３）である。したがって、
この副抵抗網に接続される主抵抗網の出力インピーダン
スも第６図における曲線ｆで示されるように、副抵抗網
の出力タップＡ１〜Ａ６に接続されるタップにおいて一
定値となり、副抵抗網の出力タへプＡ１−八６に接続さ
れないタップにおいてのみ主抵抗網上の位置に依存する
。

また、このような構成の副抵抗網から線形な複数の出力
電圧を得ることも可能である。たとえば、第２図におい
てｍ＝５とし、基準電圧印加端子Ｂ１およびＢ３が前記
基準電圧印加端子３に接続され、かつ、残りの基準電圧
印加端子Ｂ２およびＢ４が前記基準電圧印加端子２に接
続された構成の副抵抗網が用いられればよい。この副抵
抗網の４つの出力タップＡ１〜Ａ４に導出される電位Ｖ
ａ１〜Ｖａ４は前記式（１３）　〜（１８）に従えば次
式で表わされる。

Ｖａｌ言（Ｖ２−Ｖ３）／４＋Ｖ３　　・・・（１９）
Ｖａ２＝　（Ｖ２−Ｖ３）／２＋Ｖ３　　　・・・（２
０）Ｖａ３−（Ｖ２−Ｖ３）／２＋Ｖ３　　−（２１）
Ｖａ４＝３・　（Ｖ２−Ｖ３）／４＋Ｖ３・・・（２２
）上記式（１９）〜（２２）かられかるように、副抵抗
網を上記のように構成することによって、出力タップ間
の電位差を同一値、（Ｖ２−Ｖ３）／４とすることがで
きる。

第５図（ａ）の実施例では、インピーダンスが高い、主
抵抗網の中央部分に接続される、副抵抗網の出力タップ
の間の電位差が主抵抗網の端部に対応するそれよりも大
きい。しかし、逆に、主抵抗網の中央部に対応する、副
抵抗網のタップ間の電位差を、主抵抗網の端部に対応す
る、副抵抗網のタップ間の電位差よりも小さくすること
も可能である。これは、たとえば、第５図（ｂ）に示さ
れるように互いに異なる大きさの基準電圧を印加される
３つの基準電圧印加端子２〜４間に副抵抗網を設けるこ
とによって実現される。

第５図（ｂ）を参照して、この副抵抗網は、基準電圧印
加端子３および４間に設けられる抵抗網５ＲＧＩと、基
準電圧印加端子２および４間に設けられるもう１つの抵
抗網５ＲＧ２との直列接続によって構成される。抵抗網
５ＲＧＩおよび５ＲＧ２は各々、第２図においてｍ＝５
とし、基準電圧印加端子Ｂ１〜Ｂ３と残りの基準電圧印
加端子Ｂ４とに互いに異なる大きさの基準電圧が印加さ
れた構成を有する。本実施例では、基準電圧印加端子３
に所定の低基準電圧ｖ３が印加され、基準電圧印加端子
２には前記低基準電圧ｖ３よりも高い所定の高基準電圧
ｖ２が印加される。基準電圧印加端子４には前記低基準
電圧ｖ３と前記高基準電圧ｖ２の中間の大きさの電圧（
Ｖ２＋Ｖ３）／２が印加される。この副抵抗網ＳＲの出
力は抵抗網５ＲＧ２の出力タップＡｌ−Ａ４および抵抗
網５ＲＧ２の出力タップ八６〜Ａ９ならびに抵抗網５Ｒ
Ｇ２および５ＲＧＩの接続点Ａ５から取出される。した
がって、この副抵抗網ＳＲの各出力りツブＡ１〜Ａ９の
電位Ｖａｌ〜Ｖａ９は前記式（１０）〜（１２）に従え
ば次式で表わされる。

Ｖａｌ＝　（Ｖ２−Ｖａ）／４＋Ｖ３　　−　（２３）
Ｖａ２−３　・　（Ｖ２−Ｖａ）／８＋Ｖ３−　（２４
）Ｖａ３＝７　・　（Ｖ２−Ｖａ）／１６＋Ｖ３Ｖａ４
＝１５・　（Ｖ２−Ｖａ）／３２＋Ｖ３Ｖａ５＝　（Ｖ
２−Ｖａ）／２＋Ｖ３　　　　・・・（２７）Ｖａ６＝
１７・　（Ｖ２−Ｖａ）／３２＋Ｖ３Ｖａ７−９・　（
Ｖ２−Ｖａ）／１６＋Ｖ３・・・　（２９）Ｖａ　８＝５　・　（Ｖ２−Ｖａ）／８＋Ｖ３−　（３
０）Ｖａ９＝３・　（Ｖ２−Ｖａ）／４＋Ｖ３・・・（
３１）上記式（２３）〜（３１）かられかるように、こ
の副抵抗網では、中央部の出力タップＡ５およびＡ６間
の電位差、出力タップＡ４およびＡ５間の電位差、出力
タップＡ６およびＡ７間の電位差。

および出力タップＡ３およびＡ４間の電位差はいずれも
（Ｖ２−Ｖａ）／３２である。これに対し、端部の出力
タップＡ２およびＡ３間の電位差と出力タップＡ７およ
びＡ８間の電位差は（Ｖ２−Ｖａ）／１６と中央部のタ
ップ間のそれに比べて小さい。さらに、出力タップＡ１
およびＡ２間の電位差と出力タップＡ８およびＡ９間の
電位差は（Ｖ２−Ｖａ）／８とさらに大きい。このよう
に、本実施例によれば、副抵抗網の出力タップ間の電位
差は副抵抗網ＳＲの中央部に近づくほど小さい。

さて、この抵抗網５ＲＧＩの出力タップＡ１〜Ａ４の各
インピーダンスおよび、抵抗網５ＲＧ２の出力タップ八
６〜Ａ９の各インピーダンスはいずれも、基準電圧印加
端子２〜４がすべて理想的な電源に接続されている場合
、２・ｒ　／　３であることは既に説明されたとおりで
ある。但し、抵抗網５ＲＧＩおよび５ＲＧ２の接続点で
あるタップＡ５のインピーダンスは基準電圧印加端子４
に接続されるため０である。この副抵抗網ＳＲは第９図
に示される構成の主抵抗網ＭＲに接続される。

したがって、本実施例の参照電圧発生回路の出力インピ
ーダンスは副抵抗網ＳＲの出力タップＡ１〜Ａ４および
Ａ６〜Ａ９に接続される、主抵抗網ＭＲの出力タップに
おいてはすべて同一値２ψｒ／３となる。そして、副抵
抗網ＳＲに接続されない、主抵抗網ＭＲの出力タップ（
副抵抗網ＳＲの出力タップＡ１〜Ａ９間に対応する、主
抵抗網ＭＲの出力タップ）においてのみ主抵抗網ＭＲ上
の位置に依存する。

第７図は本実施例の参照電圧発生回路の出力インピーダ
ンスと主抵抗網ＭＲ上の位置との関係を、第６図と同様
の形式で示す図である。第７図を参照して、本実施例の
参照電圧発生回路の出力インピーダンスは曲線ｇで示さ
れるように主抵抗網ＭＲと副抵抗網ＳＲとの接続タップ
Ａ１〜Ａ９においてすべて同一値２・ｒ　／　３を示す
。そして、前記接続タップ以外の部分では、これらの接
続タップ間の中央において最大値を示す。なお第７図に
おける直線ｄは本実施例の副抵抗網（第５図（ｂ））の
インピーダンスを示す。

このように、本実施例によれば、主抵抗網ＭＲの、出力
インピーダンスが高い部分に接続される、副抵抗網ＳＲ
の出力タップの間の電位差を小さくすることができる。

なお、上記３つの実施例のいずれにおいても、副抵抗網
ＳＲの出力タップインピーダンスは、これに接続される
主抵抗網ＭＲのそれよりも十分に低く設定される。これ
によって、参照電圧発生回路に出力インピーダンスが第
６図や第７図に示されるように、副抵抗網ＳＲのタップ
位置に対する非依存性を反映して、タップ位置に対する
依存性が従来よりも緩和されたものとなる。

また、これらの実施例では、副抵抗網ＳＲの出力電位間
の関係は非線形であるが、主抵抗網ＭＲが副抵抗網ＳＲ
の非線形な出力電位を線形に分圧し直すように、主抵抗
網ＭＲが構成される。したがって、これらの実施例の参
照電圧発生回路の出力電位間の関係はいずれも線形であ
る。つまり、これらの実施例においては、主抵抗網ＭＲ
の出力電圧間に、副抵抗網の出力電圧間に成り立つそれ
とは逆の指数関数的な関係が成り立つように、抵抗網Ｇ
ＲＩ〜ＧＲｍを構成する抵抗素子の抵抗値が設定される
。

また、これらの実施例では副抵抗網ＳＲの出力インピー
ダンスが主抵抗網ＭＲのそれに比べて十分に小さく設定
される。しかし、副抵抗網Ｓ−Ｈの出力インピーダンス
をそれほど低くできない場合には、副抵抗網ＳＲの出力
を低インピーダンス変換用のバッファを介して主抵抗網
ＭＲに与えてもよい。

なお、第１図に示される以外のすべての実施例の参照電
圧発生回路もＡ／Ｄ変換器およびＤ／Ａ変換器いずれに
も適用可能である。そして、これらの参照電圧発生回路
も、その出力タップ間のインピーダンス差が小さいため
、Ａ／Ｄ変換器およびＤ／Ａ変換器の性能を向上する。

［発明の効果］以上のように本発明によれば、参照電圧発生回路は副抵
抗網の各出力タップのインピーダンスが互いに比較的低
い同一値となる。したがって、この副抵抗網のみによっ
て、または、この副紙−抗網の出力タップを複数の抵抗
が直列に接続されて構成される主抵抗網のそれに接続し
て構成される。

このため、この参照電圧発生回路の出力インピーダンス
の出力タップ位置に対する依存性は、従来よりも小さく
なる。この結果、本発明に係る参照電圧発生回路をＡ／
Ｄ変換器やＤ／Ａ変換器に適用すれば、得られたＡ／Ｄ
変換器やＤ／Ａ変換器の動作速度および動作精度は従来
よりも高くなる。

【図面の簡単な説明】

第１図は本発明の一実施例の参照電圧発生回路の回路図
、第２図は第１図に示される参照電圧発生回路の等価回
路を示す回路図、第３図は本発明の他の実施例の参照電
圧発生回路の回路図、第４図は第１図および第３図で示
される参照電圧発生回路の出力インピーダンスと出力タ
ップ位置との関係を示す図、第５図（ａ）および（ｂ）
は本発明のさらに他の実施例の参照電圧発生回路の部分
回路図、第６図および第７図は第５図に示される実施例
の参照電圧発生回路の出力インピーダンスと出力タップ
位置との関係を示す図、第８図はＡ／Ｄ変換器の全体構
成を示す概略ブロック図、第９図は従来の参照電圧発生
回路の構成を示す回路図、第１０図は第８図における比
較器の構成例を示す回路図、第１１図は従来の参照電圧
発生回路の出力インピーダンスと出力タップ位置との関
係を示す図、第１２図はＤ／Ａ変換器の全体構成を示す
概略ブロック図である。図において、２〜４は基準電圧印加端子、ＳＲ２〜ＳＲ
（ｍ−２）　、およびＳＲは副抵抗網、ＭＲは主抵抗網
、Ａ１〜Ａ（ｍ−１）副抵抗網の出力タップ、Ａ　（１
，１）　〜Ａ　（１，ｎ）、Ａ　（２゜１）　〜Ａ　（
２，ｎ）　、　・・、　Ａ　（ｍ、　　１）　〜Ａ　（
ｍ。ｎ−１）は主抵抗網の出力タップ、Ｒｄ２〜Ｒｄ（ｍ−
２）およびＲｕ２〜Ｒｕ　（ｍ−２）は副抵抗網ＳＲ２
〜ＳＲ（ｍ−２）を構成する抵抗素子、ｒ１〜ｒｍは同
一抵抗値ｒを有する抵抗素子、Ｒｄ２およびＲｕ２．Ｒ
ｄ３およびＲｕ　３．−、　Ｒｕ（ｍ−２）およびＲｄ
（ｍ−２）は各々合成インピーダンス値が２・ｒである
抵抗素子対である。なお、図中、同一符号は同一または相当部分を示す。第２０８１〜Ｂ＋ｍ　−１１基２１Ｌ電圧６１７２Ｉｔｙｑ、チト３０ＲＧｔ−ＲＧｍ　　抵ｍ、［Ａｔ　１，１１〜Ａ（ｌ、ｎｌ、　Ａ（２，ｌｌ−Ａｔ
２．ｎｌ。、Ａｉｍ、Ｉ）ｚＡ（ｍ、ｎ−１１：り・Ｉアも記（ｂ）乳圀第ア島８０アを口２′兜圧べυ鳴す　、Ｔｌ〜Ｔ（Ａ−ＤＩ、ＤＮ
：　　テ゛ジタノし棉う出力４３−ＲＶＧ　　参憾ｇｌ
Ｔｈ４’ＬＯＢＥＮＣ：　Ｌ＞コータ“ ＣＭＰＧ　　比較部　　　　ＣＭＰ几軟器出力類１：＋慕回 φ ５．６　　ノード　　　７　島力４＋　　８　　外心り
耐量９　　厘帖１１鳴器　　　　ＳＷＩ　　〜５Ｗ３１
　　人イ′ノナΦ、；９　制ネ町フイＵも図Ｌ９区す゛ジ？ルイ艮４．（Ｎごノトナ゛シタＪし化苦入７１文塾士１２．１３１　　基層１嘴５圧印〃口東１＋１４　　ア
テロ２°゛電圧発生目庵１５：　テ１コーγ １８、アナロア１１砒出力蝉子事件の表示発明の名称３　補正をする者事件との関係手続補正書（自発）平成３年７月１７日平成２年特許願第１０４３０６号参照電圧発生回路

Claims

【特許請求の範囲】

（１）第１の基準電圧を受ける第１の基準電圧印加端子
と、前記第１の基準電圧とは異なる大きさの第２の基準電圧
を受ける第２の基準電圧印加端子と、前記第１の基準電
圧印加端子と前記第２の基準電圧印加端子との間に直列
に接続される、複数の抵抗素子とを備え、前記複数の抵抗素子は同一の抵抗値を有し、前記複数の
抵抗素子の接続点のうち、前記第１の基準電圧印加端子
および前記第２の基準電圧印加端子に各々最も近い接続
点を除く全ての接続点の各々に対応して設けられる抵抗
網とをさらに備え、前記抵抗網の各々は、前記第１の基準電圧印加端子と前
記第２の基準電圧印加端子との間に直列に接続される第
１および第２の抵抗素子を有し、かつ、前記複数の抵抗
素子の各々の抵抗値の２倍の値に等しい大きさの出力イ
ンピーダンスを有し、前記全ての接続点の各々に、対応
する前記抵抗網を構成する第１および第２の抵抗素子の
接続点が接続される、参照電圧発生回路。
（２）第１の基準電圧を受ける第１の基準電圧印加端子
と、前記第１の基準電圧とは異なる第２の基準電圧を受
ける第２の基準電圧印加端子と、主抵抗網および副抵抗
網とを有する参照電圧発生回路であって、前記主抵抗網は、前記第１の基準電圧端子と前記第２の
基準電圧端子との間に直列に接続される第１複数個の抵
抗網を備え、前記第１複数個の抵抗網の各々は、直列に接続される第
２複数個の抵抗素子を有し、前記第１複数個の抵抗網に含まれる第２複数個の抵抗素
子の各々は同一の抵抗値を有し、前記副抵抗網は、前記
第１の基準電圧印加端子と、前記第２の基準電圧印加端
子との間に直列に接続される第１複数個の抵抗素子と、
前記第１複数個の抵抗素子の接続点のうち、前記第１の
基準電圧印加端子および前記第２の基準電圧印加端子に
各々最も近い接続点を除く全ての接続点の各々に対応し
て設けられる抵抗網とを備え、前記第１複数個の抵抗素子は、同一の抵抗値を有し、前記抵抗網の各々は、前記第１の基準電圧印加端子と前
記第２の基準電圧印加端子との間に直列に接続される第
１および第２の抵抗素子を有し、かつ、前記第１複数個
の抵抗素子の各抵抗値の２倍の値に等しい大きさの出力
インピーダンスを有し、前記全ての接続点の各々には、対応する前記抵抗網に含
まれる前記第１および第２の抵抗素子の接続点が接続さ
れ、前記副抵抗網における前記第１複数個の抵抗素子の接続
点と、前記主抵抗網における前記第１複数個の抵抗網の
接続点とは、１対１に対応するように接続される、参照
電圧発生回路。
（３）少なくとも、第１の基準電圧を受ける第１の基準
電圧印加端子と、前記第１の基準電圧とは異なる第２の
基準電圧を受ける第２の基準電圧印加端子と、第３の基
準電圧を受ける第３の基準電圧印加端子とを有する参照
電圧発生回路であって、前記第１の基準電圧印加端子と前記第２の基準電圧印加
端子との間に直列に接続される複数個の抵抗網を有する
主抵抗網と、前記第１の基準電圧印加端子と前記第２の基準電圧印加
端子との間に直列に接続される前記複数個の第１の抵抗
素子と、前記複数個の第１の抵抗素子の接続点のうち、
前記第１の基準電圧源および第２の基準電圧源に各々最
も近い接続点を除く全ての接続点の各々と前記第３の基
準電圧印加端子との間に設けられる第２の抵抗素子とを
有する副抵抗網とを備え、前記複数個の第１の抵抗素子は同一の抵抗値を有し、前記第２の抵抗素子の各々の抵抗値は、前記複数個の第
１の抵抗素子の各抵抗値の２倍の値に等しく、前記主抵抗網における前記複数個の抵抗網の接続点と、
前記副抵抗網における前記複数個の第１の抵抗素子の接
続点とは１対１に対応するように接続される、参照電圧
発生回路。