KR930001724B1 - 저항체 및 이것을 사용한 전자장치 - Google Patents

Abstract

내용 없음.

Description

저항체 및 이것을 사용한 전자장치

제1a도는 본원 발명자에 의해서 본 발명전에 검토되었던 얇은막 저항의 평면 형상을 도시한 도면.

제1b도는 제1a도의 저항의 각부를 확대해서 도시한 평면도.

제2a도는 본 발명인 얇은막 저항의 평면 형상을 도시한 도면.

제2b도는 제2a도의 저항의 각부의 확대해서 도시한 평면.

제3도는 A/D 콘바타의 회로 구성을 도시한 회로도.

제4도는 제3도에 도시한 A/D 콘바타를 반도체 집적회로화한 IC에 있어서의 평면 레이아우트 상태를 설명하기 위한 평면도.

제5도는 제4도에 있어서의 A부분의 얇은막 저항 형상을 도시한 평면도.

제6도는 제4도에 있어서의 B부분의 얇은막 저항 형상의 1예를 도시한 평면도.

제7도는 제4도에 있어서의 B부분의 얇은막 저항 형상의 다른 예를 도시한 평면도.

제8도는 D/A 콘바타의 회로 구성을 도시한 회로도.

본 발명은 전기적 저항체 및 이것을 사용한 전자 장치에 관하여, 특히 얇은막 저항 및 이것을 사용한 고정도(高精度) 디지탈-아날로그(digital-analog)(D/A)변환기나 아날로그-디지탈(A/D)변환기에 적용해서 유효한 기술이다.

반도체 웨이퍼(wafer)와 같은 한정된 스페이스(space)내에 원하는 저항치를 갖는 다수의 저항을 형성하고저 하면 레이아우스 스페이스상 그 저항의 형성은 구부러진 형상으로 하지 않을 수가 없다. 본원 발명자의 검토에 검토에 의하면, 이 구부러진 형상 부분은, 예를 들면 각 저항의 저항치의 비정도(比精度)를 저하시키는 원인이 되는 것을 알았다.

본원 발명은 반도체 장치등의 전자 장치에 있어서, 특히 저항치의 비정도가 취해진 다수의 저항을 제공하는 것을 추구(追求)한 결과 이루어진 것이다.

본 발명의 대표적인 개요는 하기와 같다.

[1개의 저항체의 특징]

제2a도에 도시한 것과 같이, (1) 저항체의 각부(a₁∼a₈)에 있어서의 굴곡 각도(屈曲角度)를 둔각(鈍角), 예를들면 135도로 한다.

(2) 보다 바람직하기는, 저항체의 형상을, 가상 중심선(假想中心線)을 중심으로 해서 그의 좌우에 교호로 꺽어 구부러지는 형상으로 한다. 즉 중심선을 경계선으로 해서 2분되는 평면의 우측 부분에 위치하는 제1구부러짐 부분X(제2도에 있어서 사선을 쳐서 표시된)와 좌측 부분에 위치하는 제2구부러짐부 Y를 가진 형상으로 한다.

(3) 보다 바람직하기는 제1구부러짐부 X에 있어서의 각부(a₃, a₄, a₇, a₈)의 수, 굴곡 각도, 형성을 제2구부러짐 부분 Y에 있어서의 각부(a₁, a₂, a₅, a₆)의 그것들과 동일하다.

(4) 보다 바람직하기는 제1구부러짐 부분 X의 바깥쪽 가상 자리와 가상 중심선에 의해서 둘러쌓여져서 된 다각형의 형상을 제2구부러짐 부분Y의 바깥쪽 가상 자리와 가상 중심선에 의해서 둘러쌓여져서된 다각형 형상과 동일 또는 닮은 꼴로 한다.

[효과]

(1)에 의해서, 저항체의 가공 오차에 의한 저항치의 산포를 작게 할 수 있다. 굴곡 각도가 직각이나 예각(銳角)인 경우에 비해서 엣칭 가공 정도가 높기 때문이다.

(2)에 의해서, 반도체 웨이파내의 산포, 예를들면 얇은막 저항을 형성할 때의 증착(蒸着) 산포를 저감할 수 있다.

즉 웨이파위에 알루미늄등을 진공 증착(眞空蒸着)하였을 경우, 예를들면 웨이파의 왼쪽에서 오른쪽을 향해서 증착두께가 두꺼워지는 경향이 생겼다고 하여도, 가상 중심선을 중심으로 해서 좌우에 교호로 꺽어 돌아가게 하면 그의 증착 두께 산포에 의한 저항치의 변화는 그 좌우의 구부러짐 부분에 의해서 상살(相殺)되는 것이다.

(3), (4)에 의해서 가상 중심선을 경계선으로 해서 좌우의 평면의 산포가 더욱 효과적으로 상살되고, 저항체의 저항치 산포를 최소로 억제된다.

상술의 저항체를 직렬 접속한 직렬 저항(라다 저항)의 특징이 직렬 저항을 꺽어 돌아간 부분과 꺽어 돌아가지 않은 부분을 가지다. 꺽어 돌아가지 않은 부분에서는 (1)∼(4)에서 기술한 저항체를 직렬 접속해서 사용하는 것에 의해서 각 저항의 저항치의 비정도는 종래에 비해서 각별히 향상한다.

꺽어 돌아간 부분에서는 상기 (1)∼(4)의 저항체와 그의 각부 형상(角部形狀)이 동일한 저항체를 사용하고, 이꺽어 돌아간 부분에 있어서의 비정도의 흐트러짐을 방지한다.

또는 이 꺽어 돌아간 부분의 다른예는, 직선 저항을 병렬 접속한 구성으로 한다. 이 경우, 저항치의 절대산포가 병렬 접속한 분만큼 축소되고, 결과적으로 꺽어 돌아간 부분에 있어서의 비정도의 흐트러짐이 방지된다.

상술한 직렬 저항을 사용해서 A/D 콘바타(converter) 나 D/A콘바타와 같은 전자 장치를 구성하며 그 변환 정도(變換精度)를 향상할 수 있고, 성능 향상이 도모된다.

본원 발명자에 의한 본 발명전의 검토 사항 알루미늄등의 금속 저항체를 사용한 얇은 막 저항은, 확산층 저항등에 비해서, 정밀도가 높은 저항치를 재현성(再現性) 좋게 얻을 수가 있다고 하는 이점이 있다. 따라서, 반도체 집적 회로 장치에 있어서, 특히 고정도가 요구되는 장소에 사용되고 있다.

또, 예를들어 병렬형의 A/D 변환기에서는, 다수의 전압 비교기(電壓比較器)의 각 한쪽의 입력에 아날로그 입력 전압을 공통으로 부여하는 것과 동시에, 그의 다수의 전압 비교기의 각 다른쪽의 입력에 단계적으로 틀리는 기준 전압을 각각에 부여하고, 각 전압 비교기의 비교 출력측에서 상기 입력 전압에 대응하는 디지탈 출력을 얻지만, 그것을 위해서는 비정도가 높은 저항을 다수 접속하여서 되는 라다(ladder) 저항이 필요하게 된다.

이 라다 저항은 상기 얇은막 저항을 다수 접속해서 형성된다.

여기서 제1a도, 제1b도에 도시한 것과 같은 얇은막 저항의 평면 페턴의 형상을 생각한다.

동일 도면에 도시한 바와같이, 얇은막 저항 R₁은, 알루미늄등의 금속 저항체 1의 얇은막 층을 지그쟈그(zigzagg)로 구부러진 평면 페턴 형상으로 엣칭(etching)하는 것에 의해서 형성된다. 그리고, 이와 같이 형성된 얇은막 저항 R₁을 다수 접속하는 것에 의해서, 예를들면 A/D 변환기등에서 사용되는 저항 라다가 구성된다. 이 경우, 그의 평면 패턴 형상을 꺽어 구부러진 형상으로 하는 것은 한정된 스페이스에서 큰 저항치를 확보하기 위해서이다.

그렇지만 이 얇은 막 저항에서는 꺽어 구부려저 형성하기 위해서, 급각도(약90도)의 각부 1A, 1B가 어떻게 해도 발생하고, 이 각부 1A, 1B가 저항 R₁의 정도를 열화(劣化)시킨다고 하는 문제를 발생케 하는 것이 본 발명자에 의해서 명확하게 되었다.

구체적으로는, 제1b도에 부분적으로 확대해서 도시한 것과 같이 저항체1의 각부 1A, 1B의 형상의 재현성이 포토리조그라피(photolithography)를 사용한 엣칭의 정밀도등에 의해서 제한되고, 이것 때문에 그의 각부 1A, 1B사이에 있어서의 실효적인 저항체 폭 W가 불규칙적으로 변화하고, 이것이 저항 R₁의 저항치에 틀어짐을 생기게 한다고 하는 것이 본 발명자에 의해서 명확하게 되었다.

제1b도에 있어서 ΔWA, ΔWB는 각부 1A, 1B에 있어서의 치수의 산포를 도시한다. 특히, 내측 각부 1A는 외측 각부 1B보다도 전류가 많이 집중하는 경향이 있고, 이로인해 내측 각부 1A에 있어서의 치수의 산포 ΔWA는 저항 R₁의 저항치를 변동시키는 큰 원인으로 된다.

따라서, 상술한 종래의 얇은 저항 R₁을 갖고 라다저항을 형성하여도, 각 저항 R₁사이의 비정도를 높이는 것은 대단히 곤란하였다. 이로인해, 예를들면 병렬형의 A/D 변환기등과 같이, 그의 정밀도를 라다 저항의 비정도에 의존하는 회로에서는, 분해정도(分解精度)가 높은 것을 얻는 것이 곤란하였다.

[실시예]

이하, 본 발명의 대표적인 실시예를 도면을 참조하면서 설명한다.

또, 도면에 있어서의 동일 부호는 동일 혹은 상당 부분을 도시한다.

제2a도, 제2b도는 이 발명에 의한 얇은막 저항의 1실시예를 도시한다.

동일 도면에 도시한 얇은막 저항 R₁은 반도체 집적회로 장치(IC)에 있어서 반도체 웨이파위에 마련된, 산화막(SiO₂막)등의 절연막 주면에 알미늄등의 도체층을 증착하고, 그후 포토 엣칭(photo-etching)기술을 사용해서 엣칭하는 것에 의해서 형성되는 것이고, 그의 평면 페턴 형상은 저항치를 크게 취하기 위해서 지그쟈그 형상으로 구부러져 있다. 이것과 동시에, 그의 패턴의 각 각부 1A, 1B가 각각 둔각(약 135도)으로 형성되어 있다.

이와 같이 각 각부 1A, 1B를 각각 둔각으로 형성한 것에 의해서 제2b도에 부분적으로 확대해서 도시한 것과 같이, 엣칭에 의한 변형이 폭 방향으로 나타나기 어렵게 되고, 내측 각부 1A 및 외측 각부 1B에 있어서의 폭 방향으로의 치수의 산포 ΔWA, ΔWB를 각각 작게 억제할 수가 있게 된다. 이 결과 저항치의 산포도 작아져서, 특히 라다형에 다수 접촉한 경우에는 높은 비정도를 얻을 수가 있도록 된다.

제3도는 이 발명의 적용되는 병렬형A/D 변환기의 1실시예를 도시한다.

병렬형 A/D 변환기는, 동일 도면에 도시한 바와 같이, 다수의 전압 비교기 CP₁∼CP_n의 각 한쪽의 입력(+)에 아날로그 입력 전압 Vin을 공통으로 부여하는 것과 동시에, 그의 다수의 전압 비교기 CP₁∼cp_n의 각 다른 쪽의 입력(-)에 단계적으로 틀리는 기준 전압V_s1∼V_sn을 각각에 부여하고, 각 전압 비교기 CP₁∼CP_n의 비교출력측에서 상기 입력전압 Vin에 대응하는 디지탈 출력 Dout를 얻는다. 이 경우 각 비교기 CP₁∼CP_n의 비교출력은 각각 "1"과 "0"의 논리 레벨로 출력되고, 각 비교기 CP₁∼CP_n마다 마련한 논리적(論理的)게이트 G₁∼G_n에 의해서 택일적(擇一的)인 선택신호 X₁∼X_n에 변환된다. 이 선택 신호 X₁∼X_n은, 엔코더(encoder)3에 의해서 소정 자리수의 2진 부호열(符號列)에 조립된다. 그리고, 이 조립된 부호열이 상기 디지탈 출력 Dout로 된다.

여기서, 각 기준 전압 V_s1∼V_sn은, 기준 전압원 V_S를 라다 저항 10으로 등간격에 분압하는 것에 의해서 얻어진다. 라다 저항 R₁₀은 서로 동일 수치의 저항 R₁을 다수 직렬 접속하는 것에 의해서 구성된다.

전압 비교기 CP₁∼CP_n은, 라다 저항 10에 의해서 분압되는 기준 전압 V_s1∼V_sn과, 공통으로 부여되는 아날로그 입력 2전압 Vin을 비교한다.

가령 지금 입력 전압 Vin이 V_sn-2＜Vin＜V_sn01의 관계에 있었다고 하면, 논리적(안드) 게이트 G_n02의 출력이 "H"레벨로 되고 다른 안드 게이트(G₁∼G_n03및 G_n01, G_n)의 출력은 모두 "L"로 된다. 즉 안드 게이트 G_n02의 출력이 "H"로 되는 것으로, 입력 전압이 상기 관계에 있는 것이 판정된다. 엔코더는 그의 판정 결과를 소망의 비트의 디지탈 신호(Dout)로 변환하고 A/D 변환 동작이 되는 것이다.

이 종류의 병렬형 A/D변환기는, 추종형의 A/D변환기에 비해서, 대단히 빠른 변환 속도를 얻을 수가 있고, 이것 때문에 예를들어 비디오 신호등의 고속 아날로그 신호를 디지탈화하는 데는 적합하다. 그러나, 이 병렬형 A/D 변환기는 상기 기준 전압 V_s1∼V_sn을 얻기 위해서, 비정도가 높은 라다 저항 10을 필요로 한다. 이 라다 저항 10의 비정도가 낮으면 변환특성의 분해능(分解能) 및 직선성이 손상이 되고, 소위 변환에라가 생기게 된다. 그래서, 이하에 기술하는 A/D변환기에서는 다수의 각부를 가진 평면 패턴 형상을 가진 얇은막 저항R₁∼R_n을 다수 접속하는 것에 의해서 상기 라다 저항10을 구성하는 것과 동시에, 각 얇은막 저항 R₁∼R_n에 있어서의 패턴의 각부를 둔각에 형성하는 것에 의해서, 각 저항 R₁사이의 비정도를 높이고, 이것에 의해서 고속 또는 고정도의 A/D 변환을 가능하게 하고 있다.

먼저, 제4도는 제3도에 도시한 A/D 변환기의 회로를 집적 회로화하였을 때의 실리콘 칩 100에 있어서의 평면적인 배치상태도 고려해서 도시한 것이다. 동일 도면에 도시한 A/D 변환기는, 회로적으로 제3도에 도시한 것과 마찬가지이고, 다수의 불럭에 분할 형성된 비교 회로열 2와 라다 저항 10이 형성되어 있다. 각 비교 회로 열2에는 각각, 제3도에서 도시한 다수의 전압 비교기와 논리 게이트의 쌍이 다수 배열되어 있다. 라다 저항 10은 각 비교 회로 불럭 2, 2', 2"의 사이를 봉해서 꺽어 돌아가면서 형성되어 있다. 그의 한쪽 끝은 기준 전압원 V_S에 접속되고, 그의 다른쪽 끝은 접지 전위에 접속되어 있다. 입력 패드 110을 거쳐서 입력 전압이 인가된다.

각 비교 회로 불럭에서의 각 논리 출력은, 각 불럭마다 와이야드(wired)논리에 의한 예비적인 엔코드 처리가 실시된 후에, 엔코더 3에 입력된다. 그리고, 그 엔코더 3에서 2진 부호열의 디지탈 출력 Dout가 출력 패드 120을 거쳐서 출력이 되도록 되어 있다.

여기서, 상기 라다 저항10은 비교 회로 불럭 2(2', 2")의 옆부분에 따라서 꺽어 돌아가지 않는 부분(직선상태의 부분)과, 등을 맞대로 꺽어 돌아가는 작게 돌아가는 부분(제4도중 점선으로 둘러싼 A부분)과, 비교 회로 불럭2(2', 2")의 끝부분을 넘는 크게 돌아가는 부분(제4도중 점선으로 둘러싼 B부분)이 있다. 꺽어 돌아가지 않은 부분에는 제2a도에 도시한 얇은막의 저항 R₁∼R_n이 다수 직렬 접속되어 있다. 또, 작게 돌아간 부분에는 제5도에 있어서 사선을 쳐서 표시한 것과 같은 평면 페턴 형상의 얇은막 저항 R₃₃이 배치되어 있다. 또한 크게 돌아간 부분에는 제6도에 도시한 것과 같은 평면 패턴 형상의 얇은막 저항 R₂₅가 배치되어 있다.

제5도에 도시한 얇은막 저항 R₃₃은 직선상태부분의 얇은막 저항 R₃₄, R₃₂와 마찬가지로, 다수의 각부를 갖는 평면 패턴 형상을 가지는 것과 동시에, 그의 패턴의 각부가 둔각으로 형성되어 있다. 이 작게 돌아가는 부분의 얇은막 저항 R₃₃은 2개의 직선 상태 부분의 얇은막 저항 R₃₄, R₃₂를 서로 접속하는 저항이고 이 부분에서 비정도의 흐트러짐이 생기기 쉽다. 그러나, 그폭 및 길이는 같게 갖추어지고, 이것에 의해서 서로 같은 저항치를 갖도록 되어 있다. 또 그의 꺽어 돌아가지 않는 부분의 얇은 막 저항 R₃₄, R₃₂와 작게 돌아가는 부분의 얇은막 저항 R₃₃은 그의 꺽어 구부러지는 방향이 부분적으로 틀리기는 하지만, 그의 각부 a₁∼a₈의 수 및 굴곡 각도는 서로 동일하게 갖추어져 있다.

이것에 의해서, 포토 엣칭의 정밀도, 예를들면 마스크의 위치 맞춤이나 꺽어 구부러짐부의 엣칭등에 약간의 오차가 생겨도, 그의 오차에 의한 저항치의 변동은 꺽어 돌아가지 않는 부분의 얇은막 저항 R₃₂, R₃₄와 작게 돌아가는 부분의 얇은막 저항 R₃₃에 동일하게 나타난다. 따라서, 작게 돌아가는 부분의 얇은막 저항 R₃₃은, 그의 절대적인 오차가 적게 억제되는 것과 동시에, 꺽어 돌아가지 않는 부분의 얇은막 저항 R₃₂, R₃₄에 대해서 대단히 높은 비정도를 가질 수가 있다.

제6도는, 제4도에 있어서 점선으로 둘러쌓여진 부분, 즉 크게 돌아간 꺽어 돌아가는 부분에 형성되는 얇은막 저항 R₂₅의 평면 패턴 형상을 도시한다.

제6도에 도시한 것과 같이, 크게 돌아간 꺽어 돌아가는 부분에 형성되는 얇은막 저항 R₂₅는 꺽어 돌아가지 않는 부분의 얇은막 저항 R₂₄, R₂₆에 있어서의 각부 a₁∼a₈과 동일 형상의 각부 a₁'∼a₈'를 가진다. 또 저항 R₂₅의 저항치가 R₂₄, R₂₆의 그것과 동일하게 되도록 평면 형상의 사이즈를 조정하고 있다.

이 경우 꺽어 돌아가는 부분의 얇은막 저항 R₂₅는, 꺽어 돌아가지 않는 부분의 얇은막 저항 R₂₄, R₂₆과 동일 형상의 각부를 가지는 저항 부분 R_C, R_D와 이들을 서로 접속하기 위해서 형성된 넓은 폭의 장방 형상(長方形狀)의 저항 부분 R_E에 의해서 형성되어 있다. R_C, R_D부분에는 꺽어 돌어가지 않는 부분에 있어서의 얇은막 저항 R₂₄, R₂₆과 마찬가지로, 다수의 각부가 형성되어 있고, 그 꺽어 구부러짐부 a₁'∼a₈'의 평면 형상은 저항 R₂₄, R₂₆의 꺽어 구부러짐부 a₁∼a₈에서의 그것과 동일하다. 다른 한편, R_E부분은, 그 길이 L₃이, 상기 비교 회로(제4도)의 끝부분을 넘는데에 필요한 크기로 결정되어 있다. 이것과 함께, 그 저항치 Δr이 충분히 작게 되도록, 그 폭 W₃이 크게 확보되어 있다.

저항 R₂₄, R₂₆과 R₂₅와는, 그의 평면 형상 및 치수가 부분적으로 틀리지만, 그의 각부 a₁∼a₈에서의 형상이 서로 동일한 것에 의해서, 포토 엣칭의 공정 오차, 예를 들면 마스크의 위치 맞춤등에 약간의 오차가 생겨도 그의 오차에 의한 저항치의 변화는, 꺽어 돌아가지 않은 부분의 얇은막 저항 R₂₄, R₂₆에도 크게 돌아가는 꺽어 돌아간 부분의 저항 R₂₅에도, 함께 마찬가지로 나타난다. 따라서, 그 크게 돌아가는 꺽어 돌아간 부분의 얇은막 저항 R₂₅는 토리밍고(trimming) 수정을 행하지 안아도 꺽어 돌아가지 않은 부분의 얇은막 저항 R₂₄, R₂₆에 대해서 대단히 높은 상대 정도(相對精度) 혹은 비 정도를 가질 수가 있다.

제7도에 크게 돌아가는 부분의 별도의 예를 도시한다. 이 얇은막 저항 R₂₅'는, 다수의 직선상의 얇은막 저항 패턴부 r1∼rk로 된다. 각 얇은막 저항 패턴부 r1∼rk는 서로 병렬 접속되고, 그의 병렬 합성 저항이 직선상 부분의 저항폭과 같고 상기 얇은막 저항 R₁, R₂의 저항치와 같게 되도록 형성되어 있다. 또, 각 병렬 저항의 폭 W는, 직선 윗부분의 저항폭 W와 같게 되어 있다. 이와 같이 다수의 얇은막 저항 패턴부 r1∼rk를 병렬 접속하면, 각 병렬 저항 r1∼rk에 발생하는 저항치의 산포의 정도는 직선상 부분에 있어서의 저항 R₂₄, R₂₆에 발생하는 산포의 정도와 같은 정도로 되고, 또한, 각 저항 패턴부r1∼rk에 각각에 발생하는 저항 오차가 병렬 접속수에 따라서 축소되도록 된다. 따라서 이 크게 돌아가는 부분의 얇은막 저항 R₂₅의 정도도 높은 것으로 할 수 가 있다.

제8도는 이 발명이 적용되는 D/A 변환기의 1실시예를 도시한다.

동일 도면에 도시한 D/A 변환기는, 디지탈 입력 Din을 택일적인 선택 신호 X1∼Xn에 변환하는 데코더(deco-der) 4와, 이 선택 신호 X1∼Xn에 의해서 개개로 개폐 제어되는 아날로그 스위치 Sl∼Sn과, 기준전압원 Vs를 등분할(等分割)해서 아날로그 스위치 Sl∼Sn의 각 한쪽 끝에 부여하는 저항 라다 10을 가진다. 그리고, 아날로그 스위치 Sl∼Sn의 각 다른쪽 끝은 공통 접속 되고, 이 공통 접속점에서 디지탈 입력 Din에 대응하는 아날로그 전압 Vout가 출력되도록 되어 있다. 여기서 라다 저항 10은, 상술한 얇은막 저항을 사용해서 구성되어 있다. 이것에 의해서, 변환 특성의 직접 정도가 대단히 높은 D/A 변환기를 얻을 수가 있다.

이상 기술한 본 발명의 효과를 종합하면 하기와 같이 된다.

(1) 다수의 각부를 가진 평면 패턴 형상의 얇은막 저항의 각부를 둔각으로 형성하는 것에 의해서, 그의 정밀도를 높일 수가 있다고 하는 효과가 얻어진다.

(2) 가상 중심선을 중심으로 해서 좌우에 교호로 꺽어 구부리는 것에 의해서 저항치 산포를 그의 좌우의 부분에서 상살할 수 있다.

(3) 또, 상기 얇은막 저항을 다수 접속해서 된 라다 저항에 있어서는, 각 얇은막 저항에 있어서의 패턴의 각부를 둔각으로 형성하는 것과 동시에, 각 얇은막 저항에 있어서의 패턴의 각부의 수 및 굴곡 각도를 서로 동일하게 갖추는 것에 의해서, 엣칭의 정밀도, 예를 들면 마스크의 위치 맞춤 둥에 약간의 오차가 발생하여도, 그 오차에 의한 저항치의 변동이 동일하게 발생하도록 되고, 이것에 의해서 각 저항사이의 비정도를 높게 확보할 수가 있도록 된다고 하는 효과가 얻어진다.

(4) 꺽어 돌아가게 형성된 라다 저항에 있어서, 그의 꺽어 돌아가는 부분에 있어서의 얇은막 저항과 꺽어 돌아가지 않는 부분에 있어서의 얇은막 저항을, 각각의 부분에 있어서의 각부의 평면 형상을 서로 동일하게 되도록 형성하는 것에 의해서, 얇은막 저항의 패턴 형상을 변경하는 것만의 간단한 구성을 가지고, 꺽어 돌아가게 형성된 라다 저항의 꺽어 돌아간 부분에 있어서의 얇은막 저항과 꺽어 돌아가지 않은 부분에 있어서의 얇은막 저항과의 사이의 비정도를 재현성 좋게 높일 수가 있도록 된다고 하는 효과가 얻어진다.

(5) 따라서, 상기 라다 저항을 사용하는 것에 의해서, 분해능(分解能) 및 직선성이 우수한 병렬형의 A/D 변환기 혹은 D/A 변환기를 얻을 수가 있다고 하는 효과를 얻을 수가 있다.

본 발명은 여러가지 변경이 가능하다. 예를 들면, 상기 라다 저항 10을 구성하는 얇은막 저항 R₁, R₂, …의 각 저항치에 무게를 부여하는 구성이라도 좋다. 또, 상기 꺽어 구부러짐부의 형상은 곡선 상태라도 좋다. 이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그의 배경으로 되었던 이용 분야인 병렬형의 A/D 변환 기술에 적용한 경우에 대해서 설명하였지만, 그것에 한정되는 것이 아니고, 예를 들면 앗테네타(attenuator) 혹은 정전류 회로 기술(定電流回路技術) 등에도 적용할 수 있다. 적어도 높은 비정도의 저항을 필요로 하는 조건의 것에는 적용할 수 있다.

Claims (16)

1. 각각 2개의 입력 단자를 갖는 다수의 전압 비교기(CP₁∼CP_n), 공통 아날로그 입력 전압을 상기 전압 비교기에공급하는 제1의 수단 (Vin)과, 상기 전압 비교기로의 상기 입력 전압에 대응하는 비교기에서의 디지탈 출력을 얻기 위해서 상기 다수의 전압 비교기의 다른 입력 단자에 단계적으로 다른 기준 전압을 각각 인가하는 제2의 수단(Vs, 10)을 포함하며, 상기 제2의 수단은 직렬로 접속된 다수의 저항으로 형성된 라더 저항(10)을 갖고, 각각의 저항은 윤곽이 상기 저항의 각각의 인접한 돌아가는 부분에 의해 규정된 다수의 둔각 굴곡부로 이루어지고, 또한 얇은막 저항의 각각의 2개의 인접한 가장자리와 동일한 직선상에 있는 2개의 라인이 둔각으로 규정되도록 지그쟈그로 형성된 얇은막 저항이고, 각각의 상기 저항은 각각의 인접한 돌아가는 부분에 의해 규정된 다수의 둔각 굴곡부를 갖는 제1의 구부러짐부(X)와 상기 제1의 구부러짐부의 단자끝에 결합하며 여러개의 상기 돌아가는 부분으로 형성되는 제2의 구부러짐부(Y)를 갖고, 상기 제1의 구부러짐부(X)는 경계로서 가상중심선으로 이등분된 평면의 한쪽측에 다수의 돌아가는 부분을 갖도록 형태를 이루고 있고, 가상중심선뒤의 한쪽부분에서 상기 가상중심선의 다른쪽부분으로 연장되고, 상기 제2의 구부러짐부(Y)는 경계로서 상기 가상중심선으로 이등분된 평면의 다른쪽측에 다수의 돌아가는 부분을 갖도록 형태를 이루고 있고, 가상중심선뒤의 한쪽 부분에서 상기 가상중심선의 다른쪽부분으로 연장되며, 상기 제1의 구부러짐부(X)에서 상기 돌아가는 부분의 둔각 굴곡부의 수 및 각도가 상기 제2의 구부러짐부(Y)의 것과 동일하여, 상기 입력 전압에 대응하는 디지탈 출력은 상기 전압 비교기의 출력으로부터 유도되는 아날로그 디지탈 변환기.
2. 특허청구의 범위 제1항에 있어서, 또 상기 라더 저항(10)은 소정의 방향으로 연장하는 상기 라더 저항의 제1의 부분과 상기 제1의 부분의 단자끝에 결합하며 소정의 방향으로 소정의 각도로 꺽어 적혀지는 제2의 부분을 포함하는 아날로그 디지탈 변환기.
3. 특허청구의 범위 제2항에 있어서, 상기 제1의 부분은 다수의 상기 저항을 직결로 접속하여 구성되고, 상기 제2의 부분은 적어도 하나의 저항으로 구성되며, 상기 제2의 부분을 구성하는 상기 적어도 하나의 저항은 상기 둔각 굴곡부의 각도 및 상기 돌아가는 부분의 수에 있어서 상기 제1의 부분을 구성하는 저항과 동일한 아날로그 디지탈 변환기.
4. 특허청구의 범위 제2항에 있어서, 상기 제2의 부분은 다수의 직선 형상의 도전막을 병렬로 접속하고 상기 제1의 부분의 단일 저항의 저항값에 근접한 결합 저항값으로 구성되는 아날로그 디지탈 변환기.
5. 특허청구의 범위 제1항에 있어서, 상기 제1의 구부러짐부와 가상중심선에 의해 규정된 다각형은 상기 제2의 구부러짐부와 가상중심선에 의해 규정된 다각형과 동일 형상으로 되어 있는 아날로그 디지탈 변환기.
6. 병렬 비교기형 아날로그 디지탈 변환기의 모놀리식 반도체 집적회로에 있어서, 제1의 주면에서 집적회로가 형성된 기판, 상기 제1의 주면상에 형성된 절연막, 상기 절연막위에 형성되고, 큰 저항값을 얻기 위해서 지그쟈그로 구부러지고, 다수의 다른 기준 전압을 공급하기 위해 다수의 단자를 갖는 얇은막 저항과 입력 전압을 상기 기준 전압중의 하나와 각각 비교하고, 비교기의 출력이 상기 변환기의 디지탈 출력으로 사용되는 다수의 비교기를 포함하며, 상기 얇은막 저항의 각각의 2개의 인접한 가장자리와 동일 직선상에 있는 2개의 라인 패터닝에서 리조그라피 에라가 그것의 저항값에 반대로 영향을 끼치지 않도록 둔각으로서 규정하기 위하여, 윤각이 둔각 굴곡부로 구성되도록, 상기 얇은막 저항은 평면 패턴 형상으로 형성되어 고속의 아날로그 디지탈 변환 및 고정밀도를 허락하는 병렬 비교기형 A/D 변환기의 모놀리식 반도체 집적회로.
7. 특허청구의 범위 제6항에 있어서, 상기 얇은막 저항은 서로 동일한 값을 갖는 직렬로 접속된 다수의 저항인 모놀리식 반도체 집적 회로.
8. 특허청구의 범위 제7항에 있어서, 상기 얇은막 저항은 상기 절연막위에 퇴적된 금속막으로 되는 모놀리식 반도체 집적 회로.
9. 특허청구의 범위 제8항에 있어서, 상기 금속막은 알루미늄으로 되는 모놀리식 반도체 집적 회로.
10. 특허청구의 범위 제6항에 있어서, 상기 얇은막 저항은 상기 절연막위에 퇴적한 금속막으로 되는 모놀리식 반도체 집적 회로.
11. 특허청구의 범위 제10항에 있어서, 상기 금속막은 알미늄으로 되는 모놀리식 반도체 집적 회로.
12. 입력 디지탈 신호에 대응하는 디지탈 신호의 세트를 다수의 스위치 수단중의 각각에 출력하는 디코더(4), 상기 디코더의 출력에 의해 제어되고, 직렬로 접속된 다수의 저항으로 형성된 라더 저항(10)을 거쳐서 공급하는 전압으로 부터 유도된 다른값의 다수의 전압을 변환기의 출력단자에 선택적으로 공급하는 다수의 스위치 수단(S₁∼S_n)을 포함하며, 각각의 저항은 윤곽이 상기 저항의 인접한 돌아가는 부분에 의해 규정된 둔각 굴곡부로 구성되고, 또한 얇은막 저항의 각각의 2개의 인접한 가장자리와 동일한 직선상에 있는 2개의 라인이 둔각으로 규정되도록 지그쟈그 구성을 갖는 얇은막 저항이고, 각각의 상기 저항은 상기 돌아가는 부분에 의해 규정된 다수의 상기 둔각 굴곡부를 갖는 제1의 구부러짐부(X)와 상기 제1의 구부러짐부의 단자끝에 결합하여 돌아가는 부분에 의해 규정된 다수의 상기 둔각 굴곡부를 갖는 제2의 구부러짐부(Y)를 갖고, 상기 제1의 구부러짐부(X)는 경계로서 가상중심선으로 이등분된 평면의 한쪽측에 다수의 돌아가는 부분을 갖도록 형태를 이루고 있고, 상기 가상중심선뒤의 한쪽부분에서 상기 가상중심선의 다른쪽부분의 연장되고, 상기 제2의 구부러짐부(Y)는 경계로서 상기 가상중심선으로 이등분된 평면의 다른쪽측에 다수의 돌아가는 부분을 갖도록 형태를 이루고 있고, 상기 가상중심선뒤의 한쪽 부분에서 상기 가상중심선의 다른쪽부분으로 연장되며, 상기 제1의 구부러짐부에서 상기 돌아가는 부분의 상기 둔각 굴곡부의 수 및 각도가 상기 제2의 구부러짐부의 것과 동일한 디지탈 아날로그 변환기.
13. 특허청구의 범위 제12항에 있어서, 상기 제1의 구부러짐부와 가상중심선에 의해 규정된 다각형은 상기 제2의 구부러짐부와 가상중심선에 의해 규정된 다각형과 동일 형상으로 되는 디지탈 아날로그 변환기.
14. 특허청구의 범위 제12항에 있어서, 또 상기 라더 저항은 소정의 방향으로 연장하는 상기 라더 저항의 제1의 부분과 상기 제1의 부분의 단자끝에 결합하며 소정의 방향으로 소정의 각도로 꺽어 젖혀지는 제2의 부분을 포함하는 디지탈 아날로그 변환기.
15. 특허청구의 범위 제14항에 있어서, 상기 제1의 부분은 다수의 상기 저항을 직렬로 접속하여 구성되고, 상기 제2의 부분은 적어도 하나의 저항으로 구성되며, 상기 제2의 부분을 구성하는 적어도 하나의 저항은 상기 둔각 굴곡부의 각도 및 상기 돌아가는 부분의 수에 있어서 상기 제1의 부분을 구성하는 저항과 동일한 디지탈 아날로그 변환기.
16. 특허청구의 범위 제14항에 있어서, 상기 제2의 부분은 다수의 직선 형상의 도전막을 병렬로 접속하고 상기 제1의 부분의 단일 저항의 저항값에 근접한 결합 저항값으로 구성되는 디지탈 아날로그 변환기.

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