JP2823743B2 - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JP2823743B2 JP2823743B2 JP4167669A JP16766992A JP2823743B2 JP 2823743 B2 JP2823743 B2 JP 2823743B2 JP 4167669 A JP4167669 A JP 4167669A JP 16766992 A JP16766992 A JP 16766992A JP 2823743 B2 JP2823743 B2 JP 2823743B2
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Description
【0001】
【産業上の利用分野】本発明は、半導体集積装置、特
に、1枚の半導体基板の表面に多数の電子部品を形成す
るモノリシック(monolithic)構造の半導体集積装置に
関する。
に、1枚の半導体基板の表面に多数の電子部品を形成す
るモノリシック(monolithic)構造の半導体集積装置に
関する。
【0002】
【従来の技術】一般に、半導体集積装置のバラツキは、
半導体製造時の素子バラツキと組立工程時の応力による
部品精度のバラツキに代表される。モノリシック構造の
半導体集積装置は、半導体基板(チップ)の表面に拡散
抵抗やトランジスタあるいは容量等の電子部品を形成し
た後、ダイス付けや樹脂封着等を伴うパッケージング工
程を経て作られるため、ダイス付け材料や樹脂材料の伸
縮による応力がチップに作用し、部品精度に影響を与え
やすい。
半導体製造時の素子バラツキと組立工程時の応力による
部品精度のバラツキに代表される。モノリシック構造の
半導体集積装置は、半導体基板(チップ)の表面に拡散
抵抗やトランジスタあるいは容量等の電子部品を形成し
た後、ダイス付けや樹脂封着等を伴うパッケージング工
程を経て作られるため、ダイス付け材料や樹脂材料の伸
縮による応力がチップに作用し、部品精度に影響を与え
やすい。
【0003】これは、チップの表面に応力が働くとチッ
プ全体が不均一にたわみ、チップ表面の単位面積が変化
するためと考えられている。すなわち、拡散抵抗を例に
すると、抵抗の値は拡散領域の2辺の比(W/L)で与
えられるため、単位面積の変化によりWまたはLが微妙
に変わってしまうからである。このことは、所定サイズ
に設計された金属配線を電極とする容量素子の場合でも
同様である。
プ全体が不均一にたわみ、チップ表面の単位面積が変化
するためと考えられている。すなわち、拡散抵抗を例に
すると、抵抗の値は拡散領域の2辺の比(W/L)で与
えられるため、単位面積の変化によりWまたはLが微妙
に変わってしまうからである。このことは、所定サイズ
に設計された金属配線を電極とする容量素子の場合でも
同様である。
【0004】ここで、図4に基づいて電子部品の精度に
バラツキが発生する一例を説明する。チップの長手方向
に応力が作用した場合のたわみ方は、強度的に脆弱な周
辺部ほど大きい。図4中段のグラフは、チップの長手方
向に配列した多数の拡散抵抗のバラツキ分布の例であ
る。これによれば、中央部を境とした両側の分布曲線に
「類似性」が認められる。すなわち、バラツキの分布曲
線は、両肩下がり(図4の例)または両肩上がりの何れ
かになる。
バラツキが発生する一例を説明する。チップの長手方向
に応力が作用した場合のたわみ方は、強度的に脆弱な周
辺部ほど大きい。図4中段のグラフは、チップの長手方
向に配列した多数の拡散抵抗のバラツキ分布の例であ
る。これによれば、中央部を境とした両側の分布曲線に
「類似性」が認められる。すなわち、バラツキの分布曲
線は、両肩下がり(図4の例)または両肩上がりの何れ
かになる。
【0005】したがって、このようなバラツキ分布の
「くせ」を考慮することにより、電子回路への影響を少
なくすることが可能になる。例えば、入力と出力の間に
図4の下段に示す関数、すなわち入力に対して出力が比
例的に変化する関数特性をもつ電子回路を考えると、こ
の場合の理想的な入出力特性線は直線LN で表される。
「くせ」を考慮することにより、電子回路への影響を少
なくすることが可能になる。例えば、入力と出力の間に
図4の下段に示す関数、すなわち入力に対して出力が比
例的に変化する関数特性をもつ電子回路を考えると、こ
の場合の理想的な入出力特性線は直線LN で表される。
【0006】今、入・出力の範囲を半分ずつに分けて、
それぞれを下位側領域EL と上位側領域EU とするとと
もに、各領域の入・出力特性を左右する回路要素(例え
ば拡散抵抗)をチップの左半分と右半分に振り分ける。
このようにすると、上記バラツキ分布の「くせ」によ
り、回路要素のバラツキが下位側領域EL と上位側領域
EU の間で同一傾向を示すことになる。例えば、図中の
曲線LX で示すように、下位側領域EL の入出力特性が
その領域のバラツキ分布曲線に応じて指数関数的に変化
する場合には、上位側領域EU にも同様な指数関数変化
が現れる。したがって、これら2つの関数曲線は、理想
的な入出力特性線LN を中心にほぼ相似形で対向するか
ら、電子回路への影響を直線LN と曲線LX に囲まれた
ハッチング面積程度に抑えることができる。
それぞれを下位側領域EL と上位側領域EU とするとと
もに、各領域の入・出力特性を左右する回路要素(例え
ば拡散抵抗)をチップの左半分と右半分に振り分ける。
このようにすると、上記バラツキ分布の「くせ」によ
り、回路要素のバラツキが下位側領域EL と上位側領域
EU の間で同一傾向を示すことになる。例えば、図中の
曲線LX で示すように、下位側領域EL の入出力特性が
その領域のバラツキ分布曲線に応じて指数関数的に変化
する場合には、上位側領域EU にも同様な指数関数変化
が現れる。したがって、これら2つの関数曲線は、理想
的な入出力特性線LN を中心にほぼ相似形で対向するか
ら、電子回路への影響を直線LN と曲線LX に囲まれた
ハッチング面積程度に抑えることができる。
【0007】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積装置にあっては、チップの中央部を境
にその両側のバラツキ分布に類似性が見られるという
「くせ」に着目して当該バラツキの影響を少なくする構
成となっていたため、例えば、複数の電子回路を混載す
る半導体集積回路のように、チップ上の片寄った領域に
電子回路を形成する場合(図5参照)には、バラツキ分
布の左半分に対応する特性しか得られず、上記「くせ」
が当てはまらないから、バラツキの影響を少なくするこ
とができないといった問題点があった。 [目的]そこで、本発明は、複数の電子回路を混載する
半導体集積回路であっても、半導体部品製造時や組立工
程時の応力による部品精度のバラツキの影響を少なくす
ることを目的とする。
従来の半導体集積装置にあっては、チップの中央部を境
にその両側のバラツキ分布に類似性が見られるという
「くせ」に着目して当該バラツキの影響を少なくする構
成となっていたため、例えば、複数の電子回路を混載す
る半導体集積回路のように、チップ上の片寄った領域に
電子回路を形成する場合(図5参照)には、バラツキ分
布の左半分に対応する特性しか得られず、上記「くせ」
が当てはまらないから、バラツキの影響を少なくするこ
とができないといった問題点があった。 [目的]そこで、本発明は、複数の電子回路を混載する
半導体集積回路であっても、半導体部品製造時や組立工
程時の応力による部品精度のバラツキの影響を少なくす
ることを目的とする。
【0008】
【課題を解決するための手段】本発明は、上記目的を達
成するために、電子回路を構成する各要素を共通の半導
体チップ上の片寄った領域に形成する半導体集積装置に
おいて、前記要素中の抵抗素子を複数個に分割し、それ
ぞれの分割素子を前記領域内の異なる位置に配列形成す
ると共に、各分割素子の間を配線によりたすき掛け状に
接続して、複数の前記抵抗素子を形成し、かつ、該複数
の抵抗素子相互の誤差をゼロとしたことを特徴としてい
る。
成するために、電子回路を構成する各要素を共通の半導
体チップ上の片寄った領域に形成する半導体集積装置に
おいて、前記要素中の抵抗素子を複数個に分割し、それ
ぞれの分割素子を前記領域内の異なる位置に配列形成す
ると共に、各分割素子の間を配線によりたすき掛け状に
接続して、複数の前記抵抗素子を形成し、かつ、該複数
の抵抗素子相互の誤差をゼロとしたことを特徴としてい
る。
【0009】
【作用】設計値X〔Ω〕の抵抗素子を0.5X〔Ω〕ず
つに2分割したときの実際の値X’〔Ω〕は、次式で
求められる。 (0.5X+0.5X×a)+(0.5X+0.5X×b)=X’ …… ここで、aは一方の分割抵抗の誤差、bは他方の分割抵
抗の誤差である。これらはチップ上における分割抵抗の
位置によって決まる。
つに2分割したときの実際の値X’〔Ω〕は、次式で
求められる。 (0.5X+0.5X×a)+(0.5X+0.5X×b)=X’ …… ここで、aは一方の分割抵抗の誤差、bは他方の分割抵
抗の誤差である。これらはチップ上における分割抵抗の
位置によって決まる。
【0010】例えば、X=20〔Ω〕、a=−0.2
〔%〕、b=+0.1〔%〕とすると、抵抗素子の実際
の値X’は、上式から、19〔Ω〕となり、その誤差
は分割抵抗の誤差a、bよりも少ない−0.05〔%〕
となる。
〔%〕、b=+0.1〔%〕とすると、抵抗素子の実際
の値X’は、上式から、19〔Ω〕となり、その誤差
は分割抵抗の誤差a、bよりも少ない−0.05〔%〕
となる。
【0011】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図1〜図3は本発明に係る半導体集積装置の一実
施例を示す図であり、R−2Rラダー抵抗網型のディジ
タル・アナログ変換回路を搭載する半導体集積装置に適
用した例である。
する。図1〜図3は本発明に係る半導体集積装置の一実
施例を示す図であり、R−2Rラダー抵抗網型のディジ
タル・アナログ変換回路を搭載する半導体集積装置に適
用した例である。
【0012】まず、構成を説明する。図1において、1
は半導体基板(以下、チップ)であり、このチップ1上
には電子回路としてのR−2Rラダー抵抗網型のディジ
タル・アナログ変換回路(以下、D/A変換回路)2が
形成されている。図示するD/A変換回路2の構成は、
信号の流れに沿って記載したブロックダイヤグラムであ
るが、特別の部分を除いてチップレイアウトと概ね合致
するから、ここでは、図示の構成図をレイアウト図とし
ても利用することにする。
は半導体基板(以下、チップ)であり、このチップ1上
には電子回路としてのR−2Rラダー抵抗網型のディジ
タル・アナログ変換回路(以下、D/A変換回路)2が
形成されている。図示するD/A変換回路2の構成は、
信号の流れに沿って記載したブロックダイヤグラムであ
るが、特別の部分を除いてチップレイアウトと概ね合致
するから、ここでは、図示の構成図をレイアウト図とし
ても利用することにする。
【0013】すなわち、D/A変換回路2は、左側(但
し図面の左側)から順に、差動増幅器3と5個のトラン
ジスタ4〜8を配置すると共に、その上側に4個のカレ
ントスイッチ9〜12を配置し、さらにその上にリファ
レンス抵抗13とR−2R抵抗網14を配置すると共
に、トランジスタ4〜8の下側にエミッタ抵抗群15を
配置して構成する。上記のカレントスイッチ9〜12、
トランジスタ4〜8およびエミッタ抵抗群15は一体と
して発明の要旨に記載のカレントスイッチ部を構成し、
さらに、エミッタ抵抗群15の各抵抗は同カレントスイ
ッチ部に含まれる定電流回路の抵抗素子である。
し図面の左側)から順に、差動増幅器3と5個のトラン
ジスタ4〜8を配置すると共に、その上側に4個のカレ
ントスイッチ9〜12を配置し、さらにその上にリファ
レンス抵抗13とR−2R抵抗網14を配置すると共
に、トランジスタ4〜8の下側にエミッタ抵抗群15を
配置して構成する。上記のカレントスイッチ9〜12、
トランジスタ4〜8およびエミッタ抵抗群15は一体と
して発明の要旨に記載のカレントスイッチ部を構成し、
さらに、エミッタ抵抗群15の各抵抗は同カレントスイ
ッチ部に含まれる定電流回路の抵抗素子である。
【0014】R−2R抵抗網14は、所定の抵抗値
(R)を有する3個のシリーズ抵抗14a〜14cと、
2倍の抵抗値(2R)を有する3個のシャント抵抗14
d〜14gとからなり、また、エミッタ抵抗群15は、
全部で10個の分割抵抗R4A、R 4B、R5A、R5B、
R6A、R6B、R7A、R7B、R8A、R8Bを含む。各分割抵
抗RiA、RiB(iは4〜8)は、添字iを同一とするも
の同士で対をなしており、対間を離すと共に、対間を金
属配線L4 〜L8 によりたすき掛け状に結んでレイアウ
トしている。なお、5本の拡散抵抗を等間隔に配列し、
各拡散抵抗を真ん中から切断してそれぞれを分割抵抗と
してもよい。1本の拡散抵抗から上下に並んだ2つの分
割抵抗(例えばR4AとR8B)を容易に作ることができ
る。
(R)を有する3個のシリーズ抵抗14a〜14cと、
2倍の抵抗値(2R)を有する3個のシャント抵抗14
d〜14gとからなり、また、エミッタ抵抗群15は、
全部で10個の分割抵抗R4A、R 4B、R5A、R5B、
R6A、R6B、R7A、R7B、R8A、R8Bを含む。各分割抵
抗RiA、RiB(iは4〜8)は、添字iを同一とするも
の同士で対をなしており、対間を離すと共に、対間を金
属配線L4 〜L8 によりたすき掛け状に結んでレイアウ
トしている。なお、5本の拡散抵抗を等間隔に配列し、
各拡散抵抗を真ん中から切断してそれぞれを分割抵抗と
してもよい。1本の拡散抵抗から上下に並んだ2つの分
割抵抗(例えばR4AとR8B)を容易に作ることができ
る。
【0015】このような構成において、各トランジスタ
4〜8のベース電圧は、差動増幅器3によって常に基準
電圧Vref 相当となるようにコントロールされ、定電流
トランジスタとして動作するようになっている。また、
各トランジスタ4〜8のエミッタ抵抗の値(RCS)は、
以下に示すように、全てが等値となるように設定されて
いる。
4〜8のベース電圧は、差動増幅器3によって常に基準
電圧Vref 相当となるようにコントロールされ、定電流
トランジスタとして動作するようになっている。また、
各トランジスタ4〜8のエミッタ抵抗の値(RCS)は、
以下に示すように、全てが等値となるように設定されて
いる。
【0016】 トランジスタ4のRCS → R4A+R4B+RL4 トランジスタ5のRCS → R5A+R5B+RL5 トランジスタ6のRCS → R6A+R6B+RL6 トランジスタ7のRCS → R7A+R7B+RL7 トランジスタ8のRCS → R8A+R8B+RL8 各トランジスタのコレクタ電流は、トランジスタ5、ト
ランジスタ6、……、トランジスタ8の順(すなわち左
から右の順)に重み値23 、22 、21 、20が与えら
れており、この重み値はラダー抵抗網14によって設定
される。
ランジスタ6、……、トランジスタ8の順(すなわち左
から右の順)に重み値23 、22 、21 、20が与えら
れており、この重み値はラダー抵抗網14によって設定
される。
【0017】したがって、ディジタル入力信号D1 〜D
4 に応答してスイッチ9〜12が選択的にオンすると、
オンのスイッチを通してコレクタ電流が流れ、ラダー抵
抗網14からディジタル入力信号D1 〜D4 の組み合せ
に応じたアナログ電圧VO が出力される。ここで、分割
抵抗RiA、RiBのバラツキ分布が例えば、図2の仮想線
LK のような右肩上がりの場合には、チップの左側に位
置する分割抵抗R4A、R8Bから、チップの中央部側(図
面の右側)に位置する分割抵抗R8A、R4Bへと、線LK
の傾きに応じてだんだんと変化する誤差が生じている。
4 に応答してスイッチ9〜12が選択的にオンすると、
オンのスイッチを通してコレクタ電流が流れ、ラダー抵
抗網14からディジタル入力信号D1 〜D4 の組み合せ
に応じたアナログ電圧VO が出力される。ここで、分割
抵抗RiA、RiBのバラツキ分布が例えば、図2の仮想線
LK のような右肩上がりの場合には、チップの左側に位
置する分割抵抗R4A、R8Bから、チップの中央部側(図
面の右側)に位置する分割抵抗R8A、R4Bへと、線LK
の傾きに応じてだんだんと変化する誤差が生じている。
【0018】今、配線で結ばれた1対の分割抵抗、例え
ばR4AとR4Bに着目すると、これらの抵抗R4A、R4Bを
含むトランジスタ4の実際のエミッタ抵抗値RCS’は、
次式で与えられる。 RCS’=(R4A+R4A×a)+(R4B+R4B×b)+(RL4+RL4×c) …… 但し、a:R4Aの誤差〔%〕 b:R4Bの誤差〔%〕 c:RL4の誤差〔%〕 RL4を0Ωとすると、 RCS’=(R4A+R4A×a)+(R4B+R4B×b) …… となり、RCS’の誤差は各分割抵抗の誤差a、bによっ
て決まることがわかる。
ばR4AとR4Bに着目すると、これらの抵抗R4A、R4Bを
含むトランジスタ4の実際のエミッタ抵抗値RCS’は、
次式で与えられる。 RCS’=(R4A+R4A×a)+(R4B+R4B×b)+(RL4+RL4×c) …… 但し、a:R4Aの誤差〔%〕 b:R4Bの誤差〔%〕 c:RL4の誤差〔%〕 RL4を0Ωとすると、 RCS’=(R4A+R4A×a)+(R4B+R4B×b) …… となり、RCS’の誤差は各分割抵抗の誤差a、bによっ
て決まることがわかる。
【0019】仮想線LK のほぼ中央部分を横切る線L0
を、誤差0〔%〕の線とすると、aとbはこの線L0 の
負側と正側にそれぞれほぼ等しい値で存在する。したが
って、−a+b≒0であるから、上式中の「R4A×
a」と「R4B×b」を打ち消すことができ、RCS’の値
をほぼ「R4A+R4B」相当の設計値とすることができ
る。
を、誤差0〔%〕の線とすると、aとbはこの線L0 の
負側と正側にそれぞれほぼ等しい値で存在する。したが
って、−a+b≒0であるから、上式中の「R4A×
a」と「R4B×b」を打ち消すことができ、RCS’の値
をほぼ「R4A+R4B」相当の設計値とすることができ
る。
【0020】すなわち、右肩上がりであったバラツキ分
布(線LK )を、誤差0〔%〕の線L0 に沿って水平に
補正できる。以上のことから、本実施例によれば、図3
に示すように、チップの片寄った領域(図では左半分の
領域)に図1のD/A変換回路を形成した場合でも、バ
ラツキ分布をほぼ水平(誤差ゼロ)に修正できるから、
ディジタルコード入力(D1〜D4 )とアナログ出力
(VO )の間に理想的な関数直線を与えることができ、
精度のよいD/A変換回路を実現することができる。
布(線LK )を、誤差0〔%〕の線L0 に沿って水平に
補正できる。以上のことから、本実施例によれば、図3
に示すように、チップの片寄った領域(図では左半分の
領域)に図1のD/A変換回路を形成した場合でも、バ
ラツキ分布をほぼ水平(誤差ゼロ)に修正できるから、
ディジタルコード入力(D1〜D4 )とアナログ出力
(VO )の間に理想的な関数直線を与えることができ、
精度のよいD/A変換回路を実現することができる。
【0021】なお、本発明は、上記のD/A変換回路に
限るものではない。要は、入出力特性に影響を与える多
数の抵抗素子または容量素子を含む電子回路であれば全
てに適用できる。
限るものではない。要は、入出力特性に影響を与える多
数の抵抗素子または容量素子を含む電子回路であれば全
てに適用できる。
【0022】
【発明の効果】本発明によれば、回路要素中の抵抗素子
または容量素子を複数個に分割し、それぞれの分割素子
を前記半導体チップ上の異なる位置に形成すると共に、
各分割素子の間を分割前の素子ごとに配線で結ぶように
したので、複数の電子回路を混載する半導体集積回路で
あっても、半導体部品製造時または組立工程時の応力に
よる部品精度のバラツキの影響を少なくすることができ
る。
または容量素子を複数個に分割し、それぞれの分割素子
を前記半導体チップ上の異なる位置に形成すると共に、
各分割素子の間を分割前の素子ごとに配線で結ぶように
したので、複数の電子回路を混載する半導体集積回路で
あっても、半導体部品製造時または組立工程時の応力に
よる部品精度のバラツキの影響を少なくすることができ
る。
【図1】一実施例のレイアウト図である。
【図2】一実施例のバラツキ分布のグラフである。
【図3】電子回路を片寄って配置した場合の一実施例の
チップ全体図そのバラツキ分布グラフおよび入出力特性
図である。
チップ全体図そのバラツキ分布グラフおよび入出力特性
図である。
【図4】電子回路をチップ全体に配置した場合の従来例
のチップ全体図そのバラツキ分布グラフおよび入出力特
性図である。
のチップ全体図そのバラツキ分布グラフおよび入出力特
性図である。
【図5】電子回路を片寄って配置した場合の従来例のチ
ップ全体図そのバラツキ分布グラフおよび入出力特性図
である。
ップ全体図そのバラツキ分布グラフおよび入出力特性図
である。
【符号の説明】 L4 〜L8 :金属配線(配線) RiA、RiB:分割抵抗(分割素子) 1:半導体基板(半導体チップ) 2:D/A変換回路(電子回路)
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−79766(JP,A) 特開 昭58−198922(JP,A) 特開 昭58−171843(JP,A) 特開 昭58−100449(JP,A) 特開 平6−5788(JP,A) 特開 昭63−110653(JP,A) 実開 平5−4515(JP,U) (58)調査した分野(Int.Cl.6,DB名) H01L 27/04 H01L 21/822
Claims (1)
- 【請求項1】電子回路を構成する各要素を共通の半導体
チップ上の片寄った領域に形成する半導体集積装置にお
いて、 前記要素中の抵抗素子を複数個に分割し、 それぞれの分割素子を前記領域内の異なる位置に配列形
成すると共に、各分割素子の間を配線によりたすき掛け状に接続して、
複数の前記抵抗素子を形成し、かつ、該複数の抵抗素子
相互の誤差をゼロとした ことを特徴とする半導体集積装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4167669A JP2823743B2 (ja) | 1992-06-25 | 1992-06-25 | 半導体集積装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4167669A JP2823743B2 (ja) | 1992-06-25 | 1992-06-25 | 半導体集積装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0613544A JPH0613544A (ja) | 1994-01-21 |
JP2823743B2 true JP2823743B2 (ja) | 1998-11-11 |
Family
ID=15854029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4167669A Expired - Fee Related JP2823743B2 (ja) | 1992-06-25 | 1992-06-25 | 半導体集積装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2823743B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4757006B2 (ja) * | 2005-12-07 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 電流源セル配置構造およびda変換器 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58100449A (ja) * | 1981-12-11 | 1983-06-15 | Hitachi Ltd | 半導体装置 |
JPS58171843A (ja) * | 1982-04-02 | 1983-10-08 | Nec Corp | 半導体集積回路装置 |
JPS58198922A (ja) * | 1982-05-17 | 1983-11-19 | Hitachi Ltd | 半導体集積回路によるd/a変換回路 |
JPS6079766A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | R−2rはしご形抵抗回路 |
JPS63110653A (ja) * | 1986-10-28 | 1988-05-16 | Nec Corp | モノリシツク集積回路 |
JPH054515U (ja) * | 1991-07-02 | 1993-01-22 | 株式会社神戸製鋼所 | 半導体集積回路装置におけるコンデンサのレイアウト構造 |
JPH065788A (ja) * | 1992-06-19 | 1994-01-14 | Nec Corp | 半導体装置 |
-
1992
- 1992-06-25 JP JP4167669A patent/JP2823743B2/ja not_active Expired - Fee Related
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