JPS58171843A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58171843A JPS58171843A JP57054884A JP5488482A JPS58171843A JP S58171843 A JPS58171843 A JP S58171843A JP 57054884 A JP57054884 A JP 57054884A JP 5488482 A JP5488482 A JP 5488482A JP S58171843 A JPS58171843 A JP S58171843A
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- Japan
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- resistance
- resistor
- integrated circuit
- resistors
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- 230000000694 effects Effects 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052782 aluminium Inorganic materials 0.000 abstract description 9
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
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- 238000005259 measurement Methods 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路装置に係り、特に高い抵抗比
精度を得るための抵抗接続が行なわれ九牛導体集積回路
装置に関するものである。
精度を得るための抵抗接続が行なわれ九牛導体集積回路
装置に関するものである。
近年たとえばム一り変換器またはＤ−ム変換器等におい
て高比精度を要求される抵抗回路網がよく使われる。特
に高比精度を実現するために、単位抵抗を複数個並べて
アル電ニウム配線により必要な抵抗比を得る方法が使わ
れる。このような高比精度抵抗が入゛フ九麹積回路チッ
プをケースに搭載した場合、ピエゾ効果により抵抗値に
傾きが生じるみ高比精度抵抗がチップの中のどの位置に
配置されるかによってピエゾ効果の受は方は異なるが、
その抵抗値の傾きが単調性をもつ場合がある。
て高比精度を要求される抵抗回路網がよく使われる。特
に高比精度を実現するために、単位抵抗を複数個並べて
アル電ニウム配線により必要な抵抗比を得る方法が使わ
れる。このような高比精度抵抗が入゛フ九麹積回路チッ
プをケースに搭載した場合、ピエゾ効果により抵抗値に
傾きが生じるみ高比精度抵抗がチップの中のどの位置に
配置されるかによってピエゾ効果の受は方は異なるが、
その抵抗値の傾きが単調性をもつ場合がある。
第１図は高い抵抗比精度が必要な場合の回路構成の一例
である。ＱｌからＱ４ｄＮＰＮ）ランジスタ、Ｒ１から
Ｒ４は抵抗、五紘演算増幅器そしてＳは電流源を示す。
である。ＱｌからＱ４ｄＮＰＮ）ランジスタ、Ｒ１から
Ｒ４は抵抗、五紘演算増幅器そしてＳは電流源を示す。
さらにＩｍｍｙ Ｂ電流源Ｓの電流値ｓ ＩＩからＩ
４゛はＱ、からＱ４のフレフタ電流値を示す。この第１
図の回路は基準電流ＩＭＦをＱｌ に流すことにより、
Ｑ會からＱ、のトランジスタのフレフタに１．から！、
の出力電流を流す電流ミラー回路である。工島針と！、
からＩ４の比を非常に精度良く整合させるには、トラン
ジスタＱ１からＱ４に全く同一の形状のトランジスタを
使用すれば１各々のエミッタとＶ″″間に入る抵抗Ｒ１
からＲ４Ｏ比精度を良く作り込む必要がある０それゆえ
凡、からＲ，は非常に高い抵抗比精度が要求される。
４゛はＱ、からＱ４のフレフタ電流値を示す。この第１
図の回路は基準電流ＩＭＦをＱｌ に流すことにより、
Ｑ會からＱ、のトランジスタのフレフタに１．から！、
の出力電流を流す電流ミラー回路である。工島針と！、
からＩ４の比を非常に精度良く整合させるには、トラン
ジスタＱ１からＱ４に全く同一の形状のトランジスタを
使用すれば１各々のエミッタとＶ″″間に入る抵抗Ｒ１
からＲ４Ｏ比精度を良く作り込む必要がある０それゆえ
凡、からＲ，は非常に高い抵抗比精度が要求される。
第２図は第１ＩＩＯ抵抗回路部分の従来方法による単位
抵抗パターン配置とアルミニウム配線を示す平面図であ
る。斜線で示したｌがアルミニウム配線、２が抵抗拡散
領域である。このアル４ａウム配線によれば単位抵抗を
２本づつ直列に使用して、左端からＲ１＊ Ｒ１ｔ Ｒ
１＊ Ｒ４の抵抗を構成する。
抵抗パターン配置とアルミニウム配線を示す平面図であ
る。斜線で示したｌがアルミニウム配線、２が抵抗拡散
領域である。このアル４ａウム配線によれば単位抵抗を
２本づつ直列に使用して、左端からＲ１＊ Ｒ１ｔ Ｒ
１＊ Ｒ４の抵抗を構成する。
第３図は第２図ＯムーＢＯ断面図である。１紘アルミニ
ウム配線、２は抵抗拡散領域、３は基板そして４は絶縁
配化膜である。
ウム配線、２は抵抗拡散領域、３は基板そして４は絶縁
配化膜である。
第４図は第２図、第３図のような配置および構造Ｏチッ
プをケースに搭載した後で測定した抵抗値の結果である
。抵抗Ｒ８からＲ４は全く同一〇形状および構造である
にもかかわらず第４図に示すように抵抗値に傾きを生じ
る。この丸め抵抗の比精度は着しく悪化し、高精度の電
流ミラー回路が構成できない。チップをケースに搭載前
はこのような現象は確認されないことから、これがケー
ス組立時に集積回路チップが受ける機械的な歪みによる
ピエゾ効果によるものであることが明らかである。
プをケースに搭載した後で測定した抵抗値の結果である
。抵抗Ｒ８からＲ４は全く同一〇形状および構造である
にもかかわらず第４図に示すように抵抗値に傾きを生じ
る。この丸め抵抗の比精度は着しく悪化し、高精度の電
流ミラー回路が構成できない。チップをケースに搭載前
はこのような現象は確認されないことから、これがケー
ス組立時に集積回路チップが受ける機械的な歪みによる
ピエゾ効果によるものであることが明らかである。
本発明はこのような場合に有効な抵抗の配線が行なわれ
た半導体集積回路装置に胸するものである。
た半導体集積回路装置に胸するものである。
本発明の特徴は、半導体集積回路装置において同−形上
の単位抵抗を複数個同一基板上に並列に配置した高比精
度抵抗が設けられ、ピエゾ効果によりこれらの単位抵抗
の抵抗値に単調的な増加または減少を受ける箇所の複数
の単位抵抗を単位抵抗群とし、これら単位抵抗群の中央
から線対称となる位置ＫＩ！かれた前記単位抵抗を対と
して直列または並列にそれぞれ接続配線が設けられてい
る半導体集積回路装置にある。
の単位抵抗を複数個同一基板上に並列に配置した高比精
度抵抗が設けられ、ピエゾ効果によりこれらの単位抵抗
の抵抗値に単調的な増加または減少を受ける箇所の複数
の単位抵抗を単位抵抗群とし、これら単位抵抗群の中央
から線対称となる位置ＫＩ！かれた前記単位抵抗を対と
して直列または並列にそれぞれ接続配線が設けられてい
る半導体集積回路装置にある。
本発明によれば、各々の抵抗値の変化がその接続によっ
て＃Ｉ殺されて極めて高比精度抵抗が実現できる。
て＃Ｉ殺されて極めて高比精度抵抗が実現できる。
以下、本発明の一実施例について図面を用いて説明する
。
。
１に５図は本発明による抵抗接続方法の一例であるとこ
ろの単位抵抗パターン配置とアルミニウム配線を示した
平面図である。斜線で示した１がアルミニウム配線、２
が抵抗拡散領域である。この第５図Ｏ配線方法は単位抵
抗群の中央をＹ軸として線対称に置かれた単位抵抗をそ
れぞれ直列に接続し、第１ＷＪＯ回路ｏｎ、 ｌ ＲＩ
Ｉ ＲＩ Ｉ Ｒ４ノｔｕｔを構成する。第６図は第
５図の五−Ｂの断面図であり、これは第３図と全く同様
である。第５図に示すような配線方法にすることで、ピ
エゾ効果により単位抵抗値に単調性をもった傾きが生じ
ても互いに相殺され、第７図に示すような高比精度抵抗
が得られる。発明者の実験によれば、単位抵抗の抵抗幅
を３０建りｐン・メートル、抵抗長に７００４クロン・
メートルを使った場合、第２図の配線方法で抵抗相対比
精度１〜４％、第５図の配線方法で抵抗相対比精度０．
１〜０．４％が得られ九。
ろの単位抵抗パターン配置とアルミニウム配線を示した
平面図である。斜線で示した１がアルミニウム配線、２
が抵抗拡散領域である。この第５図Ｏ配線方法は単位抵
抗群の中央をＹ軸として線対称に置かれた単位抵抗をそ
れぞれ直列に接続し、第１ＷＪＯ回路ｏｎ、 ｌ ＲＩ
Ｉ ＲＩ Ｉ Ｒ４ノｔｕｔを構成する。第６図は第
５図の五−Ｂの断面図であり、これは第３図と全く同様
である。第５図に示すような配線方法にすることで、ピ
エゾ効果により単位抵抗値に単調性をもった傾きが生じ
ても互いに相殺され、第７図に示すような高比精度抵抗
が得られる。発明者の実験によれば、単位抵抗の抵抗幅
を３０建りｐン・メートル、抵抗長に７００４クロン・
メートルを使った場合、第２図の配線方法で抵抗相対比
精度１〜４％、第５図の配線方法で抵抗相対比精度０．
１〜０．４％が得られ九。
以上のように本発明は抵抗の比精度ＫＮ影響を与えるピ
エゾ効果に対して非常に有効な手段となり、アルミ配線
の接続方法だけで実現できるのでコスト上昇がなくその
効果はきわめて大きい。
エゾ効果に対して非常に有効な手段となり、アルミ配線
の接続方法だけで実現できるのでコスト上昇がなくその
効果はきわめて大きい。
なお、本文中では抵抗４１１０場合で説明したが通常使
用されるのは、さらに多くの抵抗が使用されるのが一般
的でるり、この場合も全く同様に単位抵抗群の中央から
線対称に置かれた単位抵抗を直列に接続することにより
、単調性をもった抵抗値の傾きに対して有効な手段が提
供できる。さらに線対称となる対の抵抗をそれぞれ並列
接続としても同様の効果が得られる事はいうまでもない
。
用されるのは、さらに多くの抵抗が使用されるのが一般
的でるり、この場合も全く同様に単位抵抗群の中央から
線対称に置かれた単位抵抗を直列に接続することにより
、単調性をもった抵抗値の傾きに対して有効な手段が提
供できる。さらに線対称となる対の抵抗をそれぞれ並列
接続としても同様の効果が得られる事はいうまでもない
。
また、同一基板上で単調増加、単調減少が同時に起こる
ような場合についても本発明の応用は可能である。
ような場合についても本発明の応用は可能である。
第１図は高比精度抵抗の実施例を示す電流ミラー回路図
、第２図は従来方法による高比精度抵抗の配線方法を示
す図であり、第３図は第２図のムーＢ間の断面図、＃！
４図は第２図の接続方法による抵抗値の測定結果である
０第５図は本発ＶＳＯ−実施例の半導体集積回路装置の
高比精度抵抗の配線方法を示す図であり、第６図は第５
図のムーＢ間の断面図、＃！７図祉館５図の接続方法に
よる抵抗値の測定結果である。 なお図においてｓ Ｑｌ〜Ｑ４はトランジスタ、Ｒ１−
Ｒ４は抵抗、ムは演算増幅器、８は電流源Ｓ Ｉ翻Ｐ
は基準電流％ Ｉｔ〜！、はコレクタ電流、ｒは直流電
圧供給端子、１は配線領域、２は抵抗拡散領域。 ３は半導体基板、４は絶縁膜領域、５は表面保闘膜領域
、である。 篤 ／ 図 （
、第２図は従来方法による高比精度抵抗の配線方法を示
す図であり、第３図は第２図のムーＢ間の断面図、＃！
４図は第２図の接続方法による抵抗値の測定結果である
０第５図は本発ＶＳＯ−実施例の半導体集積回路装置の
高比精度抵抗の配線方法を示す図であり、第６図は第５
図のムーＢ間の断面図、＃！７図祉館５図の接続方法に
よる抵抗値の測定結果である。 なお図においてｓ Ｑｌ〜Ｑ４はトランジスタ、Ｒ１−
Ｒ４は抵抗、ムは演算増幅器、８は電流源Ｓ Ｉ翻Ｐ
は基準電流％ Ｉｔ〜！、はコレクタ電流、ｒは直流電
圧供給端子、１は配線領域、２は抵抗拡散領域。 ３は半導体基板、４は絶縁膜領域、５は表面保闘膜領域
、である。 篤 ／ 図 （
Claims (1)
- 同−編上の単位抵抗を複数個同一基板上に並列に配置し
た高比精度抵抗を含む半導体集積回路装置において、ピ
エゾ効果に□より前記単位抵抗の抵抗値に単調的な増加
ま九は減少を受ける箇所の複数の単位抵抗を単位抵抗群
とし、該単位抵抗群の中央から線対称となる位置に置か
れた前記単位抵抗を対としてそれぞれ配線で直列または
並列に接続したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054884A JPS58171843A (ja) | 1982-04-02 | 1982-04-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054884A JPS58171843A (ja) | 1982-04-02 | 1982-04-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58171843A true JPS58171843A (ja) | 1983-10-08 |
Family
ID=12983008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57054884A Pending JPS58171843A (ja) | 1982-04-02 | 1982-04-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171843A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079766A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | Ｒ−２ｒはしご形抵抗回路 |
| JPS6148962A (ja) * | 1984-08-16 | 1986-03-10 | Matsushita Electronics Corp | 半導体集積回路装置 |
| JPH0613544A (ja) * | 1992-06-25 | 1994-01-21 | Fujitsu Ltd | 半導体集積装置 |
| EP0932256A1 (en) * | 1997-07-03 | 1999-07-28 | Seiko Epson Corporation | Ladder type resistance circuit, and digital-analog converter and semiconductor device using the same |
-
1982
- 1982-04-02 JP JP57054884A patent/JPS58171843A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079766A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | Ｒ−２ｒはしご形抵抗回路 |
| JPH0228269B2 (ja) * | 1983-10-05 | 1990-06-22 | Nippon Electric Co | |
| JPS6148962A (ja) * | 1984-08-16 | 1986-03-10 | Matsushita Electronics Corp | 半導体集積回路装置 |
| JPH0613544A (ja) * | 1992-06-25 | 1994-01-21 | Fujitsu Ltd | 半導体集積装置 |
| EP0932256A1 (en) * | 1997-07-03 | 1999-07-28 | Seiko Epson Corporation | Ladder type resistance circuit, and digital-analog converter and semiconductor device using the same |
| EP0932256A4 (en) * | 1997-07-03 | 2000-08-02 | Seiko Epson Corp | CONDUCTOR RESISTOR CIRCUIT AND DIGITAL / ANALOG CONVERTER AND SEMICONDUCTOR DEVICE EQUIPPED WITH THIS |
| US6208281B1 (en) | 1997-07-03 | 2001-03-27 | Seiko Epson Corporation | Resistance ladder together with digital-analog converter and semiconductor using the same |
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