JPS58171843A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS58171843A JPS58171843A JP57054884A JP5488482A JPS58171843A JP S58171843 A JPS58171843 A JP S58171843A JP 57054884 A JP57054884 A JP 57054884A JP 5488482 A JP5488482 A JP 5488482A JP S58171843 A JPS58171843 A JP S58171843A
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- JP
- Japan
- Prior art keywords
- unit
- resistor
- integrated circuit
- resistors
- circuit device
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
Landscapes
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路装置に係り、特に高い抵抗比
精度を得るための抵抗接続が行なわれ九牛導体集積回路
装置に関するものである。
精度を得るための抵抗接続が行なわれ九牛導体集積回路
装置に関するものである。
近年たとえばム一り変換器またはD−ム変換器等におい
て高比精度を要求される抵抗回路網がよく使われる。特
に高比精度を実現するために、単位抵抗を複数個並べて
アル電ニウム配線により必要な抵抗比を得る方法が使わ
れる。このような高比精度抵抗が入゛フ九麹積回路チッ
プをケースに搭載した場合、ピエゾ効果により抵抗値に
傾きが生じるみ高比精度抵抗がチップの中のどの位置に
配置されるかによってピエゾ効果の受は方は異なるが、
その抵抗値の傾きが単調性をもつ場合がある。
て高比精度を要求される抵抗回路網がよく使われる。特
に高比精度を実現するために、単位抵抗を複数個並べて
アル電ニウム配線により必要な抵抗比を得る方法が使わ
れる。このような高比精度抵抗が入゛フ九麹積回路チッ
プをケースに搭載した場合、ピエゾ効果により抵抗値に
傾きが生じるみ高比精度抵抗がチップの中のどの位置に
配置されるかによってピエゾ効果の受は方は異なるが、
その抵抗値の傾きが単調性をもつ場合がある。
第1図は高い抵抗比精度が必要な場合の回路構成の一例
である。QlからQ4dNPN)ランジスタ、R1から
R4は抵抗、五紘演算増幅器そしてSは電流源を示す。
である。QlからQ4dNPN)ランジスタ、R1から
R4は抵抗、五紘演算増幅器そしてSは電流源を示す。
さらにImmy B電流源Sの電流値s IIからI
4゛はQ、からQ4のフレフタ電流値を示す。この第1
図の回路は基準電流IMFをQl に流すことにより、
Q會からQ、のトランジスタのフレフタに1.から!、
の出力電流を流す電流ミラー回路である。工島針と!、
からI4の比を非常に精度良く整合させるには、トラン
ジスタQ1からQ4に全く同一の形状のトランジスタを
使用すれば1各々のエミッタとV″″間に入る抵抗R1
からR4O比精度を良く作り込む必要がある0それゆえ
凡、からR,は非常に高い抵抗比精度が要求される。
4゛はQ、からQ4のフレフタ電流値を示す。この第1
図の回路は基準電流IMFをQl に流すことにより、
Q會からQ、のトランジスタのフレフタに1.から!、
の出力電流を流す電流ミラー回路である。工島針と!、
からI4の比を非常に精度良く整合させるには、トラン
ジスタQ1からQ4に全く同一の形状のトランジスタを
使用すれば1各々のエミッタとV″″間に入る抵抗R1
からR4O比精度を良く作り込む必要がある0それゆえ
凡、からR,は非常に高い抵抗比精度が要求される。
第2図は第1IIO抵抗回路部分の従来方法による単位
抵抗パターン配置とアルミニウム配線を示す平面図であ
る。斜線で示したlがアルミニウム配線、2が抵抗拡散
領域である。このアル4aウム配線によれば単位抵抗を
2本づつ直列に使用して、左端からR1* R1t R
1* R4の抵抗を構成する。
抵抗パターン配置とアルミニウム配線を示す平面図であ
る。斜線で示したlがアルミニウム配線、2が抵抗拡散
領域である。このアル4aウム配線によれば単位抵抗を
2本づつ直列に使用して、左端からR1* R1t R
1* R4の抵抗を構成する。
第3図は第2図OムーBO断面図である。1紘アルミニ
ウム配線、2は抵抗拡散領域、3は基板そして4は絶縁
配化膜である。
ウム配線、2は抵抗拡散領域、3は基板そして4は絶縁
配化膜である。
第4図は第2図、第3図のような配置および構造Oチッ
プをケースに搭載した後で測定した抵抗値の結果である
。抵抗R8からR4は全く同一〇形状および構造である
にもかかわらず第4図に示すように抵抗値に傾きを生じ
る。この丸め抵抗の比精度は着しく悪化し、高精度の電
流ミラー回路が構成できない。チップをケースに搭載前
はこのような現象は確認されないことから、これがケー
ス組立時に集積回路チップが受ける機械的な歪みによる
ピエゾ効果によるものであることが明らかである。
プをケースに搭載した後で測定した抵抗値の結果である
。抵抗R8からR4は全く同一〇形状および構造である
にもかかわらず第4図に示すように抵抗値に傾きを生じ
る。この丸め抵抗の比精度は着しく悪化し、高精度の電
流ミラー回路が構成できない。チップをケースに搭載前
はこのような現象は確認されないことから、これがケー
ス組立時に集積回路チップが受ける機械的な歪みによる
ピエゾ効果によるものであることが明らかである。
本発明はこのような場合に有効な抵抗の配線が行なわれ
た半導体集積回路装置に胸するものである。
た半導体集積回路装置に胸するものである。
本発明の特徴は、半導体集積回路装置において同−形上
の単位抵抗を複数個同一基板上に並列に配置した高比精
度抵抗が設けられ、ピエゾ効果によりこれらの単位抵抗
の抵抗値に単調的な増加または減少を受ける箇所の複数
の単位抵抗を単位抵抗群とし、これら単位抵抗群の中央
から線対称となる位置KI!かれた前記単位抵抗を対と
して直列または並列にそれぞれ接続配線が設けられてい
る半導体集積回路装置にある。
の単位抵抗を複数個同一基板上に並列に配置した高比精
度抵抗が設けられ、ピエゾ効果によりこれらの単位抵抗
の抵抗値に単調的な増加または減少を受ける箇所の複数
の単位抵抗を単位抵抗群とし、これら単位抵抗群の中央
から線対称となる位置KI!かれた前記単位抵抗を対と
して直列または並列にそれぞれ接続配線が設けられてい
る半導体集積回路装置にある。
本発明によれば、各々の抵抗値の変化がその接続によっ
て#I殺されて極めて高比精度抵抗が実現できる。
て#I殺されて極めて高比精度抵抗が実現できる。
以下、本発明の一実施例について図面を用いて説明する
。
。
1に5図は本発明による抵抗接続方法の一例であるとこ
ろの単位抵抗パターン配置とアルミニウム配線を示した
平面図である。斜線で示した1がアルミニウム配線、2
が抵抗拡散領域である。この第5図O配線方法は単位抵
抗群の中央をY軸として線対称に置かれた単位抵抗をそ
れぞれ直列に接続し、第1WJO回路on、 l RI
I RI I R4ノtutを構成する。第6図は第
5図の五−Bの断面図であり、これは第3図と全く同様
である。第5図に示すような配線方法にすることで、ピ
エゾ効果により単位抵抗値に単調性をもった傾きが生じ
ても互いに相殺され、第7図に示すような高比精度抵抗
が得られる。発明者の実験によれば、単位抵抗の抵抗幅
を30建りpン・メートル、抵抗長に7004クロン・
メートルを使った場合、第2図の配線方法で抵抗相対比
精度1〜4%、第5図の配線方法で抵抗相対比精度0.
1〜0.4%が得られ九。
ろの単位抵抗パターン配置とアルミニウム配線を示した
平面図である。斜線で示した1がアルミニウム配線、2
が抵抗拡散領域である。この第5図O配線方法は単位抵
抗群の中央をY軸として線対称に置かれた単位抵抗をそ
れぞれ直列に接続し、第1WJO回路on、 l RI
I RI I R4ノtutを構成する。第6図は第
5図の五−Bの断面図であり、これは第3図と全く同様
である。第5図に示すような配線方法にすることで、ピ
エゾ効果により単位抵抗値に単調性をもった傾きが生じ
ても互いに相殺され、第7図に示すような高比精度抵抗
が得られる。発明者の実験によれば、単位抵抗の抵抗幅
を30建りpン・メートル、抵抗長に7004クロン・
メートルを使った場合、第2図の配線方法で抵抗相対比
精度1〜4%、第5図の配線方法で抵抗相対比精度0.
1〜0.4%が得られ九。
以上のように本発明は抵抗の比精度KN影響を与えるピ
エゾ効果に対して非常に有効な手段となり、アルミ配線
の接続方法だけで実現できるのでコスト上昇がなくその
効果はきわめて大きい。
エゾ効果に対して非常に有効な手段となり、アルミ配線
の接続方法だけで実現できるのでコスト上昇がなくその
効果はきわめて大きい。
なお、本文中では抵抗4110場合で説明したが通常使
用されるのは、さらに多くの抵抗が使用されるのが一般
的でるり、この場合も全く同様に単位抵抗群の中央から
線対称に置かれた単位抵抗を直列に接続することにより
、単調性をもった抵抗値の傾きに対して有効な手段が提
供できる。さらに線対称となる対の抵抗をそれぞれ並列
接続としても同様の効果が得られる事はいうまでもない
。
用されるのは、さらに多くの抵抗が使用されるのが一般
的でるり、この場合も全く同様に単位抵抗群の中央から
線対称に置かれた単位抵抗を直列に接続することにより
、単調性をもった抵抗値の傾きに対して有効な手段が提
供できる。さらに線対称となる対の抵抗をそれぞれ並列
接続としても同様の効果が得られる事はいうまでもない
。
また、同一基板上で単調増加、単調減少が同時に起こる
ような場合についても本発明の応用は可能である。
ような場合についても本発明の応用は可能である。
第1図は高比精度抵抗の実施例を示す電流ミラー回路図
、第2図は従来方法による高比精度抵抗の配線方法を示
す図であり、第3図は第2図のムーB間の断面図、#!
4図は第2図の接続方法による抵抗値の測定結果である
0第5図は本発VSO−実施例の半導体集積回路装置の
高比精度抵抗の配線方法を示す図であり、第6図は第5
図のムーB間の断面図、#!7図祉館5図の接続方法に
よる抵抗値の測定結果である。 なお図においてs Ql〜Q4はトランジスタ、R1−
R4は抵抗、ムは演算増幅器、8は電流源S I翻P
は基準電流% It〜!、はコレクタ電流、rは直流電
圧供給端子、1は配線領域、2は抵抗拡散領域。 3は半導体基板、4は絶縁膜領域、5は表面保闘膜領域
、である。 篤 / 図 (
、第2図は従来方法による高比精度抵抗の配線方法を示
す図であり、第3図は第2図のムーB間の断面図、#!
4図は第2図の接続方法による抵抗値の測定結果である
0第5図は本発VSO−実施例の半導体集積回路装置の
高比精度抵抗の配線方法を示す図であり、第6図は第5
図のムーB間の断面図、#!7図祉館5図の接続方法に
よる抵抗値の測定結果である。 なお図においてs Ql〜Q4はトランジスタ、R1−
R4は抵抗、ムは演算増幅器、8は電流源S I翻P
は基準電流% It〜!、はコレクタ電流、rは直流電
圧供給端子、1は配線領域、2は抵抗拡散領域。 3は半導体基板、4は絶縁膜領域、5は表面保闘膜領域
、である。 篤 / 図 (
Claims (1)
- 同−編上の単位抵抗を複数個同一基板上に並列に配置し
た高比精度抵抗を含む半導体集積回路装置において、ピ
エゾ効果に□より前記単位抵抗の抵抗値に単調的な増加
ま九は減少を受ける箇所の複数の単位抵抗を単位抵抗群
とし、該単位抵抗群の中央から線対称となる位置に置か
れた前記単位抵抗を対としてそれぞれ配線で直列または
並列に接続したことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57054884A JPS58171843A (ja) | 1982-04-02 | 1982-04-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57054884A JPS58171843A (ja) | 1982-04-02 | 1982-04-02 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58171843A true JPS58171843A (ja) | 1983-10-08 |
Family
ID=12983008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57054884A Pending JPS58171843A (ja) | 1982-04-02 | 1982-04-02 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58171843A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6079766A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | R−2rはしご形抵抗回路 |
JPS6148962A (ja) * | 1984-08-16 | 1986-03-10 | Matsushita Electronics Corp | 半導体集積回路装置 |
JPH0613544A (ja) * | 1992-06-25 | 1994-01-21 | Fujitsu Ltd | 半導体集積装置 |
EP0932256A4 (en) * | 1997-07-03 | 2000-08-02 | Seiko Epson Corp | CONDUCTOR RESISTOR CIRCUIT AND DIGITAL / ANALOG CONVERTER AND SEMICONDUCTOR DEVICE EQUIPPED WITH THIS |
-
1982
- 1982-04-02 JP JP57054884A patent/JPS58171843A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6079766A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | R−2rはしご形抵抗回路 |
JPS6148962A (ja) * | 1984-08-16 | 1986-03-10 | Matsushita Electronics Corp | 半導体集積回路装置 |
JPH0613544A (ja) * | 1992-06-25 | 1994-01-21 | Fujitsu Ltd | 半導体集積装置 |
EP0932256A4 (en) * | 1997-07-03 | 2000-08-02 | Seiko Epson Corp | CONDUCTOR RESISTOR CIRCUIT AND DIGITAL / ANALOG CONVERTER AND SEMICONDUCTOR DEVICE EQUIPPED WITH THIS |
US6208281B1 (en) | 1997-07-03 | 2001-03-27 | Seiko Epson Corporation | Resistance ladder together with digital-analog converter and semiconductor using the same |
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