JPH05235279A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05235279A JPH05235279A JP3904092A JP3904092A JPH05235279A JP H05235279 A JPH05235279 A JP H05235279A JP 3904092 A JP3904092 A JP 3904092A JP 3904092 A JP3904092 A JP 3904092A JP H05235279 A JPH05235279 A JP H05235279A
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- JP
- Japan
- Prior art keywords
- resistance
- integrated circuit
- semiconductor integrated
- circuit device
- patterns
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 抵抗分割方式を用いる回路の抵抗分割精度を
向上させる。 【構成】 抵抗分割方式を用いる回路の抵抗Ｒを、一部
に折り曲げ部を有する単位抵抗パターン１を複数配列し
て構成することにより、抵抗Ｒの直線部と折り曲げ部と
で抵抗値の差を無くすようにしたものである。
向上させる。 【構成】 抵抗分割方式を用いる回路の抵抗Ｒを、一部
に折り曲げ部を有する単位抵抗パターン１を複数配列し
て構成することにより、抵抗Ｒの直線部と折り曲げ部と
で抵抗値の差を無くすようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、抵抗分割方式を用いた半導体集積回路装置
に適用して有効な技術に関する。
関し、特に、抵抗分割方式を用いた半導体集積回路装置
に適用して有効な技術に関する。
【０００２】
【従来の技術】従来、トリミング回路やＡ／Ｄ変換回路
のような抵抗分割方式を用いる回路では、図５に示すよ
うに、電圧または電流の取り出し口となるコンタクトホ
ールＣを等間隔で配置した抵抗Ｒをつづら折り状のパタ
ーンとし、その直線部を長く、かつ折り曲げ部を短くす
ることで、高抵抗を得ると共に、抵抗面積の縮小を図っ
ている。
のような抵抗分割方式を用いる回路では、図５に示すよ
うに、電圧または電流の取り出し口となるコンタクトホ
ールＣを等間隔で配置した抵抗Ｒをつづら折り状のパタ
ーンとし、その直線部を長く、かつ折り曲げ部を短くす
ることで、高抵抗を得ると共に、抵抗面積の縮小を図っ
ている。
【０００３】なお、この種の抵抗については、工業調査
会、１９８１年３月１日発行の「改訂 集積回路技術」
Ｐ３７、Ｐ８８などに記載がある。
会、１９８１年３月１日発行の「改訂 集積回路技術」
Ｐ３７、Ｐ８８などに記載がある。
【０００４】
【発明が解決しようとする課題】ところが、前記の従来
技術は、コンタクトホールを等間隔で配置しても、直線
部と折り曲げ部とでコンタクトホール間の抵抗値に僅か
な差が生じるため、高精度の抵抗分割を行えないという
問題があった。
技術は、コンタクトホールを等間隔で配置しても、直線
部と折り曲げ部とでコンタクトホール間の抵抗値に僅か
な差が生じるため、高精度の抵抗分割を行えないという
問題があった。
【０００５】例えばトリミング回路では、抵抗分割方式
を用いてＶref アンプの出力段の微調整を行っている
が、この調整の精度は、総抵抗値と分割した抵抗値との
比がそのまま精度となって現れるため、従来技術では、
高精度の微調整を行うことが困難であった。
を用いてＶref アンプの出力段の微調整を行っている
が、この調整の精度は、総抵抗値と分割した抵抗値との
比がそのまま精度となって現れるため、従来技術では、
高精度の微調整を行うことが困難であった。
【０００６】そこで、本発明の目的は、抵抗分割方式を
用いる集積回路において、抵抗分割の精度を向上させる
ことのできる技術を提供することにある。
用いる集積回路において、抵抗分割の精度を向上させる
ことのできる技術を提供することにある。
【０００７】本発明の他の目的は、上記目的を達成する
と共に、抵抗の面積を縮小することのできる技術を提供
することにある。
と共に、抵抗の面積を縮小することのできる技術を提供
することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】本発明の半導体集積回路装置は、抵抗分割
方式を用いる回路の抵抗を、一部に折り曲げ部を有する
単位抵抗パターンを複数配列して構成している。
方式を用いる回路の抵抗を、一部に折り曲げ部を有する
単位抵抗パターンを複数配列して構成している。
【００１１】
【作用】上記した手段によれば、抵抗の直線部と折り曲
げ部とで抵抗値の差を無くすことができるため、抵抗分
割の精度を向上させることができる。その際、形状の異
なる二種以上の単位抵抗パターンを組み合わせることに
より、抵抗の占有面積を縮小することもできる。
げ部とで抵抗値の差を無くすことができるため、抵抗分
割の精度を向上させることができる。その際、形状の異
なる二種以上の単位抵抗パターンを組み合わせることに
より、抵抗の占有面積を縮小することもできる。
【００１２】
【実施例１】図１は、本発明の一実施例である半導体集
積回路装置の抵抗を示す平面図である。
積回路装置の抵抗を示す平面図である。
【００１３】この抵抗Ｒは、抵抗分割方式を用いてＶre
f アンプの出力段の微調整を行うためにトリミング回路
の一部に設けられたもので、例えばシリコン単結晶から
なる半導体基板に形成された所定の導電型の拡散層で構
成されている。
f アンプの出力段の微調整を行うためにトリミング回路
の一部に設けられたもので、例えばシリコン単結晶から
なる半導体基板に形成された所定の導電型の拡散層で構
成されている。
【００１４】この抵抗Ｒは、図２に示すようなＬ字型の
単位抵抗パターン１を複数配列した構成になっている。
単位抵抗パターン１を複数配列した構成になっている。
【００１５】また、この抵抗Ｒには、電圧または電流の
取り出し口となるコンタクトホールＣが等間隔で配置さ
れており、所定のコンタクトホールＣを通じてこの抵抗
Ｒに配線を接続することにより、抵抗分割を行うことが
できるようになっている。
取り出し口となるコンタクトホールＣが等間隔で配置さ
れており、所定のコンタクトホールＣを通じてこの抵抗
Ｒに配線を接続することにより、抵抗分割を行うことが
できるようになっている。
【００１６】上記のように構成された本実施例１の抵抗
Ｒによれば、抵抗Ｒの直線部と折り曲げ部とで抵抗値の
差を無くすことができ、隣接して配置されたコンタクト
ホールＣ間の抵抗値がどの箇所でも一定となる。これに
より、高精度の抵抗分割を行うことができるので、Ｖre
f アンプの出力段の微調整を高精度に行うことができ
る。
Ｒによれば、抵抗Ｒの直線部と折り曲げ部とで抵抗値の
差を無くすことができ、隣接して配置されたコンタクト
ホールＣ間の抵抗値がどの箇所でも一定となる。これに
より、高精度の抵抗分割を行うことができるので、Ｖre
f アンプの出力段の微調整を高精度に行うことができ
る。
【００１７】
【実施例２】図３は、本発明の他の実施例である半導体
集積回路装置の抵抗を示す平面図である。
集積回路装置の抵抗を示す平面図である。
【００１８】この抵抗Ｒは、図４(1) 〜(3) に示すよう
な形状の異なる単位抵抗パターン２，３ａ，３ｂ，４
ａ，４ｂを組み合わせて配列した構成になっている。な
お、図４(2) に示す単位抵抗パターン３ａ，３ｂおよび
図４(3) に示す単位抵抗パターン４ａ，４ｂは、それぞ
れ一方が他方の反転パターンになっている。
な形状の異なる単位抵抗パターン２，３ａ，３ｂ，４
ａ，４ｂを組み合わせて配列した構成になっている。な
お、図４(2) に示す単位抵抗パターン３ａ，３ｂおよび
図４(3) に示す単位抵抗パターン４ａ，４ｂは、それぞ
れ一方が他方の反転パターンになっている。
【００１９】また、上記それぞれの単位抵抗パターン
２，３ａ，３ｂ，４ａ，４ｂには、所定の位置にコンタ
クトホールＣが配置してある。
２，３ａ，３ｂ，４ａ，４ｂには、所定の位置にコンタ
クトホールＣが配置してある。
【００２０】上記のように構成された本実施例２の抵抗
Ｒによれば、総抵抗値が同一であっても、前記実施例１
の抵抗Ｒに比べてその占有面積が縮小できるという効果
がある。
Ｒによれば、総抵抗値が同一であっても、前記実施例１
の抵抗Ｒに比べてその占有面積が縮小できるという効果
がある。
【００２１】以上、本発明者によってなされた発明を前
記実施例に基づき具体的に説明したが、本発明は前記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。
記実施例に基づき具体的に説明したが、本発明は前記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。
【００２２】前記実施例では、半導体基板に形成した拡
散層で抵抗を構成したが、例えば半導体基板上に形成し
た多結晶シリコンや厚膜で抵抗を構成してもよい。
散層で抵抗を構成したが、例えば半導体基板上に形成し
た多結晶シリコンや厚膜で抵抗を構成してもよい。
【００２３】前記実施例では、トリミング回路の抵抗に
適用した場合について説明したが、Ａ／Ｄ変換回路な
ど、抵抗分割方式を用いるすべての回路の抵抗に適用す
ることができる。
適用した場合について説明したが、Ａ／Ｄ変換回路な
ど、抵抗分割方式を用いるすべての回路の抵抗に適用す
ることができる。
【００２４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００２５】(1) 本発明によれば、抵抗分割の精度を向
上させることができる。
上させることができる。
【００２６】(2) 本発明によれば、抵抗分割の精度を向
上させることができると共に、抵抗の占有面積を縮小す
ることができる。
上させることができると共に、抵抗の占有面積を縮小す
ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
抵抗を示す平面図である。
抵抗を示す平面図である。
【図２】この抵抗を構成する単位抵抗パターンの一例を
示す平面図である。
示す平面図である。
【図３】本発明の他の実施例である半導体集積回路装置
の抵抗を示す平面図である。
の抵抗を示す平面図である。
【図４】この抵抗を構成する単位抵抗パターンの一例を
示す平面図である。
示す平面図である。
【図５】従来の半導体集積回路装置の抵抗を示す平面図
である。
である。
１ 単位抵抗パターン ２ 単位抵抗パターン ３ａ 単位抵抗パターン ３ｂ 単位抵抗パターン ４ａ 単位抵抗パターン ４ｂ 単位抵抗パターン Ｃ コンタクトホール Ｒ 抵抗
Claims (3)
- 【請求項１】 抵抗分割方式を用いる回路を備えた半導
体集積回路装置であって、前記回路の抵抗を、一部に折
り曲げ部を有する単位抵抗パターンを複数配列して構成
したことを特徴とする半導体集積回路装置。 - 【請求項２】 形状の異なる二種以上の単位抵抗パター
ンを組み合わせて配列したことを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項３】 前記単位抵抗パターンの所定の位置にコ
ンタクトホールを配置したことを特徴とする請求項１ま
たは２記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3904092A JPH05235279A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3904092A JPH05235279A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235279A true JPH05235279A (ja) | 1993-09-10 |
Family
ID=12542015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3904092A Pending JPH05235279A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235279A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851438A1 (en) * | 1996-12-31 | 1998-07-01 | Lucent Technologies Inc. | Resistor string with equal resistance resistors and converter incorporating the same |
| US6157564A (en) * | 1999-09-08 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6559489B2 (en) | 1999-09-27 | 2003-05-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2006210664A (ja) * | 2005-01-28 | 2006-08-10 | Toppan Printing Co Ltd | プリント配線板およびその製造方法 |
| JP2016178200A (ja) * | 2015-03-20 | 2016-10-06 | 富士電機株式会社 | 半導体装置 |
-
1992
- 1992-02-26 JP JP3904092A patent/JPH05235279A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851438A1 (en) * | 1996-12-31 | 1998-07-01 | Lucent Technologies Inc. | Resistor string with equal resistance resistors and converter incorporating the same |
| US5977897A (en) * | 1996-12-31 | 1999-11-02 | Lucent Technologies Inc. | Resistor string with equal resistance resistors and converter incorporating the same |
| US6157564A (en) * | 1999-09-08 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6559489B2 (en) | 1999-09-27 | 2003-05-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2006210664A (ja) * | 2005-01-28 | 2006-08-10 | Toppan Printing Co Ltd | プリント配線板およびその製造方法 |
| JP4720194B2 (ja) * | 2005-01-28 | 2011-07-13 | 凸版印刷株式会社 | プリント配線板の製造方法 |
| JP2016178200A (ja) * | 2015-03-20 | 2016-10-06 | 富士電機株式会社 | 半導体装置 |
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