JP2000294732A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000294732A JP2000294732A JP11096162A JP9616299A JP2000294732A JP 2000294732 A JP2000294732 A JP 2000294732A JP 11096162 A JP11096162 A JP 11096162A JP 9616299 A JP9616299 A JP 9616299A JP 2000294732 A JP2000294732 A JP 2000294732A
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- divided resistor
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Abstract
(57)【要約】
【課題】パッケージ前後で、基準電圧Ｖref の電圧値の
変動を小さく抑制できる分割抵抗を有する半導体装置を
提供すること。 【解決手段】第１の分割抵抗１の一方の端に高い電位Ｖ
１を与える第１の端子３が形成され、第２の分割抵抗２
の一方の端に低い電位Ｖ２を与える第２の端子４が形成
され、第１の分割抵抗１の他方の端と、第２の分割抵抗
２の他方の端とは中間電位を基準電位Ｖref として発生
する第３の端子５が形成され、第１の分割抵抗１は複数
個の第１の単位抵抗１ａ、１ｂ、１ｃとこの第１の単位
抵抗同志を接続する第１の配線６ａでそれぞれ構成さ
れ、第２の分割抵抗２は複数個の第２の単位抵抗２ａ、
２ｂ、２ｃとこの第２の単位抵抗同志を接続する第２の
配線６ｂでそれぞれ構成され、第１および第２の分割抵
抗をＡに示すように互いに隣接して配置する。こうする
ことで、パッケージ前後での場所による応力ばらつきが
あっても、基準電圧の変動幅を小さく抑制できる。
変動を小さく抑制できる分割抵抗を有する半導体装置を
提供すること。 【解決手段】第１の分割抵抗１の一方の端に高い電位Ｖ
１を与える第１の端子３が形成され、第２の分割抵抗２
の一方の端に低い電位Ｖ２を与える第２の端子４が形成
され、第１の分割抵抗１の他方の端と、第２の分割抵抗
２の他方の端とは中間電位を基準電位Ｖref として発生
する第３の端子５が形成され、第１の分割抵抗１は複数
個の第１の単位抵抗１ａ、１ｂ、１ｃとこの第１の単位
抵抗同志を接続する第１の配線６ａでそれぞれ構成さ
れ、第２の分割抵抗２は複数個の第２の単位抵抗２ａ、
２ｂ、２ｃとこの第２の単位抵抗同志を接続する第２の
配線６ｂでそれぞれ構成され、第１および第２の分割抵
抗をＡに示すように互いに隣接して配置する。こうする
ことで、パッケージ前後での場所による応力ばらつきが
あっても、基準電圧の変動幅を小さく抑制できる。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば、ＤＣ−
ＤＣコンバータを駆動する電源用ＩＣ（集積回路）など
の基準電圧を発生させる場合に用いられる分割抵抗を形
成した半導体装置に関する。
ＤＣコンバータを駆動する電源用ＩＣ（集積回路）など
の基準電圧を発生させる場合に用いられる分割抵抗を形
成した半導体装置に関する。
【０００２】
【従来の技術】ＤＣ−ＤＣコンバータを駆動する電源用
ＩＣでは、基準電圧をＩＣ内で発生させる必要がある。
この基準電圧を発生させる手段として、分割抵抗を用い
る方法がある。
ＩＣでは、基準電圧をＩＣ内で発生させる必要がある。
この基準電圧を発生させる手段として、分割抵抗を用い
る方法がある。
【０００３】図４は、従来の分割抵抗の要部平面図であ
る。分割抵抗５１の一方の端に高い電位Ｖ１を与える第
１の端子が形成され、分割抵抗５２の一方の端に低い電
位Ｖ２を与える第２の端子が形成され、分割抵抗Ｒ５１
の他方の端と分割抵抗５２の他方の端とは中間電位を基
準電位Ｖref として発生する第３の端子が形成されてい
る。第１の分割抵抗５１の第１の端子近傍Ｂと第２の分
割抵抗５２の第２の端子近傍Ｃは互いに離れている。
る。分割抵抗５１の一方の端に高い電位Ｖ１を与える第
１の端子が形成され、分割抵抗５２の一方の端に低い電
位Ｖ２を与える第２の端子が形成され、分割抵抗Ｒ５１
の他方の端と分割抵抗５２の他方の端とは中間電位を基
準電位Ｖref として発生する第３の端子が形成されてい
る。第１の分割抵抗５１の第１の端子近傍Ｂと第２の分
割抵抗５２の第２の端子近傍Ｃは互いに離れている。
【０００４】また、高い電位Ｖ１と低い電位Ｖ２を分割
抵抗５１、５２で分割し、Ｖ１とＶ２の中間の電位を発
生させる。この中間の電位とグランドとの間の電圧がＩ
Ｃ内の回路を駆動するときの基準電圧Ｖref となる。こ
の基準電圧Ｖref は（Ｖ１−Ｖ２）×（Ｒ５２／（Ｒ５
１＋Ｒ５２））＋Ｖ２で表される。
抵抗５１、５２で分割し、Ｖ１とＶ２の中間の電位を発
生させる。この中間の電位とグランドとの間の電圧がＩ
Ｃ内の回路を駆動するときの基準電圧Ｖref となる。こ
の基準電圧Ｖref は（Ｖ１−Ｖ２）×（Ｒ５２／（Ｒ５
１＋Ｒ５２））＋Ｖ２で表される。
【０００５】この分割抵抗５１、Ｒ５２は、この分割抵
抗５１、５２を形成するときのエッチングばらつきやＩ
Ｃをモールド樹脂でパッケージするときの応力ばらつき
などの影響を受けて、分割抵抗５１、５２の抵抗値にば
らつきが生じる。
抗５１、５２を形成するときのエッチングばらつきやＩ
Ｃをモールド樹脂でパッケージするときの応力ばらつき
などの影響を受けて、分割抵抗５１、５２の抵抗値にば
らつきが生じる。
【０００６】
【発明が解決しようとする課題】図４のようなレイアウ
トの分割抵抗５１、５２では、分割抵抗５１と分割抵抗
５２がシリコンチップ内で場所的に離れた位置にある。
特に、第１の分割抵抗５１の第１の端子５３の近傍Ｂと
第２の分割抵抗５２の第２の端子５４の近傍Ｃは位置的
に離れている。例えば、これらの分割抵抗５１、５２は
モールド樹脂などでパッケージするときに、パッケージ
から応力を受ける。この応力の程度は場所が離れている
第１の分割抵抗５１と第２の分割抵抗５２では異なる。
そのために、パッケージすることによる、第１の分割抵
抗５１の抵抗値の変動幅と第２の分割抵抗５２の抵抗値
の変動幅とが異なり、パッケージする前と後で、基準電
圧Ｖref の値が変化する。この発明の目的は、パッケー
ジ前後で、基準電圧Ｖref の電圧値の変動を小さく抑制
できる分割抵抗を有する半導体装置を提供することであ
る。
トの分割抵抗５１、５２では、分割抵抗５１と分割抵抗
５２がシリコンチップ内で場所的に離れた位置にある。
特に、第１の分割抵抗５１の第１の端子５３の近傍Ｂと
第２の分割抵抗５２の第２の端子５４の近傍Ｃは位置的
に離れている。例えば、これらの分割抵抗５１、５２は
モールド樹脂などでパッケージするときに、パッケージ
から応力を受ける。この応力の程度は場所が離れている
第１の分割抵抗５１と第２の分割抵抗５２では異なる。
そのために、パッケージすることによる、第１の分割抵
抗５１の抵抗値の変動幅と第２の分割抵抗５２の抵抗値
の変動幅とが異なり、パッケージする前と後で、基準電
圧Ｖref の値が変化する。この発明の目的は、パッケー
ジ前後で、基準電圧Ｖref の電圧値の変動を小さく抑制
できる分割抵抗を有する半導体装置を提供することであ
る。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに、第１の分割抵抗の一方の端に形成され、高電位が
印加される第１の端子と、第２の分割抵抗の一方の端に
形成され、低電位が印加される第２の端子とを有し、第
１の分割抵抗の他方の端と第２の分割抵抗の他方の端と
が接続され、該接続点から前記の高電位と前記の低電位
の間の中間電位が取り出される前記の２個の分割抵抗を
有する半導体装置において、少なくとも、前記第１の端
子近傍の第１の分割抵抗と、前記第２の分割抵抗とが互
いに隣接するか、もしくは、前記第１の分割抵抗と、前
記第２の端子近傍の第２の分割抵抗とが互いに隣接する
構成とする。
めに、第１の分割抵抗の一方の端に形成され、高電位が
印加される第１の端子と、第２の分割抵抗の一方の端に
形成され、低電位が印加される第２の端子とを有し、第
１の分割抵抗の他方の端と第２の分割抵抗の他方の端と
が接続され、該接続点から前記の高電位と前記の低電位
の間の中間電位が取り出される前記の２個の分割抵抗を
有する半導体装置において、少なくとも、前記第１の端
子近傍の第１の分割抵抗と、前記第２の分割抵抗とが互
いに隣接するか、もしくは、前記第１の分割抵抗と、前
記第２の端子近傍の第２の分割抵抗とが互いに隣接する
構成とする。
【０００８】前記第１の分割抵抗および前記第２の分割
抵抗が複数個の単位抵抗と該単位抵抗同志を接続する配
線とから構成されるとよい。前記第１の分割抵抗と前記
第２の分割抵抗の抵抗値が異なるとよい。前記第１およ
び第２の分割抵抗が、帯状のポリシリコン膜で形成され
ると効果的である。
抵抗が複数個の単位抵抗と該単位抵抗同志を接続する配
線とから構成されるとよい。前記第１の分割抵抗と前記
第２の分割抵抗の抵抗値が異なるとよい。前記第１およ
び第２の分割抵抗が、帯状のポリシリコン膜で形成され
ると効果的である。
【０００９】前記第１の分割抵抗を形成する第１のポリ
シリコン膜の幅もしくは長さと、前記第２の分割抵抗を
形成する第２ポリシリコン膜の幅もしくは長さとが互い
に異なるとよい。
シリコン膜の幅もしくは長さと、前記第２の分割抵抗を
形成する第２ポリシリコン膜の幅もしくは長さとが互い
に異なるとよい。
【００１０】前記のように、第１の分割抵抗と第２の分
割抵抗を互いに隣接させることで、モールド樹脂などで
パッケージするときに、分割抵抗が応力を受けても、近
接しているために、同じような応力を受け、第１の分割
抵抗の抵抗値の変化と第２の分割抵抗の抵抗値の変化と
がほぼ同じ割合となり、その結果、基準電圧Ｖref の変
化を小さく抑制できる。
割抵抗を互いに隣接させることで、モールド樹脂などで
パッケージするときに、分割抵抗が応力を受けても、近
接しているために、同じような応力を受け、第１の分割
抵抗の抵抗値の変化と第２の分割抵抗の抵抗値の変化と
がほぼ同じ割合となり、その結果、基準電圧Ｖref の変
化を小さく抑制できる。
【００１１】
【発明の実施の形態】図１は、この発明の第１実施例の
分割抵抗の要部平面図である。図１は半導体装置の一部
を構成する第１の分割抵抗１と第２の分割抵抗２がそれ
ぞれ対向して隣接しており、また第１の端子３と第２の
端子４も対向して隣接している場合を示し、これらが形
成される半導体基板は図示していない。第１の分割抵抗
１の一方の端に高い電位Ｖ１を与える第１の端子３が形
成され、第２の分割抵抗２の一方の端に低い電位Ｖ２を
与える第２の端子４が形成され、第１の分割抵抗１の他
方の端と、第２の分割抵抗２の他方の端とは中間電位を
基準電位Ｖref として発生する第３の端子５が形成され
ている。第１の分割抵抗１は複数個の第１の単位抵抗１
ａ、１ｂ、１ｃとこの第１の単位抵抗同志を接続する第
１の配線６ａでそれぞれ構成されている。また、第２の
分割抵抗２は複数個の第２の単位抵抗２ａ、２ｂ、２ｃ
とこの第２の単位抵抗同志を接続する第２の配線６ｂで
それぞれ構成されている。第１および第２の単位抵抗１
ａ、１ｂ、１ｃ、２ａ、２ｂ、２ｃと第１および第２の
配線６ａ、６ｂの接続はコンタクトホール７で行われ
る。また、第３の端子５の位置を点線８で示す位置にし
たり、または、第１の単位抵抗１ａ、１ｂ、１ｃの抵抗
値と第２の単位抵抗２ａ、２ｂ、２ｃの抵抗値を違える
ことで、第１の分割抵抗１の抵抗値と第２の分割抵抗２
の抵抗値とを異なる値にして、第３の端子５から任意の
基準電圧Ｖref を得ることができる。
分割抵抗の要部平面図である。図１は半導体装置の一部
を構成する第１の分割抵抗１と第２の分割抵抗２がそれ
ぞれ対向して隣接しており、また第１の端子３と第２の
端子４も対向して隣接している場合を示し、これらが形
成される半導体基板は図示していない。第１の分割抵抗
１の一方の端に高い電位Ｖ１を与える第１の端子３が形
成され、第２の分割抵抗２の一方の端に低い電位Ｖ２を
与える第２の端子４が形成され、第１の分割抵抗１の他
方の端と、第２の分割抵抗２の他方の端とは中間電位を
基準電位Ｖref として発生する第３の端子５が形成され
ている。第１の分割抵抗１は複数個の第１の単位抵抗１
ａ、１ｂ、１ｃとこの第１の単位抵抗同志を接続する第
１の配線６ａでそれぞれ構成されている。また、第２の
分割抵抗２は複数個の第２の単位抵抗２ａ、２ｂ、２ｃ
とこの第２の単位抵抗同志を接続する第２の配線６ｂで
それぞれ構成されている。第１および第２の単位抵抗１
ａ、１ｂ、１ｃ、２ａ、２ｂ、２ｃと第１および第２の
配線６ａ、６ｂの接続はコンタクトホール７で行われ
る。また、第３の端子５の位置を点線８で示す位置にし
たり、または、第１の単位抵抗１ａ、１ｂ、１ｃの抵抗
値と第２の単位抵抗２ａ、２ｂ、２ｃの抵抗値を違える
ことで、第１の分割抵抗１の抵抗値と第２の分割抵抗２
の抵抗値とを異なる値にして、第３の端子５から任意の
基準電圧Ｖref を得ることができる。
【００１２】前記したように、高い電位Ｖ１と低い電位
Ｖ２を、第１の分割抵抗１および第２の分割抵抗２で分
割し、Ｖ１とＶ２の中間の電位とグランドの間で基準電
圧Ｖref を発生させる。この基準電圧Ｖref がＩＣ内の
回路を駆動するときの基準電圧となる。この基準電圧Ｖ
ref は（Ｖ１−Ｖ２）×（Ｒ２／（Ｒ１＋Ｒ２））＋Ｖ
２で表される。
Ｖ２を、第１の分割抵抗１および第２の分割抵抗２で分
割し、Ｖ１とＶ２の中間の電位とグランドの間で基準電
圧Ｖref を発生させる。この基準電圧Ｖref がＩＣ内の
回路を駆動するときの基準電圧となる。この基準電圧Ｖ
ref は（Ｖ１−Ｖ２）×（Ｒ２／（Ｒ１＋Ｒ２））＋Ｖ
２で表される。
【００１３】パッケージすることで、例えば、第１の分
割抵抗１と第２の分割抵抗２がパッケージする前の抵抗
値に対してパッケージした後の抵抗値が、共に９割の値
となった場合でも、基準電圧Ｖref は（Ｖ１−Ｖ２）×
（０．９×Ｒ２／０．９×（Ｒ１＋Ｒ２））＋Ｖ２＝
（Ｖ１−Ｖ２）×（Ｒ２／（Ｒ１＋Ｒ２））＋Ｖ２とな
り変化しない。実際は、完全に第１の分割抵抗１および
第２の分割抵抗２が同じ値になるように変化する訳では
ないので、パッケージする前後で基準電圧Ｖrefは多少
変化する。しかし、その変化の度合いは、従来の分割抵
抗で取り出される基準電圧Ｖref の変化の度合いに比べ
ると、その変化の度合いは極めて小さな値に抑制するこ
とができる。
割抵抗１と第２の分割抵抗２がパッケージする前の抵抗
値に対してパッケージした後の抵抗値が、共に９割の値
となった場合でも、基準電圧Ｖref は（Ｖ１−Ｖ２）×
（０．９×Ｒ２／０．９×（Ｒ１＋Ｒ２））＋Ｖ２＝
（Ｖ１−Ｖ２）×（Ｒ２／（Ｒ１＋Ｒ２））＋Ｖ２とな
り変化しない。実際は、完全に第１の分割抵抗１および
第２の分割抵抗２が同じ値になるように変化する訳では
ないので、パッケージする前後で基準電圧Ｖrefは多少
変化する。しかし、その変化の度合いは、従来の分割抵
抗で取り出される基準電圧Ｖref の変化の度合いに比べ
ると、その変化の度合いは極めて小さな値に抑制するこ
とができる。
【００１４】特に、従来の分割抵抗との違いは、従来の
第１の分割抵抗５１の第１の端子近傍Ｂと、第２の分割
抵抗５２の第２の端子近傍Ｃは互いに離れていて、場所
による応力ばらつきの影響で、それぞれの抵抗値の変動
幅に大きな違いが出ていたのが、本発明では図１のＡに
示すように互いに隣接しているので、場所による応力ば
らつきがあっても、それぞれの抵抗値の変動幅をほぼ同
じようにした点である。
第１の分割抵抗５１の第１の端子近傍Ｂと、第２の分割
抵抗５２の第２の端子近傍Ｃは互いに離れていて、場所
による応力ばらつきの影響で、それぞれの抵抗値の変動
幅に大きな違いが出ていたのが、本発明では図１のＡに
示すように互いに隣接しているので、場所による応力ば
らつきがあっても、それぞれの抵抗値の変動幅をほぼ同
じようにした点である。
【００１５】また、この第１の分割抵抗１および第２の
分割抵抗２を、シリコンチップの表面層に基板とは逆の
導電形の不純物を拡散して形成した拡散抵抗とするより
も、ポリシリコン膜で形成する方が好ましい。これは、
単結晶のシリコンよりポリシリコンの方がピエゾ効果
（応力により抵抗が変わる効果）が小さく、応力の影響
を受けにくいためである。
分割抵抗２を、シリコンチップの表面層に基板とは逆の
導電形の不純物を拡散して形成した拡散抵抗とするより
も、ポリシリコン膜で形成する方が好ましい。これは、
単結晶のシリコンよりポリシリコンの方がピエゾ効果
（応力により抵抗が変わる効果）が小さく、応力の影響
を受けにくいためである。
【００１６】前記の第１の分割抵抗１の抵抗値と第２の
分割抵抗２の抵抗値を変える場合は、単位抵抗１ａ、１
ｂ、１ｃ、２ａ、２ｂ、２ｃを形成するポリシリコン膜
の幅や長さを変えればよい。
分割抵抗２の抵抗値を変える場合は、単位抵抗１ａ、１
ｂ、１ｃ、２ａ、２ｂ、２ｃを形成するポリシリコン膜
の幅や長さを変えればよい。
【００１７】図２は、この発明の第２実施例の分割抵抗
の要部平面図である。第１の分割抵抗１および第２の分
割抵抗２とも一本の帯状で、互いに隣接しながら渦巻き
状をしている。第１の端子３と第２の端子４は並ぶよう
に形成され、第３の端子５は他方の端に形成されてい
る。第１の分割抵抗１の帯の幅と第２の分割抵抗２の帯
の幅を変えることで、任意の基準電圧Ｖref を得ること
ができる。また、第１の分割抵抗１および第２の分割抵
抗２は互いに隣り合っているので、パッケージするとき
の応力をほぼ同じように受ける。そのため、両分割抵抗
の抵抗値もほぼ同じように変化するので、基準電圧Ｖre
f の変動を小さく抑制できる。この分割抵抗は前記のよ
うにポリシリコン膜で形成するとよい。
の要部平面図である。第１の分割抵抗１および第２の分
割抵抗２とも一本の帯状で、互いに隣接しながら渦巻き
状をしている。第１の端子３と第２の端子４は並ぶよう
に形成され、第３の端子５は他方の端に形成されてい
る。第１の分割抵抗１の帯の幅と第２の分割抵抗２の帯
の幅を変えることで、任意の基準電圧Ｖref を得ること
ができる。また、第１の分割抵抗１および第２の分割抵
抗２は互いに隣り合っているので、パッケージするとき
の応力をほぼ同じように受ける。そのため、両分割抵抗
の抵抗値もほぼ同じように変化するので、基準電圧Ｖre
f の変動を小さく抑制できる。この分割抵抗は前記のよ
うにポリシリコン膜で形成するとよい。
【００１８】図３は、この発明の第３実施例の分割抵抗
の要部平面図である。図２との違いは円形の渦巻き状が
四角の渦巻きに変わった点と、第１の端子３と第２の端
子４が対向していない点である。勿論対向させて隣接さ
せても構わない。この実施例も前記と同様の効果が得ら
れる。尚、図２および図３の分割抵抗を、図１のように
複数個の単位抵抗と配線で構成しても勿論構わない。
の要部平面図である。図２との違いは円形の渦巻き状が
四角の渦巻きに変わった点と、第１の端子３と第２の端
子４が対向していない点である。勿論対向させて隣接さ
せても構わない。この実施例も前記と同様の効果が得ら
れる。尚、図２および図３の分割抵抗を、図１のように
複数個の単位抵抗と配線で構成しても勿論構わない。
【００１９】
【発明の効果】この発明によれば、高電位側の第１の分
割抵抗と低電位側の第２の分割抵抗を隣接させること
で、第１および第２の分割抵抗の接続点から得られる基
準電圧Ｖref の電圧値をパッケージする前と後で、その
変動を小さく抑制することができる。
割抵抗と低電位側の第２の分割抵抗を隣接させること
で、第１および第２の分割抵抗の接続点から得られる基
準電圧Ｖref の電圧値をパッケージする前と後で、その
変動を小さく抑制することができる。
【図１】この発明の第１実施例の分割抵抗の要部平面図
【図２】この発明の第２実施例の分割抵抗の要部平面図
【図３】この発明の第３実施例の分割抵抗の要部平面図
【図４】従来の分割抵抗の要部平面図
１ 第１の分割抵抗 １ａ〜１ｃ 第１の単位抵抗 ２ 第２の分割抵抗 ２ａ〜２ｃ 第２の単位抵抗 ３ 第１の端子 ４ 第２の端子 ５ 第３の端子 ６ａ 第１の配線 ６ｂ 第２の配線 ７ コンタクトホール ８ 点線（第３の端子） Ａ 分割抵抗の端子近傍
Claims (5)
- 【請求項１】第１の分割抵抗の一方の端に形成され、高
電位が印加される第１の端子と、第２の分割抵抗の一方
の端に形成され、低電位が印加される第２の端子とを有
し、第１の分割抵抗の他方の端と第２の分割抵抗の他方
の端とが接続され、該接続点から前記の高電位と前記の
低電位の間の中間電位が取り出される前記の２個の分割
抵抗を有する半導体装置において、 少なくとも、前記第１の端子近傍の第１の分割抵抗と、
前記第２の分割抵抗とが互いに隣接するか、もしくは、
前記第１の分割抵抗と、前記第２の端子近傍の第２の分
割抵抗とが互いに隣接することを特徴とする半導体装
置。 - 【請求項２】前記第１の分割抵抗および前記第２の分割
抵抗が複数個の単位抵抗と該単位抵抗同志を接続する配
線とから構成されることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】前記第１の分割抵抗と前記第２の分割抵抗
の抵抗値が異なることを特徴とする請求項１に記載の半
導体装置。 - 【請求項４】前記第１および第２の分割抵抗が、帯状の
ポリシリコン膜で形成されることを特徴とする請求項１
ないし３のいずれかに記載の半導体装置。 - 【請求項５】前記第１の分割抵抗を形成する第１のポリ
シリコン膜の幅もしくは長さと、前記第２の分割抵抗を
形成する第２ポリシリコン膜の幅もしくは長さとが互い
に異なることを特徴とする請求項４に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11096162A JP2000294732A (ja) | 1999-04-02 | 1999-04-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11096162A JP2000294732A (ja) | 1999-04-02 | 1999-04-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294732A true JP2000294732A (ja) | 2000-10-20 |
Family
ID=14157658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11096162A Pending JP2000294732A (ja) | 1999-04-02 | 1999-04-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294732A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7764109B2 (en) | 2008-02-26 | 2010-07-27 | Ricoh Company, Ltd. | Semiconductor device and voltage divider circuit |
| JP2011503856A (ja) * | 2007-11-02 | 2011-01-27 | エスティー‐エリクソン、ソシエテ、アノニム | マッチした集積電子コンポーネント |
| JP2014090139A (ja) * | 2012-10-31 | 2014-05-15 | Renesas Electronics Corp | 抵抗補正回路、抵抗補正方法、及び半導体装置 |
-
1999
- 1999-04-02 JP JP11096162A patent/JP2000294732A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011503856A (ja) * | 2007-11-02 | 2011-01-27 | エスティー‐エリクソン、ソシエテ、アノニム | マッチした集積電子コンポーネント |
| US7764109B2 (en) | 2008-02-26 | 2010-07-27 | Ricoh Company, Ltd. | Semiconductor device and voltage divider circuit |
| JP2014090139A (ja) * | 2012-10-31 | 2014-05-15 | Renesas Electronics Corp | 抵抗補正回路、抵抗補正方法、及び半導体装置 |
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