JP2011503856A - マッチした集積電子コンポーネント - Google Patents

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Abstract

切り替え可能な集積電子デバイスであり、第１のポート（２２，２４）と第２のポート（１６，１８）との間に、チェーン状に直列に結合された、少なくとも３つの素子r1 .. r14, S1 .. S14を備えると共に、前記チェーンの連続する複数の素子r1 .. r14, S1 .. S14間の複数のノードを備える。前記複数のノードのうちの選択可能な１つを第３のポート（１２，１４）に結合するスイッチ手段（３０，５０）を備える。前記チェーンにおける連続する複数の素子r1 .. r14, S1 .. S14がri（i=1からN）と表されると共に、前記複数の素子により占められる隣接した複数の位置が連続して１からNに番号を付けられると、素子riは、i=1から
Figure 2011503856

に関して位置
Figure 2011503856

を、且つ、
Figure 2011503856

からNに関して位置
Figure 2011503856

を、占める。

Description

本発明は、切り替え可能な集積電子デバイス、切り替え可能な集積電子デバイスを備える電子回路、及び、切り替え可能な集積電子デバイスの製造方法に関すると共に、特に、このようなデバイス及び回路のレイアウトを扱う。
半導体産業の成長は、無線通信、画像処理、インターネット及びエンターテイメントのようなアプリケーションの急速な発展と進化によって推進されている。ハイレベルな集積化に達し、コストとサイズを削減し、且つ、競争力を高めるために、アナログ及びミックスシグナル回路は標準のCMOSにより実現されている。近年、RF及びパワーマネージメント機能は、ますますデジタルチップに集積されている。デバイスマッチングはこれらの回路にとって非常に重大であり、歩留りとコストは、採用された設計技術、特にマッチングが重要なデバイスのレイアウトによって強く影響を及ぼされ得る、ということが十分認識されている。これらのデバイスは、トランジスタ、キャパシタ、インダクタ又は抵抗器であり得る。マッチングは非常に重要になっている。というのも、プロセス技術はマッチングが重要ではないデジタル回路によって推進されているからである。
トランジスタのマッチング特性は、K. Lakshmikumarらにより「‘Characterization and modeling of mismatch in MOS transistors for precision analog design’, IEEE J. Solid-State Circuits, vol. 21, pp.1057-1066, Dec. 1986」で、且つ、M. Pelgrometらにより「‘Matching properties of MOS transistors’, IEEE J. Solid-State Circuits, vol. 24, pp.1433-1440, Oct. 1989」で、考察されており、トランジスタとキャパシタのものは、J. Shyuらにより「‘Random error effects in matched MOS capacitors and current sources’, IEEE J. Solid-State Circuits, vol. 19, pp.948-956, Dec. 1984」で考察されている。抵抗器のマッチング特性は、Y. Linらにより「‘Resistor layout techniques for enhancing yield in ratio-critical monolithic application’, Proc. NWSCAS 2001, vol. 1, pp.259-261, 2001」で考察されている。コモンセントロイドのような提案されたレイアウト技術は、等しいサイズのみの２つの近接して配置されたMOSトランジスタのマッチングに対処する。実際の回路設計では、頻繁に要求されるものは、大きく且つ変化する単一ではない比を有する、正確にマッチされなければならない２つのデバイスである。それは、比マッチング（ratio matching）と称され得る。残念ながら、等しいサイズのデバイス用に開発されたレイアウト技術は、直接適用され得ない。
抵抗器のレイアウトは、トランジスタレイアウトのそれとは若干異なる。直線の抵抗器は通常避けられ、そして、各抵抗器は複数のユニット抵抗器の直列／並列組合せにより実現される。最も一般的なレイアウト技術は、交互配置（インターリービング：interleaving）である。図１は、抵抗器R1（陰影なし）とR2（陰影付き）が各々９個の抵抗素子を用いてR1=R2で実現された、増幅器の一例を示す。R1とR2の間のノードはXと表される。この構造は一定のゲインを提供する。複数のシステムで、プログラマブル・ゲイン増幅器が必要とされると共に、非常に多くの場合、ゲインは広い範囲にわたって一定のステップサイズで変化しなければならない。ゲインがユニティではない（non-unity）が一定であれば、R1とR2の抵抗素子を交互配置することは依然として可能であり得、それによりR1とR2間の良いマッチングを実現する。しかし、抵抗比が大きいだけでなく変化する時、デバイスマッチングはさらに問題になる。例えば、携帯電話用の自動ゲイン制御は、一般的に、−４０dBから＋８dBまでのゲイン範囲を４dBステップで必要とする。この場合、抵抗比R2/R1は、０．０１から２．５１まで変化しなければならない。ゲインが変化する時に、R1とR2の何れか又は両方が変化しなければならない。その結果、我々がR1とR2の交互配置の並べ方を意味する、R1とR2の配列（コンスタレーション：constellation）も変化する。R1とR2のレイアウトがあるゲイン設定にて最適化されていると、他のゲインに切り替えることは、R1とR2のレイアウトをもはや最適でないようにする。この問題は、ゲイン変化量とゲインステップの数とが多い場合に悪化させられる。大きく且つ変化するコンポーネント比を有するコンポーネントのマッチングを改善する必要性が存在する。
本発明の第１の態様によれば、
第１のポートと第２のポートとの間にチェーン状に直列に結合された少なくとも３つの素子であって、前記チェーンの連続する複数の素子の間の複数のノードを有する、少なくとも３つの素子と、
前記複数のノードのうちの選択可能な１つを第３のポートに結合するスイッチ手段と、
を備え、
前記チェーンにおける連続する複数の素子がri（i=1からN）と表されると共に、前記複数の素子により占められる隣接した複数の位置が１からNに連続して番号を付けられると、素子riは、
i=1から
Figure 2011503856
 に関して位置
Figure 2011503856
 を、且つ、
Figure 2011503856
 からNに関して位置
Figure 2011503856
 を、占める、切り替え可能な集積電子デバイスが提供される。
本発明の第２の態様によれば、
第１のポートと第２のポートとの間にチェーン状に直列に結合された少なくとも３つの素子であって、前記チェーンの連続する複数の素子の間の複数のノードを有する、少なくとも３つの素子を形成し、
前記複数のノードのうちの選択可能な１つを第３のポートに結合するスイッチ手段を形成することを含み、
前記チェーンにおける連続する複数の素子がri（i=1からN）と表されると共に、前記複数の素子により占められる隣接した複数の位置が１からNに連続して番号を付けられると、素子riは、
i=1から
Figure 2011503856
 に関して位置
Figure 2011503856
 を、且つ、
Figure 2011503856
 からNに関して位置
Figure 2011503856
 を、占める、切り替え可能な集積電子デバイスの製造方法が提供される。
これらの式で、記号
Figure 2011503856
 は、値xを超えない最大の整数を示すと共に、一般に床関数（floor function）と称されることに留意されたい。つまり、例えば、
Figure 2011503856
 及び
Figure 2011503856
 である。
従って、本発明は、切り替え可能な電子デバイスの連続する直列に結合された複数の素子用のレイアウトを提供し、それは、その素子を備えるコンポーネントを、コンポーネントの素子の良い交互配置を確保することで、スイッチの設定とは無関係に十分にマッチされるようにする。例えば、素子が増幅器のゲインを決定する抵抗器である時、第１のポートと第３のポートとの間及び第２のポートと第３のポートとの間の抵抗は、増幅器のゲイン設定とは無関係に、十分にマッチされ得、そして、従ってこれらの抵抗の比は小さな広がりを有する。本発明は、大きい又は小さい比を有するコンポーネントに適用できる。
選択的に、前記複数の素子は全て、抵抗性素子、容量性素子、誘導性素子および半導体素子の１つを備える。通常、全ての素子は同じタイプ、つまり、抵抗性素子、容量性素子、誘導性素子、半導体素子等である。従って、本発明は、直列に結合された抵抗器のチェーン、直列に結合されたキャパシタのチェーン、直列に結合されたインダクタのチェーン、又は、直列に結合された半導体デバイスのチェーン等に、適用できる。
本発明は、本発明の第１の態様に従った第１の切り替え可能な集積電子デバイスであって、それの第１のポートは第１の回路入力に結合され、且つ、それの第２のポートは回路出力に結合され、前記素子は各々抵抗性素子を有する、第１の切り替え可能な集積電子デバイスと、前記第１の切り替え可能な集積電子デバイスの前記第３のポートに結合された第１の増幅器入力と、前記回路出力に結合された増幅器出力と、を有する増幅器と、を備える電子回路も提供する。このようにして、本発明は、選択されたゲインとは無関係に十分にマッチした（matched）切り替え可能な抵抗器によりそのゲインが決定される、ゲイン切り替え可能な増幅器を提供する。従って、ゲインは小さな広がりの値を有する。
本発明は、上述された電子回路であって、更に、本発明の第１の態様に従った第２の切り替え可能な集積電子デバイスであって、それの第１のポートは第２の回路入力に結合され、それの第２のポートは接地又は前記回路の他の点に結合され、且つ、それの第３のポートは前記増幅器の第２の入力に結合された、第２の切り替え可能な集積電子デバイスを備え、前記第１及び第２の増幅器入力は各々反転および非反転であり、且つ、前記第２の切り替え可能な集積電子デバイスの前記複数の素子は各々抵抗性素子を備える、電子回路も提供する。このようにして、本発明は、反転及び非反転入力を有し、且つ、選択されたゲイン設定とは無関係に十分にマッチした切り替え可能な抵抗器によりそのゲインが決定される、ゲイン切り替え可能な増幅器を提供する。
選択的に、前記第１及び第２の切り替え可能な集積電子デバイスは等しい数の前記複数の素子を備え得、且つ、前記第１及び第２の切り替え可能な集積電子デバイスの前記各スイッチ手段は、前記第１及び第２の切り替え可能な集積電子デバイスの前記複数のノードのうちの対応する選択可能な１つを、前記各第３のポートに結合するように構成され得る。この特長は、反転及び非反転入力を、どのゲイン設定が選択されているかとは無関係に、十分にバランスしたままにできる。
本発明は、例示のみの目的で、添付の図面を参照してここに説明されるであろう。
図１は、２つの抵抗器を有する増幅器の回路図と、２つの抵抗器のレイアウト図とを示す。 図２は、差動増幅器の回路図である。 図３は、図２の差動増幅器のより詳細を示す回路図である。 図４は、抵抗素子の概略レイアウト図である。 図５は、異なる増幅器ゲイン設定に関する抵抗素子を示す表である。 図６は、集積回路のレイアウトである。 図７は、一般化された抵抗素子の概略レイアウト図である。
図２を参照すると、イヤフォンのような負荷を駆動できるオーディオ増幅器１００が、反転および非反転入力、２２と２４、を有する差動増幅器の構成で示されている。それは、反転入力１２と、非反転入力１４と、出力１６とを有する演算増幅器１０を備える。オーディオ増幅器１００の第１の入力２２と反転入力１２との間に結合された抵抗R1と、反転入力１２と出力１６との間に結合された抵抗R2とが存在する。オーディオ増幅器１００の第２の入力２４と非反転入力１４との間に結合された抵抗R3と、非反転入力１４と参照数字１８で示される接地点GNDとの間に結合された抵抗R4とが存在する。接地に結合される代わりに、抵抗R4は、あるいは電圧源または増幅器１００の回路の他の点に結合されても良い。
図３は、図２のオーディオ増幅器１００をより詳細に示し、特に、どのようにコンポーネントR1, R2, R3及びR4が形成されているか示す。組合せR1, R2は、直列に結合された抵抗器r1...r14のチェーンとして形成される。抵抗器r1...r14のチェーンにおける任意の２つの連続する抵抗器間の複数のノードのうちの選択可能な１つを反転入力１２に結合するスイッチa1...a13を備える、スイッチバンク３０が存在する。組合せR3, R4は、直列に結合された抵抗器s1...s14のチェーンとして形成される。対応して番号が付された抵抗器r1...r14とs1...s14は、公称上は等しい抵抗値を有する。けれども、このことは本発明に必須ではない。抵抗器s1...s14のチェーンにおける任意の２つの隣接する抵抗器間の複数のノードのうちの選択可能な１つを非反転入力１４に結合するスイッチb1...b13を備える、スイッチバンク５０が存在する。スイッチa1...a13とb1...b13の閉じる動作は、デコーダ４０の制御に従って、対応して番号が付されたスイッチa1...a13とb1...b13が一緒に動作させられて、行われる。このようにして、R1とR2の値は、スイッチa1...a13の選択された１つを閉じることで抵抗器r1...r14を区分することにより選択され、且つ、R3とR4の値は、スイッチb1...b13の選択された１つを閉じることで抵抗器s1...s14を区分することにより選択される。例えば、図３で、スイッチa11とb11は閉じた位置で、他のスイッチはすべて開かれて示されている。この例では、R1はr1, r2及びr3を備え、R2はr4...r14を備え、R3はs1, s2及びs3を備え、且つ、R4はs4...s14を備える。デコーダ４０は、１３個のスイッチ対a1/b1, a2/b2, ...a13/b13を制御するための１３本の出力線４４と、１３個のスイッチ対のどれが閉じられるべきかを示すバイナリ信号用の４本の入力線４２とを有する。
演算増幅器１０のＤＣゲインが十分に大きければ、オーディオ増幅器１００の出力電圧Voutは、
Figure 2011503856
 と記述され得、ここで、Vinは反転入力２２での電圧であり、且つ、Vipは非反転入力２４での電圧である。さらに、R2/R1=R4/R3であれば、オーディオ増幅器１００のゲインAは、
Figure 2011503856
 と表せ得る。
Ｎ個のゲイン設定を提供するために、図３に示された構成は、2*(N+1)個の抵抗器と、2N個のスイッチとを必要とする。一般に、ゲインAiに関して、抵抗R1とR2は、
Figure 2011503856
 と表せ得る。
この構成のために、ゲインステップサイズに対応して同じ量ずつ、R1とR3は減少すると共にR2とR4は増加する。ゲインは抵抗比によって決定されるので、ゲインエラーは比R2/R1とR4/R3とのマッチングの達成可能な度合いによって決まる。R1からR4までの抵抗はゲインが切り替えられる時に変化するので、抵抗器r1...r14とs1...s13は全て固定された位置を有するにもかかわらず、R1とR2の配列（コンスタレーション）は変化する。R1, R2, R3及びR4のレイアウトに関して、しかしながら、これから述べられるであろう様に、交互配置は各ゲイン設定における最良のマッチングのために維持されなければならない。R3とR4のレイアウトは同じ原理に従い得るので、R1とR2のレイアウトのみが述べられるであろう。
抵抗器r1...r14のレイアウト及びそれらの相互接続が図４に示される。左から右に、抵抗器の配置の順番は、r7, r9, r5, r11, r3, r13, r1, r14, r2, r12, r4, r10, r6及びr8である。全ての抵抗器は、図３に示されるように、直列に接続され、そのため抵抗器チェーンを形成する。各抵抗器r1...r14が結合されたスイッチa1...a13は、各抵抗器の上部と下部とに示されており、抵抗器チェーンのタップは、概略で抵抗器の配置の上部の半分と下部の半分とに割り当てられている。この配置のために、全てのゲイン設定に関して、R1とR2を形成する抵抗器は最適に交互配置される。このことは、抵抗器r1...r14が列で表され、各ゲイン設定が行A1...A13で表され、且つ、各ゲイン設定に関して陰影付きの円はR2に相当する抵抗器を示すと共に陰影の無い円はR1に相当する抵抗器を示す、図５の表により示される。各ゲイン設定に関して、高度の交互配置がR1の抵抗器とR2の抵抗器との間で得られる、ということが容易に理解され得る。抵抗器R3とR4は対応する方法で実現され得る。
図６は、65nm CMOSでのコンポーネントR1, R2, R3, R4，スイッチバンク３０及びデコーダ４０のレイアウトを示す。この設計で、各抵抗器r1...r14はポリシリコンタイプのユニット抵抗器の４列のアレイで実現され、且つ、約半分のダミー抵抗器が追加されて、レイアウトの他の空いている場所を占めると共に終端の抵抗器r7とr8が最良のマッチングのために両側に隣接物を有することを確実にする。スイッチバンク３０とデコーダ４０は抵抗器アレイの間に配置されて、抵抗器アレイへの等しい距離を提供する。
非平衡入力を有するシングル入力の増幅器は、図２に示された増幅器の非反転入力１４を単に接地することで形成され得、それにより組合せR3, R4の必要性を回避する。
交互配置の並べ方は、任意の数のゲイン設定に拡張されると共に一般化され得る。一般化された実施形態は、箱が各々抵抗性素子を表し、箱の上の数字が、チェーンを形成している連続する素子の順番を表し、且つ、箱の下の数字がレイアウトにおける素子の位置を表す、図７を参照して説明されるであろう。並べ方は、第１に図７の図ａ）における実線で示された素子の位置、そして、第２に図７の図ｂ）における実線で示された素子の位置を考慮して、２つの段階で説明されるであろう。
Nを、r1からrNの順で直列に接続された抵抗素子の全体数と仮定する。Nが偶数であれば、我々は最初に素子を２つの部分集合に分ける。最初のN/2個の素子は１つの部分集合を形成し、そして、残りはもう１つのものを形成する。全てのN個の素子はサイズNの行に置かれるであろう。素子の位置は、左から右に、１からNに番号が付される。図ａ）に実線で示されている素子の第１の部分集合から始めて、最初に我々は素子r1を位置N/2に置き、次に素子r2とr3を素子１に対してそれぞれ右に２番目及び左に２番目の位置に、つまり、それぞれ位置N/2+2とN/2-2に、置く。次に、素子r4, r5, r6 ... rN/2は、次々に、素子r1の互い違いの側の互い違いの全ての位置に、同じ方法で置かれる。図７の図ａ）における素子の上と下の矢印の線は、チェーンにおける連続する素子間の結合を示すと共に、時計回りの方向に進んで説明されている。次に、我々は図ｂ）に実線で示されている素子の第２の部分集合を扱い、最初に素子rNを位置N/2+1に置き、次に素子rN-1, rN-2, ... rN/2+1を、置かれた最後の素子に互い違いの全ての位置に置く。今回は、チェーンにおける連続する素子間の結合は反時計回りに進む。N/2が奇数の時、最も左の素子はrN/2であろう。そして、N/2が偶数の時、素子rN/2は最も右にあるであろう。
Nが奇数の時、我々は最初に素子r(N+1)/2を無視して、偶数の数の素子N-1を上述のように置き、そして最後に、素子(N+1)/2を最も左又は最も右の位置に置き得る。
素子の第１の部分集合の配置は、チェーンにおける連続する素子が交互にチェーンの最初の素子の右、次に左に進むように説明されるが、順番は、代わりに、交互に最初の素子の左と右であり得る。この場合、素子の第２の部分集合は、交互に右と左に進むであろう。というのも、第２の部分集合の最初の素子は、常に第１の部分集合の最後の素子の反対側にあるからである。
素子の配置は、素子間の結合が素子の第１の部分集合に関して時計回りに進み、そして次に素子の第２の部分集合に関して反時計回りに進むように説明されたが、素子が直列の並べ方で結合されているという条件で、結合の方向と素子に関する結合の位置とは本発明に重要ではない。
チェーンの一方の端部は第１のポートであると見なされ得ると共に、他方の端部は第２のポートと見なされ得る。
素子の位置は、次の一般化した形式で、番号順に直列に結合されたN個の素子r1...rNに関して、数学的に表現され得、ここで、隣接する複数の位置は連続して番号を付けられている。素子riは、i=1から
Figure 2011503856
 に関して位置
Figure 2011503856
 を、且つ、
Figure 2011503856
 からNに関して位置
Figure 2011503856
 を、有する。これらの式で、記号
Figure 2011503856
 は、値xを超えない最大の整数を示すと共に、一般に床関数（floor function）と称されることに留意されたい。つまり、例えば、
Figure 2011503856
 及び
Figure 2011503856
 である。
上記式を適用して、以下は素子が置かれる順番の例である。
３個の素子：r3, r1, r2
４個の素子：r3, r1, r4, r2
５個の素子：r3, r5, r1, r4, r2
６個の素子：r3, r5, r1, r6, r2, r4
７個の素子：r5, r3, r7, r1, r6, r2, r4
１０個の素子：r5, r7, r3, r9, r1, r10, r2, r8, r4, r6
１１個の素子：r7, r5, r9, r3, r11, r1, r10, r2, r8, r4, r6
抵抗素子のレイアウトが説明されたが、本発明はキャパシタ、インダクタ又はトランジスタのような半導体コンポーネントのレイアウトに同様に適用できる。それは、従って、対応する直列の並べ方で結合されると共に、対応する交互配置した並べ方でレイアウトされ得る。
各素子は単一の物として説明されたが、各素子は、同じ又は異なる抵抗、キャパシタンス又はインダクタンスを有する下位の素子の直列又は並列の配置を備え得、これにより、任意の所望の値を有するコンポーネントを下位の素子から形成できるようにする。この場合、いくつかのダミーの下位の素子がレイアウトに含まれ得る。それは、回路内の抵抗、キャパシタンス又はインダクタンスに寄与しないが、最良のマッチング用の対称的なレイアウトを可能にすると共に空いている場所を占めることに、単に役立つだけである。
本開示の解釈から、他の変形例が当業者に明らかになるであろう。このような変形例は、集積回路レイアウトの分野で既に知られており、ここで既に説明された特長の代わりに又はそれに追加して用いられ得る、均等物および他の特長を含み得る。
添付の請求項は特定の特長の組合せを対象とするが、本発明の開示の範囲は、明示的に又は非明示的にここに開示された何れの新規な特長、又は、何れの新規な特長の組合せ、又は、それらの何れの一般化も含み得ることが、それが現在任意の請求項にクレームされたものと同一発明に関係するか否かを問わず、且つ、それが、本発明が緩和するような任意の又は全ての同一の技術的な問題を緩和するか否かを問わず、理解されるべきである。
別の実施形態の文脈に説明された特長も、組合せて単一の実施形態に提供され得る。反対に、単一の実施形態の文脈に略して説明された様々な特長も、分けて又は任意の適切な下位の組合せで提供され得る。
本出願人は、本出願又はそこから派生した任意の追加の出願の審査の間に、新たな請求項がこのような特長及び／又はこのような特長の組合せに合わせて作成され得ることを、ここに通知する。
完全を期すために、以下のこと、即ち、語句「備える（”comprising”）」は他の要素またはステップを除外しないこと、語句「１つの（”a”又は”an”）」は複数を除外しないこと、且つ、請求項の参照符号は請求項の範囲を限定するものではないことも、述べられる。

Claims (7)

  1. 第１のポートと第２のポートとの間にチェーン状に直列に結合された少なくとも３つの素子であって、前記チェーンの連続する複数の素子の間の複数のノードを有する、少なくとも３つの素子と、
    前記複数のノードのうちの選択可能な１つを第３のポートに結合するスイッチ手段と、
    を備え、
    前記チェーンにおける連続する複数の素子がri（i=1からN）と表されると共に、前記複数の素子により占められる隣接した複数の位置が１からNに連続して番号を付けられると、素子riは、
    i=1から
    Figure 2011503856
     に関して位置
    Figure 2011503856
     を、且つ、
    Figure 2011503856
     からNに関して位置
    Figure 2011503856
     を、占める、切り替え可能な集積電子デバイス。
  2. 前記複数の素子は全て、抵抗性素子、容量性素子、誘導性素子および半導体素子の１つを備える、請求項１に記載の切り替え可能な集積電子デバイス。
  3. 請求項１に記載の第１の切り替え可能な集積電子デバイスであって、それの第１のポートは第１の回路入力に結合され、且つ、それの第２のポートは回路出力に結合され、前記複数の素子は各々抵抗性素子を有する、第１の切り替え可能な集積電子デバイスと、
    前記第１の切り替え可能な集積電子デバイスの前記第３のポートに結合された第１の増幅器入力と、前記回路出力に結合された増幅器出力と、を有する増幅器と、
    を備える、電子回路。
  4. 請求項１に記載の第２の切り替え可能な集積電子デバイスであって、それの第１のポートは第２の回路入力に結合され、それの第２のポートは接地又は前記電子回路の他の点に結合され、且つ、それの第３のポートは前記増幅器の第２の増幅器入力に結合された、第２の切り替え可能な集積電子デバイスを備え、前記第１及び第２の増幅器入力は各々反転および非反転であり、且つ、前記第２の切り替え可能な集積電子デバイスの前記複数の素子は各々抵抗性素子を備える、請求項３に記載の電子回路。
  5. 前記第１及び第２の切り替え可能な集積電子デバイスは等しい数の前記複数の素子を備え、且つ、前記第１及び第２の切り替え可能な集積電子デバイスの前記各スイッチ手段は、前記第１及び第２の切り替え可能な集積電子デバイスの前記複数のノードのうちの対応する選択可能な１つを、前記各第３のポートに結合するように構成されている、請求項４に記載の電子回路。
  6. 第１のポートと第２のポートとの間にチェーン状に直列に結合された少なくとも３つの素子であって、前記チェーンの連続する複数の素子の間の複数のノードを有する、少なくとも３つの素子を形成し、
    前記複数のノードのうちの選択可能な１つを第３のポートに結合するスイッチ手段を形成することを含み、
    前記チェーンにおける連続する複数の素子がri（i=1からN）と表されると共に、前記複数の素子により占められる隣接した複数の位置が１からNに連続して番号を付けられると、素子riは、
    i=1から
    Figure 2011503856
     に関して位置
    Figure 2011503856
     を、且つ、
    Figure 2011503856
     からNに関して位置
    Figure 2011503856
     を、占める、切り替え可能な集積電子デバイスの製造方法。
  7. 前記複数の素子を、抵抗性素子、容量性素子、誘導性素子および半導体素子の１つとして形成することを含む、請求項６に記載の方法。
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