KR101866103B1 - 스위칭가능한 캐패시턴스를 위한 시스템 및 방법 - Google Patents
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Abstract
실시예에 따르면, 조정가능한 캐패시턴스 회로는 제1 캐패시터와 직렬로 접속된 부하 경로를 갖는 복수의 트랜지스터를 포함하는 제1 브랜치를 포함한다. 조정가능한 캐패시턴스 회로를 동작시키는 방법은 복수의 트랜지스터 중의 트랜지스터를 선택적으로 턴 온하고 턴 오프함으로써 캐패시턴스를 프로그래밍하는 단계를 포함하고, 복수의 트랜지스터의 각각의 트랜지스터의 부하 경로는 트랜지스터가 온일 때 저항성이고 트랜지스터가 오프일 때 용량성이다.
Description
본 발명은 일반적으로 전자 디바이스에 관한 것으로, 보다 구체적으로, 스위칭가능한 캐패시턴스를 위한 시스템 및 방법에 관한 것이다.
캐패시터 및 인덕터와 같은 튜닝가능한 수동 소자는 안테나 및 전력 증폭기를 위한 조정가능한 매칭 네트워크를 구현하고, 고주파 필터를 위한 조정가능한 튜닝을 제공하기 위해 다양한 무선 주파수(RF) 회로에서 사용된다. 휴대용 디바이스의 높은 수요와 생산으로 인해, 이러한 튜닝가능한 수동 소자는 휴대 전화, 스마트 폰 및 휴대용 컴퓨터와 같은 제품에서 발견될 수 있다. 이러한 제품에서 RF 회로에 대해 튜닝을 제공하면 이들 제품이 각종 RF 조건에서 고성능의 RF 송신 및 수신을 제공할 수 있다. 프로그래밍가능한 튜닝은 상이한 RF 대역에 걸쳐 동작하도록 구성되고 및/또는 상이한 표준을 이용하여 동작하도록 구성되는 RF 디바이스에서 또한 도움을 준다.
튜닝가능한 캐패시터는 다수의 방식으로 구현될 수 있다. 예를 들어, 전압 제어형 캐패시터는 가변 캐패시턴스를 제공하도록 사용될 수 있다. 이러한 가변 캐패시턴스는 인가된 역바이어스 전압에 반비례하는 캐패시턴스를 갖는 역바이어싱된 다이오드 접합을 이용하여 구현될 수 있다. 튜닝가능한 캐패시턴스가 구현될 수 있는 다른 방식은 스위칭가능한 캐패시터의 어레이를 이용하는 것인데, 이들 캐패시터의 다양한 요소는 제어가능한 스위치를 통해 접속되거나 또는 분리된다. 스위칭가능한 캐패시터의 설계에 있어 하나의 과제는 스위치를 구현하는데 사용된 트랜지스터의 기생 캐패시턴스의 효과를 다루는 것이다. 스위칭가능한 트랜지스터와 연관된 이러한 기생 캐패시턴스는 스위칭가능한 캐패시턴스에 추가적인 캐패시턴스를 부가할 수 있다는 것인데, 이는 회로의 정확도와 튜닝 범위를 감소시키고 및/또는 기생 부하를 증가시킬 수 있다.
실시예에 따르면, 조정가능한 캐패시턴스 회로는 제1 캐패시터와 직렬로 접속된 부하 경로를 갖는 복수의 트랜지스터를 포함하는 제1 브랜치를 포함한다. 조정가능한 캐패시턴스 회로를 동작시키는 방법은 복수의 트랜지스터 중의 어떤 트랜지스터를 선택적으로 턴 온하고 턴 오프함으로써 캐패시턴스를 프로그래밍하는 단계를 포함하고, 복수의 트랜지스터의 각각의 트랜지스터의 부하 경로는 트랜지스터가 온일 때 저항성이고 트랜지스터가 오프일 때 용량성이다.
본 발명과 그 장점의 보다 완전한 이해를 위해, 첨부 도면과 함께 취해지는 후술하는 설명에 대해 참조가 행해진다.
도 1은 통상적인 프로그래밍가능한 캐패시턴스 회로를 도시하고,
도 2a 내지 도 2e는 각종 예시적인 스위칭 네트워크를 도시하고,
도 3a 및 도 3b는 프로그래밍가능한 캐패시턴스 회로의 실시예를 도시하고,
도 4는 직렬 프로그래밍가능한 캐패시턴스와 병렬인 2진 가중화된 캐패시터를 이용하는 프로그래밍가능한 캐패시턴스 회로의 실시예를 도시하고,
도 5는 집적 회로의 실시예의 블록도를 도시하고,
도 6은 프로그래밍가능한 캐패시턴스 회로의 다른 실시예를 도시하고,
도 7a 및 도 7b는 프로그래밍가능한 캐패시턴스 회로 IC의 개략적인 회로도 및 대응하는 레이아웃 다이어그램을 도시하고,
도 8a 내지 도 8c는 프로그래밍가능한 캐패시턴스 회로 IC의 실시예의 성능 측정의 그래프를 도시하고,
도 9a 내지 도 9e는 프로그래밍가능한 캐패시턴스 회로의 실시예를 이용하는 RF 회로의 실시예를 도시하고,
도 10은 방법의 실시예의 플로우차트이다.
각종 도면에서의 대응하는 참조 부호 및 기호는 일반적으로 달리 표시되지 않는 한 대응하는 부분을 지칭한다. 도면은 바람직한 실시예의 관련 양태를 명확하게 예시하도록 도시되어 있으며 반드시 크기에 비례하여 도시되어 있는 것은 아니다. 특정의 실시예를 보다 명확하게 하도록, 동일한 구조, 재료, 또는 처리 스텝의 변형예를 표시하는 기호가 도면 부호에 후속할 수 있다.
도 1은 통상적인 프로그래밍가능한 캐패시턴스 회로를 도시하고,
도 2a 내지 도 2e는 각종 예시적인 스위칭 네트워크를 도시하고,
도 3a 및 도 3b는 프로그래밍가능한 캐패시턴스 회로의 실시예를 도시하고,
도 4는 직렬 프로그래밍가능한 캐패시턴스와 병렬인 2진 가중화된 캐패시터를 이용하는 프로그래밍가능한 캐패시턴스 회로의 실시예를 도시하고,
도 5는 집적 회로의 실시예의 블록도를 도시하고,
도 6은 프로그래밍가능한 캐패시턴스 회로의 다른 실시예를 도시하고,
도 7a 및 도 7b는 프로그래밍가능한 캐패시턴스 회로 IC의 개략적인 회로도 및 대응하는 레이아웃 다이어그램을 도시하고,
도 8a 내지 도 8c는 프로그래밍가능한 캐패시턴스 회로 IC의 실시예의 성능 측정의 그래프를 도시하고,
도 9a 내지 도 9e는 프로그래밍가능한 캐패시턴스 회로의 실시예를 이용하는 RF 회로의 실시예를 도시하고,
도 10은 방법의 실시예의 플로우차트이다.
각종 도면에서의 대응하는 참조 부호 및 기호는 일반적으로 달리 표시되지 않는 한 대응하는 부분을 지칭한다. 도면은 바람직한 실시예의 관련 양태를 명확하게 예시하도록 도시되어 있으며 반드시 크기에 비례하여 도시되어 있는 것은 아니다. 특정의 실시예를 보다 명확하게 하도록, 동일한 구조, 재료, 또는 처리 스텝의 변형예를 표시하는 기호가 도면 부호에 후속할 수 있다.
본 발명의 바람직한 실시예의 구성 및 사용이 이하 상세하게 기술된다. 그러나, 본 발명은 폭넓은 다양한 특정의 문맥에서 구현될 수 있는 발명의 개념에 적용가능하다는 것을 이해해야 한다. 기술된 특정의 실시예는 본 발명을 구성하고 사용하기 위한 특정의 방식에 대해 단지 예시적인 것이며, 본 발명의 범위를 제한하지 않는다.
본 발명은 안테나, 매칭 네트워크 및 필터에 대해 튜닝을 제공하기 위해 RF 회로에서 사용될 수 있는 스위칭가능한 캐패시턴스를 위한 시스템 및 방법의 특정의 문맥에서 바람직한 실시예와 관련하여 기술될 것이다. 본 발명은 폭넓은 출력 주파수 범위를 가능하게 하도록 디지털적으로 튜닝가능한 오실레이터와 같은 프로그래밍가능한 캐패시턴스를 이용하는 다른 회로를 포함하는 다른 시스템 및 애플리케이션에 또한 적용될 수 있다.
본 발명의 실시예에서, 스위칭가능한 캐패시턴스 회로는 각종 브랜치의 캐패시턴스의 합산에 따라 프로그래밍가능한 캐패시턴스가 선택될 수 있도록, 복수의 스위칭가능한 캐패시턴스 브랜치를 포함한다. 브랜치의 적어도 하나는 고정 캐패시턴스와 직렬로 접속되는 복수의 직렬 접속된 RF 스위칭 트랜지스터를 포함한다. 콘트롤러는 오프 트랜지스터의 기생 캐패시턴스 및 고정 캐패시턴스의 직렬 결합이 스위칭가능한 캐패시턴스 회로의 캐패시턴스를 미세 튜닝하는데 사용될 수 있는 작은 프로그래밍가능한 캐패시턴스를 형성하도록 직렬 접속된 스위칭 트랜지스터 중의 트랜지스터를 선택적으로 턴 온하고 턴 오프하도록 구성된다. 몇몇 실시예에서, 직렬 접속된 RF 스위칭 트랜지스터를 갖는 제1 브랜치는 2진 가중화된 캐패시터를 갖는 복수의 스위칭가능한 캐패시턴스 브랜치와 병렬로 접속될 수 있다. 이러한 실시예에서, 콘트롤러는 2진 코드에 따라 2진 가중화된 브랜치를 선택하고 온도계 코드에 따라 제1 브랜치의 직렬 접속된 스위칭 트랜지스터를 선택할 수 있다. 몇몇 실시예의 장점은 증가된 정밀도 튜닝 비에 대해 더 큰 총 캐패시턴스와 관련하여 캐패시턴스 값의 미세한 증분 변화를 프로그래밍하는 능력을 포함한다.
도 1은 2진 가중화된 캐패시터(104, 106, 108 및 110)를 포함하고, 그 각각이 직렬 스위치(120, 122, 124 및 126)에 각각 접속되는 통상적인 디지털적으로 튜닝가능한 캐패시턴스 회로(100)를 도시한다. 캐패시터(104, 106, 108 및 110)의 값은 각각 2N*C0, 2*C0, C0 및 C0/2이다. 캐패시터(104, 106, 108 및 110)의 각각은 출력 패드(102) 뿐만 아니라, 정전기(ESD) 보호 트랜지스터(113)에 접속된다. 이들 캐패시터는, 예를 들어, 금속-절연체-금속(metal-insulator-metal : MIM) 캐패시터, 또는 직렬로 접속된 복수의 이러한 캐패시터를 이용하여 구현될 수 있다. 출력 패드들(102 및 103) 간의 캐패시턴스의 양이 디지털 신호 DN, D2, D1 및 D0을 이용하여 제어가능하도록 스위치(120, 122, 124 및 126)의 각각이 출력 패드(103)에 접속된다. 예를 들어, 신호 D2가 논리 하이이고 이에 따라 직렬 스위치(122)를 턴 온하고, 신호 DN, D2, D1 및 D0이 논리 로우이고 이에 따라 직렬 스위치(120, 124 및 126)를 턴 오프하면, 출력 패드(102)에서 보여지는 용량성 부하는 약 2*C0이다. 스위치(120, 122, 124 및 126)는 저항기(118)를 거쳐 제각기의 제어 전압에 각각 접속되는 직렬 트랜지스터(118)를 이용하여 구현된다. 도시한 바와 같이, 디지털적으로 프로그래밍가능한 캐패시턴스 스텝의 수는 브랜치의 수에 의존한다. 따라서, 더 정밀한 캐패시터 설정을 위해 더 적은 스텝을 부가하기 위해, 더 많은 브랜치가 부가될 수 있고 2진 입력 워드의 최소 유효 비트(LSB)에 접속될 수 있다.
디지털적으로 튜닝가능한 캐패시터 회로에 더 많은 브랜치를 추가하는 하나의 문제는 최소 프로그래밍가능한 캐패시턴스가 각각의 브랜치의 기생 캐패시턴스에 의해 제한된다는 것이다. 이러한 기생 캐패시턴스는, 예를 들어, 고정 캐패시터(104, 106, 108 및 110)의 기생 플레이트-기판 캐패시턴스(parasitic plate to substrate capacitance)로 인한 것이거나 혹은 이들이 턴 오프될 때 스위치(120, 122 및 124)의 기생 캐패시턴스로 인한 것일 수 있다. 일반적으로, 멀티 브랜치 튜닝가능한 캐패시터 회로의 캐패시턴스는 다음과 같이 표현될 수 있다. 즉,
여기서 C는 멀티 브랜치 튜닝가능한 캐패시터 회로의 총 캐패시턴스이고, N은 브랜치의 수이고, Cion은 i번째 브랜치가 턴 온될 때 i번째 브랜치의 캐패시턴스이고 Cioff는 i번째 브랜치가 턴 오프되고 i번째 브랜치의 기생 캐패시턴스에 의해 지배될 때 i번째 브랜치의 캐패시턴스이다. 튜닝 비 TR은 다음과 같이 또한 표현될 수 있다. 즉,
여기서 Cmax는 모든 브랜치의 모든 트랜지스터가 턴 온될 때 수학식(1)에 따른 멀티 브랜치 튜닝가능한 캐패시터 회로의 최대 캐패시턴스이고, Cmin는 모든 브랜치의 모든 트랜지스터가 턴 오프될 때 수학식(1)에 따른 멀티 브랜치 튜닝가능한 캐패시터 회로의 최소 캐패시턴스이다. 수학식(1) 및 (2)로부터 튜닝 비는 최소 캐패시턴스 Cmin에 의해 제한될 수 있음을 알 수 있다. 따라서, 디지털적으로 튜닝가능한 캐패시터 회로(100)의 정밀도를 증대시키기 위해 더 많은 LSB 브랜치를 부가하면 추가의 브랜치의 기생 오프 캐패시턴스로 인해 이익 감소(diminishing returns)를 초래한다.
본 발명의 실시예에서, 추가적인 레솔루션 LSB는 직렬 스태킹된 스위칭 트랜지스터의 오프 캐패시턴스를 이용함으로써 부가될 수 있다. 실시예에서, 프로그래밍가능한 캐패시터 브랜치는 RF 스위치의 기생 캐패시턴스를 이용하여 구현될 수 있다. 도 2a는 직렬 접속된 부하 경로 및 직렬 게이트 저항기 RGATE를 통해 게이트 전압 생성기 VGATE에 접속된 게이트 접속부를 갖는 MOS 트랜지스터 MSW를 포함하는 RF 스위치를 도시한다. 도 2a의 실시예에서, 내부 소스/드레인 접속은 저항기 RDS를 통해 접지에 접속된다. 일례에서, 저항기 RDS의 실시예는 약 400 kΩ일 수 있으나, 다른 값이 사용될 수 있다. 도시한 바와 같이, 트랜지스터 MSW는 NMOS 디바이스를 이용하여 구현될 수 있지만, 트랜지스터 MSW는 PMOS 디바이스 혹은 CMOS 벌크의 다른 트랜지스터 타입을 이용하여 구현될 수 있고, 박막 또는 후막의 실리콘 온 인슈렐이터(SOI)를 사용하는 CMOS-SOI, GaAs-HEMT, 또는 다른 FET 트랜지스터 타입 기술을 이용하여 구현될 수 있다. 몇몇 경우에, PIN 다이오드가 또한 사용될 수 있다.
도시한 바와 같이, MOS 트랜지스터 MSW는 게이트-드레인 캐패시턴스 Cgd 및 게이트-소스 캐패시턴스 Cgs를 갖는다. 저항 RGATE가 Cgd 및 Cgs의 용량성 임피던스보다 충분히 큰 임피던스를 가질 때, 이들 기생 오버랩 캐패시턴스는 트랜지스터 MSW가 셧 오프일 때 모든 MOS 트랜지스터 MSW에 걸쳐 대칭적으로 확산된다. 따라서, 입력 노드 In 및 출력 노드 Out 사이의 캐패시턴스는 대략 게이트 드레인 캐패시턴스 Cgd 및 게이트 소스 캐패시턴스 Cgs의 직렬 결합이다. 도 2b는 MOS 트랜지스터 MSW의 소스/드레인 접속이 직렬 저항기 RDS를 이용하여 바이어싱되는 RF 스위치의 다른 실시예를 도시한다.
실시예에서, 공통 게이트 구성의 트랜지스터의 스태킹은 프로그래밍가능한 캐패시터를 구현하도록 사용된다. RGATE가 높은 저항 값을 갖는다고 가정하면, 직렬 스태킹된 MOS 트랜지스터의 전체 기생 오프 캐패시턴스는
이며, 여기서 W는 트랜지스터 폭이고, Cgs는 게이트/소스 및 게이트/드레인 오버랩 캐패시턴스이고, N은 직렬 접속된 트랜지스터의 수이다. 상기 수학식에 의해 알 수 있는 바와 같이, 전체 기생 오프 캐패시턴스 Coff는 N이 감소됨에 따라 증가하고 N이 증가됨에 따라 감소한다.
도 2c는 트랜지스터가 온일 때 저항성이고 트랜지스터가 오프일 때 용량성인 것을 구현하기 위해 NMOS 스위칭 트랜지스터가 어떻게 사용될 수 있는지에 대한 다이어그램을 도시한다. 실시예에서, RON의 드레인-소스 저항을 달성하기 위해 NMOS 트랜지스터의 게이트와 소스 사이의 포지티브 전압 VGATE가 NMOS 트랜지스터를 턴 온하도록 인가된다. 한편, NMOS 트랜지스터는 NMOS 트랜지스터를 턴 오프하는 NMOS 트랜지스터의 게이트와 소스 사이에 전압을 인가함으로써 턴 오프될 수 있다. 몇몇 실시예에서, 채널이 완전히 오프임을 보장하도록 네거티브 전압 -VGATE가 NMOS 트랜지스터의 게이트와 소스 사이에 인가된다. 트랜지스터가 오프일 때, 기생 캐패시턴스 COFF가 NMOS 트랜지스터의 드레인 및 소스에 걸쳐 보여진다. 몇몇 실시예에서, 스위칭 트랜지스터의 기판이 플로팅된 채로 유지되고 바이어싱되지 않는 바디 플로팅 기법이 사용된다. 이러한 실시예에서, 트랜지스터를 턴 온하도록 포지티브 전압(예를 들어, 1.5 V)으로 트랜지스터를 바이어싱하고 트랜지스터를 턴 오프하도록 접지 또는 0 전압으로 바이어싱하는 것이 가능하다. 이러한 실시예는 네거티브 전압을 생성하도록 충전 펌프를 사용하지 않고 구현되어, 충전 펌프에 의해 소모되는 추가의 전력 및 실리콘 면적을 절약할 수 있다. 그러나, 몇몇 경우에, 플로팅 바디 기법은 몇몇 RF 성능을 트레이드 오프할 수 있다.
도 2d 및 도 2e는 몇몇 실시예에서 낮은 기생 용량성으로 프로그래밍가능한 캐패시턴스를 구현하기 위해 고정 캐패시터 CFIXED와 직렬로 접속된 직렬 스태킹된 NMOS 트랜지스터가 어떻게 사용될 수 있는지를 도시한다. 도 2d에 도시한 바와 같이, 직렬 스태킹된 NMOS 트랜지스터 MSW는 캐패시터 CFIXED와 직렬로 접속된다. 각각의 트랜지스터는 게이트와 제각기의 제어 전압 발생기 사이에 접속된 게이트 저항기 RGATE를 가져 제어 전압 발생기의 가능한 낮은 임피던스로부터 트랜지스터 MSW의 게이트-드레인 캐패시턴스를 분리한다. 트랜지스터 MSW의 부하 경로와 병렬로 접속된 저항기 RDS는, 직렬 접속된 디바이스의 부하 경로 내의 중간 지점과 접지 사이에 접속된 바이어스 저항기 RB와 함께 모든 스위칭 트랜지스터에 바이어스 전압을 제공한다. 실시예에서, RF 신호가 접지에 접속되지 못하게 하도록 RD는 약 40 kΩ이고 저항기 RB는 약 1 MΩ이다. 대안적으로, 다른 값이 사용될 수 있고 및/또는 다른 바이어스 전압이 사용될 수 있다. 몇몇 실시예에서, 1.5 V와 같은 포티지브 전압이 트랜지스터를 턴 온하기 위해 트랜지스터의 게이트와 소스 사이에 인가될 수 있고 -1.5 V와 같은 네거지브 전압이 트랜지스터를 턴 오프하기 위해 트랜지스터의 게이트와 소스 사이에 인가될 수 있다. 다른 실시예에서, 구동되는 특정의 트랜지스터의 특정의 특성에 따라 다른 전압이 인가될 수 있다.
도 2e는 도 2d의 회로의 프로그래밍가능한 캐패시턴스의 등가 회로이다. 여기서, 각각의 NMOS 트랜지스터의 오프 캐패시턴스는 스위치 Sw를 통해 NMOS 트랜지스터 각각의 Rch의 온 채널 저항에 의해 선택적으로 단락되는 캐패시터 Cp로서 모델링된다. 동작 동안, 캐패시터 CFIXED와 직렬로 접속된 트랜지스터의 체인의 총 캐패시턴스를 프로그래밍하기 위해 각종 스위치가 턴 온되고 턴 오프된다. 예를 들어, 모든 트랜지스터 MEW가 턴 온될 때의 경우에 대응하는 모든 스위치 Sw가 폐쇄될 때, 프로그래밍가능한 캐패시턴스는 약 CFIXED의 최대 캐패시턴스를 갖는다. 한편, 모든 트랜지스터 MEW가 턴 오프될 때의 경우에 대응하는 모든 스위치가 개방될 때, 프로그래밍가능한 캐패시턴스의 총 캐패시턴스는 각각의 트랜지스터 MEW의 고정 캐패시터 CFIXED 및 기생 오프 캐패시턴스 Cp의 직렬 결합이다. 따라서, 모든 트랜지스터 MEW를 턴 오프함으로써, 최소 캐패시턴스가 선택된다.
각종 실시예에서, 임의의 개수의 직렬 스태킹된 트랜지스터는 프로그래밍가능한 캐패시터의 실시예를 구현하기 위해 사용될 수 있음을 이해해야 한다. 몇몇 경우에, 트랜지스터의 수를 증가시키면 각각의 트랜지스터 디바이스 상에 보여지는 전압 스트레스를 감소시키는 추가의 장점을 갖는다. 각종 실시예에서, 직렬 트랜지스터의 수는 프로그래밍가능한 캐패시터에 걸쳐 높은 진폭 신호가 인가되는 경우에 전압 스트레스를 견디도록 요구되는 캐패시턴스 스텝 수의 함수일 뿐만 아니라 트랜지스터의 수의 함수이다. 이와 같이, 선택가능한 캐패시턴스를 구현하도록 사용되는 트랜지스터는 도 3에 도시한 바와 같이 함께 그룹화될 수 있다.
도 3은 직렬 스위칭 캐패시턴스의 실시예를 구현하도록 사용되는 포트 1과 포트 2 사이에 접속된 스위치 그룹(302, 304 및 306)을 포함하는 프로그래밍가능한 캐패시터(300)를 도시한다. 도시한 바와 같이, 그룹(302)은 제어 신호 CTL1에 의해 제어되는 직렬로 접속된 3개의 NMOS 스위칭 트랜지스터를 갖고, 그룹(304)은 제어 신호(304)에 의해 제어되는 2개의 NMOS 스위칭 트랜지스터를 갖고, 그룹(306)은 제어 신호 CTLn에 의해 제어되는 하나의 NMOS 스위칭 트랜지스터를 갖는다. 그룹 당 복수의 트랜지스터를 이용함으로써, 프로그래밍가능한 캐패시터(300)의 전압 핸들링이 증강될 수 있다. 각종 실시예에서, 프로그래밍가능한 캐패시터(300)는 임의의 개수의 스위칭 그룹을 가질 수 있다. 몇몇 실시예에서, 그룹(302, 304 및 306)은 MIM 캐패시터와 같은 고정 캐패시터와 직렬로 접속된다. 대안적으로, 그룹(302, 304 및 306)은 매개 고정 캐패시터를 갖지 않고 포트 1과 포트 2 사이에 직접 접속된다. 프로그래밍가능한 캐패시터(300)의 용량성 특성을 유지하기 위해, 적어도 하나의 트랜지스터 그룹이 오프로 유지된다.
또한 도시되어 있는 바와 같이, 하나를 초과하는 스위칭 트랜지스터를 갖는 그룹(302 및 304)은 각각의 스위칭 트랜지스터의 제각기의 게이트들 간에 접속된 저항기 RG1, 및 하나의 그룹의 스위칭 트랜지스터의 게이트와 그룹의 제각기의 제어 신호 사이에 접속된 게이트 저항기 RG2를 포함한다. 각각의 그룹의 트랜지스터의 제각기의 게이트들 간에 저항기 RG1을 접속함으로써, 각각의 그룹의 최상위 트랜지스터의 게이트에 의해 보여지는 임피던스는 제어 신호 CTL1, CTL2 및 CTLn을 생성하는 회로에 의해 제공되는 낮은 임피던스로 인해 AC 접지에 접속되는 것으로부터 게이트-드레인 캐패시턴스의 효과를 더 감소시키기 위해 높게 유지될 수 있다. 일 실시예에서, 저항기 RG1 및 RG2는 약 150 kΩ이다. 대안적으로, 다른 값이 사용될 수 있다. 본 발명의 다른 실시예에서, 각각의 그룹(302, 304 및 306) 내의 각각의 트랜지스터의 게이트는 제각기의 게이트 저항기와 병렬로 제각기의 제어 신호에 접속될 수 있다.
몇몇 실시예에서, 그룹(302, 304 및 306)은 제어 신호 CTL1을 통해 그룹(302)으로 개시하고 제어 신호 CTLn을 통해 최종 그룹(306)으로 종료하는 것에 의해 연속적으로 턴 온된다. 프로그래밍가능한 캐패시터(300)의 결과적인 프로그래밍된 캐패시턴스는 온 트랜지스터와 모두 직렬인 모든 오프 트랜지스터의 캐패시턴스에 의존한다. 몇몇 경우에, 튜닝가능한 캐패시턴스는 오프 트랜지스터의 수로 나누어지는 하나의 트랜지스터의 기생 캐패시턴스로 인해 비선형 튜닝 특성을 가질 수 있다. 각각의 트랜지스터 MEW가 동일한 크기를 갖는다고 가정하면, 도 3a에 도시한 프로그래밍가능한 캐패시터(300)의 튜닝가능한 캐패시턴스는 다음과 같은 수학식에 따른 비선형 동작을 갖는다. 즉,
여기서 Coff(lxmsw)는 스태킹된 하나의 오프 트랜지스터의 기생 캐패시턴스를 나타내고 
는 동일한 브랜치 스태킹된 트랜지스터 내의 오프 트랜지스터의 수를 나타낸다.
도 3b는 고정 캐패시터 C1 및 Cn과, 제어 신호 CTL1, CTL2, CTL3, 및 CTLn에 의해 제어되는 직렬 접속된 NMOS 트랜지스터(322, 324, 326 및 330) 뿐만 아니라 그룹(328)으로 함께 그룹화되고 제어 신호 CTL4에 의해 제어되는 NMOS 트랜지스터(328a 및 328b)를 포함하는 프로그래밍가능한 캐패시터(320)의 다른 실시예를 도시한다. 실시예에서, 캐패시터 C1 및 Cn은 낮은 값의 MIM 캐패시터를 이용하여 구현된다. 낮은 값의 MIM 캐패시턴스가 높은 임피던스를 제공하므로, 포트 1과 포트 2 사이에 인가된 전압의 스트레스는 직렬 접속된 NMOS 트랜지스터(322, 324, 326, 328a, 328b 및 330) 대신에 캐패시터 C1 및 Cn에 걸쳐 연결될 수 있다.
도 4는 스위칭 트랜지스터와 직렬인 복수의 캐패시턴스 C0를 포함하는 복수의 브랜치를 갖는 멀티 비트 프로그래밍가능한 캐패시터(400)의 실시예를 도시한다. 이들 브랜치는 스위치(420)와 직렬로 접속된 캐패시터(404) 및 스위치(422)와 직렬로 접속된 캐패시터(406)에 의해 나타내어진다. 도시한 바와 같이, 캐패시터(406)는 2*C0의 값을 갖고 캐패시터(404)는 2N*C0의 값을 갖는다. 각종 실시예에서, 2N-1*C0의 값까지의 다른 2진 가중화된 C0의 배수(multiples)를 갖는 추가의 브랜치가 도시된 브랜치에 병렬로 또한 접속될 수 있다. 직렬 접속된 트랜지스터(426)와 직렬로 접속된 캐패시터(408)를 포함하는 추가의 브랜치는 상술한 실시예에 따라 멀티 비트 프로그래밍가능한 캐패시터(400)의 LSB를 구현하도록 사용될 수 있다. 동작 동안, 멀티 비트 프로그래밍가능한 캐패시터(400)의 LSB는 직렬 접속된 트랜지스터(406) 중의 각종 트랜지스터를 턴 온하고 턴 오프함으로써 선택될 수 있다. 몇몇 실시예에서, 앞에서 설명되었고 또한 직렬 접속된 트랜지스터(426)와 관련하여 구현되는 직렬 프로그래밍가능한 브랜치의 개념은 다른 브랜치의 스위칭 블록(420 및 422)에 또한 적용될 수 있다. 또한, 몇몇 실시예에서, 각종 브랜치의 캐패시턴스는 비선형 가중치를 포함할 수 있다.
트랜지스터(426)의 실시예에서, 트랜지스터 스택에 의해 생성된 전역적 기생 캐패시턴스는 상술한 수학식(4)에 따른 오프 모드에서 트랜지스터의 수로 나누어지는 하나의 오프 트랜지스터의 기생 캐패시턴스이다. 따라서, 캐패시터(408) 및 직렬 접속된 트랜지스터(426)를 포함하는 LSB 브랜치(400)의 전역적 캐패시턴스 CLSB는
이고, 여기서 C0는 캐패시터(408)의 캐패시턴스이고, Cmswoff는 모든 트랜지스터가 오프일 때 직렬 접속된 트랜지스터(426)의 캐패시턴스이다.
도 5는 프로그래밍가능한 캐패시턴스 회로의 실시예를 구현하도록 사용될 수 있는 집적 회로(IC)(500)의 실시예의 블록도를 도시한다. 도시한 바와 같이, IC(500)는 콘트롤러(501)를 포함하고, 이 콘트롤러(501)는 인터페이스 핀(510)을 통해 디지털 인터페이스 버스 DIG에 접속된 입력과, 본 발명의 실시예에 대해 상술한 바와 같이 프로그래밍가능한 캐패시턴스의 MSB를 구현하는 2진 가중화된 캐패시터 블록(504) 및 프로그래밍가능한 캐패시턴스의 LSB를 구현하는 캐패시터(507)와 직렬로 직렬 접속된 트랜지스터 블록(506)에 의해 나타내어진 프로그래밍가능한 캐패시턴스 회로의 실시예에 접속된다. 2진 가중화된 캐패시터 블록(504)과 프로그래밍가능한 캐패시턴스 및 직렬 접속된 트랜지스터 블록(506)의 각각은 서로 간에 병렬로 접속되고 핀(102 및 103)에 접속된다. 실시예에서, 콘트롤러(501)는 디지털 버스 DIG에 접속된 직렬 인터페이스(502)를 포함한다. 직렬 인터페이스(502)는, 예를 들어, SPI 인터페이스 및 I2C 인터페이스, MIPI/RFFE 또는 당 분야에서 알려진 다른 직렬 인터페이스를 이용하여 구현될 수 있다. 본 발명의 다른 실시예에서, 직렬 인터페이스(502)는 병렬 인터페이스를 이용하여 또한 구현될 수 있다.
실시예에서, 직렬 인터페이스(502)는 버스 DIG로부터 MSB 및 LSB를 포함하는 캐패시턴스 제어 워드를 판독한다. MSB는 2진 가중화된 캐패시터(504)에 직접 전송되는 한편, LSB는 직렬 인터페이스(502)와 직렬 접속 트랜지스터(506) 사이에 접속된 2진수-온도계 디코더(binary to thermometer decoder)(508)에 의해 처리된다. 몇몇 실시예에서, 온도계 코드가 증가하고 감소함에 따라 인접하는 디바이스가 활성화되고 비활성화되도록 2진수-온도계 디코더(508)의 출력은 인접하는 직렬 접속된 트랜지스터에 접속된다. 콘트롤러(501)는 당 분야에서 알려진 디지털 회로를 이용하여 구현될 수 있다. 몇몇 실시예에서 레벨 시프팅 버퍼(520 및 522)는 2진 가중화된 캐패시터 블록(504) 및 직렬 접속 트랜지스터 블록(506) 내에서 콘트롤러(501)에서 사용되는 논리 레벨을 스위치를 위한 전압 레벨로 시프트하도록 사용될 수 있다.
몇몇 실시예에서, 2진 가중화된 캐패시터(504)를 활성화하도록 사용된 2진 코딩은, 예를 들어, 링크(512)를 통해 직렬 접속된 트랜지스터(506)로 또한 라우팅된다. 또한, 몇몇 실시예에서, 2진 코딩은 온도계 코딩을 이용하는 비트를 활성화하도록 또한 사용될 수 있다. 예를 들어, 하나의 레지스터(도시하지 않음)는 전체 개수의 2진 코딩된 비트(예를 들어, 7 비트)를 생성하는 한편, 제2 레지스터는 최종 몇몇의 최소 유효 비트(예를 들어, 2 비트)에 기초하여 온도계 코드를 생성한다. 이러한 실시예에서, 최종의 몇몇 비트는 더 나은 유연성을 위해 하이브리드 2진수/온도계 코딩 방식을 포함하도록 이루어질 수 있다.
IC(500)는 단지 프로그래밍가능한 캐패시터 시스템의 실시예에 대한 구현예의 다수의 예 중 하나임을 이해해야 한다. 다른 실시예에서, 다른 회로가 사용될 수 있다. 예를 들어, 다른 일 실시예에서, 2진 가중화된 캐패시터 블록(504) 및 직렬 접속된 트랜지스터 블록(506)을 프로그래밍하는데 사용되는 신호를 스위칭할 캐패시턴스 값을 선택하도록 사용되는 입력 코드를 매핑하기 위해 룩업 테이블이 사용될 수 있다. 이러한 구현예는, 예를 들어, 캐패시턴스 대 입력 코드 응답(capacitance vs input code response)을 교정하고(calibrate) 및/또는 선형화하기 위해 사용될 수 있다. 예를 들어, 몇몇 실시예에서, 직렬 접속된 트랜지스터 블록(506)은 교정 비트로서 사용될 수 있는 여분의 프로그래밍 레벨을 가질 수 있다. 몇몇 실시예에서, 사용되는 특정의 프로세스의 전역적 공차는 오프셋 캐패시턴스를 보상하기 위해 코드 오프셋을 적용함으로써 교정될 수 있다. 예를 들어, MIM 캐패시터에 대한 공차가 약 +/-7%이면, +/-7%의 오프셋 캐패시턴스가 적용될 수 있다. 이 오프셋 캐패시턴스는 나머지 비트가 변경되지 않은 채로 유지되도록 총 비트 중 하나 이상에 적용될 수 있다. 교정 비트는 현재의 LSB 비트로부터 할당될 수 있거나(이 경우 일부 범위가 희생됨), 혹은 추가의 브랜치를 이용하여 구현될 수 있다. 몇몇 실시예에서, 교정은 RF 시스템의 제조 동안 보드 또는 시스템 제조자에 의해 프로그래밍될 수 있다. 몇몇 실시예에서, 입력 코드로부터 출력 캐패시턴스로의 비선형 매핑을 생성하기 위해 룩업 테이블이 또한 사용될 수 있다.
도 6은 2n-1*C1의 값을 각각 갖는 2개의 캐패시터를 각각 포함하는 n개의 브랜치를 포함하는 프로그래밍가능한 캐패시턴스(600)의 특정의 예시적인 실시예를 도시한다. 그러나, 예시의 간략화를 위해 제1 LSB 브랜치(602), 제2 브랜치(604) 및 MSB 브랜치(606)만이 도시되어 있다. 또한, 예시의 간략화를 위해, 6개의 트랜지스터를 갖는 각각의 브랜치가 도시되어 있다. 다른 실시예에서 더 많거나 또는 더 적은 트랜지스터가 사용될 수 있다. 도시한 바와 같이, 제2 브랜치(604) 및 MSB 브랜치(606)와 연관된 제어 신호 CTLb 및 CTLn은 모든 스위칭 트랜지스터의 게이트에 접속되는 한편, 제어 신호 CTL1a, CTL2a, CTL3a, CTL4a 및 CTLna는 LSB 브랜치(602)의 상이한 트랜지스터 및/또는 트랜지스터의 그룹에 접속된다. 또한 도시한 바와 같이, 제어 신호 CTL4a에 접속된 2개의 트랜지스터의 그룹이 존재하는 한편, 나머지 트랜지스터는 그 자신의 개별적인 트랜지스터에 접속되는 것으로 도시되어 있다. 다른 실시예에서, LSB 브랜치(602) 내의 각종 트랜지스터가 그룹화되거나 그룹화되지 않을 수 있음을 이해해야 한다. 몇몇 실시예에서, 브랜치(602)에 의해 구현되는 바와 같이, 브랜치 내의 개별적인 트랜지스터의 개별적인 제어는 더 미세한 레솔루션 및 더 나은 프로그래밍 유연성을 제공하기 위해 다른 브랜치(604 및 606)의 하나 이상에 또한 작용될 수 있다.
도 7a는 상술한 실시예에 따라 개별적으로 선택가능한 직렬 접속된 트랜지스터의 2개의 브랜치에 의해 제공되는 7 비트의 레솔루션에 추가적인 미세한 레솔루션를 합한 것을 갖는 프로그래밍가능한 캐패시턴스를 구현하는 집적 회로(IC)(700)의 실시예의 개략적인 회로도를 도시한다. 도시한 바와 같이, IC(700)는 7개의 브랜치를 포함한다. 제1 브랜치는 2개의 120 fF 캐패시터와 직렬로 접속된 개별적으로 어드레싱가능한 직렬 접속된 트랜지스터(702)를 포함하고, 제2 브랜치는 2개의 320 fF 캐패시터와 직렬로 접속된 개별적으로 어드레싱가능한 직렬 접속된 트랜지스터(704)를 포함한다. 제1 브랜치의 트랜지스터는 매우 낮은 캐패시턴스로부터 약 60 fF의 캐패시턴스의 범위에 해당하는 캐패시턴스를 선택하도록 20 비트 제어 신호 CTL<1:20>a를 이용하여 어드레싱가능하고, 제2 브랜치의 트랜지스터는 매우 낮은 캐패시턴스로부터 약 160 fF의 캐패시턴스의 범위에 해당하는 캐패시턴스를 선택하도록 20 비트 제어 신호 CTL<1:20>b를 이용하여 어드레싱가능하다. 각종 실시예에서, 제2 브랜치는 제어 신호 CTL<1:20>b를 통해 약 120 fF의 공칭 캐패시턴스를 갖도록 프로그래밍되지만, 동작 동안 임의의 선택가능한 값이 사용될 수 있다. 몇몇 실시예에서, 직렬 접속된 트랜지스터(702 및 704)는 20개의 직렬 접속된 트랜지스터 M1a 내지 M20a 및 M1b 내지 M20b를 각각 갖는다. 대안적으로, 직렬 접속된 트랜지스터(702 및 704)는 동일한 제어 신호를 수신하도록 복수의 트랜지스터를 함께 그룹화함으로써 20개를 초과하는 트랜지스터를 포함할 수 있다.
제3 브랜치는 2개의 640 fF 캐패시터와 직렬로 접속된 트랜지스터(706)를 포함하고, 제4 브랜치는 2개의 1.25 pF 캐패시터와 직렬로 접속된 트랜지스터(708)를 포함하고, 제5 브랜치는 2개의 2.5 pF 캐패시터와 직렬로 접속된 트랜지스터(710)를 포함하고, 제6 브랜치는 2개의 5 pF 캐패시터와 직렬로 접속된 트랜지스터(712)를 포함하고, 제7 브랜치는 2개의 10 pF 캐패시터와 직렬로 접속된 트랜지스터(714)를 포함한다. 각각의 트랜지스터 세트(706, 708, 710, 712 및 714)의 모든 트랜지스터는 제각기의 제어 신호 CTLc, CTLd, CTLe, CTLf 및 CTLg에 접속되므로, 각각의 트랜지스터 세트(706, 708, 710, 712 및 714)는 각각의 브랜치 캐패시터를 선택하는 스위치로서 기능한다. 따라서, 제3 브랜치는 320 fF의 선택가능한 캐패시턴스를 갖고, 제4 브랜치는 625 fF의 선택가능한 캐패시턴스를 갖고, 제5 브랜치는 1.25 pF의 선택가능한 캐패시턴스를 갖고, 제6 브랜치는 2.5 pF의 선택가능한 캐패시턴스를 갖고, 제7 브랜치는 5 pF의 선택가능한 캐패시턴스를 갖는다. 본 발명의 다른 실시예에서, 개별적으로 어드레싱가능한 직렬 접속된 트랜지스터의 추가의 브랜치가 사용될 수 있고, 개별적인 브랜치의 캐패시터의 값이 상이할 수 있으며, 7개보다 많거나 적은 브랜치가 사용될 수 있고, 20개보다 많거나 적은 트랜지스터가 직렬로 스태킹될 수 있다. 모든 브랜치가 IC(700)에서 정확하게 2진 가중화되지 않지만, 2진 가중화는 다른 실시예에 적용될 수 있다.
도 7b는 도 7a의 개략도에 대응하고, 제1 및 제2 브랜치의 캐패시터의 상세도(730)에도 대응하는 집적 회로(IC)(700)의 실시예의 레이아웃 다이어그램을 도시한다. 실시예에서, IC(700)는 스위칭 트랜지스터가 트랜지스터를 턴 온하도록 적어도 1.5 V로 구동되고 트랜지스터를 턴 오프하도록 -1.5 V를 초과하지 않는 것으로 구동되는 130 nm 벌크 CMOS 공정을 이용하여 구현된다. 그러나, 다른 실시예에서, 다른 공정이 사용될 수 있다.
도 8a 내지 도 8c는 도 7의 레이아웃에 대응하는 프로그래밍가능한 캐패시턴스 회로의 실시예의 측정 결과의 그래프를 도시한다. 도 8a는 직렬 접속된 트랜지스터로부터 구성되는 LSB 캐패시턴스 소자의 실시예의 미세 튜닝 능력을 이용하지 않는, 레솔루션의 처음 7 비트에 대해 900 MHz에서 취해진 측정 캐패시턴스 대 입력 코드의 그래프를 도시한다. 도시한 바와 같이, 프로그래밍가능한 캐패시턴스 값은 약 1 pF 내지 약 13 pF의 범위에 있다. 도 8b는 직렬 접속된 트랜지스터로 구성되는 LSB 캐패시턴스 소자의 실시예의 미세 튜닝 능력이 이용되는 측정 캐패시턴스 대 입력 코드의 그래프를 도시한다. 이 측정에서, 처음 2개의 60 fF 및 120 fF LSB 캐패시터는 미세 튜닝 기법의 실시예와 함께 사용된다. 도시한 바와 같이, 2.5 fF 정밀도는 프로그래밍가능한 캐패시턴스 시스템 및 방법의 실시예를 이용하여 가능하게 된다.
도 8c는 미세 튜닝 실시예를 갖는 프로그래밍가능한 캐패시터 및 미세 튜닝 실시예를 갖지 않는 프로그래밍가능한 캐패시터의 양쪽 경우에 대해 Q 인자 대 입력 코드의 그래프를 도시한다. 도시한 바와 같이, 처음 32개의 입력 코드에서, 미세 튜닝 시스템 및 방법의 실시예를 이용하는 프로그래밍가능한 캐패시턴스의 Q 인자는 미세 튜닝 시스템의 실시예를 갖지 않는 프로그래밍가능한 캐패시턴스보다 낮다. 캐패시터에 대한 Q 인자는 다음과 같이 정의될 수 있다. 즉,
여기서 R은 직렬 저항이고, C는 캐패시터의 캐패시턴스이고, f는 Q 인자 측정이 취해지는 주파수이다. 더 낮은 입력 코드에 대한 Q 인자의 감소는 LSB 브랜치에서의 직렬 접속된 스위칭 트랜지스터의 직렬 저항으로 인한 것일 수 있다. 도 8a 내지 도 8c에 도시한 측정 결과는 단지 시스템 성능 실시예의 특정의 예라는 것을 이해해야 한다. 본 발명의 실시예에서, 측정된 성능은 변화할 수 있다.
도 9a 내지 도 9e는 프로그래밍가능한 캐패시턴스의 실시예가 포함될 수 있는 각종 회로를 도시한다. 이러한 회로는, 예를 들어, 셀룰라 휴대용 디바이스 및 다른 RF 시스템 내에 포함될 수 있다. 도 9a는, 예를 들어, 50 Ω과 같은 특성 임피던스 또는 다른 임피던스에 대해 RF 회로 및/또는 안테나 혹은 다른 회로의 출력에서의 임피던스에 매칭하도록, RF 회로에서 사용될 수 있는 튜닝가능한 임피던스 매칭 회로(900)를 도시한다. 도시한 바와 같이, 튜닝가능한 임피던스 매칭 회로(900)는 션트 브랜치 내의 프로그래밍가능한 병렬 공진 회로 및 직렬 브랜치 내의 프로그래밍가능한 직렬 공진 회로를 포함하는 PI 네트워크이다. 각각의 공진 회로는 가변 캐패시터 및 가변 인덕터를 포함한다. 각각의 가변 캐패시터는, 예를 들어, 본 명세서에서 기술된 프로그래밍가능한 캐패시터 회로의 실시예를 이용하여 구현될 수 있다. 매칭 회로(900)는 단지 프로그래밍가능한 캐패시터의 실시예를 이용하여 사용될 수 있는 다수의 매칭 네트워크 기법의 일례임을 이해해야 한다.
도 9b는 병렬 표면 탄성파(SAW) 회로(910)의 실시예를 도시하고, 도 9c는 직렬 표면 탄성파(SAW) 회로(920)의 실시예를 도시하고, 이는 각각 가변 캐패시터(912), 가변 인덕터(914), 및 SAW 필터(916)를 포함한다. 동작 동안, 각각의 회로의 중심 주파수는 가변 캐패시터(912) 및 가변 인덕터(914)를 이용하여 미세 튜닝가능하다. 각종 실시예에서, 각각의 가변 캐패시터는, 예를 들어, 본 명세서에서 기술된 프로그래밍가능한 캐패시터 회로의 실시예를 이용하여 구현될 수 있다. SAW 회로(910 및 920)는 튜닝 정밀도 및 넓은 튜닝 범위를 제공하기 위해, 예를 들어, 필터 RF 시스템으로서 사용될 수 있다. 다른 실시예에서, 회로(910 및 920)는 BAW 필터, FBAR 공진기, 또는 다른 공진기 회로를 이용하여 구현될 수 있다.
도 9d는 입력에 접속된 튜닝가능한 입력 매칭 네트워크(932) 및 그 출력에 접속된 튜닝가능한 매칭 네트워크(936)를 갖는 증폭기(934)를 포함하는 RF 시스템(930)을 도시한다. 증폭기(934)는, 예를 들어, LNA, RF 드라이버 증폭기, 또는 RF 전력 증폭기(PA)를 나타낼 수 있다. 각종 실시예에서, 튜닝가능한 입력 매칭 네트워크(932) 및/또는 튜닝가능한 매칭 네트워크(936) 내의 가변 캐패시터는 프로그래밍가능한 캐패시터의 실시예를 이용하여 구현될 수 있다. 예를 들어, 증폭기(934)가 LNA인 경우에, 튜닝가능한 입력 매칭 네트워크(932)는 프로그래밍가능한 캐패시터의 실시예의 도움으로 시스템의 잡음 지수를 향상시키도록 튜닝될 수 있다. 증폭기(934)가 PA인 경우에, 튜닝가능한 출력 매칭 네트워크(936)는 캐패시터의 실시예의 도움으로 증폭기(934)의 전력 효율을 향상시키도록 사용될 수 있다.
도 9e는 입력 포트, 송신 포트, 접속 포트 및 분리 포트를 포함하는 방향성 커플러(940)의 실시예를 도시한다. 방향성 커플러(940)는 자기 트랜스포머(944), 및 자기 트랜스포머의 포트들 간에 접속된 각종 캐패시턴스를 포함한다. 커플러의 분리 포트는 저항기 ZTERM로 종단된다. 본 명세서에서 기술된 실시예에 따라 구현되는 가변 캐패시터(942)와 함께 종단 저항기를 튜닝함으로써, 커플러의 방향성은 가변 캐패시터(942)의 캐패시턴스를 변경함으로써 최적화될 수 있다. 각종 실시예에서, 종단 저항 ZTERM의 값은 약 20 Ω과 100 Ω 사이에 있지만, 이 범위 밖의 저항은 응용예 및 그 특정의 사양에 따라 또한 구현될 수 있다.
도 10은 제1 캐패시터와 직렬로 접속된 부하 경로를 갖는 복수의 트랜지스터를 포함하는 제1 브랜치를 포함하는 조정가능한 캐패시턴스 회로를 동작시키는 방법(100)의 실시예를 도시한다. 스텝(1002)에서, 2진 코드가 수신된다. 도 5와 관련하여 상술한 바와 같이, 이 2진 코드는 직렬 디지털 인터페이스, 또는 다른 타입의 디지털 인터페이스를 통해 수신될 수 있다(스텝(1002)). 스텝(1004)에서, 수신된 2진 코드의 LSB는 온도계 코드로 변환될 수 있다. 다음에, 스텝(1006)에서 제1 브랜치의 복수의 직렬 접속된 트랜지스터들 중의 어떤 트랜지스터들이 온도계 코드에 따라 턴 온되고 턴 오프된다. 스텝(1008)에서 수신된 2진 코드의 MSB가 제1 브랜치에 병렬로 접속되는 2진 가중화된 복수의 스위칭가능한 캐패시터에 적용된다.
발명의 실시예는 이하에 요약되어 있다. 다른 실시예는 기술된 명세서 및 특허청구범위의 전체로부터 또한 이해될 수 있다. 하나의 일반적인 양태는 제1 캐패시터와 직렬로 접속된 부하 경로를 갖는 복수의 트랜지스터를 포함하는 제1 브랜치를 포함하는 조정가능한 캐패시턴스 회로를 동작시키는 방법을 포함한다. 이 방법은 복수의 트랜지스터 중의 어떤 트랜지스터(ones of the plurality of transistors)를 선택적으로 턴 온하고 턴 오프함으로써 캐패시턴스를 프로그래밍하는 단계를 포함하고, 복수의 트랜지스터의 각각의 트랜지스터의 부하 경로는 트랜지스터가 온일 때 저항성이고 트랜지스터가 오프일 때 용량성이다.
구현예는 하나 이상의 다음과 같은 특징을 포함할 수 있다. 방법은 상기 캐패시턴스를 프로그래밍하는 단계는, 상기 제1 브랜치와 병렬로 접속된 스위칭가능한 캐패시터를 선택적으로 활성화하는 단계를 더 포함한다. 몇몇 실시예에서, 상기 조정가능한 캐패시턴스 회로는 추가의 캐패시터와 직렬로 접속된 부하 경로를 갖는 추가의 복수의 트랜지스터를 포함하는 적어도 하나의 추가의 브랜치를 포함하고, 상기 캐패시턴스를 프로그래밍하는 단계는, 상기 추가의 복수의 트랜지스터 중의 트랜지스터를 선택적으로 턴 온하고 턴 오프하는 단계를 더 포함한다. 상기 캐패시턴스를 프로그래밍하는 단계는, 상기 제1 브랜치와 병렬로 접속된 복수의 스위칭가능한 캐패시터를 선택적으로 활성화하는 단계를 더 포함할 수 있다.
몇몇 실시예에서, 상기 복수의 스위칭가능한 캐패시터는 2진 가중화되고(binary weighted), 상기 캐패시턴스를 프로그래밍하는 단계는, 2진 코드를 수신하는 단계와, 상기 2진 코드의 최대 유효 비트(most significant bits)를 2진 가중화된 상기 복수의 스위칭가능한 캐패시터에 적용하는 단계와, 상기 2진 코드의 최소 유효 비트(least significant bits)를 온도계 코드(thermometer code)로 변환하는 단계와, 상기 제1 브랜치의 상기 복수의 트랜지스터의 제어 단자에 상기 온도계 코드를 적용하는 단계를 더 포함한다. 실시예에서, 상기 복수의 트랜지스터 중 어떤 트랜지스터를 선택적으로 턴 온하고 턴 오프하는 단계는, 상기 복수의 트랜지스터의 제어 단자에 전압을 인가하는 단계를 포함한다.
다른 일반적인 양태는 제1 단자와 제2 단자 사이에 접속된 조정가능한 캐패시턴스 셀을 포함하는 조정가능한 캐패시턴스 회로를 포함한다. 상기 조정가능한 캐패시턴스 셀은, 상기 제1 단자에 접속된 제1 단부 및 제1 노드에 접속된 제2 단부를 갖는 제1 캐패시터를 구비하고, 상기 제1 노드와 상기 제2 단자 사이에 직렬로 접속된 부하 경로를 갖는 복수의 스위칭가능한 트랜지스터 셀을 포함하고, 여기서 각각의 스위칭가능한 트랜지스터 셀은 제어 단자 및 트랜지스터를 갖고, 각각의 스위칭가능한 트랜지스터 셀의 상기 부하 경로는 제1 신호 레벨이 그 제어 단자에 인가될 때 용량성이고, 각각의 스위칭가능한 트랜지스터 셀의 상기 부하 경로는 제2 신호 레벨이 그 제어 단자에 인가될 때 저항성이다. 상기 조정가능한 캐패시턴스 회로는 상기 복수의 스위칭가능한 트랜지스터 셀의 상기 제어 단자에 접속된 출력을 갖는 제어 회로를 또한 포함한다. 상기 제어 회로는 상기 복수의 스위칭가능한 트랜지스터 셀의 상기 제어 단자에 상기 제1 신호 레벨 및 상기 제2 신호 레벨을 선택적으로 인가함으로써 상기 조정가능한 캐패시턴스 셀의 캐패시턴스를 조정하도록 구성된다.
구현예는 하나 이상의 다음과 같은 특징을 포함할 수 있다. 조정가능한 캐패시턴스 회로는 상기 제어 회로가 상기 복수의 스위칭가능한 트랜지스터 셀의 제1 그룹의 제어 단자에 상기 제1 신호 레벨을 인가하고 상기 복수의 스위칭가능한 트랜지스터 셀의 제2 그룹의 제어 단자에 상기 제2 신호 레벨을 인가하도록 구성된다. 제1 캐패시터는 복수의 직렬 접속된 캐패시터를 포함할 수 있다. 몇몇 실시예에서, 조정가능한 캐패시턴스 회로는, 상기 복수의 스위칭가능한 트랜지스터 셀의 상기 부하 경로와 상기 제2 단자 사이에 접속된 제2 캐패시터를 더 포함한다. 상기 제어 회로는, 인접하는 스위칭가능한 트랜지스터 셀의 제각기의 제어 단자를 상기 제1 신호 레벨로부터 상기 제2 신호 레벨로 연속적으로 변환함으로써 상기 조정가능한 캐패시턴스 셀의 상기 캐패시턴스를 연속적으로 증가시키고, 인접하는 스위칭가능한 트랜지스터 셀의 제각기의 제어 단자를 상기 제2 신호 레벨로부터 상기 제1 신호 레벨로 연속적으로 변환함으로써 상기 조정가능한 캐패시턴스 셀의 상기 캐패시턴스를 연속적으로 감소시키도록 구성된다.
몇몇 실시예에서, 상기 제어 회로는 인접하는 스위칭가능한 트랜지스터 셀의 각각의 제어 단자에 접속된 출력 단자를 포함하는 2진수 대 온도계 디코더를 포함한다. 상기 복수의 스위칭가능한 트랜지스터 셀의 각각은 상기 제어 단자에 접속된 게이트를 갖는 RF MOS 트랜지스터를 포함하고, 상기 RF MOS 트랜지스터는 상기 제1 신호 레벨이 상기 게이트에 안가될 때 오프이고 상기 RF MOS 트랜지스터는 상기 제2 신호 레벨이 상기 게이트에 안가될 때 온이다. 몇몇 실시예에서, 상기 복수의 스위칭가능한 트랜지스터 셀의 각각은 상기 RF MOS 트랜지스터의 상기 게이트와 상기 제어 단자 사이에 접속된 게이트 저항기, 및 상기 RF MOS 트랜지스터의 드레인과 소스 사이에 접속된 바이어스 저항기를 더 포함한다. 상기 복수의 스위칭가능한 트랜지스터 셀의 적어도 하나는 직렬로 접속된 복수의 RF MOS 트랜지스터를 포함할 수 있고, 상기 복수의 RF MOS 트랜지스터의 게이트는 상기 복수의 스위칭가능한 트랜지스터 셀의 적어도 하나의 상기 제어 단자에 접속된다. 실시예에서, 상기 복수의 스위칭가능한 트랜지스터 셀의 적어도 하나는 상기 복수의 RF MOS 트랜지스터의 인접하는 트랜지스터의 게이트들 사이에 접속된 제1 직렬 저항기 및 상기 복수의 RF MOS 트랜지스터의 제1 트랜지스터와 상기 복수의 스위칭가능한 트랜지스터 셀의 적어도 하나의 제어 단자 사이에 접속된 제2 저항기를 더 포함한다.
실시예에서, 최대 전압 스트레스는 상기 복수의 스위칭가능한 트랜지스터 셀 중의 스위칭가능한 트랜지스터 셀의 개수에 비례한다. 몇몇 실시예에서, 최소 캐패시턴스 스텝 크기는 상기 복수의 스위칭가능한 트랜지스터 셀 중의 스위칭가능한 트랜지스터 셀의 개수에 반비례한다. 상기 조정가능한 캐패시턴스 셀과 병렬로 접속된 스위칭가능한 캐패시턴스 셀을 더 포함할 수 있고, 상기 스위칭가능한 캐패시턴스 셀은 제2 캐패시터와 직렬로 접속된 스위칭 트랜지스터를 포함한다.
다른 일반적인 양태는 제1 단자와 제2 단자 사이에 접속된 제1 브랜치를 포함하고, 여기서 상기 제1 브랜치는 제1 캐패시터와 직렬로 접속된 부하 경로를 갖는 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터의 각각의 상기 부하 경로는 상기 트랜지스터가 온일 때 저항성이고 상기 트랜지스터가 오프일 때 용량성이다. 회로는 상기 제1 브랜치와 병렬로 접속된 스위칭가능한 캐패시턴스 회로와, 상기 제1 브랜치의 상기 제1 트랜지스터의 제어 단자 및 상기 스위칭가능한 캐패시턴스 회로의 제어 단자에 접속된 출력 단자를 갖는 콘트롤러를 또한 포함한다. 상기 콘트롤러는 상기 제1 브랜치의 상기 제1 트랜지스터 중의 트랜지스터를 선택적으로 턴 온하고 턴 오프함으로써 상기 회로의 캐패시턴스를 프로그래밍하도록 구성된다.
구현예는 하나 이상의 다음과 같은 특징을 포함할 수 있다. 회로는 상기 제1 단자와 제2 단자 사이에 접속된 제2 브랜치를 더 포함하고, 상기 제2 브랜치는 제2 캐패시터와 직렬로 접속된 부하 경로를 갖는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터의 각각의 제2 트랜지스터의 부하 경로는 상기 제2 트랜지스터가 온일 때 저항성이고 상기 제2 트랜지스터가 오프일 때 용량성이고, 상기 콘트롤러는 상기 제2 브랜치의 상기 제2 트랜지스터 중의 트랜지스터를 선택적으로 턴 온하고 턴 오프함으로써 상기 회로의 캐패시턴스를 프로그래밍하도록 구성된다. 몇몇 실시예에서, 상기 스위칭가능한 캐패시턴스 회로는 복수의 대응하는 스위치에 접속된 2진 가중화된 캐패시터 어레이를 포함하고, 상기 콘트롤러는 복수의 대응하는 스위치 중의 어떤 스위치를 턴 온하고 턴 오프함으로써 상기 스위칭가능한 캐패시턴스 회로를 프로그래밍하도록 구성된다. 몇몇 실시예에서, 상기 제1 캐패시터의 캐패시턴스는 2진 가중화된 캐패시터 어레이 중 가장 작은 캐패시터의 캐패시턴스의 절반이다.
실시예에서, 상기 콘트롤러는 상기 제1 브랜치의 상기 제1 트랜지스터의 상기 제어 단자에 접속된 출력을 갖는 2진수 대 온도계 디코더를 포함한다. 회로는 상기 스위칭가능한 캐패시턴스 회로의 복수의 대응하는 스위치에 접속된 최대 유효 비트 및 상기 2진수 대 온도계 디코더의 입력 단자에 접속된 최소 유효 비트를 갖는 디지털 입력 인터페이스를 더 포함할 수 있다.
본 발명의 실시예의 장점은 프로그램가능한 캐패시터의 문맥에서 작은 프로그램가능한 캐패시터 값 및 미세 튜닝을 구현하기 위한 능력을 포함한다. 이러한 실시예는 미세 튜닝가능한 매칭 네트워크, 튜닝가능한 필터, 지향성 커플러 및 다른 회로를 구현하도록 사용될 수 있다.
본 발명은 예시적인 실시예를 참조하여 기술되었으나, 이 설명은 제한하는 의미로 해석되어서는 안 된다. 당 분야에서 통상의 지식을 가진 자에게는 예시적인 실시예의 각종 변경 및 결합 뿐만 아니라, 본 발명의 다른 실시예가 설명을 참조하여 명확해질 것이다.
Claims (28)
- 단일의 전류 경로를 따라 제1 캐패시터와 직렬로 접속된 부하 경로를 각각 가지는 복수의 트랜지스터를 포함하는 제1 브랜치를 포함하는 조정가능한 캐패시턴스 회로를 동작시키는 방법으로서,
상기 복수의 트랜지스터의 제어 단자를 통해 상기 복수의 트랜지스터 중의 일부 트랜지스터(ones of the plurality of transistors)를 선택적으로 턴 온하고 턴 오프함으로써 캐패시턴스를 프로그래밍하는 단계 - 상기 복수의 트랜지스터의 각각의 트랜지스터의 상기 부하 경로는 상기 트랜지스터가 온일 때 저항성이고 상기 트랜지스터가 오프일 때 용량성이며, 상기 제1 브랜치의 프로그래밍된 캐패시턴스는 상기 단일의 전류 경로를 따라 턴 오프된 트랜지스터의 캐패시턴스의 직렬 결합에 기초함 - 를 포함하고,
상기 프로그래밍하는 단계는,
상기 복수의 트랜지스터 중의 제1 트랜지스터를 턴 온하고 상기 복수의 트랜지스터 중의 제2 트랜지스터를 턴 오프함으로써 상기 제1 브랜치의 프로그래밍된 캐패시턴스를 제1 값으로 설정하는 단계와,
상기 복수의 트랜지스터 중의 상기 제1 트랜지스터를 턴 오프하고 상기 복수의 트랜지스터 중의 상기 제2 트랜지스터를 턴 오프함으로써 상기 제1 브랜치의 프로그래밍된 캐패시턴스를 제2 값으로 설정하는 단계를 포함하며,
상기 제2 값은 상기 제1 값보다 작은
방법.
- 제 1 항에 있어서,
상기 캐패시턴스를 프로그래밍하는 단계는, 스위칭가능한 캐패시터들을 상기 제1 브랜치와 병렬로 선택적으로 접속시키는 단계를 더 포함하는
방법.
- 제 1 항에 있어서,
상기 조정가능한 캐패시턴스 회로는 추가의 캐패시터와 직렬로 접속된 부하 경로를 갖는 추가의 복수의 트랜지스터를 포함하는 적어도 하나의 추가의 브랜치를 포함하고,
상기 캐패시턴스를 프로그래밍하는 단계는, 상기 추가의 복수의 트랜지스터의 제어 단자를 통해 상기 추가의 복수의 트랜지스터 중의 일부 트랜지스터를 선택적으로 턴 온하고 턴 오프하는 단계를 더 포함하는
방법.
- 삭제
- 제 2 항에 있어서,
상기 스위칭가능한 캐패시터들은 2진 가중화되는(binary weighted)
방법.
- 제 5 항에 있어서,
상기 캐패시턴스를 프로그래밍하는 단계는,
2진 코드를 수신하는 단계와,
상기 2진 코드의 최대 유효 비트(most significant bits)를 상기 스위칭가능한 캐패시터들에 적용하는 단계와,
상기 2진 코드의 최소 유효 비트(least significant bits)를 온도계 코드(thermometer code)로 변환하는 단계와,
상기 제1 브랜치의 상기 복수의 트랜지스터의 상기 제어 단자에 상기 온도계 코드를 적용하는 단계를 더 포함하는
방법.
- 제 1 항에 있어서,
상기 복수의 트랜지스터 중의 일부 트랜지스터를 선택적으로 턴 온하고 턴 오프하는 단계는, 상기 복수의 트랜지스터의 상기 제어 단자에 전압을 인가하는 단계를 포함하는
방법.
- 제1 단자와 제2 단자 사이에 접속된 조정가능한 캐패시턴스 셀을 포함하되,
상기 조정가능한 캐패시턴스 셀은,
상기 제1 단자에 접속된 제1 단부 및 제1 노드에 접속된 제2 단부를 갖는 제1 캐패시터를 구비하고,
상기 제1 노드와 상기 제2 단자 사이에 직렬로 접속된 각각의 부하 경로 및 각각의 제어 단자를 갖는 복수의 스위칭가능한 트랜지스터 - 상기 복수의 스위칭가능한 트랜지스터의 상기 부하 경로에 직렬로 접속된 상기 제1 캐패시터는 단일의 전류 경로를 형성하고, 각각의 스위칭가능한 트랜지스터의 상기 부하 경로는 제1 신호 레벨이 그 제어 단자에 인가되어 상기 스위칭가능한 트랜지스터를 턴 오프할 때 용량성이고, 각각의 스위칭가능한 트랜지스터의 상기 부하 경로는 제2 신호 레벨이 그 제어 단자에 인가되어 상기 스위칭가능한 트랜지스터를 턴 온할 때 저항성이며, 상기 조정가능한 캐패시턴스 셀의 프로그래밍된 캐패시턴스는 상기 단일의 전류 경로를 따라 턴 오프된 상기 스위칭가능한 트랜지스터의 캐패시턴스의 직렬 결합에 기초함- 을 구비하며
상기 복수의 스위칭가능한 트랜지스터의 상기 제어 단자에 접속된 출력을 갖는 제어 회로를 구비하되,
상기 제어 회로는 상기 복수의 스위칭가능한 트랜지스터의 상기 제어 단자에 상기 제1 신호 레벨 및 상기 제2 신호 레벨을 선택적으로 인가함으로써 상기 조정가능한 캐패시턴스 셀의 캐패시턴스를 조정하도록 구성되고,
상기 제어 회로는 또한 상기 복수의 스위칭가능한 트랜지스터 중 제1 그룹의 스위칭가능한 트랜지스터의 제어 단자에 상기 제1 신호 레벨을 인가하고 상기 복수의 스위칭가능한 트랜지스터 중 제2 그룹의 스위칭가능한 트랜지스터의 제어 단자에 상기 제2 신호 레벨을 인가하도록 구성되는
조정가능한 캐패시턴스 회로.
- 삭제
- 제 8 항에 있어서,
상기 복수의 스위칭가능한 트랜지스터 중 상기 제1 그룹의 스위칭가능한 트랜지스터는 서로 간에 인접하고 또한 상기 제1 노드에 인접하며, 상기 복수의 스위칭가능한 트랜지스터 중 상기 제2 그룹의 스위칭가능한 트랜지스터는 서로 간에 인접하고 또한 상기 제2 단자에 인접하는
조정가능한 캐패시턴스 회로.
- 제 8 항에 있어서,
상기 제1 캐패시터는 복수의 직렬 접속된 캐패시터를 포함하는
조정가능한 캐패시턴스 회로.
- 제 8 항에 있어서,
상기 복수의 스위칭가능한 트랜지스터의 상기 부하 경로와 상기 제2 단자 사이에 접속된 제2 캐패시터를 더 포함하는
조정가능한 캐패시턴스 회로. - 제 8 항에 있어서,
상기 제어 회로는,
인접하는 스위칭가능한 트랜지스터의 제각기의 제어 단자를 상기 제1 신호 레벨로부터 상기 제2 신호 레벨로 연속적으로 변환함으로써 상기 조정가능한 캐패시턴스 셀의 상기 캐패시턴스를 연속적으로 증가시키고,
인접하는 스위칭가능한 트랜지스터의 제각기의 제어 단자를 상기 제2 신호 레벨로부터 상기 제1 신호 레벨로 연속적으로 변환함으로써 상기 조정가능한 캐패시턴스 셀의 상기 캐패시턴스를 연속적으로 감소시키도록 구성되는
조정가능한 캐패시턴스 회로.
- 제 13 항에 있어서,
상기 제어 회로는 2진수 대 온도계 디코더(binary to thermometer decoder)를 포함하고, 상기 2진수 대 온도계 디코더는 인접하는 스위칭가능한 트랜지스터의 각각의 제어 단자에 접속된 출력 단자를 포함하는
조정가능한 캐패시턴스 회로.
- 제 8 항에 있어서,
상기 복수의 스위칭가능한 트랜지스터의 각각은 RF MOS 트랜지스터이고, 상기 복수의 스위칭가능한 트랜지스터의 각각의 스위칭가능한 트랜지스터의 제어 단자는 대응하는 RF MOS 트랜지스터의 게이트 단자이고, 상기 RF MOS 트랜지스터는 상기 제1 신호 레벨이 상기 게이트 단자에 인가될 때 오프이고 상기 RF MOS 트랜지스터는 상기 제2 신호 레벨이 상기 게이트 단자에 인가될 때 온인
조정가능한 캐패시턴스 회로.
- 제 15 항에 있어서,
복수의 게이트 저항기 -각각의 게이트 저항기는 각각의 상기 RF MOS 트랜지스터의 게이트와 그 게이트 단자 사이에 접속됨 - 과,
복수의 바이어스 저항기 -각각의 바이어스 저항기는 상기 RF MOS 트랜지스터의 드레인과 소스 사이에 접속됨 - 를 더 포함하는
조정가능한 캐패시턴스 회로.
- 제 15 항에 있어서,
상기 RF MOS 트랜지스터 중 제1 그룹의 RF MOS 트랜지스터의 게이트 단자는 함께 직렬로 접속되는
조정가능한 캐패시턴스 회로.
- 제 17 항에 있어서,
인접하는 RF MOS 트랜지스터의 게이트 사이에 접속된 제1 직렬 저항기 및 상기 인접하는 RF MOS 트랜지스터 중 제1 트랜지스터의 게이트와 상기 제어 회로의 출력 사이에 접속된 제2 저항기를 더 포함하는
조정가능한 캐패시턴스 회로.
- 제 8 항에 있어서,
상기 스위칭가능한 트랜지스터가 견딜 수 있는 최대 전압 스트레스는 상기 복수의 스위칭가능한 트랜지스터의 개수에 비례하는
조정가능한 캐패시턴스 회로.
- 제 8 항에 있어서,
최소 캐패시턴스 스텝 크기는 상기 복수의 스위칭가능한 트랜지스터의 개수에 반비례하는
조정가능한 캐패시턴스 회로.
- 제 8 항에 있어서,
상기 조정가능한 캐패시턴스 셀과 병렬로 접속된 스위칭가능한 캐패시턴스 셀을 더 포함하는
조정가능한 캐패시턴스 회로.
- 제 21 항에 있어서,
상기 스위칭가능한 캐패시턴스 셀은 제2 캐패시터와 직렬로 접속된 스위칭 트랜지스터를 포함하는
조정가능한 캐패시턴스 회로.
- 제1 단자와 제2 단자 사이에 접속된 제1 브랜치 - 상기 제1 브랜치는 단일의 전류 경로를 따라 제1 캐패시터와 직렬로 접속된 부하 경로를 갖는 제1 트랜지스터(first transistors)들을 포함하고, 상기 제1 트랜지스터들의 각각의 상기 부하 경로는 상기 제1 트랜지스터가 온일 때 저항성이고 상기 제1 트랜지스터가 오프일 때 용량성임 - 와,
상기 제1 브랜치와 병렬로 접속된 스위칭가능한 캐패시턴스 회로와,
상기 제1 브랜치의 상기 제1 트랜지스터들의 제어 단자 및 상기 스위칭가능한 캐패시턴스 회로의 제어 단자에 접속된 출력 단자를 갖는 콘트롤러를 포함하고,
상기 콘트롤러는 상기 제1 브랜치의 상기 제1 트랜지스터들의 상기 제어 단자를 통해 상기 제1 브랜치의 상기 제1 트랜지스터들 중의 일부 트랜지스터(ones of the first transistors)를 선택적으로 턴 온하고 턴 오프함으로써 상기 회로의 캐패시턴스를 프로그래밍하도록 구성되고,
상기 제1 브랜치의 프로그래밍된 캐패시턴스는 상기 단일의 전류 경로를 따라 턴 오프된 상기 제1 트랜지스터의 캐패시턴스의 직렬 결합에 기초하며,
상기 콘트롤러는 또한 상기 제1 트랜지스터들 중 제1 그룹의 트랜지스터를 선택적으로 턴 온하고 상기 제1 그룹의 트랜지스터와는 상이한 상기 제1 트랜지스터들 중 제2 그룹의 트랜지스터를 선택적으로 턴 오프하도록 구성되는
회로.
- 제 23 항에 있어서,
상기 제1 단자와 제2 단자 사이에 접속된 제2 브랜치를 더 포함하고, 상기 제2 브랜치는 제2 캐패시터(second capaticor) 및 각각이 상기 제2 캐패시터와 직렬로 접속된 부하 경로를 갖는 제2 트랜지스터(second transistors)들을 포함하고, 상기 제2 트랜지스터들의 각각의 제2 트랜지스터의 부하 경로는 상기 제2 트랜지스터가 온일 때 저항성이고 상기 제2 트랜지스터가 오프일 때 용량성이고, 상기 콘트롤러는 상기 제2 트랜지스터들의 제어 단자를 통해 상기 제2 브랜치의 상기 제2 트랜지스터들 중의 일부 트랜지스터를 선택적으로 턴 온하고 턴 오프함으로써 상기 회로의 캐패시턴스를 프로그래밍하도록 구성되는
회로.
- 제 23 항에 있어서,
상기 스위칭가능한 캐패시턴스 회로는 복수의 대응하는 스위치에 접속된 2진 가중화된 캐패시터 어레이를 포함하고,
상기 콘트롤러는 복수의 대응하는 스위치 중의 일부 스위치를 턴 온하고 턴 오프함으로써 상기 스위칭가능한 캐패시턴스 회로를 프로그래밍하도록 구성되는
회로.
- 제 25 항에 있어서,
상기 제1 캐패시터의 캐패시턴스는 2진 가중화된 캐패시터 어레이 중 가장 작은 캐패시터의 캐패시턴스의 절반인
회로.
- 제 25 항에 있어서,
상기 콘트롤러는 상기 제1 브랜치의 상기 제1 트랜지스터들의 상기 제어 단자에 접속된 출력을 갖는 2진수 대 온도계 디코더를 포함하는
회로.
- 제 27 항에 있어서,
상기 스위칭가능한 캐패시턴스 회로의 복수의 대응하는 스위치에 접속된 최대 유효 비트 및 상기 2진수 대 온도계 디코더의 입력 단자에 접속된 최소 유효 비트를 갖는 디지털 입력 인터페이스를 더 포함하는
회로.
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