JP5488550B2 - ゲート駆動回路および電力変換装置 - Google Patents

Description

この発明は、ゲート駆動回路およびそれを用いた電力変換装置に関する。

従来、Ｐ型電界効果トランジスタとＮ型電界効果トランジスタとを備えるゲート駆動回路が知られている（たとえば、特許文献１参照）。

上記特許文献１には、ＰＭＯＳトランジスタ（Ｐ型電界効果トランジスタ）と、ＰＭＯＳトランジスタのドレインにドレインが接続されるＮＭＯＳトランジスタ（Ｎ型電界効果トランジスタ）とを備える信号駆動回路（ゲート駆動回路）が開示されている。この信号駆動回路では、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートとは接続されており、同一の電圧が印加されるように構成されている。また、ＰＭＯＳトランジスタのソースは、電源電位に接続されるとともに、ＮＭＯＳトランジスタのソースは、接地電位に接続されている。

特開２００６−３４００８８号公報

しかしながら、上記特許文献１に開示されている信号駆動回路では、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートとには、同一の電圧が印加されるように構成されているため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが同時にオン状態になる期間がある。このため、電源電位からＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを介して接地電位に短絡電流が流れることに起因して、消費電力が増大するとともにスイッチングスピードアップの障害になっていた。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、Ｐ型電界効果トランジスタとＮ型電界効果トランジスタとが同時にオン状態になる期間内で発生する短絡電流に起因する消費電力の増大を抑制するとともに、パワー素子を高速スイッチングさせることが可能なゲート駆動回路およびそれを用いた電力変換装置を提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の第１の局面によるゲート駆動回路は、スイッチング素子のゲートを駆動するゲート駆動回路であって、Ｐ型電界効果トランジスタと、Ｐ型電界効果トランジスタに直列に接続されるＮ型電界効果トランジスタと、Ｐ型電界効果トランジスタのゲートおよびＮ型電界効果トランジスタのゲートのうちの少なくとも一方に接続されるとともに、電源に接続されているダイオードとを備え、ツェナーダイオードは、Ｐ型電界効果トランジスタのゲートに印加される電圧を増加させることによりＰ型電界効果トランジスタのゲートに印加される電圧をＰ型電界効果トランジスタのゲートの閾値電圧側にシフトさせるための第１ツェナーダイオードと、Ｎ型電界効果トランジスタのゲートに印加される電圧を減少させることによりＮ型電界効果トランジスタのゲートに印加される電圧をＮ型電界効果トランジスタのゲートの閾値電圧側にシフトさせるための第２ツェナーダイオードとを含み、Ｐ型電界効果トランジスタの閾値電圧と、第１ツェナーダイオードの降伏電圧と、第２ツェナーダイオードの降伏電圧と、Ｎ型電界効果トランジスタの閾値電圧とを加算した合計の電圧は、電源の電圧以上になるように構成されている。なお、閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）とは電界効果トランジスタ（ＦＥＴ）としてドレイン電流を流すために必要なゲート電圧を意味する。ＰｃｈＦＥＴの閾値電圧は正側電源電圧からのゲート電圧、ＮｃｈＦＥＴの閾値電圧は基準電源（０Ｖ）側電源電圧から計られたゲート電圧である。

この第１の局面によるゲート駆動回路では、上記のように、ダイオードが、Ｐ型電界効果トランジスタおよびＮ型電界効果トランジスタのうちの少なくとも一方のゲートに印加される電圧を、Ｐ型電界効果トランジスタおよびＮ型電界効果トランジスタのうちの少なくとも一方のゲートの閾値電圧側にシフトさせることによって、Ｐ型電界効果トランジスタおよびＮ型電界効果トランジスタのうちの少なくとも一方のゲートに印加される電圧と、Ｐ型電界効果トランジスタおよびＮ型電界効果トランジスタのうちの少なくとも一方のゲートの閾値電圧との差が小さくなるので、ゲートに印加される電圧が増加し始めてから（または、減少し始めてから）、Ｐ型電界効果トランジスタおよびＮ型電界効果トランジスタのうちの少なくとも一方がオン状態からオフ状態（または、オフ状態からオン状態）に切り替わるまでの時間を短縮することができる。これにより、Ｐ型電界効果トランジスタとＮ型電界効果トランジスタとの両方が同時にオン状態になる時間を短縮することができるので、短絡電流に起因する消費電力の増大を抑制することができるとともに、パワー素子を高速スイッチングさせることができる。

この発明の第２の局面によるモータ制御装置は、複数のスイッチング素子を含む電力変換部と、複数のスイッチング素子のゲートを駆動するゲート駆動回路とを備え、ゲート駆動回路は、Ｐ型電界効果トランジスタと、Ｐ型電界効果トランジスタに接続されるＮ型電界効果トランジスタと、Ｐ型電界効果トランジスタのゲートおよびＮ型電界効果トランジスタのゲートのうちの少なくとも一方に接続されるとともに、電源に接続されているツェナーダイオードとを含み、ツェナーダイオードは、Ｐ型電界効果トランジスタのゲートに印加される電圧を増加させることによりＰ型電界効果トランジスタのゲートに印加される電圧をＰ型電界効果トランジスタのゲートの閾値電圧側にシフトさせるための第１ツェナーダイオードと、Ｎ型電界効果トランジスタのゲートに印加される電圧を減少させることによりＮ型電界効果トランジスタのゲートに印加される電圧をＮ型電界効果トランジスタのゲートの閾値電圧側にシフトさせるための第２ツェナーダイオードとを含み、Ｐ型電界効果トランジスタの閾値電圧と、第１ツェナーダイオードの降伏電圧と、第２ツェナーダイオードの降伏電圧と、Ｎ型電界効果トランジスタの閾値電圧とを加算した合計の電圧は、電源の電圧以上になるように構成されている。

この第２の局面によるモータ制御装置では、上記のように、ダイオードが、Ｐ型電界効果トランジスタおよびＮ型電界効果トランジスタのうちの少なくとも一方のゲートに印加される電圧を、Ｐ型電界効果トランジスタおよびＮ型電界効果トランジスタのうちの少なくとも一方のゲートの閾値電圧側にシフトさせることによって、Ｐ型電界効果トランジスタおよびＮ型電界効果トランジスタのうちの少なくとも一方のゲートに印加される電圧と、Ｐ型電界効果トランジスタおよびＮ型電界効果トランジスタのうちの少なくとも一方のゲートの閾値電圧との差が小さくなるので、ゲートに印加される電圧が増加し始めてから（または、減少し始めてから）、Ｐ型電界効果トランジスタおよびＮ型電界効果トランジスタのうちの少なくとも一方がオン状態からオフ状態（または、オフ状態からオン状態）に切り替わるまでの時間を短縮することができる。これにより、Ｐ型電界効果トランジスタとＮ型電界効果トランジスタとの両方が同時にオン状態になる時間を短縮することができるので、短絡電流に起因する消費電力の増大を抑制可能なモータ制御装置を提供することができる。

本発明の第１実施形態による電力変換装置（モータ制御装置）のブロック図である。 本発明の第１実施形態による電力変換装置（モータ制御装置）のゲート駆動回路の回路図である。 本発明の第１実施形態による電力変換装置（モータ制御装置）のゲート駆動回路の動作を説明するための電圧波形図である。 比較例によるゲート駆動回路の回路図である。 本発明の第２実施形態による電力変換装置（モータ制御装置）のゲート駆動回路の回路図である。 本発明の第２実施形態による電力変換装置（モータ制御装置）のゲート駆動回路の動作を説明するための電圧波形図である。 シミュレーションにより求めた比較例、第１実施形態および第２実施形態の同時ＯＮ期間、消費電力、回路定数を示す図である。 本発明の第２実施形態の第１変形例によるゲート駆動回路の回路図である。 本発明の第２実施形態の第２変形例によるゲート駆動回路の回路図である。 本発明におけるツェナーダイオードをダイオードで置換する一例である。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
まず、図１を参照して、本発明の第１実施形態による電力変換装置の一例であるモータ制御装置１００の構成について説明する。なお、電力変換装置は本実施形態のゲート駆動回路を用いるものを包含するものであり、高周波電源装置やモータ駆動装置などがある。

図１に示すように、第１実施形態によるモータ制御装置１００は、コンバータ部１と、インバータ部２と、ゲート駆動回路部３と、制御電源４と、制御部５と、入出力ポート（Ｉ／Ｏ）６とを備えている。なお、コンバータ部１はＡＣ電圧からＤＣ電圧へ変換する順変換部の一例であり、インバータ部２は、本発明の「電力変換部」の一例である。

コンバータ部１には、Ｒ端子、Ｓ端子およびＴ端子から３相の交流電源が入力されるように構成されている。コンバータ部１は三相全波整流ダイオードブリッジと三相全波整流ダイオードブリッジの直流出力側の電圧を平滑する平滑用コンデンサを備える。コンバータ部１の入力側には３相交流電源が接続され、コンバータ部１の出力はまた、インバータ部２の入力側に接続されている。また、インバータ部２の出力は、Ｕ端子、Ｖ端子およびＷ端子を介して負荷となるモータ（Ｍ）２００に接続されている。

制御電源４には、Ｒ端子およびＳ端子が接続されており、単相の交流電源が入力されるように構成されている。また、制御電源４は、制御部５とゲート駆動回路部３へ接続され、それらに電源を供給している。また、制御部５には入出力ポート６が接続されており、入出力ポート６を介して外部から指令が入力されるように構成されている。また、制御部５は、ゲート駆動回路部３にＰＷＭゲート駆動信号を出力する。

コンバータ部１には、６つのダイオード７で構成される全波整流回路と１つの平滑用コンデンサ８とが設けられている。コンバータ部１は、交流を直流に変換する機能を有する。インバータ部２には、６つのスイッチング素子９が設けられている。なお、スイッチング素子９は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）と還流ダイオードとから構成されている。

また、ゲート駆動回路部３には、６つのスイッチング素子９のゲートにそれぞれ接続されるゲート駆動回路１１（図２参照）が設けられている。図２はゲート駆動回路の回路図である。ゲート駆動回路１１は、ＰｃｈＦＥＴ１２と、ＮｃｈＦＥＴ１３と、抵抗Ｒ２、Ｒ３、Ｒ４およびＲ５と、２つのツェナーダイオード１４および１５とから構成されている。なお、ＰｃｈＦＥＴ１２は、本発明の「Ｐ型電界効果トランジスタ」の一例である。また、ＮｃｈＦＥＴ１３は、本発明の「Ｎ型電界効果トランジスタ」の一例である。なお、ツェナーダイオード１４は、本発明の「ダイオード」および「第１ダイオード」の一例である。また、ツェナーダイオード１５は、本発明の「ダイオード」および「第２ダイオード」の一例である。

ＰｃｈＦＥＴ１２のソース（Ｓ）は、電源電位（ＶＣＣ）に接続されているとともに、ＰｃｈＦＥＴ１２のドレイン（Ｄ）は、抵抗Ｒ２および抵抗Ｒ３を介してＮｃｈＦＥＴ１３のドレイン（Ｄ）に接続されている。ＮｃｈＦＥＴ１３のソース（Ｓ）は抵抗Ｒ５を介して接地電位（０Ｖ）に接続されている。また、抵抗Ｒ２と抵抗Ｒ３との共通接続点は、インバータ部２のスイッチング素子９のゲート（Ｇ）に接続されている。また、Ｐ型トランジスタ１２のゲート（Ｇ）は、抵抗Ｒ４を介して電源電位（ＶＣＣ）に接続されている。

ここで、第１実施形態では、駆動信号が入力される入力側（抵抗Ｒ１）とＰｃｈＦＥＴ１２のゲート（Ｇ）との間には、ＰｃｈＦＥＴ１２のゲートに印加される電圧を増加させることによりＰｃｈＦＥＴ１２のゲート（Ｇ）に印加される電圧をＰｃｈＦＥＴ１２のゲート（Ｇ）の閾値電圧側にシフトさせるためのツェナーダイオード１４が設けられている。具体的には、ツェナーダイオード１４のアノード側は、抵抗Ｒ１に接続されている。また、ツェナーダイオード１４のカソード側は、ＰｃｈＦＥＴ１２のゲート（Ｇ）に接続されるとともに、抵抗Ｒ４を介して電源電位（ＶＣＣ）に接続されている。また、ツェナーダイオード１４は、ツェナー電圧が電源電位（ＶＣＣ）からＰｃｈＦＥＴ１２のゲート（Ｇ）の閾値電圧を引いた電圧より低い電圧になるように選定されている。

また、ＮｃｈＦＥＴ１３のドレイン（Ｄ）は、抵抗Ｒ２および抵抗Ｒ３を介してＰｃｈＦＥＴ１２のドレイン（Ｄ）に接続される。ＮｃｈＦＥＴ１３のソース（Ｓ）は、接地電位（０Ｖ）に接続されている。ここで、第１実施形態では、駆動信号が入力される入力側（抵抗Ｒ１）とＮｃｈＦＥＴ１３のゲート（Ｇ）との間には、ＮｃｈＦＥＴ１３のゲートに印加される電圧を減少させることによりＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧をＮｃｈＦＥＴ１３のゲート（Ｇ）の閾値電圧側にシフトさせるためのツェナーダイオード１５が設けられている。具体的には、ツェナーダイオード１５のカソード側は、抵抗Ｒ１に接続されている。また、ツェナーダイオード１５のアノード側は、ＮｃｈＦＥＴ１３のゲート（Ｇ）に接続されるとともに、抵抗Ｒ５を介して接地電位（０Ｖ）に接続されている。また、ツェナーダイオード１５は、電源電位（ＶＣＣ）からツェナー電圧を引いた電圧が、ＮｃｈＦＥＴ１３の閾値電圧より高い電圧になるように選定されている。なお、抵抗Ｒ１、Ｒ４及びＲ５は、Ｒ１≪Ｒ４、Ｒ５となるように抵抗値が選定されている。

なお、ＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３とが同時にオン状態になるのを抑制するためには、ＰｃｈＦＥＴ１２の閾値電圧と、ＮｃｈＦＥＴ１３の閾値電圧とを加算した値が、電源電位（ＶＣＣ）以上になるのが望ましい。すなわち、下記の式（１）を満足するのが望ましい。

しかしながら、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のゲート（Ｇ）の閾値電圧は、電源電位（ＶＣＣ）に比べて比較的小さいため、上記の式（１）の状態（特に等号が成り立つ状態）を満足するのが難しい。そこで、上記のように、ツェナーダイオード１４およびツェナーダイオード１５を設けることにより、下記の式（２）を満足するように、ＰｃｈＦＥＴ１２、ＮｃｈＦＥＴ１３、ツェナーダイオード１４およびツェナーダイオード１５が選定される。すなわち、ＰｃｈＦＥＴ１２の閾値電圧と、ツェナーダイオード１４およびツェナーダイオード１５の閾値電圧と、ＮｃｈＦＥＴ１３の閾値電圧とを加算した値が、電源電位（ＶＣＣ）以上になるように選定される。

次に、図２〜図４を参照して、本発明の第１実施形態によるモータ制御装置１００のゲート駆動回路１１の動作を図４に示すツェナーダイオードを使用しない場合の比較例と比較しながら説明する。

まず、図４を参照して、比較例によるゲート駆動回路１１１の構成について説明する。図４に示すように、比較例によるゲート駆動回路１１１では、上記第１実施形態のモータ制御装置１００のゲート駆動回路１１と異なり、第１実施形態の図２においてツェナーダイオード１４とツェナーダイオード１５を除去しＰｃｈＦＥＴ１２のゲート（Ｇ）とＮｃｈＦＥＴ１３のゲート（Ｇ）を駆動信号が入力される抵抗Ｒ１の一端に接続し、ＰｃｈＦＥＴ１２のゲート（Ｇ）と電源電位（ＶＣＣ）との間に接続された抵抗Ｒ４を除去し、ＮｃｈＦＥＴ１３のゲート（Ｇ）と接地電位（０Ｖ）との間に接続された抵抗Ｒ５を除去したものである。ＰｃｈＦＥＴ１２および１１２（ＮｃｈＦＥＴ１３および１１３）の閾値電圧値等の特性は各々同一とする。ＰｃｈＦＥＴ１２および１１２の閾値電圧が、ＮｃｈＦＥＴ１３および１１３の閾値電圧値より高いとして以下説明する。

（期間Ａ）
図３に示すように、期間Ａでは、抵抗Ｒ１を介して、Ｌレベル（０Ｖ）の駆動信号が入力される。ここで、第１実施形態では、抵抗Ｒ１とＰｃｈＦＥＴ１２のゲート（Ｇ）との間にツェナーダイオード１４が設けられているとともに、ＰｃｈＦＥＴ１２のゲート（Ｇ）が抵抗Ｒ４を介して電源電位（ＶＣＣ）に接続されているので、ＰｃｈＦＥＴ１２のゲート（Ｇ）に印加される電圧は、０Ｖよりもツェナーダイオード１４のツェナー電圧分高くなる。一方、比較例では、ＰｃｈＦＥＴ１１２のゲート（Ｇ）に印加される電圧（図３の破線）は、Ｌレベル（０Ｖ）である。

期間Ａでは、第１実施形態のＰｃｈＦＥＴ１２のゲート（Ｇ）に印加される電圧（０Ｖよりもツェナーダイオード１４のツェナー電圧分高い電圧）は、前述したツェナーダイオード１４の選定により、電源電位（ＶＣＣ）からＰｃｈＦＥＴ１２（ＰｃｈＦＥＴ１１２）のゲート電圧（Ｇ）の閾値電圧を引いた値よりも低い。また、比較例のＰ型トランジスタ１１２のゲート（Ｇ）に印加される電圧は、０Ｖであり、ＰｃｈＦＥＴ１２（ＰｃｈＦＥＴ１１２）のゲート電圧（Ｇ）の閾値電圧を引いた値よりも低い。従って、第１実施形態のＰｃｈＦＥＴ１２および比較例のＰｃｈＦＥＴ１１２は、オン状態となる。これにより、インバータ部２（図１参照）のスイッチング素子９のゲートには、電源電位（ＶＣＣ）が印加されて、スイッチング素子９は、オン状態となる。

また、第１実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）には、抵抗Ｒ５を介して、接地電位（０Ｖ）の電圧が印加される。一方、比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）には、抵抗Ｒ１を介して、Ｌレベル（０Ｖ）の電圧が印加される。したがって、ＮｃｈＦＥＴ１３（ＮｃｈＦＥＴ１１３）の閾値電圧よりも低いため、第１実施形態のＮｃｈＦＥＴ１３および比較例のＮｃｈＦＥＴ１１３は、オフ状態となる。

（期間Ｂ）
期間Ｂでは、抵抗Ｒ１を介して入力される駆動信号を、Ｌレベル（０Ｖ）からＨレベル（ＶＣＣ）に変化させる。これにより、第１実施形態のＰｃｈＦＥＴ１２のゲート（Ｇ）および比較例のＰｃｈＦＥＴ１１２のゲート（Ｇ）に印加される電圧は、ＰｃｈＦＥＴのゲート−ソース間の浮遊容量が抵抗Ｒ１を介して徐々に放電されるため、徐々に高くなる。その結果、ゲート（Ｇ）に印加される電圧が電源電位（ＶＣＣ）から閾値電圧を引いた値に等しくなった際に、第１実施形態のＰｃｈＦＥＴ１２および比較例のＰｃｈＦＥＴ１１２は、オフ状態となる。ここで、第１実施形態のＰｃｈＦＥＴ１２には、期間Ａにおいて０Ｖよりツェナーダイオード１４のツェナー電圧分高い電圧が印加されているので、第１実施形態のＰｃｈＦＥＴ１２のゲート（Ｇ）に印加される電圧の方が、比較例のＰｃｈＦＥＴ１１２のゲート（Ｇ）に印加されている電圧よりも閾値電圧に早く到達する。その結果、第１実施形態のＰｃｈＦＥＴ１２は、比較例のＰｃｈＦＥＴ１１２に比べて、早くオフ状態となる。その後、第１実施形態のＰｃｈＦＥＴ１２のゲート（Ｇ）に印加される電圧が、ＶＣＣと等しくなった時点で、ＰｃｈＦＥＴ１２のゲート（Ｇ）には、抵抗Ｒ４を介してＶＣＣの電圧が印加される。一方、比較例のＰｃｈＦＥＴ１１２のゲート（Ｇ）には、抵抗Ｒ１を介してＨレベル（ＶＣＣ）の電圧が印加される。

また、第１実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）および比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加される電圧は、ゲート−ソース間の浮遊容量が抵抗Ｒ１を介して徐々に充電されるため、徐々に高くなる。そして、第１実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧、および、比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加される電圧が閾値電圧に等しくなった際に、第１実施形態のＮｃｈＦＥＴ１３および比較例のＮｃｈＦＥＴ１１３は、オン状態となる。これにより、インバータ部２（図１参照）のスイッチング素子９のゲートには、接地電位（０Ｖ）が印加されて、オフ状態となる。

その後、第１実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）および比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加される電圧は、閾値電圧よりもさらに高くなる。そして、抵抗Ｒ１とＮｃｈＦＥＴ１３のゲート（Ｇ）との間にツェナーダイオード１５が設けられているとともに、ＮｃｈＦＥＴ１３のゲート（Ｇ）が抵抗Ｒ５を介して接地電位（０Ｖ）に接続されているので、第１実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）には、電源電位（ＶＣＣ）よりもツェナーダイオード１５のツェナー電圧分低い電圧が印加される。一方、比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）には、抵抗Ｒ１を介して電源電位（ＶＣＣ）が印加される。

なお、第１実施形態のＮｃｈＦＥＴ１３がオン状態になってから、ＰｃｈＦＥＴ１２がオフ状態になるまでの間は、ＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３との両方がオン状態となっている。同様に、比較例においても、ＮｃｈＦＥＴ１１３がオン状態になってから、ＰｃｈＦＥＴ１１２がオフ状態になるまでの間は、ＰｃｈＦＥＴ１１２とＮｃｈＦＥＴ１１３との両方がオン状態となっている。そして、上記のように、第１実施形態のＰｃｈＦＥＴ１２が比較例のＰｃｈＦＥＴ１１２に比べて早くオフ状態となり、第１実施形態のＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３が両方オン状態である期間（同時オン期間）は、比較例のＰｃｈＦＥＴ１１２およびＮｃｈＦＥＴ１１３がオン状態である期間と比べて短くなる。

（期間Ｃ）
期間Ｃでは、期間Ｂに引き続き、抵抗Ｒ４を介して、Ｈレベル（ＶＣＣ）の駆動信号が入力される。これにより、第１実施形態のＰｃｈＦＥＴ１２のゲート（Ｇ）には、ＶＣＣの電圧が印加されるとともに、比較例のＰｃｈＦＥＴ１１２のゲート（Ｇ）にも、ＶＣＣの電圧が印加される。したがって、第１実施形態のＰｃｈＦＥＴ１２および比較例のＰｃｈＦＥＴ１１２は、オフ状態のままである。

また、第１実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）には、ＶＣＣよりもツェナーダイオード１５のツェナー電圧分低い電圧が印加されるとともに、比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）には、抵抗Ｒ１を介してＶＣＣの電圧が印加される。したがって、第１実施形態のＮｃｈＦＥＴ１２および比較例のＮｃｈＦＥＴ１１２は、オフ状態のままである。その結果、インバータ部２（図１参照）のスイッチング素子９のゲートには、接地電位（０Ｖ）が印加されて、スイッチング素子９は、オフ状態を継続する。

（期間Ｄ）
期間Ｄでは、抵抗Ｒ１を介して、入力される駆動信号が、Ｈレベル（ＶＣＣ）からＬレベル（０Ｖ）に変化する。これにより、第１実施形態のＰ型トランジスタ１２のゲート（Ｇ）および比較例のＰ型トランジスタ１１２のゲート（Ｇ）においては、ゲート−ソース間の浮遊容量が抵抗Ｒ１を介して徐々に充電される。したがって、第１実施形態のＰｃｈＦＥＴ１２のゲート（Ｇ）および比較例のＰｃｈＦＥＴ１１２のゲート（Ｇ）に印加される電圧はすぐには低くならず、徐々に低くなる。そして、第１実施形態のＰｃｈＦＥＴ１２のゲート（Ｇ）に印加される電圧と比較例のＰｃｈＦＥＴ１１２のゲート（Ｇ）に印加される電圧とが、電源電位（ＶＣＣ）から閾値電圧を引いた電圧よりも低くなった時点でＰｃｈＦＥＴ１２およびＰｃｈＦＥＴ１１２はオフ状態からオン状態に変化する。その後、第１実施形態のＰｃｈＦＥＴ１２のゲート（Ｇ）には、０Ｖよりツェナーダイオード１４のツェナー電圧分高い電圧が印加されるとともに、比較例のＰｃｈＦＥＴ１１２のゲート（Ｇ）には、０Ｖの電圧が印加される。

また、第１実施形態のＮｃｈＦＥＴ１３においては、ゲート−ソース間に浮遊容量が徐々に放電するため、ゲート（Ｇ）に印加される電圧は、電源電圧ＶＣＣよりもツェナーダイオード１５のツェナー電圧分低い電圧から徐々に低くなる。ＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧が閾値電圧より低くなった時点で、ＮｃｈＦＥＴ１３はオン状態からオフ状態に変化する。一方、比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加される電圧は、電源電位ＶＣＣから徐々に低くなる。ＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加される電圧が、閾値電圧より低くなった時点で、ＮｃｈＦＥＴ１１３はオン状態からオフ状態に変化する。その後、第１実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧がゼロになった時点で、ＮｃｈＦＥＴ１３のゲート（Ｇ）には、抵抗Ｒ５を介して接地電位０Ｖが印加される。また、比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）には、抵抗Ｒ１を介してＬレベル（０Ｖ）の電圧が印加される。ここで、第１実施形態のＮｃｈＦＥＴ１３には、期間Ｃにおいて電源電位（ＶＣＣ）よりツェナーダイオード１５のツェナー電圧分低い電圧が印加されているので、第１実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧の方が、比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加されている電圧よりも閾値電圧に早く到達する。その結果、第１実施形態のＮｃｈＦＥＴ１３は、比較例のＮｃｈＦＥＴ１１３に比べて、早くオフ状態となる。

なお、第１実施形態のＰｃｈＦＥＴ１２がオン状態になってから、ＮｃｈＦＥＴ１３がオフ状態になるまでの間は、ＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３との両方がオン状態となっている。同様に、比較例のＰｃｈＦＥＴ１１２がオン状態になってから、比較例のＮｃｈＦＥＴ１１３がオフ状態になるまでの間は、比較例のＰｃｈＦＥＴ１１２とＮｃｈＦＥＴ１１３との両方がオン状態となっている。上記のように、第１実施形態のＮｃｈＦＥＴ１３が比較例のＮｃｈＦＥＴ１１３に比べて早くオフ状態となることにより、第１実施形態のＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３が両方オン状態である期間（同時オン期間）は、比較例のＰｃｈＦＥＴ１１２およびＮｃｈＦＥＴ１１３がオン状態である期間と比べて短くなる。

第１実施形態では、上記のように、ツェナーダイオード１４およびツェナーダイオード１５が、それぞれ、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧を、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のゲート（Ｇ）の閾値電圧側にシフトさせることによって、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧と、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のゲート（Ｇ）の閾値電圧との差が小さくなる。これにより、ゲート（Ｇ）に印加される電圧が増加し始めてから、ＰｃｈＦＥＴ１２がオン状態からオフ状態に切り替わる時間を短縮することができるとともに、ゲート（Ｇ）に印加される電圧が減少し始めてから、ＮｃｈＦＥＴ１３がオン状態からオフ状態に切り替わる時間を短縮することができる。その結果、ＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３との両方がオン状態になる時間を短縮することができるので、短絡電流に起因する消費電力の増大を抑制することができるとともに、スイッチング素子９を高速スイッチングさせることができる。

また、第１実施形態では、上記のように、ＰｃｈＦＥＴ１２の閾値電圧と、ツェナーダイオード１４およびツェナーダイオード１５の各ツェナー電圧と、ＮｃｈＦＥＴ１３の閾値電圧とを加算した値が、電源電位（ＶＣＣ）以上になるように構成する。これにより、ＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３とが同時にオン状態になる期間を略ゼロにすることができる。

（第２実施形態）
次に、図５を参照して、第２実施形態のモータ制御装置１００ａのゲート駆動回路１１ａについて説明する。この第２実施形態では、駆動信号が入力される入力側とＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３との間に、それぞれ、コンデンサ１６および１７が設けられている。なお、コンデンサ１６および１７は、それぞれ、本発明の「第１コンデンサ」および「第２コンデンサ」の一例である。

図５に示すように、第２実施形態のモータ制御装置１００ａのゲート駆動回路１１ａでは、駆動信号が入力される入力側（抵抗Ｒ１）とＰｃｈＦＥＴ１２との間には、ツェナーダイオード１４と並列にコンデンサ１６が設けられている。コンデンサ１６は、ＰｃｈＦＥＴ１２がオン状態からオフ状態に移行する際のゲート（Ｇ）に印加される電圧の増加率を大きくする機能を有する。コンデンサ１６の電極１６ａは、抵抗Ｒ４、ツェナーダイオード１４およびＰｃｈＦＥＴ１２のゲート（Ｇ）に接続されているとともに、電極１６ｂは、抵抗Ｒ１に接続されている。

また、第２実施形態では、駆動信号が入力される入力側とＮｃｈＦＥＴ１３との間には、ツェナーダイオード１５と並列にコンデンサ１７が設けられている。コンデンサ１７は、ＮｃｈＦＥＴ１３がオン状態からオフ状態に移行する際のゲート（Ｇ）に印加される電圧の減少率を大きくする機能を有する。コンデンサ１７の電極１７ａは、抵抗Ｒ１に接続されているとともに、電極１７ｂは、抵抗Ｒ５、ツェナーダイオード１５およびＮｃｈＦＥＴ１３のゲート（Ｇ）に接続されている。なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。

次に、図６を参照して、本発明の第２実施形態によるモータ制御装置１００ａのゲート駆動回路１１ａの動作を図４に示す比較例と比較しながら説明する。

（期間Ｅ）
図６に示すように、期間Ｅでは、抵抗Ｒ１を介して、Ｌレベル（０Ｖ）の駆動信号が入力される。ここで、第２実施形態では、上記第１実施形態と同様に、ＰｃｈＦＥＴ１２のゲート（Ｇ）には、０Ｖよりもツェナーダイオード１４のツェナー電圧分高い電圧が印加される。一方、比較例では、ＰｃｈＦＥＴ１１２のゲート（Ｇ）に印加される電圧（図６の破線）は、Ｌレベル（０Ｖ）である。前述のとおり、ツェナーダイオード１４のツェナー電圧は、電源電位（ＶＣＣ）からＰｃｈＦＥＴ１２のゲート（Ｇ）の閾値電圧を引いた値より低くなっている。その結果、ＰｃｈＦＥＴ１２（ＰｃｈＦＥＴ１１２）は、オン状態となる。また、第２実施形態のコンデンサ１６はツェナーダイオード１４のツェナー電圧で充電される。また、このときＰｃｈＦＥＴ１２のゲート−ソース間浮遊容量は、電源電位（ＶＣＣ）からツェナーダイオード１４のツェナー電圧で充電されている。

また、第２実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）には、抵抗Ｒ５を介して、０Ｖの電圧が印加される。同様に、比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）には、抵抗Ｒ１を介して、Ｌレベル（０Ｖ）の電圧が印加される。その結果、ＮｃｈＦＥＴ１３およびＮｃｈＦＥＴ１１３は、オフ状態となる。また、コンデンサ１７の電極１７ａと電極１７ｂとの間の電位差は、０Ｖである。

（期間Ｆ）
期間Ｆでは、抵抗Ｒ１を介して入力される駆動信号を、Ｌレベル（０Ｖ）からＨレベル（ＶＣＣ）に変化させる。このとき、第２実施形態のＰｃｈＦＥＴ１２のゲート（Ｇ）および比較例（図４参照）のＰｃｈＦＥＴ１１２のゲート（Ｇ）に印加される電圧は、ゲート−ソース間の浮遊容量が徐々に放電するので、徐々に高くなる。ここでＰｃｈＦＥＴ１２のゲート−ソース間の浮遊容量は、Ｒ１を介した放電ルートとＲ４を介した放電ルートの二つの放電ルートがある。これに対してＰｃｈＦＥＴ１１２のゲート−ソース間の浮遊容量はＲ１を介した放電ルートのみである。従って、ＰｃｈＦＥＴ１２のゲート−ソース間浮遊容量のほうが、ＰｃｈＦＥＴ１１２のゲート−ソース間浮遊容量より早く放電するため、ＰｃｈＦＥＴ１２のゲート（Ｇ）に印加される電圧の増加率（傾き）は、比較例のＰｃｈＦＥＴ１１２のゲート（Ｇ）に印加される電圧の増加率よりも大きくなる。そして、第２実施形態のＰｃｈＦＥＴ１２および比較例のＰｃｈＦＥＴ１１２は、ゲート（Ｇ）に印加される電圧が電源電位（ＶＣＣ）からゲート（Ｇ）の閾値電圧を引いた電圧値（ここではターンオフ電圧と呼ぶ）より高くなった時点でオフ状態となる。ここで、第２実施形態のＰｃｈＦＥＴ１２には、期間Ｅにおいて０Ｖよりツェナーダイオード１４のツェナー電圧分高い電圧が印加されているとともに印加される電圧の増加率（傾き）が大きくなるので、第２実施形態のＰｃｈＦＥＴ１２のゲート（Ｇ）に印加される電圧の方が、比較例のＰｃｈＦＥＴ１１２のゲート（Ｇ）に印加されている電圧よりもターンオフ電圧に早く到達する。その結果、第２実施形態のＰｃｈＦＥＴ１２は、比較例のＰｃｈＦＥＴ１１２に比べて、早くオフ状態となる。その後、第２実施形態のＰｃｈＦＥＴ１２のゲート（Ｇ）に印加される電圧は、徐々に高くなるが、一般には容量の大きさからＰｃｈＦＥＴ１２のゲート−ソース間の浮遊容量がコンデンサ１６よりも先に蓄積された電荷がゼロとなり、このときＰｃｈＦＥＴ１２に印加される電圧は、電源電位ＶＣＣとなる。その後は、コンデンサ１６のみが放電するが、この放電電流によりＰｃｈＦＥＴ１２のゲート−ソース間の浮遊容量は、放電時とは逆の極性で充電される。これにより、ＰｃｈＦＥＴ１２のゲート(Ｇ)に印加される電圧は、電源電位（ＶＣＣ）を超えて高くなる。このときコンデンサ１６の放電電流は、抵抗Ｒ４とＰｃｈＦＥＴ１２のゲート−ソース間の浮遊容量に分流して流れる。抵抗Ｒ４を流れる電流はＰｃｈＦＥＴ１２のゲート−ソース間の浮遊容量の充電電圧に比例して大きくなる。これに対してコンデンサ１６の放電電流は、放電が進むにつれ減少している。従ってある時点で、抵抗Ｒ４を流れる電流とコンデンサ１６の放電電流は等しくなる。このときＰｃｈＦＥＴ１２のゲート−ソース間の浮遊容量の充電電流はゼロとなり、ＰｃｈＦＥＴ１２のゲート(Ｇ)に印加される電圧はピーク値となる。以後は、コンデンサ１６とＰｃｈＦＥＴ１２のゲート−ソース間の浮遊容量の双方の放電電流が抵抗Ｒ４を流れ、ＰｃｈＦＥＴ１２のゲート(Ｇ)に印加される電圧は徐々に低くなる。双方の放電が完了した時点で、ＰｃｈＦＥＴ１２のゲート(Ｇ)に印加される電圧は電源電位（ＶＣＣ）となる。これに対して比較例のＰｃｈＦＥＴ１２のゲート（Ｇ）に印加される電圧は、徐々に高くなって電源電位（ＶＣＣ）になる。

また、第２実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）および比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加される電圧は、ＰｃｈＦＥＴ１２のゲート（Ｇ）と同様徐々に高くなる。そして、第２実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧、および、比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加される電圧が、閾値電圧と等しくなった際に、第２実施形態のＮｃｈＦＥＴ１３および比較例のＮｃｈＦＥＴ１１３は、オン状態となる。そして、インバータ部２（図１参照）のスイッチング素子９のゲートには、接地電位（０Ｖ）が印加されて、オフ状態となる。その後、ＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧は、徐々に高くなり、電源電位(ＶＣＣ)よりもツェナーダイオード１５のツェナー電圧分低い電圧になる。また、比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加される電圧は、電源電位（ＶＣＣ）になる。

そして、上記のように、第２実施形態のＰｃｈＦＥＴ１２が比較例のＰｃｈＦＥＴ１１２に比べて早くオフ状態となるため、第２実施形態のＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３が両方オン状態である期間（同時オン期間）は、比較例のＰｃｈＦＥＴ１１２およびＮｃｈＦＥＴ１１３がオン状態である期間と比べて短くなる。

（期間Ｇ）
期間Ｇでは、期間Ｆに引き続き、抵抗Ｒ１を介して、Ｈレベル（ＶＣＣ）の駆動信号が入力される。これにより、第２実施形態のＰｃｈＦＥＴ１２および比較例のＰｃｈＦＥＴ１１２は、オフ状態のままである。また、第２実施形態のＮｃｈＦＥＴ１３および比較例のＮｃｈＦＥＴ１１３は、オン状態のままである。

（期間Ｈ）
期間Ｈでは、抵抗Ｒ１を介して、入力される駆動信号が、Ｈレベル（ＶＣＣ）からＬレベル（０Ｖ）に変化する。これにより、第２実施形態のＰｃｈＦＥＴ１２のゲート（Ｇ）および比較例のＰｃｈＦＥＴ１１２のゲート（Ｇ）に印加される電圧は、徐々に低くなる。第２実施形態、比較例とも、ＰｃｈＦＥＴ１２またはＮｃｈＦＥＴ１１２のゲート（Ｇ）に印加される電圧が、電源電位（ＶＣＣ）からＰｃｈＦＥＴ１２またはＰｃｈＦＥＴ１１２のゲート（Ｇ）の閾値電圧を引いた電圧（ここではターンオン電圧と呼ぶ）に等しくなったときに、ＰｃｈＦＥＴ１２および比較例のＰｃｈＦＥＴ１１２は、オン状態となる。その後、第２実施形態のＰｃｈＦＥＴ１２のゲート（Ｇ）には、０Ｖよりツェナーダイオード１４のツェナー電圧分高い電圧が印加されるとともに、比較例のＰｃｈＦＥＴ１１２のゲート（Ｇ）には、０Ｖの電圧が印加される。

また、第２実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）および比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加される電圧は、ゲート−ソース間の浮遊容量がＲ１を介して徐々に放電するので、徐々に低くなる。このとき期間ＦにおけるＰｃｈＦＥＴ１２と同様、比較例に比べて抵抗Ｒ５を流れる放電電流が加算されるため、ＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧は、比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加される電圧よりも増加率（傾き）が大きくなる。そして、第２実施形態のＮｃｈＦＥＴ１３および比較例のＮｃｈＦＥＴ１１３は、ゲート（Ｇ）に印加される電圧がゲート（Ｇ）の閾値電圧より低くなった時点でオフ状態となる。その後、第２実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧は、徐々に増加するが、一般には容量の大きさからＮｃｈＦＥＴ１３のゲート−ソース間の浮遊容量がコンデンサ１７よりも先に蓄積された電荷がゼロとなり、このときＮｃｈＦＥＴ１３に印加される電圧は、Ｌレベル(０Ｖ)となる。その後は、コンデンサ１７のみが放電するが、この放電電流によりＮｃｈＦＥＴ１３のゲート−ソース間の浮遊容量は、放電時とは逆の極性で充電される。これにより、ＮｃｈＦＥＴ１３のゲート(Ｇ)に印加される電圧は、Ｌレベル(０Ｖ)よりも低くなる。このときコンデンサ１７の放電電流は、抵抗Ｒ５とＮｃｈＦＥＴ１３のゲート−ソース間の浮遊容量に分流して流れる。抵抗Ｒ５を流れる電流はＮｃｈＦＥＴ１３のゲート−ソース間の浮遊容量の充電電圧に比例して大きくなる。これに対してコンデンサ１７の放電電流は、放電が進むにつれ減少している。従ってある時点で、抵抗Ｒ５を流れる電流とコンデンサ１７の放電電流は等しくなる。このときＮｃｈＦＥＴ１３のゲート−ソース間の浮遊容量の充電電流はゼロとなり、ＮｃｈＦＥＴ１３のゲート(Ｇ)に印加される電圧は最低値となる。以後は、コンデンサ１７とＮｃｈＦＥＴ１３のゲート−ソース間の浮遊容量の双方の放電電流が抵抗Ｒ５を流れ、ＮｃｈＦＥＴ１３のゲート(Ｇ)に印加される電圧は徐々に高くなる。双方の放電が完了した時点で、ＮｃｈＦＥＴ１３のゲート(Ｇ)に印加される電圧はＬレベル(０Ｖ)となる。これに対して比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加される電圧は、徐々に低くなってＬレベル（０Ｖ）となる。ここで、第２実施形態のＮｃｈＦＥＴ１３には、期間Ｇにおいて電源電位（ＶＣＣ）よりツェナーダイオード１５のツェナー電圧分低い電圧が印加されているとともに、第２実施形態のＮｃｈＦＥＴ１３に印加される電圧の減少率が比較例のＮｃｈＦＥＴ１１３に印加される電圧の減少率よりも大きいので、第２実施形態のＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧の方が、比較例のＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加されている電圧よりも閾値電圧に早く到達する。その結果、第２実施形態のＮｃｈＦＥＴ１３は、比較例のＮｃｈＦＥＴ１１３に比べて、早くオフ状態となる。

そして、上記のように、第２実施形態のＮｃｈＦＥＴ１３が比較例のＮｃｈＦＥＴ１１３に比べて早くオフ状態となるため、第２実施形態のＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３が両方オン状態である期間（同時オン期間）は、比較例のＰｃｈＦＥＴ１１２およびＮｃｈＦＥＴ１１３がオン状態である期間と比べて短くなる。

第２実施形態では、上記のように、ＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３との両方がオン状態になる時間をより短縮することができる。その結果、短絡電流に起因する消費電力の増大をより抑制することができる。

（シミュレーション）
次に、図７を参照して、比較例（図４参照）、第１実施形態（図２参照）および第２実施形態（図５参照）のゲート駆動回路の消費電力について行ったシミュレーションについて説明する。

シミュレーションの条件としては、比較例のＰｃｈＦＥＴ１１２およびＮｃｈＦＥＴ１１３と、第１実施形態（第２実施形態）のＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３には、Ｌレベルの電圧（０Ｖ）とＨレベルの電圧（１３Ｖ）とが印加されるとする。また、Ｌレベルの電圧（０Ｖ）とＨレベルの電圧（１３Ｖ）とは、１００ｋＨｚの周期で交互に印加されるとする。また、比較例のＰｃｈＦＥＴ１１２およびＮｃｈＦＥＴ１１３、第１実施形態（第２実施形態）のＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３に接続される抵抗Ｒ１の抵抗は、１３０Ωとする。また、比較例のＰｃｈＦＥＴ１１２およびＮｃｈＦＥＴ１１３の間、および、第１実施形態（第２実施形態）のＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３の間に設けられる抵抗Ｒ２およびＲ３の抵抗は、それぞれ、１０Ωおよび１Ωとする。また、第１実施形態（第２実施形態）のＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３にそれぞれ接続される抵抗Ｒ４およびＲ５の抵抗は、１０ｋΩとする。また、第２実施形態のコンデンサ１６および１７の静電容量は、それぞれ、２２０ｐＦとする。また、比較例のＰｃｈＦＥＴ１１２、第１実施形態（第２実施形態）のＰｃｈＦＥＴ１２の閾値電圧は、それぞれ、１．７Ｖとする。また、比較例のＮｃｈＦＥＴ１１３、第１実施形態（第２実施形態）のＮｃｈＦＥＴ１３の閾値電圧は、それぞれ、１．１５Ｖとする。

上記のような条件によりシミュレーションを行ったところ、比較例によるゲート駆動回路１１１（図４参照）では、ＰｃｈＦＥＴ１１２およびＮｃｈＦＥＴ１１３に印加される電圧がＬレベル（０Ｖ）からＨレベル（１３Ｖ）に変化する際（図３の期間Ｂ参照）に、ＰｃｈＦＥＴ１１２とＮｃｈＦＥＴ１１３との両方がオン状態である期間が１０５ｎｓになることが判明した。また、ＰｃｈＦＥＴ１１２およびＮｃｈＦＥＴ１１３に印加される電圧がＨレベル（１３Ｖ）からＬレベル（０Ｖ）に変化する際（図３の期間Ｄ参照）に、ＰｃｈＦＥＴ１１２とＮｃｈＦＥＴ１１３との両方がオン状態である期間が７０ｎｓになることが判明した。その結果、ＰｃｈＦＥＴ１１２から抵抗Ｒ２およびＲ３を介してＮｃｈＦＥＴ１１３に短絡電流が流れることにより消費される電力は、０．２７Ｗになることが判明した。

なお、ＰｃｈＦＥＴ１１２およびＮｃｈＦＥＴ１１３に印加される電圧がＬレベル（０Ｖ）からＨレベル（１３Ｖ）に変化し始めてから、スイッチング素子９がオン状態からオフ状態に変化し始めるまでの時間（ＯＮ遅延）は、１３ｎｓになることが確認された。また、ＰｃｈＦＥＴ１１２およびＮｃｈＦＥＴ１１３に印加される電圧がＨレベル（１３Ｖ）からＬレベル（０Ｖ）に変化し始めてから、スイッチング素子９がオフ状態からオン状態（ＯＦＦ遅延）に変化し始めるまでの時間は、６５ｎｓになることが確認された。

次に、第１実施形態によるゲート駆動回路１１（図２参照）では、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３に印加される電圧がＬレベル（０Ｖ）からＨレベル（１３Ｖ）に変化する際（図３の期間Ｂ参照）に、ＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３との両方がオン状態である期間が５８ｎｓになることが判明した。また、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３に印加される電圧がＨレベル（１３Ｖ）からＬレベル（０Ｖ）に変化する際（図３の期間Ｄ参照）に、ＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３との両方がオン状態である期間が０ｓになることが判明した。すなわち、第１実施形態のＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３との両方がオン状態である合計の期間５８ｎｓ（＝５８ｎｓ＋０ｓ）は、比較例のＰｃｈＦＥＴ１１２とＮｃｈＦＥＴ１１３との両方がオン状態である合計の期間１７５ｎｓ（＝１０５ｎｓ＋７０ｎｓ）よりも短くなることが確認された。つまり、ツェナーダイオード１４および１５を設けることにより、ＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３との両方がオン状態である期間が短くなることが確認された。その結果、ＰｃｈＦＥＴ１２から抵抗Ｒ２およびＲ３を介してＮｃｈＦＥＴ１３に短絡電流が流れることにより消費される電力は、０．０９Ｗになり、比較例（０．２７Ｗ）と比べて小さくなることが判明した。

なお、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３に印加される電圧がＬレベル（０Ｖ）からＨレベル（１３Ｖ）に変化し始めてから、スイッチング素子９がオン状態からオフ状態に変化し始めるまでの時間（ＯＮ遅延）は、１５ｎｓになることが確認された。また、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３に印加される電圧がＨレベル（１３Ｖ）からＬレベル（０Ｖ）に変化し始めてから、スイッチング素子９がオフ状態からオン状態に変化し始めるまでの時間（ＯＦＦ遅延）は、１８ｎｓになることが確認された。

次に、第２実施形態によるゲート駆動回路１１（図５参照）では、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３に印加される電圧がＬレベル（０Ｖ）からＨレベル（１３Ｖ）に変化する際（図６の期間Ｆ参照）に、ＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３との両方がオン状態である期間が１５ｎｓになることが判明した。また、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３に印加される電圧がＨレベル（１３Ｖ）からＬレベル（０Ｖ）に変化する際（図６の期間Ｈ参照）に、ＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３との両方がオン状態である期間が０ｓになることが判明した。すなわち、第２実施形態のＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３との両方がオン状態である合計の期間１５ｎｓ（＝１５ｎｓ＋０ｓ）は、比較例のＰｃｈＦＥＴ１１２とＮｃｈＦＥＴ１１３との両方がオン状態である合計の期間１７５ｎｓ（＝１０５ｎｓ＋７０ｎｓ）、および、第１実施形態のＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３との両方がオン状態である合計の期間５８ｎｓ（＝５８ｎｓ＋０ｓ）よりも短くなることが確認された。つまり、ツェナーダイオード１４および１５と、コンデンサ１６および１７とを設けることにより、ＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１３との両方がオン状態である期間がより短くなることが確認された。その結果、ＰｃｈＦＥＴ１２から抵抗Ｒ２およびＲ３を介してＮｃｈＦＥＴ１３に短絡電流が流れることにより消費される電力は、０．０２Ｗになり、比較例（０．２７Ｗ）および第１実施形態（０．０９Ｗ）と比べて小さくなることが判明した。

なお、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３に印加される電圧がＬレベル（０Ｖ）からＨレベル（１３Ｖ）に変化し始めてから、スイッチング素子９がオン状態からオフ状態に変化し始めるまでの時間（ＯＮ遅延）は、上記第１実施形態と同じ１５ｎｓになることが確認された。また、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３に印加される電圧がＨレベル（１３Ｖ）からＬレベル（０Ｖ）に変化し始めてから、スイッチング素子９がオフ状態からオン状態になるまでの時間（ＯＦＦ遅延）は、上記第１実施形態と同じ１８ｎｓになることが確認された。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１および第２実施形態では、入力側とＰｃｈＦＥＴとの間、および、入力側とＮｃｈＦＥＴとの間の両方にツェナーダイオードを設ける例を示したが、本発明はこれに限られない。たとえば、入力側とＰｃｈＦＥＴとの間、または、入力側とＮｃｈＦＥＴとの間の一方にツェナーダイオードを設けてもよい。

また、上記第１および第２実施形態では、入力側とＰｃｈＦＥＴとの間、および、入力側とＮｃｈＦＥＴとの間の両方にツェナーダイオードを設ける例を示したが、本発明はこれに限られない。たとえば、入力側とＰｃｈＦＥＴとの間、および、入力側とＮｃｈＦＥＴとの間にツェナーダイオード以外のダイオードを設けてもよい。

また、上記第１および第２実施形態では、インバータ部に含まれるスイッチング素子が、電解効果トランジスタと還流ダイオードとから構成されている例を示したが、本発明はこれに限られない。たとえば、スイッチング素子をＩＧＢＴと還流ダイオードとから構成してもよい。

また、上記第２実施形態では、入力側とＰｃｈＦＥＴとの間、および、入力側とＮｃｈＦＥＴとの間の両方にコンデンサを設ける例を示したが、本発明はこれに限られない。たとえば、入力側とＰ型の電界効果トランジスタとの間、または、入力側とＮｃｈＦＥＴとの間の一方にコンデンサを設けてもよい。

また、上記第２実施形態では、入力側とＰｃｈＦＥＴとの間、および、入力側とＮｃｈＦＥＴとの間に、それぞれ、ツェナーダイオードとコンデンサとを並列に設ける例を示したが、本発明はこれに限られない。たとえば、図８に示す第２実施形態の第１変形例によるゲート駆動回路１１ｂのように、入力側とＰｃｈＦＥＴ１２との間にツェナーダイオード１４とコンデンサ１６とに並列に放電用ダイオード１８を設けるとともに、ツェナーダイオード１４とＰｃｈＦＥＴ１２のゲート（Ｇ）との間に逆流防止ダイオード１９を設けてもよい。さらに、入力側とＮｃｈＦＥＴ１３との間にツェナーダイオード１５とコンデンサ１７とに並列に放電用ダイオード２０を設けるとともに、ツェナーダイオード１５とＮｃｈＦＥＴ１３のゲート（Ｇ）との間に逆流防止ダイオード２１を設けてもよい。これにより、放電用ダイオード１８および放電用ダイオード２０を介してＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３に電圧を印加することができるので、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３の容量が大きくなった場合でも、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のオンオフを容易に行うことができる。

さらなる第２実施形態の第２変形例を図９に示す。第２実施形態（図５）と異なる点は、図９に示すように、ツェナーダイオード１４を、電源電位ＶＣＣとＰｃｈＦＥＴ１２のゲート（Ｇ）との間に配置するとともに、ツェナーダイオード１５を、接地電位（０Ｖ）とＮｃｈＦＥＴ１３のゲート（Ｇ）との間に配置したことである。なお、ツェナーダイオード１４（ツェナーダイオード１５でも同様）のツェナー電圧はＰｃｈＦＥＴ１２（ＮｃｈＦＥＴ１３でも同様）の閾値電圧よりも高く設定されている。また、ＰｃｈＦＥＴ１２（ＮｃｈＦＥＴ１３でも同様）のオン時にＰｃｈＦＥＴ１２のゲートとソース間電圧をツェナー電圧に維持するため、コンデンサ１６と並列に抵抗Ｒ６（Ｒ６≪Ｒ４）が、およびコンデンサ１７と並列に抵抗Ｒ７（Ｒ７≪Ｒ５）が設けられている。これによりＰｃｈＦＥＴ１２のオン時に抵抗Ｒ６を流れている電流の一部がツェナーダイオード１４を流れるので、ＰｃｈＦＥＴ１２のゲートとソース間電圧はツェナー電圧に維持される。以上はＮｃｈＦＥＴ１３においても同様である。

この第２実施形態の第２変形例の場合、ＰｃｈＦＥＴ１２のオン時、ゲート(Ｇ)にはツェナーダイオード１４のツェナー電圧が印加（ツェナー電圧で抑制）され、ＮｃｈＦＥＴ１３のオン時、ゲート(Ｇ)にはツェナーダイオード１５のツェナー電圧が印加（ツェナー電圧で抑制）されており、第２実施形態で説明した動作と同様にオフ動作への切り替わりに際しては、比較例のＰｃｈＦＥＴ１１２およびＮｃｈＦＥＴ１１３のゲート（Ｇ）に印加されている電圧よりも閾値電圧に早く到達する。さらにコンデンサ１６は、ＰｃｈＦＥＴ１２がオン状態からオフ状態に移行する際のゲート（Ｇ）に印加される電圧の増加率を大きくし、コンデンサ１７は、ＮｃｈＦＥＴ１３がオン状態からオフ状態に移行する際のゲート（Ｇ）に印加される電圧の減少率を大きくする機能を有するので、この点からも閾値電圧に早く到達する。このように、この変形例は第２実施形態と回路構成に上述の相違部分はあるが、第２実施形態と同様の効果が得られる。

また、第１実施形態（図２）、第２実施形態（図５）、第２実施形態の第１変形例（図８）、および、第２実施形態の第２変形例（図９）では、上記のように、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧を、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のゲート（Ｇ）の閾値電圧側にシフトさせるためにツェナーダイオード１４および１５を用いる例を示したが、本発明はこれに限られない。たとえば、これらツェナーダイオードを図１０に示すダイオードで構成する回路で置き換えてもよい。図１０に示すように、通常のダイオードを用いる場合には、ツェナー電圧（降伏電圧）に相当する電圧をダイオードの順電圧降下で代用し、ツェナー電圧に相当する大きさの電圧とするために１つ以上（図１０では、３つ）のダイオード１４ａ（１５ａ）を直列に接続している。またツェナーダイオードの順方向特性を代用するために、この１つ以上のダイオード１４ａ（１５ａ）の直列接続体と逆並列に１個のダイオード１４ｂ（１５ｂ）を接続している。

上述のようにダイオード順方向降下電圧がツェナーダイオードの降伏電圧に略等しくなるように１つ以上のダイオード１４ａ（１５ａ）を直列接続した直列接続体と、直列接続体とは逆極性にしたダイオード１４ｂ（１５ｂ）とを並列接続した並列接続体を準備する。そしてツェナーダイオードのカソード（Ｋ）側が逆極性にしたダイオードのカソード側に、ツェナーダイオードのアノード（Ａ）側が逆極性にしたダイオードのアノード側になるようにツェナーダイオードを並列接続体に置換する。

１ コンバータ部（順変換部）
２ インバータ部（電力変換部）
３ ゲート駆動回路部
４ 制御電源
５ 制御部
６ Ｉ／Ｏ
７ ダイオード
８ 平滑用コンデンサ
９ スイッチング素子
１１、１１ａ、１１ｂ ゲート駆動回路
１２ ＰｃｈＦＥＴ（Ｐ型電界効果トランジスタ）
１３ ＮｃｈＦＥＴ（Ｎ型電界効果トランジスタ）
１４ ツェナーダイオード（ダイオード、第１ツェナーダイオード）
１５ ツェナーダイオード（ダイオード、第２ツェナーダイオード）
１６ コンデンサ（第１コンデンサ）
１７ コンデンサ（第２コンデンサ）
１８、２０ 放電用ダイオード
１００、１００ａ モータ制御装置（電力変換装置）

Claims (8)

1. スイッチング素子のゲートを駆動するゲート駆動回路であって、
   Ｐ型電界効果トランジスタと、
   前記Ｐ型電界効果トランジスタに直列に接続されるＮ型電界効果トランジスタと、
   前記Ｐ型電界効果トランジスタのゲートおよび前記Ｎ型電界効果トランジスタのゲートのうちの少なくとも一方に接続されるとともに、電源に接続されているツェナーダイオードとを備え、
   前記ツェナーダイオードは、前記Ｐ型電界効果トランジスタのゲートに印加される電圧を増加させることにより前記Ｐ型電界効果トランジスタのゲートに印加される電圧を前記Ｐ型電界効果トランジスタのゲートの閾値電圧側にシフトさせるための第１ツェナーダイオードと、前記Ｎ型電界効果トランジスタのゲートに印加される電圧を減少させることにより前記Ｎ型電界効果トランジスタのゲートに印加される電圧を前記Ｎ型電界効果トランジスタのゲートの閾値電圧側にシフトさせるための第２ツェナーダイオードとを含み、
   前記Ｐ型電界効果トランジスタの閾値電圧と、前記第１ツェナーダイオードの降伏電圧と、前記第２ツェナーダイオードの降伏電圧と、前記Ｎ型電界効果トランジスタの閾値電圧とを加算した合計の電圧は、前記電源の電圧以上になるように構成されている、ゲート駆動回路。
2. 前記第１ツェナーダイオードは、前記ゲート駆動回路を駆動する信号が入力される入力側に接続されるとともに、前記第１ツェナーダイオードの前記ゲート駆動回路を駆動する信号が入力される入力側とは反対側と、前記Ｐ型電界効果トランジスタのゲートとは、前記電源に接続されている、請求項１に記載のゲート駆動回路。
3. 前記第２ツェナーダイオードは、前記ゲート駆動回路を駆動する信号が入力される入力側に接続されるとともに、前記第２ツェナーダイオードの前記ゲート駆動回路を駆動する信号が入力される入力側とは反対側と、前記Ｎ型電界効果トランジスタのゲートとは、接地電位に接続されている、請求項１または２に記載のゲート駆動回路。
4. ゲート駆動回路を駆動する信号が入力される入力側と、前記Ｐ型電界効果トランジスタのゲートおよび前記Ｎ型電界効果トランジスタのゲートのうちの少なくとも一方との間に、前記ツェナーダイオードと並列に設けられるコンデンサをさらに備える、請求項１〜３のいずれか１項に記載のゲート駆動回路。
5. 前記コンデンサは、前記Ｐ型電界効果トランジスタがオン状態からオフ状態に移行する際のゲートに印加される電圧の増加率を大きくするための第１コンデンサと、前記Ｎ型電界効果トランジスタがオン状態からオフ状態に移行する際のゲートに印加される電圧の減少率を大きくするための第２コンデンサとを含む、請求項４に記載のゲート駆動回路。
6. 前記ゲート駆動回路を駆動する信号が入力される入力側と、前記Ｐ型電界効果トランジスタのゲートおよび前記Ｎ型電界効果トランジスタのゲートのうちの少なくとも一方との間に、前記ツェナーダイオードおよび前記コンデンサと並列に設けられる放電用ダイオードをさらに備える、請求項４または５に記載のゲート駆動回路。
7. 前記Ｐ型電界効果トランジスタのゲートおよび前記Ｎ型電界効果トランジスタのゲートは、各々抵抗値の等しい第１の抵抗を介して前記電源に接続され、
   ゲート駆動回路を駆動する信号が入力される入力側と、前記Ｐ型電界効果トランジスタのゲートおよび前記Ｎ型電界効果トランジスタのゲートとの間には、前記第１の抵抗よりも抵抗が１桁以上小さい第２の抵抗が配置されている、請求項１に記載のゲート駆動回路。
8. 複数のスイッチング素子を含む電力変換部と、
   前記複数のスイッチング素子のゲートを駆動するゲート駆動回路とを備え、
   前記ゲート駆動回路は、
   Ｐ型電界効果トランジスタと、
   前記Ｐ型電界効果トランジスタに接続されるＮ型電界効果トランジスタと、
   前記Ｐ型電界効果トランジスタのゲートおよび前記Ｎ型電界効果トランジスタのゲートのうちの少なくとも一方に接続されるとともに、電源に接続されているツェナーダイオードとを含み、
   前記ツェナーダイオードは、前記Ｐ型電界効果トランジスタのゲートに印加される電圧を増加させることにより前記Ｐ型電界効果トランジスタのゲートに印加される電圧を前記Ｐ型電界効果トランジスタのゲートの閾値電圧側にシフトさせるための第１ツェナーダイオードと、前記Ｎ型電界効果トランジスタのゲートに印加される電圧を減少させることにより前記Ｎ型電界効果トランジスタのゲートに印加される電圧を前記Ｎ型電界効果トランジスタのゲートの閾値電圧側にシフトさせるための第２ツェナーダイオードとを含み、
   前記Ｐ型電界効果トランジスタの閾値電圧と、前記第１ツェナーダイオードの降伏電圧と、前記第２ツェナーダイオードの降伏電圧と、前記Ｎ型電界効果トランジスタの閾値電圧とを加算した合計の電圧は、前記電源の電圧以上になるように構成されている、電力変換装置。

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