JP6370279B2 - ブートストラップ補償回路およびパワーモジュール - Google Patents

ブートストラップ補償回路およびパワーモジュール Download PDF

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Description

本明細書に開示される技術は、ブートストラップ補償回路およびパワーモジュールに関し、特に、トーテムポール接続されたハイサイドスイッチング素子の制御に用いられるブートストラップ回路に電流を供給するブートストラップ補償回路、および、それを備えるパワーモジュールに関するものである。
一般に、インバータ回路などのトーテムポール接続されたパワーデバイスのそれぞれを駆動するパワーデバイス制御回路では、ハイサイドの制御回路およびローサイドの制御回路に対し、絶縁された個別の電源をそれぞれ使用する必要がある。
単相インバータを制御するパワーデバイス制御回路では、ハイサイドに２つの絶縁電源、ローサイドに１つの絶縁電源の合計３つの絶縁電源を必要となる。
さらに、３相インバータを制御するパワーデバイス制御回路では、ハイサイドに３つの絶縁電源が必要となるため、合計４つの絶縁電源が必要となり、パワーデバイス制御回路が大規模化する課題がある。
一方、電源数削減のため、ハイサイドの制御回路の電源としてブートストラップ回路を用いて、３相インバータを制御するパワーデバイス制御回路の電源を１電源とする構成も存在する。
しかし、ブートストラップ回路は、ハイサイドのパワーデバイスのＯＮ動作中には、コンデンサに充電ができない。よって、ハイサイドのパワーデバイスのＯＮ動作時間が長い場合には電源電圧が低下するため、パワーデバイスのＯＮ動作時間が長い制御方式に対しては適応が困難である。
そこで、ブートストラップ回路におけるコンデンサを十分に充電することができ、かつ、回路を簡略化および小型化することを目的として、ブートストラップ補償回路が提案される（たとえば、特許文献１を参照）。
特開２０１１−２３４４３０号公報
しかし、特許文献１に示されるようなブートストラップ補償回路を用いる場合、６００Ｖまたは１２００Ｖなどの高電圧が印加される用途への適用を考慮すると、その応答速度が問題となる。
ブートストラップ補償回路における抵抗分圧回路は、上記のように電源電圧の高電位側と基準電位との間に設けられる必要がある。また、抵抗分圧回路は、分圧抵抗に流れる電流を抑えるために、高い抵抗値の抵抗を有する必要がある。
その結果、分圧抵抗での電流消費が抑えられる一方で、抵抗に付随する寄生容量とで形成されるＣＲ回路の時定数が大きくなり、応答速度が低下する。
電源電圧が基準電位より上昇し、抵抗分圧回路の出力が切り換わることによって出力回路の出力がオン状態からオフ状態に切り換わるが、当該電源電圧の変動に対し、抵抗分圧回路の出力応答が遅いため、出力回路の出力のオン状態とオフ状態とのスイッチングにも遅れが生じる。
出力回路の負荷回路が、出力回路と基準電位との間に設けられる場合は、電源電圧の上昇時から出力回路の出力がオフ状態となるまでの間に、負荷回路および出力回路に過大な電力が印加されてしまう。
また、上記の応答速度の低下に対し、過渡応答信号を用いて高速応答を実現する方法が考えられる。しかし、この場合でも、信号発生が速い一方で永続しない過渡応答信号の消失後、永続するものの信号発生が遅い直流信号が発生するまでの間に出力回路がオン状態となり、やはり、負荷回路および出力回路に過大な電力が印加されてしまう。
なお、通常ＩＣパッケージの放熱性などから、許容消費電力は数百ｍＷ以下である。６００Ｖまたは１２００Ｖなどといった電圧印加下で上記を満たすには、ＭΩ規模の分圧抵抗が必要となる。
これに付随する寄生容量が数ｐＦであるとき、時定数はＭΩ×数ｐＦでμｓオーダーの応答速度となる。一方、高電位側の電源電圧と基準電位との間の過渡応答は数ｋＶ／μｓオーダーである。よって、μｓオーダーで応答し、出力回路がオフ状態となるまでに負荷回路および出力回路に数１０Ｗなどの過大な電力が印加されることとなる。
本明細書に開示される技術は、上記のような問題を解決するためのものであり、応答速度の低下を抑制することができるブートストラップ補償回路およびそれを備えるパワーモジュールに関するものである。
本明細書に開示される技術の一態様に関するブートストラップ補償回路は、ブートストラップ回路に電流を供給するブートストラップ補償回路であり、前記ブートストラップ回路は、高電圧側電位と低電圧側電位との間に高電圧側から順にトーテムポール接続されたハイサイドスイッチング素子およびローサイドスイッチング素子の駆動をそれぞれ制御するハイサイド制御回路およびローサイド制御回路のうちの、前記ハイサイド制御回路に電圧を供給するため、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子との接続点である基準電位と、前記ハイサイド制御回路との間に接続される第１コンデンサを備え、前記ブートストラップ補償回路は、前記高電圧側電位に対するフローティング電位と、前記基準電位との間に直列に接続される複数の抵抗と、一端が、複数の前記抵抗の間の点である分圧電位取り出し点に接続され、他端が、前記基準電位に接続される第２コンデンサと、前記分圧電位取り出し点の電位に基づいて、前記第１コンデンサに電流を供給する出力回路とを備える。
本明細書に開示される技術の一態様に関するパワーモジュールは、上記のブートストラップ補償回路と、前記ハイサイドスイッチング素子と、前記ローサイドスイッチング素子と、前記ハイサイド制御回路と、前記ローサイド制御回路と、前記ブートストラップ回路とを備える。
本明細書に開示される技術の別の態様に関するブートストラップ補償回路は、ブートストラップ回路に電流を供給するブートストラップ補償回路であり、前記ブートストラップ回路は、高電圧側電位と低電圧側電位との間に高電圧側から順にトーテムポール接続されたハイサイドスイッチング素子およびローサイドスイッチング素子の駆動をそれぞれ制御するハイサイド制御回路およびローサイド制御回路のうちの、前記ハイサイド制御回路に電圧を供給するため、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子との接続点である基準電位と、前記ハイサイド制御回路との間に接続されるコンデンサを備え、前記ブートストラップ補償回路は、前記高電圧側電位に対するフローティング電位と、前記基準電位との間に直列に接続される複数の第１抵抗と、ドレインが、複数の前記第１抵抗の間の点である分圧電位取り出し点に接続され、ソースおよびゲートが、前記基準電位に接続される第１ＭＯＳＦＥＴと、前記分圧電位取り出し点の電位に基づいて、前記コンデンサに電流を供給する出力回路とを備える。
本明細書に開示される技術の別の態様に関するパワーモジュールは、上記のブートストラップ補償回路と、前記ハイサイドスイッチング素子と、前記ローサイドスイッチング素子と、前記ハイサイド制御回路と、前記ローサイド制御回路と、前記ブートストラップ回路とを備える。
本明細書に開示される技術の一態様に関するブートストラップ補償回路は、ブートストラップ回路に電流を供給するブートストラップ補償回路であり、前記ブートストラップ回路は、高電圧側電位と低電圧側電位との間に高電圧側から順にトーテムポール接続されたハイサイドスイッチング素子およびローサイドスイッチング素子の駆動をそれぞれ制御するハイサイド制御回路およびローサイド制御回路のうちの、前記ハイサイド制御回路に電圧を供給するため、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子との接続点である基準電位と、前記ハイサイド制御回路との間に接続される第１コンデンサを備え、前記ブートストラップ補償回路は、前記高電圧側電位に対するフローティング電位と、前記基準電位との間に直列に接続される複数の抵抗と、一端が、複数の前記抵抗の間の点である分圧電位取り出し点に接続され、他端が、前記基準電位に接続される第２コンデンサと、前記分圧電位取り出し点の電位に基づいて、前記第１コンデンサに電流を供給する出力回路とを備える。
このような構成によれば、基準電位と分圧電位取り出し点との間に第２コンデンサを備えるため、分圧電位取り出し点の電位は基準電位に容量結合される。これによって、分圧電位取り出し点の電位は基準電位との電位関係を保とうとするため、分圧電位取り出し点の電位の、フローティング電位または高電圧側電位への追従が弱まる。よって、ブートストラップ回路に電流を供給するためのブートストラップ補償回路を備える場合であっても、応答速度の低下を抑制することができる。
本明細書に開示される技術の一態様に関するパワーモジュールは、上記のブートストラップ補償回路と、前記ハイサイドスイッチング素子と、前記ローサイドスイッチング素子と、前記ハイサイド制御回路と、前記ローサイド制御回路と、前記ブートストラップ回路とを備える。
このような構成によれば、ブートストラップ回路を用いることで絶縁電源数を削減することができる。たとえば、単相インバータの場合には３つの絶縁電源が必要であったものを、２つの絶縁電源に削減することができる。また、たとえば、三相インバータの場合には４つの絶縁電源が必要であったものを、２つの絶縁電源に削減することができる。
本明細書に開示される技術の別の態様に関するブートストラップ補償回路は、ブートストラップ回路に電流を供給するブートストラップ補償回路であり、前記ブートストラップ回路は、高電圧側電位と低電圧側電位との間に高電圧側から順にトーテムポール接続されたハイサイドスイッチング素子およびローサイドスイッチング素子の駆動をそれぞれ制御するハイサイド制御回路およびローサイド制御回路のうちの、前記ハイサイド制御回路に電圧を供給するため、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子との接続点である基準電位と、前記ハイサイド制御回路との間に接続されるコンデンサを備え、前記ブートストラップ補償回路は、前記高電圧側電位に対するフローティング電位と、前記基準電位との間に直列に接続される複数の第１抵抗と、ドレインが、複数の前記第１抵抗の間の点である分圧電位取り出し点に接続され、ソースおよびゲートが、前記基準電位に接続される第１ＭＯＳＦＥＴと、前記分圧電位取り出し点の電位に基づいて、前記コンデンサに電流を供給する出力回路とを備える。
このような構成によれば、容量として、高いソースドレイン耐圧を有する素子として形成された構造を流用することができる。
本明細書に開示される技術の別の態様に関するパワーモジュールは、上記のブートストラップ補償回路と、前記ハイサイドスイッチング素子と、前記ローサイドスイッチング素子と、前記ハイサイド制御回路と、前記ローサイド制御回路と、前記ブートストラップ回路とを備える。
このような構成によれば、ブートストラップ回路を用いることで絶縁電源数を削減することができる。たとえば、単相インバータの場合には３つの絶縁電源が必要であったものを、２つの絶縁電源に削減することができる。また、たとえば、三相インバータの場合には４つの絶縁電源が必要であったものを、２つの絶縁電源に削減することができる。
本明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、より明白となる。
実施形態に関する、ブートストラップ補償回路を例示する図である。 実施形態に関する、出力回路と負荷回路との接続態様を例示する図である。 実施形態に関する、寄生容量を説明するための図である。 実施形態に関する、ブートストラップ補償回路の動作を示すタイムチャートである。 実施形態に関する、ブートストラップ補償回路を例示する図である。 実施形態に関する、ブートストラップ補償回路を例示する図である。 実施形態に関する、ブートストラップ補償回路の変形例を例示する図である。 実施形態に関する、ブートストラップ補償回路を例示する図である。 実施形態に関する、ブートストラップ補償回路を例示する図である。 実施形態に関する、単相インバータを制御するパワーデバイス制御回路を例示する図である。 実施形態に関する、三相インバータを制御するパワーデバイス制御回路を例示する図である。 実施形態に関する、単相インバータを制御するパワーデバイス制御回路を例示する図である。 実施形態に関する、単相インバータを制御するパワーデバイス制御回路を例示する図である。 図１３に例示されたパワーデバイス制御回路における、ゲート電圧およびコンデンサ電圧の挙動を例示する図である。 実施形態に関する、ブートストラップ補償回路を有するパワーデバイス制御回路を例示する図である。 実施形態に関する、ブートストラップ補償回路などを例示する図である。
以下、添付される図面を参照しながら実施形態について説明する。なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
＜第１実施形態＞
以下、本実施形態に関するブートストラップ補償回路およびパワーモジュールについて説明する。説明の便宜上、まず、インバータ回路などのトーテムポール接続されたパワーデバイスのそれぞれを駆動するパワーデバイス制御回路について説明する。
一般に、インバータ回路などのトーテムポール接続されたパワーデバイスのそれぞれを駆動するパワーデバイス制御回路では、ハイサイドの制御回路およびローサイドの制御回路に対し、絶縁された個別の電源をそれぞれ使用する必要がある。
図１２は、単相インバータを制御するパワーデバイス制御回路を例示する図である。図１２に例示されるように、当該回路においては、パワーデバイスとしての金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、すなわちＭＯＳＦＥＴ）１０１と、ＭＯＳＦＥＴ１０１のソース側にトーテムポール接続されたＭＯＳＦＥＴ１０２と、ＭＯＳＦＥＴ１０３と、ＭＯＳＦＥＴ１０３のソース側にトーテムポール接続されたＭＯＳＦＥＴ１０４と、ＭＯＳＦＥＴ１０１のゲート電圧を制御するハイサイド制御回路２０１と、ＭＯＳＦＥＴ１０２のゲート電圧を制御するローサイド制御回路２０２と、ＭＯＳＦＥＴ１０３のゲート電圧を制御するハイサイド制御回路２０３と、ＭＯＳＦＥＴ１０４のゲート電圧を制御するローサイド制御回路２０４と、ＭＯＳＦＥＴ１０１、ＭＯＳＦＥＴ１０２、ＭＯＳＦＥＴ１０３およびＭＯＳＦＥＴ１０４のゲート電源としての電源回路３００と、ＭＯＳＦＥＴ１０１のドレイン側とＭＯＳＦＥＴ１０２のソース側とに接続され、かつ、ＭＯＳＦＥＴ１０３のドレイン側とＭＯＳＦＥＴ１０４のソース側とに接続された整流回路５０１とを備える。
電源回路３００は、ハイサイド制御回路２０１に電源電圧を与える絶縁電源３１１と、ローサイド制御回路２０２およびローサイド制御回路２０４に電源電圧を与える絶縁電源３１２と、ハイサイド制御回路２０３に電源電圧を与える絶縁電源３１３とを備える。
単相インバータを制御するパワーデバイス制御回路では、ハイサイドに２つの絶縁電源、すなわち、絶縁電源３１１および絶縁電源３１３、ローサイドに１つの絶縁電源、すなわち、絶縁電源３１２の合計３つの絶縁電源を必要となる。
さらに、３相インバータを制御するパワーデバイス制御回路では、ハイサイドに３つの絶縁電源が必要となるため、合計４つの絶縁電源が必要となり、パワーデバイス制御回路が大規模化する課題がある。
一方、電源数削減のため、ハイサイドの制御回路の電源としてブートストラップ回路を用いて、３相インバータを制御するパワーデバイス制御回路の電源を１電源とする構成も存在する。
図１３は、単相インバータを制御するパワーデバイス制御回路を例示する図である。図１３に例示されるように、当該回路においては、パワーデバイスとしての金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、すなわちＭＯＳＦＥＴ）１０１と、ＭＯＳＦＥＴ１０１のソース側にトーテムポール接続されたＭＯＳＦＥＴ１０２と、ＭＯＳＦＥＴ１０３と、ＭＯＳＦＥＴ１０３のソース側にトーテムポール接続されたＭＯＳＦＥＴ１０４と、ＭＯＳＦＥＴ１０１のゲート電圧を制御するハイサイド制御回路２０１と、ＭＯＳＦＥＴ１０２のゲート電圧を制御するローサイド制御回路２０２と、ＭＯＳＦＥＴ１０３のゲート電圧を制御するハイサイド制御回路２０３と、ＭＯＳＦＥＴ１０４のゲート電圧を制御するローサイド制御回路２０４と、ＭＯＳＦＥＴ１０１、ＭＯＳＦＥＴ１０２、ＭＯＳＦＥＴ１０３およびＭＯＳＦＥＴ１０４のゲート電源としての電源回路３０１と、電源回路３０１とハイサイド制御回路２０１との間に接続されたブートストラップ回路４０１と、電源回路３０１とハイサイド制御回路２０３との間に接続されたブートストラップ回路４０３と、ＭＯＳＦＥＴ１０１のドレイン側とＭＯＳＦＥＴ１０２のソース側とに接続され、かつ、ＭＯＳＦＥＴ１０３のドレイン側とＭＯＳＦＥＴ１０４のソース側とに接続された整流回路５０１とを備える。
電源回路３０１は、絶縁電源３１２を備える。ブートストラップ回路４０１およびブートストラップ回路４０３は、ダイオード１０００とコンデンサ１００１とを備える。
ブートストラップ回路４０１におけるダイオード１０００は、アノードが電源回路３０１に接続される。また、ブートストラップ回路４０１におけるダイオード１０００は、カソードが対応するハイサイド制御回路２０１に接続される。
ブートストラップ回路４０１におけるコンデンサ１００１は、一端が、ＭＯＳＦＥＴ１０１とＭＯＳＦＥＴ１０２との接続点に接続され、他端が、ダイオード１０００のカソードに接続される。
しかし、ブートストラップ回路は、ハイサイドのパワーデバイスのＯＮ動作中には、コンデンサ１００１に充電ができない。よって、ハイサイドのパワーデバイスのＯＮ動作時間が長い場合には電源電圧が低下するため、パワーデバイスのＯＮ動作時間が長い制御方式に対しては適応が困難である。
図１４は、図１３に例示されたパワーデバイス制御回路における、ゲート電圧およびコンデンサ電圧の挙動を例示する図である。図１４には、ハイサイドのパワーデバイスのゲート電圧と、ローサイドのパワーデバイスのゲート電圧と、ブートストラップ回路におけるコンデンサ電圧とが例示される。
図１４に例示されるように、期間Ａにおいては、ハイサイドのパワーデバイスのゲート電圧がオフ状態であり、ローサイドのパワーデバイスのゲート電圧がオン状態であるため、ブートストラップ回路におけるコンデンサが充電されてコンデンサ電圧が上昇する。
期間Ｂにおいては、ローサイドのパワーデバイスのゲート電圧がオフ状態であるため、ブートストラップ回路におけるコンデンサから放電されてコンデンサ電圧が低下する。
期間Ｃにおいては、ハイサイドのパワーデバイスのゲート電圧がオフ状態からオン状態となるために、ブートストラップ回路におけるコンデンサから放電されてコンデンサ電圧が急激に低下する。
期間Ｄにおいては、ハイサイドのパワーデバイスのゲート電圧がオン状態であり、ローサイドのパワーデバイスのゲート電圧がオフ状態であるため、ブートストラップ回路におけるコンデンサから放電されてコンデンサ電圧が低下する。この期間が長い場合、コンデンサ電圧は大きく低下することとなる。
そこで、ブートストラップ回路におけるコンデンサを十分に充電することができ、かつ、回路を簡略化および小型化することを目的として、ブートストラップ補償回路が提案される。
図１５は、ブートストラップ補償回路を有するパワーデバイス制御回路を例示する図である。図１５に例示されるように、当該回路においては、ＭＯＳＦＥＴ１０１と、ＭＯＳＦＥＴ１０１のソース側にトーテムポール接続されたＭＯＳＦＥＴ１０２と、ＭＯＳＦＥＴ１０１のゲート電圧を制御するハイサイド制御回路２０１と、ＭＯＳＦＥＴ１０２のゲート電圧を制御するローサイド制御回路２０２と、ハイサイド制御回路２０１に接続されたブートストラップ回路４０１と、ハイサイド制御回路２０１およびブートストラップ回路４０１に接続されたブートストラップ補償回路６０１とを備える。
ブートストラップ補償回路６０１は、高電位側のフローティング電位ＨＶＢと基準電位ＶＳとの間に跨る抵抗分圧回路と、抵抗分圧回路と並列に接続された過渡応答検出回路と、ＡＮＤ回路６１２と、出力回路６１１とを備える。
抵抗分圧回路は、抵抗６１３と抵抗６１４とが直列に接続された回路である。過渡応答検出回路は、抵抗６１５とコンデンサ６１６とが直列に接続された回路である。なお、抵抗分圧回路における抵抗の数は、２つに限られるものではなく、それ以上であってもよい。
しかし、ブートストラップ補償回路を用いる場合、６００Ｖまたは１２００Ｖなどの高電圧が印加される用途への適用を考慮すると、その応答速度が問題となる。
図１６は、ブートストラップ補償回路などを例示する図である。図１６に例示されるように、ブートストラップ補償回路は、フローティング電位ＨＶＢと基準電位ＶＳとの間に跨る抵抗分圧回路と、抵抗分圧回路と並列に接続された過渡応答検出回路と、ＡＮＤ回路６１２と、出力回路６１１と、負荷回路６１７と、トランジスタ６１８と、トランジスタ６１９とを備える。
抵抗分圧回路は、抵抗６１３と抵抗６１４とが直列に接続された回路である。過渡応答検出回路は、抵抗６１５とコンデンサ６１６とが直列に接続された回路である。
ＡＮＤ回路６１２には、抵抗６１３と抵抗６１４との間、すなわち、抵抗分圧回路の分圧電位取り出し点ＶＭＯＮと、抵抗６１５とコンデンサ６１６との間、すなわち、過渡応答検出回路の出力である過渡応答信号Ｖｄｖｄｔとが入力される。また、ＡＮＤ回路６１２の出力は、出力回路６１１に入力される。
出力回路６１１の出力は、負荷回路６１７さらにはトランジスタ６１８およびトランジスタ６１９に入力される。
フローティング電位ＨＶＢが基準電位ＶＳに対して浮動し、フローティング電位ＨＶＢが基準電位ＶＳに対して上下することによって、出力回路６１１のオン状態およびオフ状態が制御される。そのフローティング電位ＨＶＢの基準電位ＶＳに対する電位検出は、フローティング電位ＨＶＢと基準電位ＶＳとの間に設けられた抵抗分圧回路の出力が所定のしきい値を超えたか否かに基づいて行い、しきい値を超えた場合および超えない場合をそれぞれ「Ｈ」および「Ｌ」と定義する。そして、電位検出の結果に応じて出力回路６１１の駆動が制御される。
ここで、抵抗分圧回路は、上記のように電源電圧の高電位側と基準電位との間に設けられる必要がある。また、抵抗分圧回路は、分圧抵抗に流れる電流を抑えるために、高い抵抗値の抵抗を有する必要がある。
その結果、分圧抵抗での電流消費が抑えられる一方で、抵抗に付随する寄生容量とで形成されるＣＲ回路の時定数が大きくなり、応答速度が低下する。
電源電圧が基準電位より上昇し、抵抗分圧回路の出力が切り換わることによって出力回路の出力がオン状態からオフ状態に切り換わるが、当該電源電圧の変動に対し、抵抗分圧回路の出力応答が遅いため、出力回路の出力のオン状態とオフ状態とのスイッチングにも遅れが生じる。
出力回路の負荷回路が、出力回路と基準電位との間に設けられる場合は、電源電圧の上昇時から出力回路の出力がオフ状態となるまでの間に、負荷回路および出力回路に過大な電力が印加されてしまう。
また、上記の応答速度の低下に対し、過渡応答信号を用いて高速応答を実現する方法が考えられる。しかし、この場合でも、信号発生が速い一方で永続しない過渡応答信号の消失後、永続するものの信号発生が遅い直流信号が発生するまでの間に出力回路がオン状態となり、やはり、負荷回路および出力回路に過大な電力が印加されてしまう。
なお、通常ＩＣパッケージの放熱性などから、許容消費電力は数百ｍＷ以下である。６００Ｖまたは１２００Ｖなどといった電圧印加下で上記を満たすには、ＭΩ規模の分圧抵抗が必要となる。
これに付随する寄生容量が数ｐＦであるとき、時定数はＭΩ×数ｐＦでμｓオーダーの応答速度となる。一方、高電位側のフローティング電位ＨＶＢと基準電位ＶＳとの間の過渡応答は数ｋＶ／μｓオーダーである。よって、μｓオーダーで応答し、出力回路がオフ状態となるまでに負荷回路および出力回路に数１０Ｗなどの過大な電力が印加されることとなる。
＜構成＞
図１は、本実施形態に関するブートストラップ補償回路を例示する図である。
図１に例示されるように、当該回路は、高電位側のフローティング電位ＨＶＢと基準電位ＶＳとの間に跨る抵抗分圧回路と、抵抗分圧回路と並列に接続された過渡応答検出回路と、ＡＮＤ回路６１２と、出力回路６１１と、負荷回路６１７と、コンデンサ７０１とを備える。
抵抗分圧回路は、抵抗６１３と抵抗６１４とが直列に接続された回路である。過渡応答検出回路は、抵抗６１５とコンデンサ６１６とが直列に接続された回路である。コンデンサ７０１は、分圧電位取り出し点ＶＭＯＮと基準電位ＶＳとの間に設けられる。
フローティング電位ＨＶＢが基準電位ＶＳに対して浮動し、フローティング電位ＨＶＢが基準電位ＶＳに対して上下することによって、出力回路６１１のオン状態およびオフ状態が制御される。そのフローティング電位ＨＶＢの基準電位ＶＳに対する電位検出は、フローティング電位ＨＶＢと基準電位ＶＳとの間に設けられた抵抗分圧回路の出力が所定のしきい値を超えたか否かに基づいて行い、しきい値を超えた場合および超えない場合をそれぞれ「Ｈ」および「Ｌ」と定義する。そして、電位検出の結果に応じて出力回路６１１の駆動が制御される。
出力回路６１１のオン状態およびオフ状態の制御は、従来と同じく直流的には抵抗分圧回路とＡＮＤ回路６１２とを用いて行う。たとえば、フローティング電位ＨＶＢと基準電位ＶＳとの間の電位差が狭まり分圧電位取り出し点ＶＭＯＮがＡＮＤ回路６１２に対して「Ｈ」レベルである場合には、出力回路６１１をオン状態に制御する。また、フローティング電位ＨＶＢと基準電位ＶＳとの間の電位差が広がり分圧電位取り出し点ＶＭＯＮがＡＮＤ回路６１２に対して「Ｌ」レベルである場合には、出力回路６１１をオフ状態に制御する。
過渡応答検出回路の出力である過渡応答信号Ｖｄｖｄｔは、直流動作としてはフローティング電位ＨＶＢと同電位となり、ＡＮＤ回路６１２に対して常に「Ｈ」レベルとなる。そのため、抵抗分圧回路のみによって出力回路６１１の制御が行われる。
図２は、出力回路６１１と負荷回路６１７との接続態様を例示する図である。図２に例示されるように、出力回路６１１は、ＮＯＴ回路９０１と、ＮＯＴ回路９０１の出力側に接続されたＮＯＴ回路９０２と、ＮＯＴ回路９０２の出力側に接続されたＮＯＴ回路９０３と、Ｐ型のＭＯＳＦＥＴ９０４とを備える。ＭＯＳＦＥＴ９０４は、ゲートがＮＯＴ回路９０３の出力側に接続され、ドレインが電源電圧ＨＶＳに接続され、ソースがフローティング電位ＨＶＢに接続される。
図３は、寄生容量を説明するための図である。図３に例示されるように、出力回路は、線間容量などが対応する寄生容量９０５と、ゲートドレイン容量、ゲートソース容量またはミラー容量などが対応する寄生容量９０６および寄生容量９０７とを備える。
上記の回路における過渡応答を考えると、図３に例示されるような寄生容量となるため、抵抗分圧回路の分圧電位取り出し点ＶＭＯＮでは、フローティング電位ＨＶＢと基準電位ＶＳとの間の電位遷移に比べ遅れを生じる。これは、寄生容量のため、分圧電位取出し点ＶＭＯＮの電位は、フローティング電位ＨＶＢまたは電源電圧ＨＶＳと容量結合され、フローティング電位ＨＶＢまたは電源電圧ＨＶＳが基準電位ＶＳに対して変動する際、分圧電位取り出し点ＶＭＯＮもそれに追従してしまうからである。
しかし、本実施形態に例示されるように、基準電位ＶＳと分圧電位取り出し点ＶＭＯＮとの間にコンデンサ７０１を設けると、分圧電位取り出し点ＶＭＯＮの電位は基準電位ＶＳに容量結合される。これによって、分圧電位取り出し点ＶＭＯＮの電位は基準電位ＶＳとの電位関係を保とうとするため、分圧電位取り出し点ＶＭＯＮの電位の、フローティング電位ＨＶＢまたは電源電圧ＨＶＳへの追従が弱まる。その結果、フローティング電位ＨＶＢまたは電源電圧ＨＶＳが基準電位ＶＳに対して電位が上昇すると、分圧電位取り出し点ＶＭＯＮの電位は所定のしきい値を急峻に下回る。よって、出力回路６１１をオフ状態に制御するまでの遅れを抑制することができる。
これにより、フローティング電位ＨＶＢまたは電源電圧ＨＶＳが基準電位ＶＳに対して上昇する際に発生する過渡応答信号Ｖｄｖｄｔが消失する前に、直流信号を発生させることができる。
また、フローティング電位ＨＶＢまたは電源電圧ＨＶＳと基準電位ＶＳとの間の電位差が狭まり、出力回路をオン状態とする際にも、基準電位ＶＳと分圧電位取り出し点ＶＭＯＮとの間に設けられたコンデンサ７０１により、分圧電位取り出し点ＶＭＯＮの電位は所定のしきい値を急峻に上回る。よって、出力回路６１１をオン状態に制御するまでの遅れを抑制することができる。
さらには、本実施形態によれば、分圧電位取り出し点ＶＭＯＮからの出力回路６１１をオフ状態とするための直流信号の発生が十分早いと判断することができる場合には、過渡応答検出回路を省略することができる。
＜作用＞
図４は、本実施形態に関するブートストラップ補償回路の動作を示すタイムチャートである。図４においては、基準電位ＶＳ、分圧電位取り出し点ＶＭＯＮの電位、および、出力回路６１１の出力信号の電位がそれぞれ例示される。なお、分圧電位取り出し点ＶＭＯＮの電位は、コンデンサ７０１を設けた場合が太線で示され、コンデンサ７０１を設けない場合が細線で示される。
図４において、電源電圧ＨＶＳが基準電位ＶＳに対して上昇する際の分圧電位取り出し点ＶＭＯＮの電位を比較すると、コンデンサ７０１を設けない場合では、分圧電位取り出し点ＶＭＯＮの電位が電源電圧ＨＶＳに追従してしまうため、分圧電位取り出し点ＶＭＯＮの電位が比較的緩やかに低下する。そして、所定のしきい値を下回った段階で、出力回路６１１がオフ状態となる。これに対し、コンデンサ７０１を設けた場合では、分圧電位取り出し点ＶＭＯＮの電位が基準電位ＶＳとの電位関係を保とうとするため、分圧電位取り出し点ＶＭＯＮの電位が急峻に低下する。そして、即座に所定のしきい値を下回り、出力回路６１１がオフ状態となる。
また、電源電圧ＨＶＳと基準電位ＶＳとの間の電位差が狭まる際の分圧電位取り出し点ＶＭＯＮの電位を比較すると、コンデンサ７０１を設けない場合では、分圧電位取り出し点ＶＭＯＮの電位が電源電圧ＨＶＳに追従してしまうため、分圧電位取り出し点ＶＭＯＮの電位が比較的緩やかに上昇する。そして、所定のしきい値を上回った段階で、出力回路６１１がオン状態となる。これに対し、コンデンサ７０１を設けた場合では、分圧電位取り出し点ＶＭＯＮの電位が基準電位ＶＳとの電位関係を保とうとするため、分圧電位取り出し点ＶＭＯＮの電位が急峻に上昇する。そして、即座に所定のしきい値を上回り、出力回路６１１がオン状態となる。
以上より、コンデンサ７０１を設けた場合では、ブートストラップ補償回路の応答速度を向上させることができる。
なお、コンデンサ７０１が接続される箇所は、分圧電位取り出し点ＶＭＯＮおよび基準電位ＶＳに限定されるものではなく、フローティング電位ＨＶＢから基準電位ＶＳに至るまでの経路における任意の２点、または、それ以上の数の点を抵抗分圧回路中に設けることによっても、同様の効果を得ることができる。
＜第２実施形態＞
本実施形態に関するブートストラップ補償回路およびパワーモジュールについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
＜構成＞
図５は、本実施形態に関するブートストラップ補償回路を例示する図である。
図５に例示されるように、当該回路は、高電位側のフローティング電位ＨＶＢと基準電位ＶＳとの間に跨る抵抗分圧回路と、抵抗分圧回路と並列に接続された過渡応答検出回路と、ＡＮＤ回路６１２と、出力回路６１１と、負荷回路６１７と、ＭＯＳＦＥＴ７０２とを備える。
抵抗分圧回路は、抵抗６１３と抵抗６１４とが直列に接続された回路である。過渡応答検出回路は、抵抗６１５とＭＯＳＦＥＴ７０３とが直列に接続された回路である。ＭＯＳＦＥＴ７０２は、分圧電位取り出し点ＶＭＯＮと基準電位ＶＳとの間に設けられる。
ＭＯＳＦＥＴ７０２およびＭＯＳＦＥＴ７０３は、ゲートとソースとがショートされ、チャネルは常時オフ状態で用いられる。ＭＯＳＦＥＴ７０２は、ドレインが分圧電位取り出し点ＶＭＯＮに接続され、ソースが基準電位ＶＳに接続される。ＭＯＳＦＥＴ７０３は、ドレインが過渡応答信号Ｖｄｖｄｔの電位に接続され、ソースが基準電位ＶＳに接続される。上記の回路において、ＭＯＳＦＥＴ７０２およびＭＯＳＦＥＴ７０３は、ドレインとバックゲートとの間の容量が用いられる。
コンデンサがたとえばゲート酸化膜などで形成される場合、耐圧を確保するためには当該ゲート酸化膜が厚く形成される必要がある。そうすると、ロジック回路などで通常用いられるＭＯＳＦＥＴの電流能力が低下するため、その電流能力を確保するためにＭＯＳＦＥＴの占める面積が増大することとなってしまう。
本実施形態に関するブートストラップ補償回路では、容量として、高いソースドレイン耐圧を有する素子として形成された構造を流用するため、工程の追加などを必要とせずに、たとえば、６００Ｖまたは１２００Ｖなどの高電圧が印加される場合であっても、ＩＣ内蔵素子として適用が可能となる。
＜第３実施形態＞
本実施形態に関するブートストラップ補償回路およびパワーモジュールについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
＜構成＞
図６に、本実施形態に関するブートストラップ補償回路を例示する図である。
図６に例示されるように、当該回路は、高電位側のフローティング電位ＨＶＢと基準電位ＶＳとの間に跨る抵抗分圧回路と、抵抗分圧回路と並列に接続された過渡応答検出回路と、ＡＮＤ回路６１２と、出力回路６１１と、負荷回路６１７と、ＭＯＳＦＥＴ７０４とを備える。
抵抗分圧回路は、抵抗６１３と抵抗６１４とが直列に接続された回路である。過渡応答検出回路は、抵抗６１５と、ＭＯＳＦＥＴ７０５と、Ｎ型のＭＯＳＦＥＴ７０６とが直列に接続された回路である。ＭＯＳＦＥＴ７０４は、分圧電位取り出し点ＶＭＯＮと基準電位ＶＳとの間に設けられる。
抵抗６１５は、一端がフローティング電位ＨＶＢに接続される。ＭＯＳＦＥＴ７０５は、ゲートとソースとがショートされる。ＭＯＳＦＥＴ７０６は、ゲートとドレインとがショートされる。ＭＯＳＦＥＴ７０５は、ドレインが過渡応答信号Ｖｄｖｄｔの電位に接続され、ソースがＭＯＳＦＥＴ７０６のドレインに接続される。ＭＯＳＦＥＴ７０６は、ドレインがＭＯＳＦＥＴ７０５のソースに接続され、ソースが基準電位ＶＳに接続される。ＭＯＳＦＥＴ７０４は、ドレインが分圧電位取り出し点ＶＭＯＮに接続され、ソースが基準電位ＶＳに接続される。また、ＭＯＳＦＥＴ７０４のゲートと、ＭＯＳＦＥＴ７０５のゲートと、ＭＯＳＦＥＴ７０６のゲートとは、互いに接続される。
ＭＯＳＦＥＴ７０６においては、過渡電流が流れた際、Ｎ型ＭＯＳＦＥＴの特性に応じたゲート電圧が生成され、当該ゲート電圧によって他のＮ型ＭＯＳＦＥＴ、すなわちＭＯＳＦＥＴ７０４のゲートをバイアスする。
ＭＯＳＦＥＴ７０４は、過渡応答検出回路に流れる電流に応じた電流を分圧電位取り出し点ＶＭＯＮより引き抜く構成である。
第１実施形態では、分圧電位取り出し点ＶＭＯＮと基準電位ＶＳとの間にコンデンサを設け、フローティング電位ＨＶＢまたは電源電圧ＨＶＳと基準電位ＶＳとの間の電位差が拡大した際に、コンデンサへの充電電流として分圧電位取り出し点ＶＭＯＮから電流を流す構成であった。
これに対し、本実施形態では、分圧電位取り出し点ＶＭＯＮから流れる電流は、Ｎ型ＭＯＳＦＥＴのドレインソース電流となる。
第１実施形態では、コンデンサへの充電電流はコンデンサの面積に大きく依存してしまうが、本実施形態では、抵抗分圧回路の、過渡応答検出回路に対する電流比を大きくすることで、分圧電位取り出し点ＶＭＯＮから引き抜く電流を大きくすることができる。よって、回路サイズが拡大することを抑制することができる。
また、抵抗分圧回路の、過渡応答検出回路に対する電流比を大きくし、小さいサイズのＮ型ＭＯＳＦＥＴを用いて、分圧電位取り出し点ＶＭＯＮから電流を引き抜くこともできる。また、ＭＯＳＦＥＴ７０４が、高速応答である過渡応答回路と組み合わせて用いられるため、過渡応答回路が出力する永続しない過渡応答信号Ｖｄｖｄｔの短所を補うことができる。
図７は、本実施形態に関するブートストラップ補償回路の変形例を例示する図である。
図７に例示されるように、当該回路は、高電位側のフローティング電位ＨＶＢと基準電位ＶＳとの間に跨る抵抗分圧回路と、抵抗分圧回路と並列に接続された過渡応答検出回路と、ＡＮＤ回路６１２と、出力回路６１１と、ＭＯＳＦＥＴ７０７と、ＭＯＳＦＥＴ７０８と、ＭＯＳＦＥＴ７０９と、ＭＯＳＦＥＴ７１０と、ＭＯＳＦＥＴ７１１と、ＭＯＳＦＥＴ７１２とを備える。
抵抗分圧回路は、抵抗６１３と抵抗６１４とが直列に接続された回路である。過渡応答検出回路は、抵抗６１５と、ＭＯＳＦＥＴ７０５と、ＭＯＳＦＥＴ７０６とが直列に接続された回路である。ＭＯＳＦＥＴ７０７およびＭＯＳＦＥＴ７０８は、分圧電位取り出し点ＶＭＯＮと基準電位ＶＳとの間に設けられる。
ＭＯＳＦＥＴ７０５は、ゲートとソースとがショートされる。ＭＯＳＦＥＴ７０６は、ゲートとドレインとがショートされる。ＭＯＳＦＥＴ７０８は、ゲートとドレインとがショートされる。ＭＯＳＦＥＴ７１１は、ゲートとドレインとがショートされる。ＭＯＳＦＥＴ７０５は、ドレインが過渡応答信号Ｖｄｖｄｔの電位に接続され、ソースがＭＯＳＦＥＴ７０６のドレインに接続される。ＭＯＳＦＥＴ７０６は、ドレインがＭＯＳＦＥＴ７０５のソースに接続され、ソースが基準電位ＶＳに接続される。ＭＯＳＦＥＴ７０７は、ドレインが分圧電位取り出し点ＶＭＯＮに接続され、ソースがＭＯＳＦＥＴ７０８のドレインに接続される。ＭＯＳＦＥＴ７０８は、ドレインがＭＯＳＦＥＴ７０７のソースに接続され、ソースが基準電位ＶＳに接続される。ＭＯＳＦＥＴ７０９は、ドレインがＭＯＳＦＥＴ７１０のドレインに接続され、ソースが基準電位ＶＳに接続される。ＭＯＳＦＥＴ７１０は、ドレインがＭＯＳＦＥＴ７０９のドレインに接続され、ソースが電源電位ＬＶＢに接続される。ＭＯＳＦＥＴ７１１は、ドレインがＭＯＳＦＥＴ７１２のドレインに接続され、ソースが電源電位ＬＶＢに接続される。ＭＯＳＦＥＴ７１２は、ドレインがＭＯＳＦＥＴ７１１のドレインに接続され、ソースが基準電位ＶＳに接続される。
ＭＯＳＦＥＴ７１２のゲートと、ＭＯＳＦＥＴ７０５のゲートと、ＭＯＳＦＥＴ７０６のゲートとは、互いに接続される。また、ＭＯＳＦＥＴ７１０のゲートと、ＭＯＳＦＥＴ７１１のゲートとは、互いに接続される。また、ＭＯＳＦＥＴ７０８のゲートと、ＭＯＳＦＥＴ７０９のゲートとは、互いに接続される。また、ＭＯＳＦＥＴ７０７のゲートは、ＭＯＳＦＥＴ７０９のドレインに接続される。
＜第４実施形態＞
本実施形態に関するブートストラップ補償回路およびパワーモジュールについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
＜構成＞
図８は、本実施形態に関するブートストラップ補償回路を例示する図である。
図８に例示されるように、当該回路は、高電位側のフローティング電位ＨＶＢと基準電位ＶＳとの間に跨る抵抗分圧回路と、抵抗分圧回路と並列に接続された過渡応答検出回路と、ＡＮＤ回路６１２と、出力回路６１１と、負荷回路６１７と、ＭＯＳＦＥＴ７０２と、ダイオード８０１とを備える。
抵抗分圧回路は、抵抗６１３と抵抗６１４とが直列に接続された回路である。過渡応答検出回路は、抵抗６１５とコンデンサ６１６とが直列に接続された回路である。ＭＯＳＦＥＴ７０２は、分圧電位取り出し点ＶＭＯＮと基準電位ＶＳとの間に設けられる。
ＭＯＳＦＥＴ７０２は、ゲートとソースとがショートされ、チャネルは常時オフ状態で用いられる。ＭＯＳＦＥＴ７０２は、ドレインが分圧電位取り出し点ＶＭＯＮに接続され、ソースが基準電位ＶＳに接続される。
ダイオード８０１は、フローティング電位ＨＶＢと分圧電位取り出し点ＶＭＯＮとの間に接続される。ダイオード８０１は、フローティング電位ＨＶＢ側にカソードが、分圧電位取り出し点ＶＭＯＮ側にアノードがそれぞれ向けられて配置される。
第１実施形態の構成では、フローティング電位ＨＶＢまたは電源電圧ＨＶＳと基準電位ＶＳとの間の電位差が急峻に狭まると、分圧電位取り出し点ＶＭＯＮの電位だけが、分圧電位取り出し点ＶＭＯＮと基準電位ＶＳとの間のコンデンサにより高止まりする。分圧電位取り出し点ＶＭＯＮは、フローティング電位ＨＶＢと基準電位ＶＳとの間の分割抵抗の比率に応じた電位に徐々に落ち着くが、電位が落ち着くまでにＡＮＤ回路６１２のゲート入力に高電圧が印加される恐れがある。
本実施形態では、分圧電位取り出し点ＶＭＯＮの電位がフローティング電位ＨＶＢを超えるとダイオード８０１が順バイアスとなるため、分圧電位取り出し点ＶＭＯＮはフローティング電位ＨＶＢからダイオード８０１の順方向電圧だけ上昇した電位にクランプされる。よって、ＡＮＤ回路６１２のゲート入力に高電圧が印加されることを防止することができる。
なお、ＭＯＳＦＥＴ７０２は、図１に例示されたコンデンサ７０１と入れ替わってもよい。
＜第５実施形態＞
本実施形態に関するブートストラップ補償回路およびパワーモジュールについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
＜構成＞
図９は、本実施形態に関するブートストラップ補償回路を例示する図である。
図９に例示されるように、当該回路は、高電位側のフローティング電位ＨＶＢと基準電位ＶＳとの間に跨る抵抗分圧回路と、抵抗分圧回路と並列に接続された過渡応答検出回路と、ＡＮＤ回路６１２と、出力回路６１１と、負荷回路６１７と、ＭＯＳＦＥＴ７０２と、ツェナーダイオード８０２とを備える。
抵抗分圧回路は、抵抗６１３と抵抗６１４とが直列に接続された回路である。過渡応答検出回路は、抵抗６１５とコンデンサ６１６とが直列に接続された回路である。ＭＯＳＦＥＴ７０２は、分圧電位取り出し点ＶＭＯＮと基準電位ＶＳとの間に設けられる。
ＭＯＳＦＥＴ７０２は、ゲートとソースとがショートされ、チャネルは常時オフ状態で用いられる。ＭＯＳＦＥＴ７０２は、ドレインが分圧電位取り出し点ＶＭＯＮに接続され、ソースが基準電位ＶＳに接続される。
ツェナーダイオード８０２は、フローティング電位ＨＶＢと分圧電位取り出し点ＶＭＯＮとの間に接続される。ツェナーダイオード８０２は、フローティング電位ＨＶＢ側にカソードが、分圧電位取り出し点ＶＭＯＮ側にアノードがそれぞれ向けられて配置される。
本実施形態では、フローティング電位ＨＶＢと基準電位ＶＳとの間の電位差が開いて分圧電位取り出し点ＶＭＯＮの電位が過度に下がろうとするとき、ツェナーダイオード８０２が降伏状態となって、分圧電位取り出し点ＶＭＯＮの電位が過度に下がることを防止することができる。
それによって、第４実施形態と同様の効果を得つつ、たとえば、電源電圧ＨＶＳと分圧電位取り出し点ＶＭＯＮとの間に、電源電圧ＨＶＳ側にアノードが、分圧電位取り出し点ＶＭＯＮ側にカソードが向けられて配置されるクランプダイオードを設ける必要がない。
なお、ＭＯＳＦＥＴ７０２は、図１に例示されたコンデンサ７０１と入れ替わってもよい。
＜第６実施形態＞
本実施形態に関するブートストラップ補償回路およびパワーモジュールについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
なお、下記のブートストラップ補償回路は、上記の実施形態の半導体装置としてのブートストラップ補償回路に対応する。
＜構成＞
図１０は、本実施形態に関する単相インバータを制御するパワーデバイス制御回路を例示する図である。図１０に例示されるように、当該回路においては、ＭＯＳＦＥＴ１０１と、ＭＯＳＦＥＴ１０１のソース側にトーテムポール接続されたＭＯＳＦＥＴ１０２と、ＭＯＳＦＥＴ１０３と、ＭＯＳＦＥＴ１０３のソース側にトーテムポール接続されたＭＯＳＦＥＴ１０４と、ＭＯＳＦＥＴ１０１のゲート電圧を制御するハイサイド制御回路２０１と、ＭＯＳＦＥＴ１０２のゲート電圧を制御するローサイド制御回路２０２と、ＭＯＳＦＥＴ１０３のゲート電圧を制御するハイサイド制御回路２０３と、ＭＯＳＦＥＴ１０４のゲート電圧を制御するローサイド制御回路２０４と、ハイサイド制御回路２０１に接続されたブートストラップ回路４０１と、ハイサイド制御回路２０３に接続されたブートストラップ回路４０３と、ハイサイド制御回路２０１およびブートストラップ回路４０１に接続されたブートストラップ補償回路６０１と、ハイサイド制御回路２０３およびブートストラップ回路４０３に接続されたブートストラップ補償回路６０３とを備える。
図１１は、本実施形態に関する三相インバータを制御するパワーデバイス制御回路を例示する図である。図１１に例示されるように、当該回路においては、ＭＯＳＦＥＴ１０１と、ＭＯＳＦＥＴ１０１のソース側にトーテムポール接続されたＭＯＳＦＥＴ１０２と、ＭＯＳＦＥＴ１０３と、ＭＯＳＦＥＴ１０３のソース側にトーテムポール接続されたＭＯＳＦＥＴ１０４と、ＭＯＳＦＥＴ１０５と、ＭＯＳＦＥＴ１０５のソース側にトーテムポール接続されたＭＯＳＦＥＴ１０６と、ＭＯＳＦＥＴ１０１のゲート電圧を制御するハイサイド制御回路２０１と、ＭＯＳＦＥＴ１０２のゲート電圧を制御するローサイド制御回路２０２と、ＭＯＳＦＥＴ１０３のゲート電圧を制御するハイサイド制御回路２０３と、ＭＯＳＦＥＴ１０４のゲート電圧を制御するローサイド制御回路２０４と、ＭＯＳＦＥＴ１０５のゲート電圧を制御するハイサイド制御回路２０５と、ＭＯＳＦＥＴ１０６のゲート電圧を制御するローサイド制御回路２０６と、ハイサイド制御回路２０１に接続されたブートストラップ回路４０１と、ハイサイド制御回路２０３に接続されたブートストラップ回路４０３と、ハイサイド制御回路２０５に接続されたブートストラップ回路４０５と、ハイサイド制御回路２０１およびブートストラップ回路４０１に接続されたブートストラップ補償回路６０１と、ハイサイド制御回路２０３およびブートストラップ回路４０３に接続されたブートストラップ補償回路６０３と、ハイサイド制御回路２０５およびブートストラップ回路４０５に接続されたブートストラップ補償回路６０５とを備える。
＜効果＞
以下に、上記の実施形態による効果を例示する。なお、以下では、上記の実施形態に例示された具体的な構成に基づく効果が記載されるが、同様の効果が生じる範囲で、本明細書に例示される他の具体的な構成と置き換えられてもよい。また、当該置き換えは、複数の実施形態に跨ってなされてもよい。すなわち、異なる実施形態において例示された各構成が組み合わされて、同様の効果が生じる場合であってもよい。
上記の実施形態によれば、ブートストラップ回路４０１は、第１コンデンサに対応するコンデンサ１００１を備える。
コンデンサ１００１は、高電圧側電位に対応する電源電圧ＨＶＳと低電圧側電位（ＧＮＤ）との間に高電圧側から順にトーテムポール接続されたハイサイドスイッチング素子に対応するＭＯＳＦＥＴ１０１およびローサイドスイッチング素子に対応するＭＯＳＦＥＴ１０２の駆動をそれぞれ制御する、ハイサイド制御回路２０１およびローサイド制御回路２０２のうちの、ハイサイド制御回路２０１に電圧を供給するため、ＭＯＳＦＥＴ１０１とＭＯＳＦＥＴ１０２との接続点である基準電位ＶＳと、ハイサイド制御回路２０１との間に接続される。
また、ブートストラップ回路４０１に電流を供給するブートストラップ補償回路は、抵抗６１３と、抵抗６１４と、第２コンデンサに対応するコンデンサ７０１と、出力回路６１１とを備える。
抵抗６１３および抵抗６１４は、電源電圧ＨＶＳに対するフローティング電位ＨＶＢと、基準電位ＶＳとの間に直列に接続される。
コンデンサ７０１は、一端が、抵抗６１３と抵抗６１４との間の点である分圧電位取り出し点ＶＭＯＮに接続され、他端が、基準電位ＶＳに接続される。
出力回路６１１は、分圧電位取り出し点ＶＭＯＮの電位に基づいて、コンデンサ１００１に電流を供給する。
このような構成によれば、基準電位ＶＳと分圧電位取り出し点ＶＭＯＮとの間にコンデンサ７０１を備えるため、分圧電位取り出し点ＶＭＯＮの電位は基準電位ＶＳに容量結合される。これによって、分圧電位取り出し点ＶＭＯＮの電位は基準電位ＶＳとの電位関係を保とうとするため、分圧電位取り出し点ＶＭＯＮの電位の、フローティング電位ＨＶＢまたは電源電圧ＨＶＳへの追従が弱まる。よって、ブートストラップ回路４０１に電流を供給するためのブートストラップ補償回路を備える場合であっても、応答速度の低下を抑制することができる。
なお、これらの構成以外の本明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、上記の効果を生じさせることができる。しかし、本明細書に例示される他の構成のうちの少なくとも１つを上記の構成に適宜追加した場合、すなわち、上記の構成としては記載されなかった本明細書に例示される他の構成を上記の構成に追加した場合でも、同様に上記の効果を生じさせることができる。
また、上記の実施形態によれば、ブートストラップ補償回路は、カソードが、フローティング電位ＨＶＢに接続され、アノードが、分圧電位取り出し点ＶＭＯＮに接続されるダイオード８０１を備える。
このような構成によれば、分圧電位取り出し点ＶＭＯＮの電位がフローティング電位ＨＶＢを超えるとダイオード８０１が順バイアスとなるため、分圧電位取り出し点ＶＭＯＮはフローティング電位ＨＶＢからダイオード８０１の順方向電圧だけ上昇した電位にクランプされる。よって、ＡＮＤ回路６１２のゲート入力に正の高電圧が印加されることを防止することができる。
また、上記の実施形態によれば、ブートストラップ補償回路は、カソードが、フローティング電位ＨＶＢに接続され、アノードが、分圧電位取り出し点ＶＭＯＮに接続されるツェナーダイオード８０２を備える。
このような構成によれば、ＡＮＤ回路６１２のゲート入力に正の高電圧が印加されることを防止することができる。
また、フローティング電位ＨＶＢと基準電位ＶＳとの間の電位差が開いて分圧電位取り出し点ＶＭＯＮの電位が過度に下がろうとするとき、ツェナーダイオード８０２が降伏状態となって、分圧電位取り出し点ＶＭＯＮの電位が過度に下がることを防止することができる。
また、上記の実施形態によれば、パワーモジュールが、上記のブートストラップ補償回路と、ＭＯＳＦＥＴ１０１と、ＭＯＳＦＥＴ１０２と、ハイサイド制御回路２０１と、ローサイド制御回路２０２と、ブートストラップ回路４０１とを備える。
このような構成によれば、ハイサイド制御回路ごとに絶縁電源が必要となる従来方式に対して、ブートストラップ回路を用いることで絶縁電源数を削減することができる。たとえば、単相インバータの場合には３つの絶縁電源が必要であったものを、２つの絶縁電源に削減することができる。また、たとえば、三相インバータの場合には４つの絶縁電源が必要であったものを、２つの絶縁電源に削減することができる。
よって、電源回路を小型化することができる。また、部品削減により製造コストを抑制することができる。
また、上記の実施形態によれば、ブートストラップ回路４０１は、コンデンサ１００１を備える。
コンデンサ１００１は、高電圧側電位に対応する電源電圧ＨＶＳと低電圧側電位（ＧＮＤ）との間に高電圧側から順にトーテムポール接続されたハイサイドスイッチング素子に対応するＭＯＳＦＥＴ１０１およびローサイドスイッチング素子に対応するＭＯＳＦＥＴ１０２の駆動をそれぞれ制御する、ハイサイド制御回路２０１およびローサイド制御回路２０２のうちの、ハイサイド制御回路２０１に電圧を供給するため、ＭＯＳＦＥＴ１０１とＭＯＳＦＥＴ１０２との接続点である基準電位ＶＳと、ハイサイド制御回路２０１との間に接続される。
また、ブートストラップ回路４０１に電流を供給するブートストラップ補償回路は、第１抵抗に対応する抵抗６１３と、第１抵抗に対応する抵抗６１４と、第１ＭＯＳＦＥＴに対応するＭＯＳＦＥＴ７０２と、出力回路６１１とを備える。
抵抗６１３および抵抗６１４は、電源電圧ＨＶＳに対するフローティング電位ＨＶＢと、基準電位ＶＳとの間に直列に接続される。
ＭＯＳＦＥＴ７０２は、ドレインが、抵抗６１３と抵抗６１４との間の点である分圧電位取り出し点ＶＭＯＮに接続され、ソースおよびゲートが、基準電位ＶＳに接続される。
出力回路６１１は、分圧電位取り出し点ＶＭＯＮの電位に基づいて、コンデンサ１００１に電流を供給する。
このような構成によれば、容量として、高いソースドレイン耐圧を有する素子として形成された構造を流用することができる。そのため、工程の追加などを必要とせずに、たとえば、６００Ｖまたは１２００Ｖなどの高電圧が印加される場合であっても、ＩＣ内蔵素子として適用が可能となる。
なお、これらの構成以外の本明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、上記の効果を生じさせることができる。しかし、本明細書に例示される他の構成のうちの少なくとも１つを上記の構成に適宜追加した場合、すなわち、上記の構成としては記載されなかった本明細書に例示される他の構成を上記の構成に追加した場合でも、同様に上記の効果を生じさせることができる。
また、上記の実施形態によれば、ブートストラップ補償回路が、第２抵抗に対応する抵抗６１５と、第２ＭＯＳＦＥＴに対応するＭＯＳＦＥＴ７０５と、第３ＭＯＳＦＥＴに対応するＭＯＳＦＥＴ７０６とを備える。
抵抗６１５は、一端が、フローティング電位ＨＶＢに接続される。ＭＯＳＦＥＴ７０５は、ドレインが、抵抗６１５の他端に接続される。ＭＯＳＦＥＴ７０６は、ドレインが、ＭＯＳＦＥＴ７０５のソースに接続され、ソースが、基準電位ＶＳに接続される。
ここで、ＭＯＳＦＥＴ７０４のゲートと、ＭＯＳＦＥＴ７０５のゲートと、ＭＯＳＦＥＴ７０６のゲートとは、互いに接続される。また、ＭＯＳＦＥＴ７０５のゲートと、ＭＯＳＦＥＴ７０５のソースとは、互いに接続される。
このような構成によれば、抵抗分圧回路の、過渡応答検出回路に対する電流比を大きくすることで、分圧電位取り出し点ＶＭＯＮから引き抜く電流を大きくすることができる。よって、回路サイズが拡大することを抑制することができる。
また、抵抗分圧回路の、過渡応答検出回路に対する電流比を大きくし、小さいサイズのＮ型ＭＯＳＦＥＴを用いて、分圧電位取り出し点ＶＭＯＮから電流を引き抜くこともできる。また、ＭＯＳＦＥＴ７０４が、高速応答である過渡応答回路と組み合わせて用いられるため、過渡応答回路が出力する永続しない過渡応答信号Ｖｄｖｄｔの短所を補いつつ、スイッチング速度を高めることができる。
＜変形例＞
上記実施形態では、各構成要素の寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本明細書に記載されたものに限られることはない。よって、例示されていない無数の変形例が、本明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
また、矛盾が生じない限り、上記実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、各構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含む。また、各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。
また、本明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
１０１，１０２，１０３，１０４，１０５，１０６，７０２，７０３，７０４，７０５，７０６，７０７，７０８，７０９，７１０，７１１，７１２，９０４ ＭＯＳＦＥＴ、２０１，２０３，２０５ ハイサイド制御回路、２０２，２０４，２０６ ローサイド制御回路、３００，３０１ 電源回路、３１１，３１２，３１３ 絶縁電源、４０１，４０３，４０５ ブートストラップ回路、５０１ 整流回路、６０１，６０３，６０５ ブートストラップ補償回路、６１１ 出力回路、６１２ ＡＮＤ回路、６１３，６１４，６１５ 抵抗、６１６，７０１，１００１ コンデンサ、６１７ 負荷回路、６１８，６１９ トランジスタ、８０１，１０００ ダイオード、８０２ ツェナーダイオード、９０１，９０２，９０３ ＮＯＴ回路、９０５，９０６，９０７ 寄生容量、Ａ，Ｂ，Ｃ，Ｄ 期間、ＨＶＢ フローティング電位、ＨＶＳ 電源電圧、Ｖｄｖｄｔ 過渡応答信号、ＶＭＯＮ 分圧電位取り出し点、ＶＳ 基準電位。

Claims (9)

  1. ブートストラップ回路に電流を供給するブートストラップ補償回路であり、
    前記ブートストラップ回路は、
    高電圧側電位と低電圧側電位との間に高電圧側から順にトーテムポール接続されたハイサイドスイッチング素子およびローサイドスイッチング素子の駆動をそれぞれ制御するハイサイド制御回路およびローサイド制御回路のうちの、前記ハイサイド制御回路に電圧を供給するため、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子との接続点である基準電位と、前記ハイサイド制御回路との間に接続される第１コンデンサを備え、
    前記ブートストラップ補償回路は、
    前記高電圧側電位に対するフローティング電位と、前記基準電位との間に直列に接続される複数の抵抗と、
    一端が、複数の前記抵抗の間の点である分圧電位取り出し点に接続され、他端が、前記基準電位に接続される第２コンデンサと、
    前記分圧電位取り出し点の電位に基づいて、前記第１コンデンサに電流を供給する出力回路とを備える、
    ブートストラップ補償回路。
  2. カソードが、前記フローティング電位に接続され、アノードが、前記分圧電位取り出し点に接続されるダイオードをさらに備える、
    請求項１に記載のブートストラップ補償回路。
  3. カソードが、前記フローティング電位に接続され、アノードが、前記分圧電位取り出し点に接続されるツェナーダイオードをさらに備える、
    請求項１に記載のブートストラップ補償回路。
  4. 請求項１から請求項３のうちのいずれか１項に記載のブートストラップ補償回路と、
    前記ハイサイドスイッチング素子と、
    前記ローサイドスイッチング素子と、
    前記ハイサイド制御回路と、
    前記ローサイド制御回路と、
    前記ブートストラップ回路とを備える、
    パワーモジュール。
  5. ブートストラップ回路に電流を供給するブートストラップ補償回路であり、
    前記ブートストラップ回路は、
    高電圧側電位と低電圧側電位との間に高電圧側から順にトーテムポール接続されたハイサイドスイッチング素子およびローサイドスイッチング素子の駆動をそれぞれ制御するハイサイド制御回路およびローサイド制御回路のうちの、前記ハイサイド制御回路に電圧を供給するため、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子との接続点である基準電位と、前記ハイサイド制御回路との間に接続されるコンデンサを備え、
    前記ブートストラップ補償回路は、
    前記高電圧側電位に対するフローティング電位と、前記基準電位との間に直列に接続される複数の第１抵抗と、
    ドレインが、複数の前記第１抵抗の間の点である分圧電位取り出し点に接続され、ソースおよびゲートが、前記基準電位に接続される第１ＭＯＳＦＥＴと、
    前記分圧電位取り出し点の電位に基づいて、前記コンデンサに電流を供給する出力回路とを備える、
    ブートストラップ補償回路。
  6. 一端が、前記フローティング電位に接続される第２抵抗と、
    ドレインが、前記第２抵抗の他端に接続される第２ＭＯＳＦＥＴと、
    ドレインが、前記第２ＭＯＳＦＥＴのソースに接続され、ソースが、前記基準電位に接続される第３ＭＯＳＦＥＴとをさらに備え、
    前記第１ＭＯＳＦＥＴのゲートと、前記第２ＭＯＳＦＥＴのゲートと、前記第３ＭＯＳＦＥＴのゲートとは、互いに接続され、
    前記第２ＭＯＳＦＥＴのゲートと、前記第２ＭＯＳＦＥＴのソースとは、互いに接続される、
    請求項５に記載のブートストラップ補償回路。
  7. カソードが、前記フローティング電位に接続され、アノードが、前記分圧電位取り出し点に接続されるダイオードをさらに備える、
    請求項５または請求項６に記載のブートストラップ補償回路。
  8. カソードが、前記フローティング電位に接続され、アノードが、前記分圧電位取り出し点に接続されるツェナーダイオードをさらに備える、
    請求項５または請求項６に記載のブートストラップ補償回路。
  9. 請求項５から請求項８のうちのいずれか１項に記載のブートストラップ補償回路と、
    前記ハイサイドスイッチング素子と、
    前記ローサイドスイッチング素子と、
    前記ハイサイド制御回路と、
    前記ローサイド制御回路と、
    前記ブートストラップ回路とを備える、
    パワーモジュール。
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