JP6323834B2 - 同期整流装置およびこれを用いたオルタネータ - Google Patents

同期整流装置およびこれを用いたオルタネータ Download PDF

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Description

本発明は、同期整流ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の同期整流装置および、この同期整流装置を用いたオルタネータに関する。
自動車にて発電を行うオルタネータには、整流素子としてこれまでダイオードが用いられてきた。ダイオードは安価ではあるが、順方向電圧降下があり、損失が大きい。これに対して、近年はダイオードに代わり、ＭＯＳＦＥＴがオルタネータ用の整流素子として使われ始めている。ＭＯＳＦＥＴを同期整流することにより、順方向電圧降下がなく０Ｖから順方向電流が立ち上がり、損失が少ない整流素子を実現可能である。
商用電源の交流は、その周波数が一定である。よって、商用電源の電源装置の整流素子としてＭＯＳＦＥＴを用いる場合、クロックに同期させてＭＯＳＦＥＴのオン・オフ制御を行うこともできる。しかし、オルタネータは、コイルで発電される交流電力の周波数が一定ではない。よって、オルタネータの整流素子としてＭＯＳＦＥＴを用いる場合、電源装置などで用いる場合のように単にクロックに同期させるのではなく、その時々の周波数に同期させてＭＯＳＦＥＴのオン・オフ制御を行う必要がある。
オルタネータの同期整流ＭＯＳＦＥＴのオン・オフ制御を行う方法として、ホール素子を用いてモータの位置を検知してＭＯＳＦＥＴの制御を行う方法が知られている。こうしたホール素子などにより外部から信号を入力して制御を行う方法を、ここでは外部制御型と呼ぶことにする。外部制御型の同期整流ＭＯＳＦＥＴは、ホール素子などのセンサを用いる必要があり、制御回路にて複雑な制御を行う必要があるために、オルタネータの整流部が高価になってしまう。
特許文献１には、オルタネータの同期整流ＭＯＳＦＥＴのオン・オフ制御を行う別の方法として、同期整流ＭＯＳＦＥＴのソース・ドレイン間の電圧で判定してＭＯＳＦＥＴの制御を行う方法が開示されている。こうした外部から信号なしに内部の電圧を基に制御を行う方法を、ここでは自律型と呼ぶことにする。自律型の同期整流ＭＯＳＦＥＴは、ホール素子などのセンサが不要であり、一般に制御回路も簡単であるために、オルタネータの整流部を安価にすることができる。特許文献１では、同期整流ＭＯＳＦＥＴのソース・ドレイン間の電圧でＭＯＳＦＥＴのオン・オフを判定する回路として差動増幅器が使われており、他にもコンパレータなどが用いられる。
更に、特許文献１に開示されているオルタネータの同期整流ＭＯＳＦＥＴの整流器は、制御回路の電源を供給するコンデンサを備える。電源としてのコンデンサを内蔵することで、外部端子の数を２個にすることができる。これによって、ダイオードと同じ端子構成にすることができ、オルタネータに用いられるダイオードに代替して使用することができる。
特表２０１１−５０７４６８号公報
外部２端子の自律型同期整流ＭＯＳＦＥＴの整流装置（整流器）は、整流ＭＯＳＦＥＴと制御回路とコンデンサの複数の素子から成る。自律型同期整流ＭＯＳＦＥＴの整流装置は、外部端子間に正の電圧が印加されると自律的にコンデンサに電荷を蓄えてコンデンサを電源とし、その電源を使った制御回路が整流ＭＯＳＦＥＴをオンオフする。これにより、外部端子間に負の電圧が印加されたときに電流を流すように自律的に動作することができる。
制御回路は、同期整流ＭＯＳＦＥＴが自律的に動作する。その中に含まれる同期整流ＭＯＳＦＥＴのオン・オフ制御する差動増幅器またはコンパレータなどの判定回路は、定常的に電流が流れるように回路が構成されている。よって、コンデンサに十分に電荷を蓄えたときであっても、所定の電流を消費しつづけていた。また、この電流の消費に対応するため、所定容量のコンデンサを搭載することが必要であった。この同期整流装置を用いてオルタネータを構成したとき、待機状態においても常に定常的に電流が流れるため、別途スイッチやリレーなどを設ける必要があった。
外部２端子の自律型同期整流ＭＯＳＦＥＴの整流装置は、整流ＭＯＳＦＥＴと制御回路とコンデンサの複数の素子から成る。この整流装置に組み立てる前に、各素子を独立にスクリーニングすることで、組み立て前の各素子の不良品を取り除くことができる。しかし、この整流装置に組み立てた後には、整流装置の不良のスクリーニングは、外部２端子によって行わなければならない。特にコンデンサは、半田付けや樹脂のキュアリングなどの熱工程で不良となるおそれがあり、組立て後のスクリーニングの必要性が高い。
このスクリーニングは、外部２端子に電圧を印加し、両端子間に流れる電流を測定することによって行うことになる。外部２端子の自律型同期整流ＭＯＳＦＥＴの整流装置において、整流ＭＯＳＦＥＴと制御回路は並列に接続される。コンデンサは、制御回路内のダイオードを介して制御回路と並列に接続される。よって、スクリーニングで外部２端子に電圧を印加したとき、この２端子の間に流れる電流は、整流ＭＯＳＦＥＴに流れるリーク電流と、制御回路に流れる電流と、コンデンサに流れるリーク電流との和となる。ここで、制御回路は、同期整流ＭＯＳＦＥＴが自律的に動作するように、その中に含まれる同期整流ＭＯＳＦＥＴのオン・オフ制御する差動増幅器またはコンパレータなどの判定回路により、定常的に電流が流れるように回路が構成されている。
外部から電源を供給する端子を有する同期整流ＭＯＳＦＥＴの整流装置の場合には、外部からの電源供給を停止して、判定回路に電流を流さないようにできる。しかし、外部２端子の自律型同期整流ＭＯＳＦＥＴの整流装置の場合には、外部２端子に電圧を印加すると、判定回路に必ず電流が流れる。充電し終わったコンデンサに流れるリーク電流や、オフ状態の整流ＭＯＳＦＥＴを流れるリーク電流と比べて、この判定回路を流れる電流、すなわち、制御回路を流れる電流は大きい。よって、組立て時の不良でコンデンサのリーク電流が増加しても、制御回路を流れる電流に隠されてしまう。つまり、組立て時の不良でコンデンサのリーク電流が増加しても、このリーク電流の増加を検出することは困難である。すなわち、外部２端子の自律型同期整流ＭＯＳＦＥＴの整流装置では、組立て後のコンデンサの不良のスクリーニングが難しいという問題がある。
また、外部２端子の自律型同期整流ＭＯＳＦＥＴの整流装置では、コンデンサの充電中にも、制御回路が定常的に電流を流しつづける。そのため、コンデンサの充電電流の一部がコンデンサの充電に使われず、制御回路が消費してしまう。その分、コンデンサの充電に時間がかかるため、コンデンサ電流を制限する抵抗をより小さくする必要がある。コンデンサ電流を制限する抵抗を小さくすると、コンデンサの故障率が増大し、コンデンサの信頼性が低下してしまう。
更に、外部２端子の自律型同期整流ＭＯＳＦＥＴの整流装置を使用したオルタネータでは、このオルタネータが発電を停止しても、整流装置の中の制御回路が定常的に電流を流しつづける。そのため、この電流によりバッテリが放電し、バッテリ電圧が低下してしまう。
そこで、本発明は、所定の条件下において外部からの電源供給を遮断して制御回路に電流を流さないようにできる同期整流装置と、この同期整流装置を用いたオルタネータを提供することを課題とする。
前記した課題を解決するため、第１の発明の同期整流装置は、交流入力電圧を同期整流して直流電圧を生成し、この直流電圧を外部へ出力するオルタネータを構成する。この同期整流装置は、スイッチングトランジスタと、前記スイッチングトランジスタの一対の主端子に接続された一対の外部端子と、前記スイッチングトランジスタをオンオフ制御する制御回路と、前記制御回路に電源を供給するコンデンサとを備える。前記制御回路は、前記一対の外部端子の各電圧を比較して、前記スイッチングトランジスタのゲートに与える制御信号を生成する判定回路と、前記スイッチングトランジスタの前記一対の主端子間の電圧が所定電圧以上であるときに前記判定回路への電源供給を遮断し、入力した前記一対の主端子間の電圧が所定電圧未満であるときに前記判定回路への電源供給を遮断しない遮断回路とを備える。
第２の発明のオルタネータは、第１の発明の同期整流装置を備える。
その他の手段については、発明を実施するための形態のなかで説明する。
本発明によれば、所定の条件下において外部からの電源供給を遮断して制御回路に電流を流さないようにできる同期整流装置と、この同期整流装置を用いたオルタネータを提供することができる。これにより、同期整流装置を組立てた後のコンデンサ不良のスクリーニングなどが可能となる。
第１実施形態における自律型の同期整流ＭＯＳＦＥＴの整流装置を示す回路図である。 第１実施形態における整流装置の判定回路を示す回路図である。 第１実施形態における整流装置の遮断回路を示す回路図である。 第１実施形態における整流装置のスクリーニング時の電圧電流特性を示すグラフである。 第１実施形態における整流装置を用いたオルタネータの概略構成を示す回路図である。 第１実施形態における整流装置の整流動作時の電圧電流波形を示すグラフである。 第１実施形態における整流装置の整流動作停止後の電圧電流波形を示すグラフである。 第１実施形態における整流装置の第１変形例の遮断回路を示す回路図である。 第１実施形態における整流装置の第２変形例の遮断回路を示す回路図である。 第１実施形態における整流装置の第３変形例の遮断回路を示す回路図である。 第２実施形態における自律型の同期整流ＭＯＳＦＥＴの整流装置を示す回路図である。 第２実施形態における整流装置のゲート駆動回路を示す回路図である。 第３実施形態における自律型の同期整流ＭＯＳＦＥＴの整流装置を示す回路図である。 第４実施形態における整流装置を示す回路図である。 第４実施形態における整流装置の各部を示す回路図である。 整流装置の判定回路の各変形例を示す回路図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための各図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は適宜省略する。また、以下の実施形態の説明では、特に必要なとき以外は同一または同様な部分の説明は繰り返さずに適宜省略する。
図１は、第１実施形態における外部２端子の自律型の同期整流ＭＯＳＦＥＴの整流装置を示す回路図である。
図１に示すように、第１実施形態の自律型の同期整流ＭＯＳＦＥＴの整流装置１０７は、正極側主端子ＴＫと負極側主端子ＴＡの外部の２つの端子によって外部に接続される。整流装置１０７は更に、スイッチングトランジスタである整流ＭＯＳＦＥＴ１０１と、制御回路１０６と、コンデンサ１０４と、を含んで構成されている。整流ＭＯＳＦＥＴ１０１には、寄生ダイオードが存在する。制御回路１０６は、判定回路１０２と、ダイオード１０３ａと、抵抗１０３ｂと、遮断回路１０５と、を含んで構成される。制御回路１０６は、単一のシリコンチップで構成し、ワンチップのＩＣ（Integrated Circuit）とすることで、低コスト・底面積・高ノイズ耐性のメリットが得られる。
整流ＭＯＳＦＥＴ１０１には、オルタネータの発電部（後記する図５参照）が発電する大電流を流すため、パワーＭＯＳＦＥＴが使用される。整流ＭＯＳＦＥＴ１０１は、同期整流を行うものである。整流ＭＯＳＦＥＴ１０１は、一対の主端子であるドレインとソースとを備える。整流ＭＯＳＦＥＴ１０１は、ドレインが正極側主端子ＴＫに接続され、ソースが負極側主端子ＴＡに接続される。これにより整流ＭＯＳＦＥＴ１０１に存在する寄生ダイオードは、アノードが負極側主端子ＴＡに接続され、カソードが正極側主端子ＴＫに接続される。
整流ＭＯＳＦＥＴ１０１のドレインとソースとの間の電圧を、電圧Ｖｄｓと定義する。整流ＭＯＳＦＥＴ１０１のゲートとソースとの間の電圧を、電圧Ｖｇｓと定義する。整流ＭＯＳＦＥＴ１０１のソースの電位を、電圧Ｖｓとする。
この整流ＭＯＳＦＥＴ１０１のドレインからソースに流れる電流を、電流Ｉｄと定義する。この整流ＭＯＳＦＥＴ１０１が同期整流によって流す電流Ｉｄは、負の値となる。更に正極側主端子ＴＫから負極側主端子ＴＡに流れる電流を、電流Ｉｋと定義する。整流装置１０７が同期整流によって流す電流Ｉｋは、負の値となる。
判定回路１０２は、非反転入力端子ＩＮ＋が整流ＭＯＳＦＥＴ１０１のドレインに接続され、反転入力端子ＩＮ−が直接に整流ＭＯＳＦＥＴ１０１のソースに接続される。判定回路１０２の出力端子ＯＵＴは、整流ＭＯＳＦＥＴ１０１のゲート端子に接続される。判定回路１０２の出力端子ＯＵＴからは、判定回路１０２の出力信号が出力される。判定回路１０２は、非反転入力端子ＩＮ＋と反転入力端子ＩＮ−とを直接比較して判定した出力信号を生成するものである。判定回路１０２は、負極側主端子ＴＡのソース電圧Ｖｓと正極側主端子ＴＫのドレイン電圧Ｖｄとの比較結果を出力する。判定回路１０２の判定性能は、高精度であることが望ましい。
ダイオード１０３ａは、正極側主端子ＴＫからコンデンサ１０４の正極側端子への向きに接続される。ダイオード１０３ａは、正極側主端子ＴＫと負極側主端子ＴＡとの間に、ダイオード１０３ａの順方向電圧低下よりも高い電圧が印加されているときに、コンデンサ１０４を充電する。
抵抗１０３ｂは、ダイオード１０３ａと直列に接続される。抵抗１０３ｂとダイオード１０３ａの位置は、図１の例に限られず、入れ替えてもよい。抵抗１０３ｂは、コンデンサ１０４への充電電流を制限する。抵抗１０３ｂの抵抗値を大きくすることで、コンデンサ１０４の故障率を下げ、信頼性を高めることができる。なお、コンデンサ１０４の信頼性に問題がなければ、抵抗１０３ｂ必ずしも必要ではない。
判定回路１０２は、負極側主端子ＴＡと正極側主端子ＴＫの各電圧を判定する。判定回路１０２の非反転入力端子ＩＮ＋は、整流ＭＯＳＦＥＴ１０１のドレインに抵抗を介さずに接続する。判定回路１０２の反転入力端子ＩＮ−は、整流ＭＯＳＦＥＴ１０１のソースに抵抗を介さずに接続する。これにより、抵抗のバラツキや温度依存による判定回路１０２の入力端子の電圧変動を防止可能である。
遮断回路１０５は、コンデンサ電圧入力端子ＶＣＩＮがコンデンサ１０４の正極側端子に接続され、コンデンサ電圧出力端子ＶＣＯＵＴが判定回路１０２の電源電圧端子ＶＣＣに接続される。また、ドレイン電圧入力端子ＶＤＩＮが整流ＭＯＳＦＥＴ１０１のドレインに接続され、グランド端子ＧＮＤが整流ＭＯＳＦＥＴ１０１のソースに接続される。遮断回路１０５は、所定の条件下において判定回路１０２に流れる電流を遮断する。遮断回路１０５の端子および配線は、必ずしも上記の通りである必要はなく、遮断回路１０５の回路構成によって変わりうる。
電流Ｉｉｃは、制御回路１０６に流れる電流である。ここで電流Ｉｉｃは、判定回路１０２に流れる電流と、遮断回路１０５に流れる電流との和である。
コンデンサ１０４は、制御回路１０６が駆動するための電源を供給するものである。コンデンサ１０４を電源に用いることで、整流装置１０７の端子数は２個となり、オルタネータ１４０に用いられる従来の整流ダイオードの端子と互換性を持たせることができる。これにより、従来の整流ダイオードを、この整流装置１０７に置き換えて、オルタネータ１４０の性能を向上させることが可能である。以下、このコンデンサ１０４の正極側端子の電圧を、電圧Ｖｃと定義する。このコンデンサ１０４に流れる電流を、電流Ｉｃと定義する。
電流Ｉｋは、電流Ｉｄと、電流Ｉｉｃと、電流Ｉｃとに分流する。つまり電流Ｉｋは、電流Ｉｄと、電流Ｉｉｃと、電流Ｉｃとの和となる。
以下、図２を参照して整流装置１０７の判定回路１０２の回路構成の一例と動作を説明し、図３を参照して整流装置１０７の遮断回路１０５の回路構成の一例と動作を説明する。
図２は、第１実施形態における同期整流装置１０７の判定回路１０２の一例を示す回路図である。
判定回路１０２ａは、例えば、ＭＯＳＦＥＴで構成されるコンパレータである。判定回路１０２ａは、定電流回路ＣＣ１と、ＰＭＯＳ１１，１２，１３，１４，１５と、ＮＭＯＳ２１，２２，２３とを備えている。判定回路１０２ａの電源電圧端子ＶＣＣとグランド端子ＧＮＤとの間には電源が供給されて動作する。判定回路１０２ａは、非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋と反転入力端子ＩＮ−の電圧Ｖｉｎ−とを比較して判定するものである。
ＰＭＯＳ１１，１２，１３は、カレントミラー回路を構成する。すなわち、ＰＭＯＳ１１，１２，１３のドレインは、電源電圧端子ＶＣＣに接続される。更にＰＭＯＳ１１，１２，１３のゲートとＰＭＯＳ１１のソースとは、同一ノードに接続されて、定電流回路ＣＣ１に接続される。この定電流回路ＣＣ１は、ＰＭＯＳ１１，１２，１３のゲートとＰＭＯＳ１１のソースの接続ノードからグランド端子ＧＮＤに向けて電流を流すように接続される。
ＰＭＯＳ１４，１５のドレインは、ＰＭＯＳ１２のソースに接続される。ＰＭＯＳ１２，１４，１５のバックゲートは、電源電圧端子ＶＣＣに接続される。ＰＭＯＳ１４のゲートは、反転入力端子ＩＮ−に接続される。ＰＭＯＳ１５のゲートは、非反転入力端子ＩＮ＋に接続される。ＰＭＯＳ１４のソースは、ＮＭＯＳ２１のソースと、ＮＭＯＳ２１，２２のゲートに接続される。ＰＭＯＳ１５のソースは、ＮＭＯＳ２２のソースと、ＮＭＯＳ２３のゲートに接続される。ＮＭＯＳ２１，２２，２３のドレインは、グランド端子ＧＮＤに接続される。
ＰＭＯＳ１３のソースとＮＭＯＳ２３のソースとは、同一のノードに接続され、更に出力端子ＯＵＴに接続される。
以下、図２に示す判定回路１０２ａの動作を説明する。
判定回路１０２ａの非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が、反転入力端子ＩＮ−の電圧Ｖｉｎ−より低くなると、ＰＭＯＳ１２に流れる電流のうち、ＰＭＯＳ１５に流れる電流Ｉｉｎ＋よりもＰＭＯＳ１４に流れる電流Ｉｉｎ−が小さくなる。ＮＭＯＳ２１に流れる電流も少なくなってオフする。ＮＭＯＳ２１と同じゲート電圧が印加されるＮＭＯＳ２２もオフし、ＮＭＯＳ２３のゲート電圧が上がってＮＭＯＳ２３がオンする。その結果、電流Ｉｏｆｆ＿ｏｕｔが出力端子ＯＵＴからグランド端子ＧＮＤに流れて、出力端子ＯＵＴには、グランド端子ＧＮＤに印加されるＬレベルの電圧が出力される。
判定回路１０２ａの非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−より高くなると、ＰＭＯＳ１２から流れ込む電流のうち、ＰＭＯＳ１５に流れる電流Ｉｉｎ＋よりもＰＭＯＳ１４に流れる電流Ｉｉｎ−が大きくなる。ＰＭＯＳ１４に流れた電流Ｉｉｎ−がＮＭＯＳ２１に流れてオンする。ＮＭＯＳ２１と同じゲート電圧が印加されるＮＭＯＳ２２もオンし、ＮＭＯＳ２３のゲート電圧が下がってＮＭＯＳ２３がオフする。その結果、電流Ｉｏｎ＿ｏｕｔが電源電圧端子ＶＣＣから出力端子ＯＵＴに流れて、出力端子ＯＵＴには、電源電圧端子ＶＣＣに印加されるＨレベルの電圧が出力される。
以上の動作中に、判定回路１０２ａには、ＰＭＯＳ１１，１２，１３を流れる電流が流れ続ける。ＰＭＯＳ１１には定電流回路ＣＣ１によって決まる電流が流れ続け、ＰＭＯＳ１２，１３にはＰＭＯＳ１１，１２，１３が作るミラー回路、すなわち、ＰＭＯＳ１１とのチャネル幅の比によって決まる電流が流れ続ける。定電流回路ＣＣ１を流れる電流を１０［μＡ］とし、ＰＭＯＳ１１，１２，１３のチャネル幅の比を１対２対２とすると、判定回路１０２ａには、５０［μＡ］の電流が流れることになる。本実施形態では、遮断回路１０５を設けることにより、所定の条件下で判定回路１０２ａへの電源供給を遮断して、電流が流れないようにしている。
図３は、第１実施形態における整流装置１０７の遮断回路１０５の一例の回路図である。
図３に示すように遮断回路１０５は、ＰＭＯＳ１６と、ＮＭＯＳ２４と、抵抗Ｒ１，Ｒ２とを備える。コンデンサ電圧入力端子ＶＣＩＮは、ＰＭＯＳ１６を介して、コンデンサ電圧出力端子ＶＣＯＵＴに接続される。ドレイン電圧入力端子ＶＤＩＮは、抵抗Ｒ１とＮＭＯＳ２４を介して、グランド端子ＧＮＤに接続される。ＰＭＯＳ１６のゲートは、ドレイン電圧入力端子ＶＤＩＮに接続される。ＮＭＯＳ２４のゲートは、ＰＭＯＳ１６のドレインに接続される。コンデンサ電圧出力端子ＶＣＯＵＴは、高抵抗値を有する抵抗Ｒ２を介してグランド端子ＧＮＤに接続される。
以下、図３に示す遮断回路１０５の動作を説明する。
遮断回路１０５のＰＭＯＳ１６をオフにすると、コンデンサ電圧入力端子ＶＣＩＮとコンデンサ電圧出力端子ＶＣＯＵＴの間の電流経路が遮断され、判定回路１０２への電源供給を遮断する。すると、コンデンサ電圧出力端子ＶＣＯＵＴの電位は、抵抗Ｒ２に流れる電流によって、グランド端子ＧＮＤと同電位になる。判定回路１０２の電源電圧端子ＶＣＣとグランド端子ＧＮＤとの間には、電圧が印加されず、判定回路１０２には電流が流れなくなる。なお、判定回路１０２も電源電圧端子ＶＣＣとグランド端子ＧＮＤの間に電流を流すので、抵抗Ｒ２は無くてもよい。コンデンサ電圧出力端子ＶＣＯＵＴの電位が下がると、ＮＭＯＳ２４のゲート電圧が下がってＮＭＯＳ２４がオフし、ドレイン電圧入力端子ＶＤＩＮとグランド端子ＧＮＤの間の電流も遮断する。つまり、遮断回路１０５が電源供給を遮断しているときに、制御回路１０６を通って一対の主端子間を電流が流れる全ての経路において、経路内に存在するトランジスタのうち少なくとも１個はオフ状態にある。これにより、制御回路１０６の電流を遮断することができる。
遮断回路１０５のＰＭＯＳ１６をオンにすると、コンデンサ電圧入力端子ＶＣＩＮとコンデンサ電圧出力端子ＶＣＯＵＴの間の電流経路が繋がり、判定回路１０２への電源供給の遮断が解除される。すると、コンデンサ電圧出力端子ＶＣＯＵＴの電位は、コンデンサ電圧入力端子ＶＣＩＮまで上がり、判定回路１０２に電流が流れるようになる。コンデンサ電圧出力端子ＶＣＯＵＴの電位が上がると、ＮＭＯＳ２４のゲート電圧が上がってＮＭＯＳ２４がオンし、ドレイン電圧入力端子ＶＤＩＮとグランド端子ＧＮＤの間にも電流が流れるようになる。
ＰＭＯＳ１６は、ＰＭＯＳ１６のゲート電圧がＰＭＯＳ１６のソース電圧を基準にＰＭＯＳの閾値電圧Ｖｔｈ＿ＰＭＯＳより下がればオンになり、上がればオフになる。ＰＭＯＳ１６のゲートには、遮断回路１０５のコンデンサ電圧入力端子ＶＣＩＮの電圧、すなわち、コンデンサ１０４の正極側端子の電圧Ｖｃが印加される。ＰＭＯＳ１６のドレインには、遮断回路１０５のドレイン電圧入力端子ＶＤＩＮの電圧、すなわち、整流装置１０７の正極側主端子ＴＫの電圧Ｖｋａが印加される。よって、ＰＭＯＳ１６の閾値電圧をＶｔｈ＿ＰＭＯＳとして、ＰＭＯＳ１６がオンする条件を、以下の式（１）に示す。これは、遮断回路１０５が電源供給の遮断を解除する条件でもある。
Figure 0006323834
更に、ＰＭＯＳ１６がオフする条件を、以下の式（２）に示す。これは、遮断回路１０５が電源供給を遮断する条件でもある。
Figure 0006323834
図３に示す遮断回路１０５では、ＰＭＯＳ１６とＮＭＯＳ２４とで構成されるホールド回路が遮断の状態または遮断解除の状態を保持している。遮断回路１０５は、このホールド回路により、遮断回路１０５自体に電流を流さずに電流の遮断状態を保持することができる。よって、遮断状態での制御回路１０６の電流を小さくすることができる。なおホールド回路は、図３に示した回路に限られず、他の構成のホールド回路を適用してもよい。
続いて、図４を参照して、第１実施形態における外部２端子の自律同期整流ＭＯＳＦＥＴの整流装置１０７のスクリーニング時の電圧・電流特性と、効果を説明する。
図４は、第１実施形態における外部２端子の自律同期整流ＭＯＳＦＥＴの整流装置１０７のスクリーニング時の電圧・電流特性である。
このグラフは、整流装置１０７の外部２端子、正極側主端子ＴＫと負極側主端子ＴＡとの間に正の電圧Ｖｋａを印加したときに、各部に流れるリーク電流の特性を示している。実線で示す電流Ｉｃは、コンデンサ１０４に流れるリーク電流の特性である。一点鎖線で示す電流Ｉｄは、整流ＭＯＳＦＥＴ１０１に流れるリーク電流の特性である。二点鎖線で示す電流Ｉｉｃは、遮断回路１０５がある制御回路１０６のリーク電流の特性である。破線で示す電流Ｉｉｃは、遮断回路１０５がないときの制御回路１０６のリーク電流の特性である。ここでは比較のために、遮断回路１０５を備えていない制御回路１０６の電圧・電流特性も合わせて示している。これはＤＣ測定の結果であり、コンデンサ１０４の過渡的な充電電流は含まない。両端子間に流れるリーク電流Ｉｋは、電流Ｉｃと電流Ｉｄと電流Ｉｉｃの和となる。
電圧Ｖｋａを０Ｖから大きくしていくと、整流ＭＯＳＦＥＴ１０１のソースとドレインの間には、電圧Ｖｋａがそのまま印加される。制御回路１０６のゲート出力端子には、０Ｖが出力される。よって、整流ＭＯＳＦＥＴ１０１には、ゲート電圧が０Ｖのときのリーク電流Ｉｄが流れる。コンデンサ１０４には、電圧Ｖｋａからダイオード１０３ａの順方向電圧降下Ｖｄｒを減じた電圧が印加される。この順方向電圧降下Ｖｄｒは、０．６Ｖ程度になる。コンデンサ１０４には、この印加電圧に応じたリーク電流Ｉｃが流れる。
制御回路１０６については、遮断回路１０５のＰＭＯＳ１６のソースには、電圧Ｖｋａからダイオード１０３ａの順方向電圧降下Ｖｄｒを減じた電圧が印加される、ＰＭＯＳ１６のゲートには、電圧Ｖｋａが印加される。よってＰＭＯＳ１６は式（２）に示すオフの条件を満たし、遮断回路１０５は電源供給の遮断状態を維持する。遮断回路１０５が遮断状態の場合、制御回路１０６のリーク電流Ｉｉｃは、ＰＭＯＳ１６とＮＭＯＳ２４のドレインとソース間のリーク電流である。ＰＭＯＳ１６とＮＭＯＳ２４とは、制御回路１０６内のチャネル幅が小さいＭＯＳであり、そのリーク電流は、整流ＭＯＳＦＥＴ１０１のリーク電流Ｉｄやコンデンサ１０４のリーク電流Ｉｃと比べると、十分に小さい。
図４の例では、コンデンサ１０４のリーク電流Ｉｃを整流ＭＯＳＦＥＴ１０１のリーク電流Ｉｄより大きくしてあり、コンデンサ１０４を流れるリーク電流Ｉｃが最も大きい。整流ＭＯＳＦＥＴ１０１のリーク電流Ｉｄは、チップ面積を小さくすることや、チャネル長を長くすることや、閾値電圧を大きくすることなどにより、電流値を小さくすることができる。制御回路１０６に遮断回路１０５を設け、コンデンサ１０４のリーク電流Ｉｃを整流ＭＯＳＦＥＴ１０１のリーク電流Ｉｄより大きくしている。これにより、組立て時にコンデンサ１０４に不良が生じてコンデンサ１０４のリーク電流Ｉｃが増加したときに、そのリーク電流Ｉｃの増加を検出することが可能となる。すなわち、コンデンサ１０４の不良のスクリーニングが可能となる。
図４の破線は、遮断回路１０５がない場合に制御回路に流れるリーク電流Ｉｉｃの特性を示している。判定回路１０２が常に電流を流し続けるため、コンデンサ１０４を流れるリーク電流Ｉｃよりも、制御回路１０６を流れる電流Ｉｉｃの方が数桁大きく、不良でコンデンサ１０４のリーク電流Ｉｃが大きくなっても、それを検出することが難しい。
スクリーニング時の印加電圧は、例えば１５Ｖとする。高電圧を印加して、素子が劣化しないようにする必要がある。
コンデンサ１０４および整流ＭＯＳＦＥＴ１０１の不良の判定をリーク電流１桁の増加を基準とする場合を考える。コンデンサ１０４および整流ＭＯＳＦＥＴ１０１の良品のリーク電流Ｉｄの差が１桁以内であれば、コンデンサ１０４および整流ＭＯＳＦＥＴ１０１の両方の不良を検出することができる。
また、コンデンサ１０４のリーク電流と、整流ＭＯＳＦＥＴ１０１のリーク電流とが、異なる電圧依存性を有する場合を考える。
例えば、コンデンサ１０４のリーク電流が整流ＭＯＳＦＥＴ１０１のリーク電流よりも大きい第１電圧領域が存在したならば、この第１電圧領域においてコンデンサ１０４の不良のスクリーニングを行うことができる。また、整流ＭＯＳＦＥＴ１０１のリーク電流がコンデンサ１０４のリーク電流よりも大きい第２電圧領域が存在したならば、この第２電圧領域において、整流ＭＯＳＦＥＴ１０１の不良のスクリーニングを行うことができる。これにより、コンデンサ１０４および整流ＭＯＳＦＥＴ１０１の両方の不良を検出することができる。
更に、コンデンサ１０４のリーク電流と、整流ＭＯＳＦＥＴ１０１のリーク電流とが、異なる温度依存性を有する場合を考える。
例えば、コンデンサ１０４のリーク電流が、整流ＭＯＳＦＥＴ１０１のリーク電流よりも大きい第１温度領域が存在したならば、この第１温度領域において、コンデンサ１０４の不良のスクリーニングを行うことができる。更に整流ＭＯＳＦＥＴ１０１のリーク電流がコンデンサ１０４のリーク電流よりも大きい第２温度領域が存在したならば、この第２温度領域にて、整流ＭＯＳＦＥＴ１０１の不良のスクリーニングを行うことができる。これにより、コンデンサ１０４および整流ＭＯＳＦＥＴ１０１の両方の不良を検出することができる。
続いて、図５を参照して、第１実施形態における外部２端子の自律同期整流ＭＯＳＦＥＴの整流装置１０７を用いたオルタネータ１４０の概略構成を説明する。図６を参照して、第１実施形態における外部２端子の自律同期整流ＭＯＳＦＥＴの整流装置１０７の整流時の動作を説明する。
図５は、自律型の整流装置１０７を用いたオルタネータ１４０の概略構成を示す回路図である。
図５に示すように、自律型の同期整流ＭＯＳＦＥＴの整流装置１０７を用いたオルタネータ１４０は、回転子コイル１０９および固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕを含んで構成される発電部と、整流回路１３０とを備えている。
発電部は、回転子コイル１０９と、Δ結線された３本の固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕとを含んで構成される。固定子コイル１１０ｗｕ，１１０ｕｖが結線されたノードからＵ相１３１ｕの中点配線が引き出される。固定子コイル１１０ｕｖ，１１０ｖｗが結線されたノードからＶ相１３１ｖの中点配線が引き出される。固定子コイル１１０ｖｗ，１１０ｗｕが結線されたノードからＷ相１３１ｗの中点配線が引き出される。なお、各固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕの結線は、Δ結線の代わりにＹ結線としてもよく、限定されない。
整流回路１３０は、Ｕ相１３１ｕとＶ相１３１ｖとＷ相１３１ｗとを含んで構成され、ノードＮｕ，Ｎｖ，Ｎｗ間の三相交流を直流に整流してノードＮｐ，Ｎｎ間（直流端子間）に流すものである。Ｕ相１３１ｕの中点配線のノードＮｕは、ハイサイド側に整流装置１０７ｕｈが接続され、ロウサイド側に整流装置１０７ｕｌが接続される。Ｖ相１３１ｖの中点配線のノードＮｖは、ハイサイド側に整流装置１０７ｖｈが接続され、ロウサイド側に整流装置１０７ｖｌが接続される。Ｗ相１３１ｗの中点配線のノードＮｗは、ハイサイド側に整流装置１０７ｗｈが接続され、ロウサイド側に整流装置１０７ｗｌが接続される。ハイサイド側の整流装置１０７ｕｈ，１０７ｖｈ，１０７ｗｈは、直流の正極側のノードＮｐを通してバッテリ１１１（エネルギ蓄積部）の正極側端子が接続される。ロウサイド側の整流装置１０７ｕｌ，１０７ｖｌ，１０７ｗｌは、直流の負極側のノードＮｎを通して、バッテリ１１１の負極側端子が接続される。
バッテリ１１１は、例えば車載用バッテリであり、その動作範囲は例えば１０．８Ｖから１４Ｖ程度である。
Ｕ相１３１ｕのハイサイドの整流装置１０７ｕｈは、整流ＭＯＳＦＥＴ１０１ｕｈと制御回路１０６ｕｈとコンデンサ１０４ｕｈとを含んで構成される。Ｕ相１３１ｕのロウサイドの整流装置１０７ｕｌは、同様に整流ＭＯＳＦＥＴ１０１ｕｌと制御回路１０６ｕｌとコンデンサ１０４ｕｌとを含んで構成される。
Ｖ相１３１ｖのハイサイドの整流装置１０７ｖｈは、整流ＭＯＳＦＥＴ１０１ｖｈと制御回路１０６ｖｈとコンデンサ１０４ｖｈとを含んで構成される。Ｖ相１３１ｖのロウサイドの整流装置１０７ｖｌは、同様に整流ＭＯＳＦＥＴ１０１ｖｌと制御回路１０６ｖｌとコンデンサ１０４ｖｌとを含んで構成される。
Ｗ相１３１ｗのハイサイドの整流装置１０７ｗｈは、整流ＭＯＳＦＥＴ１０１ｗｈと制御回路１０６ｗｈとコンデンサ１０４ｗｈとを含んで構成される。Ｗ相１３１ｗのロウサイドの整流装置１０７ｗｌは、同様に整流ＭＯＳＦＥＴ１０１ｗｌと制御回路１０６ｗｌとコンデンサ１０４ｗｌとを含んで構成される。
以下、各整流装置１０７ｕｈ〜１０７ｗｌを特に区別しないときには、各実施形態では整流装置１０７，１０７ａ〜１０７ｃと記載する。各制御回路１０６ｕｈ〜１０６ｗｌを特に区別しないときには、各実施形態では制御回路１０６，１０６ａ〜１０６ｃと記載する。各整流ＭＯＳＦＥＴ１０１ｕｈ〜１０１ｗｌを特に区別しないときには、単に整流ＭＯＳＦＥＴ１０１と記載する。各コンデンサ１０４ｕｈ〜１０４ｗｌを特に区別しないときには、単にコンデンサ１０４と記載する。
図６（ａ）〜（ｅ）は、第１実施形態における外部２端子の自律同期整流ＭＯＳＦＥＴの整流装置１０７の整流動作時の各部波形を示すグラフである。図６（ａ）〜（ｅ）の横軸は、各グラフに共通する時間を示している。
図６は、Ｕ相１３１ｕのロウサイドに用いられている整流装置１０７ｕｌの電圧および電流の波形を、ロウサイドの整流ＭＯＳＦＥＴ１０１ｕｌがオンしている期間に前後の期間を加えて示してある。以下、整流装置１０７ｕｌは、単に整流装置１０７と記載している場合がある。整流ＭＯＳＦＥＴ１０１ｕｌは、単に整流ＭＯＳＦＥＴ１０１と記載している場合がある。
図６（ａ）は、整流装置１０７の外部２端子間の電圧Ｖｋａを示すグラフである。この電圧Ｖｋａは整流ＭＯＳＦＥＴ１０１のドレイン・ソース間電圧Ｖｄｓと同一であり、判定回路１０２の非反転入力端子ＩＮ＋と反転入力端子ＩＮ−との間に印加される電圧と同一である。
図６（ｂ）は、整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓを示すグラフである。ゲート電圧Ｖｇｓは、判定回路１０２の出力端子ＯＵＴの電圧でもある。
図６（ｃ）は、整流ＭＯＳＦＥＴ１０１のドレイン電流Ｉｄを示すグラフである。このドレイン電流Ｉｄは、整流電流である。
図６（ｄ）は、制御回路１０６の判定回路１０２の電源電圧端子ＶＣＣの電圧Ｖｃｃを示すグラフである。この判定回路１０２の電源電圧端子ＶＣＣの電圧Ｖｃｃは、遮断回路１０５のコンデンサ電圧出力端子ＶＣＯＵＴの電圧と等しい。
図６（ｅ）は、制御回路１０６を流れる電流Ｉｉｃを示すグラフである。この制御回路１０６を流れる電流Ｉｉｃが、図１から図３に示す実施形態では、遮断回路１０５の中のＰＭＯＳ１６を介して判定回路１０２に流れる電流と、遮断回路１０５の中のＮＭＯＳ２４を介して流れる電流との和に等しい。
図６（ａ）〜（ｅ）には、Ｕ相１３１ｕのロウサイドに用いられている整流装置１０７ｕｌの電圧および電流の波形を示した。Ｕ相１３１ｕのハイサイドに用いられている整流装置１０７ｕｈの電圧および電流の波形も、整流素子の負極側主端子ＴＡを基準にすれば同じ波形になる。Ｖ相１３１ｖやＷ相１３１ｗのロウサイドやハイサイドに用いられている各整流装置１０７も同様である。
以下、図６（ａ）〜（ｅ）に基づいて、自律型の同期整流ＭＯＳＦＥＴの整流装置１０７の整流動作を説明する。
オルタネータ１４０での発電は、固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕの中を回転子コイル１０９が回転することで行われる。このとき、各相のコイルには交流電力が発生し、その交流電力によって各相の中点配線の電圧が周期的に上下する。
中点配線の電圧は、ロウサイドの整流素子の正極側主端子ＴＫの電圧と等しく、判定回路１０２の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋と等しい。
バッテリ１１１の負極側端子の電圧は、ロウサイドの整流素子の負極側主端子ＴＡの電圧と等しく、判定回路１０２の反転入力端子ＩＮ−の電圧Ｖｉｎ−と等しい。
まず、時刻ｔ６０では、ハイサイドの整流装置１０７ｕｈの整流ＭＯＳＦＥＴ１０１がオン状態にあって整流電流を流している。ロウサイドの整流装置１０７ｕｌの電圧Ｖｋａには、オルタネータ１４０の出力電圧に、ハイサイドの整流装置１０７ｕｈのオン電圧を加えた正の電圧が印加されている。ロウサイドの整流装置１０７ｕｌの正極側主端子ＴＫには、コンデンサ１０４を充電するのに十分な時間だけ正の電圧Ｖｋａが印加されている。コンデンサ１０４の電圧Ｖｃは、ロウサイドの整流装置１０７ｕｌの正極側主端子ＴＫの電圧Ｖｋａから充電経路のダイオード１０３ａの順方向電圧降下Ｖｄｒを減算した電圧となっている。この電圧Ｖｋａとコンデンサ１０４の電圧Ｖｃとの関係は、上で説明したスクリーニング時と同様であり、遮断回路１０５は、遮断条件を満たして、電源供給の遮断状態にある。
続いて、ハイサイドの整流装置１０７ｕｈの整流が終わると、Ｕ相１３１ｕの中点配線のノードＮｕの電圧が下がり始める。コンデンサ１０４の電圧Ｖｃは、制御回路１０６の遮断回路１０５が遮断状態にあるときに流れるリーク電流Ｉｃによってしか下がらず、ほぼ不変である。よって、上で説明した制御回路１０６の遮断回路１０５の遮断を解除する式（１）の条件を満たすようになる。時刻ｔ６１で、遮断回路１０５の遮断が解除される。これにより、図６（ｄ）に示すように、制御回路１０６の判定回路１０２の電源電圧端子ＶＣＣの電圧Ｖｃｃがコンデンサ１０４の電圧Ｖｃまで上昇して、判定回路１０２に電源が供給される。判定回路１０２に電流が流れると、図６（ｅ）に示すように、制御回路１０６に流れる電流Ｉｉｃが増加する。この時点から、制御回路１０６の判定動作とゲートへのオン・オフの出力動作が可能になる。
中点配線の電圧が、更に下がって、時刻ｔ６２において、バッテリ１１１の負極側端子の電圧を下回る。すなわち、図６（ａ）に示すように、判定回路１０２の非反転入力端子ＩＮ＋と反転入力端子ＩＮ−との間に印加されたドレイン・ソース間電圧Ｖｄｓが負になる。上で説明したように判定回路１０２がオンの判定をして、図６（ｂ）に示すように、整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓが上昇する。図６（ｃ）に示すように、整流ＭＯＳＦＥＴ１０１のドレイン電流Ｉｄ、すなわち、整流電流も流れ始める。
時刻ｔ６３において、中点配線の電圧は、バッテリ１１１の負極側端子の電圧を上回る。判定回路１０２の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−を上回る。図６（ａ）に示すように、ドレイン・ソース間電圧Ｖｄｓが正になる。これにより、判定回路１０２がオフの判定をして、図６（ｂ）に示すように、整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓが下がる。ゲート電圧Ｖｇｓが下がると、整流ＭＯＳＦＥＴ１０１はオフ状態になり、図６（ｃ）に示すように、ドレイン電流Ｉｄは流れなくなる。これで、当該周期における整流動作が終了する。コンデンサ１０４の電荷は、制御回路１０６の動作電流によって消費される。そのため、コンデンサ１０４の電圧Ｖｃが低下しても、制御回路１０６が正常に動作する電源電圧を維持するように、コンデンサ１０４の容量と制御回路１０６の動作電流とを設計するとよい。
中点配線の電圧が更に上がると、時刻ｔ６４において、式（２）の条件を満たし、ＰＭＯＳ１６が再びオフする。ＰＭＯＳ１６がオフすると、判定回路１０２および遮断回路１０５の抵抗Ｒ２を流れるによって、図６（ｄ）に示すように、制御回路１０６の判定回路１０２の電源電圧端子ＶＣＣの電圧Ｖｃｃが下がる。判定回路１０２への電源供給が遮断され、図６（ｅ）に示すように、制御回路１０６に流れる電流Ｉｉｃが減少する。このとき、遮断回路１０５のＮＭＯＳ２４もオフになり、制御回路１０６を流れるリーク電流Ｉｉｃは、ＰＭＯＳ１６とＮＭＯＳ２４によるリーク電流と同等になる。
再び中点配線の電圧が下がると、遮断回路１０５の電流供給の遮断が解除され、時刻ｔ６５〜ｔ６８のタイミングで、時刻ｔ６１〜ｔ６４と同様の動作がなされる。
以上、図６（ａ）〜（ｅ）の整流動作で示すように、第１実施形態における外部２端子の自律同期整流ＭＯＳＦＥＴの整流装置１０７は、同期整流を行う前に遮断回路１０５により制御回路１０６に対する電源供給の遮断を解除する。自律同期整流ＭＯＳＦＥＴの整流装置１０７は、同期整流を行った後に遮断回路１０５により制御回路１０６に対する電源供給を遮断する。これにより、制御回路１０６は、同期整流時に整流ＭＯＳＦＥＴ１０１をオン・オフする動作を行うことができる。すなわち、第１実施形態における外部２端子の自律同期整流ＭＯＳＦＥＴの整流装置１０７で、コンデンサ１０４の不良のスクリーニングを可能にしつつ、整流時に整流ＭＯＳＦＥＴ１０１に整流電流を流して整流時の損失を低減することが可能である。
また、図６（ａ）〜（ｅ）に示す整流動作で見たように、第１実施形態における外部２端子の自律同期整流ＭＯＳＦＥＴの整流装置１０７では、同期整流を行わない期間に、遮断回路１０５により制御回路１０６に対する電源供給を遮断する。この遮断回路１０５により制御回路１０６に対する電源供給を遮断する期間に、整流装置１０７の正極側主端子ＴＫから制御回路１０６の中のダイオード１０３ａを介してコンデンサ１０４の正極側端子に電流が流れて、コンデンサ１０４を充電する。この遮断回路１０５がないと、コンデンサ１０４を充電する期間にダイオード１０３ａを流れる電流の一部が、制御回路１０６を介して整流装置１０７の負極側主端子ＴＡへと流れてしまう。これによりコンデンサ１０４の充電効率が悪くなる。
第１実施形態の外部２端子の自律同期整流ＭＯＳＦＥＴの整流装置１０７では、コンデンサ１０４を充電する期間に遮断回路１０５で制御回路１０６を流れる電流Ｉｉｃを遮断している。よって、コンデンサ１０４の充電効率を高くすることができる。これにより、ダイオード１０３ａと直列に接続する充電制限の抵抗１０３ｂの抵抗値をより大きくすることができ、コンデンサ１０４や制御回路１０６へのサージ電流やサージ電圧を低減でき、コンデンサ１０４や制御回路１０６の信頼性を高めることができる。
第１実施形態の外部２端子の自律同期整流ＭＯＳＦＥＴの整流装置１０７では、整流動作の最中に遮断回路１０５が電源供給を遮断する。よって、整流装置１０７の正極側主端子ＴＫと判定回路１０２に入力される非反転入力端子ＩＮ＋の間の経路は、遮断回路１０５で遮断しないようにする。この経路を遮断すると、判定回路１０２の非反転入力端子ＩＮ＋が動作中に不安定なフローティングの状態になるためである。
このとき、整流装置１０７の組立て時におけるコンデンサ１０４および整流ＭＯＳＦＥＴ１０１の不良のスクリーニングを可能とするためには、整流装置１０７の正極側主端子ＴＫから判定回路１０２の非反転入力端子ＩＮ＋を介して負極側主端子ＴＡへ流れる電流が、コンデンサ１０４のリーク電流Ｉｃや整流ＭＯＳＦＥＴ１０１のリーク電流Ｉｄよりも小さくなければならない。そのため判定回路１０２の非反転入力端子ＩＮ＋は、この判定回路１０２自身を構成するＭＯＳＦＥＴのゲートに接続するか、または判定回路１０２自身を構成するダイオードのカソードに接続する。
判定回路１０２の非反転入力端子ＩＮ＋を判定回路１０２自身を構成するＭＯＳＦＥＴのゲートに接続した例は、図２に示す判定回路１０２ａ、および後記する図１６（ｃ）に示す判定回路１０２ｄである。判定回路１０２の非反転入力端子ＩＮ＋を判定回路１０２自身を構成するダイオードのカソードに接続した例は、後記する図１６（ａ）に示す判定回路１０２ｂ、および後記する図１６（ｂ）に示す判定回路１０２ｃである。
図７（ａ）〜（ｅ）は、オルタネータ１４０が発電を停止した後の、第１実施形態における外部２端子の自律同期整流ＭＯＳＦＥＴの整流装置１０７の各部波形を示すグラフである。図７（ａ）〜（ｅ）の横軸は、各グラフに共通する時間を示している。時刻ｔ７０までオルタネータ１４０が発電を行い、それ以降発電を停止したときの波形である。図７（ａ）〜（ｅ）には、太い破線でＵ相の波形を、中太の点線でＶ相の波形を、細い実線でＷ相の波形を示してある。
図７（ａ）は、オルタネータ１４０の各相の中点配線の電圧を示すグラフである。この電圧は、ロウサイドの整流装置１０７の整流ＭＯＳＦＥＴ１０１のドレイン・ソース間電圧Ｖｄｓと同一である。オルタネータ１４０の出力電圧ＶＢを基準に反転するとハイサイドの整流装置１０７の整流ＭＯＳＦＥＴ１０１のドレイン・ソース間電圧Ｖｄｓに等しい。
図７（ｂ），（ｃ）は、ハイサイドの整流装置１０７における、制御回路１０６の判定回路１０２の電源電圧端子ＶＣＣの電圧Ｖｃｃと制御回路１０６を流れる電流Ｉｉｃを示すグラフである。
図７（ｄ），（ｅ）は、ロウサイドの整流装置１０７における、制御回路１０６の判定回路１０２の電源電圧端子ＶＣＣの電圧Ｖｃｃと制御回路１０６を流れる電流Ｉｉｃを示すグラフである。
図７（ａ）〜（ｅ）の時刻ｔ７０までオルタネータ１４０が発電を行っている期間は、図６を用いて説明した第１実施形態における外部２端子の自律同期整流ＭＯＳＦＥＴの整流装置１０７と同じ動作である。
時刻ｔ７０でオルタネータ１４０の発電が停止すると、中点配線の電圧は、固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕとグランド間を接続している不図示の高抵抗値の抵抗によって、グランドの電圧、すなわち、０Ｖへと時間を掛けて下がっていく。
まず、オルタネータ１４０の発電が停止したときと、その後のハイサイド側の各動作を説明する。
（ハイサイド側のＵ相の動作）
オルタネータ１４０の発電が停止したとき、Ｕ相の整流装置１０７ｕｈの正極側主端子ＴＫと負極側主端子ＴＡ間の電圧Ｖｋａは、オルタネータ１４０の出力電圧に相当する正の電圧となる。遮断回路１０５は、電源供給を遮断した状態である。制御回路１０６の判定回路１０２の電源電圧端子ＶＣＣの電圧Ｖｃｃは、０Ｖである。
オルタネータ１４０の発電が停止した後、Ｕ相の整流装置１０７ｕｈの正極側主端子ＴＫと負極側主端子ＴＡ間には、バッテリ電圧に相当する正の電圧がそのまま印加される。遮断回路１０５は、電源供給の遮断を継続する。制御回路１０６は、電流が流れない状態を継続する。
（ハイサイド側のＶ相の動作）
オルタネータ１４０の発電が停止したとき、Ｖ相の整流装置１０７ｖｈは整流中であり、正極側主端子ＴＫと負極側主端子ＴＡ間の電圧Ｖｋａは負となる。遮断回路１０５は電源供給の遮断を解除しており、制御回路１０６の判定回路１０２の電源電圧端子ＶＣＣの電圧Ｖｃｃは、コンデンサ電圧Ｖｃと等しくなる。
オルタネータ１４０の発電が停止した後、Ｖ相の中点配線の電圧が下がり、それに伴って、整流装置１０７ｖｈの正極側主端子ＴＫと負極側主端子ＴＡ間の電圧Ｖｋａが上昇する。電圧Ｖｋａの上昇により、時刻ｔ７２において式（２）の遮断条件が満たされる。遮断回路１０５は、制御回路１０６に対する電源供給を遮断する。その後、整流装置１０７ｖｈの電圧Ｖｋａは、バッテリ電圧に相当する正の電圧で飽和する。遮断回路１０５は電源供給の遮断を継続する。制御回路１０６は、電流が流れない状態を継続する。
（ハイサイド側のＷ相の動作）
オルタネータ１４０の発電が停止したとき、Ｗ相の整流装置１０７ｗｈの正極側主端子ＴＫと負極側主端子ＴＡ間の電圧Ｖｋａは、オルタネータ１４０の出力電圧よりも小さい正の電圧が印加される。遮断回路１０５は、電源供給の遮断を解除しており、判定回路１０２の電源電圧端子ＶＣＣの電圧Ｖｃｃは、コンデンサ電圧Ｖｃと等しくなる。
オルタネータ１４０の発電が停止した後、Ｖ相と同様に、Ｗ相の中点配線の電圧が下がり、それに伴って、整流装置１０７ｗｈの電圧Ｖｋａが上昇する。電圧Ｖｋａの上昇により、時刻ｔ７１において式（２）の遮断条件を満たされる。遮断回路１０５は、電源供給を遮断した状態になる。整流装置１０７ｗｈの電圧Ｖｋａは、バッテリ電圧に相当する正の電圧で飽和する。遮断回路１０５は電源供給の遮断を継続する。制御回路１０６は、電流が流れない状態を継続する。
以上より、３相のハイサイドの整流装置１０７の遮断回路１０５は、全て電源供給を遮断し、判定回路１０２の動作電流が流れなくなる。これにより、バッテリ１１１からオルタネータ１４０の整流装置１０７の制御回路１０６を通ってグランドに流れる電流を抑制でき、バッテリ電圧の低下を抑制することができる。
続いて、オルタネータ１４０の発電が停止したときと、その後のロウサイド側の各動作を説明する。
（ロウサイド側のＵ相の動作）
オルタネータ１４０の発電が停止したとき、Ｕ相の整流装置１０７ｕｌは整流中であり、正極側主端子ＴＫと負極側主端子ＴＡ間の電圧Ｖｋａは負となる。遮断回路１０５は、電源供給の遮断を解除しており、判定回路１０２の電源電圧端子ＶＣＣの電圧Ｖｃｃは、コンデンサ電圧Ｖｃと等しくなる。
オルタネータ１４０の発電が停止した後、Ｕ相の中点配線の電圧がグランド電圧になり、整流装置１０７ｕｌの電圧Ｖｋａは０Ｖになる。式（１）に示す遮断解除の条件を満たし続けるので、判定回路１０２の電源電圧端子ＶＣＣの電圧Ｖｃｃは、コンデンサ電圧Ｖｃと等しくなり、動作電流が流れ続ける。整流装置１０７ｕｌの電圧Ｖｋａが０Ｖであるので、判定回路１０２に流れる電流は、整流装置１０７ｕｌの正極側主端子ＴＫからではなく、コンデンサ１０４の正極側端子から流れてくる。
コンデンサ１０４の電圧Ｖｃは、判定回路１０２を流れる電流によって低下を続ける。所定の時間が経過して、式（２）に示した遮断条件を満たしたならば、遮断回路１０５は、電源供給を遮断する。制御回路１０６は、電流が流れない状態となる。
（ロウサイド側のＶ相の動作）
オルタネータ１４０の発電が停止したとき、Ｖ相の整流装置１０７ｖｌは、電圧Ｖｋａにオルタネータ１４０の出力電圧に相当する正の電圧が印加される。遮断回路１０５は、電源供給を遮断した状態である。判定回路１０２の電源電圧端子ＶＣＣの電圧Ｖｃｃは、０Ｖである。
オルタネータ１４０の発電が停止した後、Ｖ相の中点配線の電圧が低下し、それに伴って、整流装置１０７ｖｌの電圧Ｖｋａも低下する。電圧Ｖｋａが低下に伴い、式（１）の遮断解除の条件を満たすと、遮断回路１０５は、制御回路１０６に対する電源供給の遮断を解除する。判定回路１０２には動作電流が流れる。所定の時間が経過して、整流装置１０７ｕｌの電圧Ｖｋａが０Ｖまで下がり、コンデンサ電圧Ｖｃも放電により低下し、式（２）に示した遮断条件を満たしたならば、遮断回路１０５は、電源供給を遮断する。制御回路１０６には、電流が流れない状態となる。
（ロウサイド側のＷ相の動作）
オルタネータ１４０の発電が停止したとき、Ｗ相の整流装置１０７ｗｌは、正極側主端子ＴＫと負極側主端子ＴＡ間の電圧Ｖｋａにオルタネータ１４０の出力電圧よりも小さい正の電圧が印加される。式（１）に示す遮断解除の条件を満たすので、判定回路１０２の電源電圧端子ＶＣＣの電圧Ｖｃｃは、コンデンサ電圧Ｖｃと等しくなる。
オルタネータ１４０の発電が停止した後、Ｖ相と同様に、Ｖ相の中点配線の電圧が低下する。それに伴って、整流装置１０７ｗｌの電圧Ｖｋａも、０Ｖまで低下する。制御回路１０６には、判定回路１０２の動作電流が流れ続ける。所定の時間が経過して、コンデンサ電圧Ｖｃが低下して、式（２）に示す遮断条件を満たしたならば、遮断回路１０５は、電源供給を遮断する。制御回路１０６は、電流が流れない状態となる。
以上より、所定時間が経過すると、３相のロウサイドの整流装置１０７の遮断回路１０５は全て電源供給を遮断し、判定回路１０２の動作電流が流れなくなる。上で説明したように、ハイサイドの整流装置１０７の遮断回路１０５が３相とも電源供給を遮断することで、通常時のバッテリ電圧の低下を抑制することができる。更にノイズもしくは塩水により中点配線の電圧が上昇し、ハイサイドの遮断回路１０５が遮断を解除したときでも、ロウサイドの整流装置１０７の遮断回路１０５は、遮断状態を保つ。よって、ロウサイドの整流装置１０７の制御回路１０６を介したバッテリ１１１からの放電電流も抑制することができる。
次に、図８から図１０を参照して、遮断回路１０５の各変形例を説明する。
図８は、第１実施形態における整流装置１０７の第１変形例の遮断回路１０５ａを示す回路図である。
第１変形例の遮断回路１０５ａは、図３に示す遮断回路１０５に対し、ドレイン電圧入力端子ＶＤＩＮとＰＭＯＳ１６のゲートの間に抵抗Ｒ３を備える。
この遮断回路１０５ａが電源供給を遮断しているときには、ＮＭＯＳ２４がオフしているので、抵抗Ｒ３には電流は流れておらず、抵抗Ｒ３による電圧降下はない。具体的には、遮断回路１０５ａは、前記した式（１）の条件で電源供給の遮断を解除する。
一方で、遮断回路１０５ａが電源供給の遮断を解除しているときには、ＮＭＯＳ２４がオンしているので、抵抗Ｒ３には電流は流れており、この抵抗Ｒ３による電圧降下が生じる。この電圧降下の有無で、遮断と遮断解除の条件にヒステリシスが備わる。具体的には、遮断回路１０５ａは、以下の式（３）の条件で電源供給を遮断する。
Figure 0006323834
よって、電源供給の遮断解除と遮断との間に、（Ｒ１／（Ｒ１＋Ｒ３）×Ｖｋａ）のヒステリシスが生じる。つまり遮断回路１０５ａが判定回路１０２への電源供給の遮断開始時における電圧Ｖｋａは、電源供給の遮断終了時における電圧よりも大きい、このヒステリシスがないと、遮断が解除した直後に、コンデンサ電荷の判定回路１０２を介した放電でコンデンサ電圧Ｖｃが下がり、再度遮断の条件を満たして遮断が行われる。このようにして、遮断解除と遮断とを周期的に繰り返す振動が起こりうる。
しかし、遮断回路１０５ａは、ヒステリシスを備えることで、この遮断解除と遮断を繰り返す振動を抑制することが可能となる。ヒステリシスの電圧は、ＰＭＯＳ１６の閾値電圧Ｖｔｈ＿ＰＭＯＳにもよるが、０．２〜１［Ｖ］程度に設定すればよい。
図９は、第１実施形態における整流装置１０７の第２変形例の遮断回路１０５ｂを示す回路図である。
第２変形例の遮断回路１０５ｂは、第１変形例の遮断回路１０５ａ（図８参照）に対し、抵抗Ｒ１，Ｒ２を定電流回路ＣＣ２，ＣＣ３に変えている。定電流回路ＣＣ２，ＣＣ３には、例えば、ゲートをソースにショートさせたＮ型デプレッションＭＯＳＦＥＴを用いることができる。
抵抗Ｒ１を、定電流回路ＣＣ２に変えることで、電源供給の遮断解除と遮断との間に、Ｒ１の抵抗値に定電流回路ＣＣ２の電流Ｉｃｃを乗算したヒステリシスが生じる。このヒステリシス電圧は、電圧Ｖｋａに依存しない。よって、ヒステリシス電圧の設計マージンの確保が容易となる。また、素子ばらつきの大きい抵抗Ｒ１から、素子ばらつきの小さいＭＯＳＦＥＴを使った定電流回路ＣＣ２に変えることで、ばらつきに対する設計マージンの確保が容易になる。これら設計マージンの確保が容易となることで、より大きなヒステリシス電圧に設定することが可能となり、遮断解除と遮断を繰り返す振動に対する耐性をより高めることができる。
更に抵抗Ｒ１，Ｒ２を定電流回路ＣＣ２，ＣＣ３に変えることで、半導体上の面積が大きな抵抗に代えて、面積が小さいＭＯＳＦＥＴを使うことができる。よって、整流装置１０７の制御回路１０６を廉価に製造することが可能となる。
以上の定電流回路ＣＣ２と定電流回路ＣＣ３とは、それぞれ独立に遮断回路１０５に適用することができる。
図１０は、第１の実施形態における外部２端子の自律型同期整流ＭＯＳＦＥＴの整流装置１０７の第３変形例の遮断回路１０５ｃの回路図である。
第３変形例の遮断回路１０５ｃの構成を説明する。遮断回路１０５ｃは、ＰＭＯＳ１６，１７，１８，１９と、ＮＭＯＳ２４，２５，２６と、ダイオードＤ１と、定電流回路ＣＣ４，ＣＣ５と、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４とを含んで構成される。ＭＯＳは、ＮＭＯＳ２５のみデプレッション型で、他はエンハンスメント型である。
コンデンサ電圧入力端子ＶＣＩＮは、ＰＭＯＳ１６を介して、コンデンサ電圧出力端子ＶＣＯＵＴに接続される。コンデンサ電圧入力端子ＶＣＩＮは更に、ＰＭＯＳ１９を介して、ＰＭＯＳ１６のゲートに接続される。ＰＭＯＳ１９のゲートは、ＰＭＯＳ１６のドレインに接続される。
ドレイン電圧入力端子ＶＤＩＮは、ダイオードＤ１と抵抗Ｒ３，Ｒ１とＮＭＯＳ２４とを介して、グランド端子ＧＮＤに接続される。ＰＭＯＳ１６のゲートは、抵抗Ｒ３と抵抗Ｒ１との接続ノードに接続される。ＮＭＯＳ２４のゲートは、ＰＭＯＳ１６のドレインに接続される。また、コンデンサ電圧出力端子ＶＣＯＵＴは、高抵抗値を有する抵抗Ｒ２を介してグランド端子ＧＮＤに接続される。
ドレイン電圧入力端子ＶＤＩＮは更に、ＰＭＯＳ１７のゲートと、ＮＭＯＳ２５のゲートとに接続される。コンデンサ電圧入力端子ＶＣＩＮは、ＰＭＯＳ１７と、定電流回路ＣＣ５と、ＮＭＯＳ２５とを介してグランド端子ＧＮＤに接続される。ＮＭＯＳ２５のドレインは、ＮＭＯＳ２６のゲートに接続される。
更にコンデンサ電圧入力端子ＶＣＩＮは、抵抗Ｒ４と、定電流回路ＣＣ４と、ＮＭＯＳ２６とを介してグランド端子ＧＮＤに接続される。抵抗Ｒ４と定電流回路ＣＣ４との接続ノードは、ＰＭＯＳ１８のゲートに接続される。コンデンサ電圧入力端子ＶＣＩＮは、ＰＭＯＳ１８を介してコンデンサ電圧出力端子ＶＣＯＵＴに接続される。
このように構成することで、遮断回路１０５ｃは、所望条件の閾値電圧で電源供給を遮断することができる。この所望条件とは、判定回路１０２への電源供給の遮断終了における電圧Ｖｋａが、整流ＭＯＳＦＥＴ１０１の寄生ダイオードに整流電流が流れるときの電圧Ｖｋａよりも大きい電圧であればよい。
以下、図１０に示す遮断回路１０５ｃの動作を説明する。
遮断解除の状態では、ＰＭＯＳ１９がオフしており、ダイオードＤ１は順方向にバイアスされているので、遮断回路１０５ｃの遮断の動作は、図３の実施例と同様の動作になる。すなわち、ダイオードＤ１の順方向電圧降下Ｖｄｒとすると、遮断解除の状態において、以下の式（４）を満たすと、ＰＭＯＳ１６がオフして電源供給を遮断する。
Figure 0006323834
これにより、コンデンサ電圧入力端子ＶＣＩＮとコンデンサ電圧出力端子ＶＣＯＵＴの間の電流経路が遮断され、判定回路１０２への電源供給が遮断される。すると、コンデンサ電圧出力端子ＶＣＯＵＴの電位は、抵抗Ｒ２によってグランド端子ＧＮＤと同電位になり、判定回路１０２の電源電圧端子ＶＣＣとグランド端子ＧＮＤの間には電圧が印加されず、判定回路１０２に電流が流れなくなる。コンデンサ電圧出力端子ＶＣＯＵＴの電位が下がると、ＮＭＯＳ２４のゲート電圧が下がってオフし、ドレイン電圧入力端子ＶＤＩＮとグランド端子ＧＮＤの間の電流も遮断する。
スクリーニング時に、正極側主端子ＴＫと負極側主端子ＴＡ間の電圧Ｖｋａとして０Ｖから正の電圧を加えると、この遮断回路１０５ｃは、電源供給の遮断を続ける。整流動作中およびオルタネータ１４０の停止後も、図３に示した実施形態と同様の動作で遮断する。
遮断解除の動作は、図３に示した実施形態とは異なる。正極側主端子ＴＫと負極側主端子ＴＡ間の電圧Ｖｋａが負になると、遮断回路１０５ｃは電源供給の遮断を解除する。
まず、電圧Ｖｋａ、すなわち、ドレイン電圧入力端子ＶＤＩＮの電圧が下がると、ＰＭＯＳ１７はオンする。遮断中はＰＭＯＳ１９がオンしているので、ＰＭＯＳ１６はオフ状態に固定される。更に電圧Ｖｋａ、すなわち、ドレイン電圧入力端子ＶＤＩＮの電圧が下がって負電圧になり、デプレッション型のＮＭＯＳ２５の閾値電圧を下回ると、ＮＭＯＳ２５がオフする。すると、ＮＭＯＳ２６は、ゲート電圧が持ち上がってオンする。ＰＭＯＳ１８は、ゲート電圧が下がってオンする。コンデンサ電圧出力端子ＶＣＯＵＴの電圧は、コンデンサ電圧入力端子ＶＣＩＮに印加された電圧まで持ち上がり、ＮＭＯＳ２４がオンし、ＰＭＯＳ１９がオフし、ＰＭＯＳ１６がオンする。
以上の動作で、コンデンサ電圧入力端子ＶＣＩＮに印加された電圧は、コンデンサ電圧出力端子ＶＣＯＵＴに出力され、電源供給の遮断が解除される。
第３変形例の遮断回路１０５ｃを用いた整流装置１０７では、第１の実施形態の整流装置１０７の効果に加えて、整流動作中の遮断解除の期間をより短くすることができ、その分だけコンデンサ１０４の放電をより抑制できる。また、抵抗Ｒ３を大きくすることで、整流電流を流し終わった後、早くに遮断することができ、同じくその分だけコンデンサ１０４の放電をより抑制できる。これらにより、ダイオード１０３ａと直列に接続する充電制限抵抗の抵抗値をより大きくすることができ、コンデンサ１０４や制御回路１０６へのサージ電流やサージ電圧を低減でき、コンデンサ１０４や制御回路１０６の信頼性を高めることができる。
なお、これに限られず、遮断回路は、整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄが整流ＭＯＳＦＥＴ１０１の寄生ダイオードに整流電流が流れたときの整流ＭＯＳＦＥＴ１０１のドレイン電圧（−０．７Ｖ程度の負電圧）よりも大きい所望の電圧で、電源供給の遮断が解除されるように構成すればよい。こうすることで、整流装置１０７は、整流動作前または整流動作初期に遮断を解除することができ、整流ＭＯＳＦＥＴ１０１を駆動して整流電流を流すことができる。また、遮断回路は、整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄが０Ｖ以上の所望の電圧で、電源供給が遮断されるように構成すればよい。このように構成することで、整流装置１０７は、整流動作が終了した後に遮断することができ、遮断なしに整流ＭＯＳＦＥＴ１０１を駆動して整流電流を流すことができる。
続いて、図１１と図１２とを参照して、外部２端子の自律型同期整流ＭＯＳＦＥＴの整流装置１０７ａにおいて、ゲート駆動回路１０８を有する制御回路１０６ａを説明する。
図１１は、第２の実施形態における外部２端子の自律型同期整流ＭＯＳＦＥＴの整流装置１０７ａの回路図である。図１に示した第１実施形態の整流装置１０７に対して、第２の実施形態の制御回路１０６ａは、判定回路１０２と整流ＭＯＳＦＥＴ１０１との間に、ゲート駆動回路１０８を備える。
ゲート駆動回路１０８の入力端子ＩＮは、判定回路１０２の出力端子ＯＵＴに接続される。ゲート駆動回路１０８の出力端子ＯＵＴは、整流ＭＯＳＦＥＴ１０１のゲートに接続される。ゲート駆動回路１０８の電源電圧端子ＶＣＣは、コンデンサ１０４の正極側端子に接続され、ゲート駆動回路１０８のグランド端子ＧＮＤは整流装置１０７の負極側主端子ＴＡに接続される。
図１２は、第２の実施形態のゲート駆動回路１０８の回路図を示す。
ゲート駆動回路１０８は、ハイ側のＰＭＯＳ３０，３２，３４と、ロウ側のＮＭＯＳ３１，３３，３５から成る３段のＣＭＯＳ（Complementary MOS）バッファで構成される。
入力端子ＩＮは、１段目のＣＭＯＳバッファに接続される。すなわち、相補的に接続されたＰＭＯＳ３４およびＮＭＯＳ３５のゲートに接続される。
ＰＭＯＳ３４およびＮＭＯＳ３５のドレインは、２段目のＣＭＯＳバッファに接続される。すなわち、相補的に接続されたＰＭＯＳ３２およびＮＭＯＳ３３のゲートに接続される。
ＰＭＯＳ３２およびＮＭＯＳ３３のドレインは、３段目のＣＭＯＳバッファに接続される。すなわち、相補的に接続されたＰＭＯＳ３０およびＮＭＯＳ３１のゲートに接続される。このＰＭＯＳ３０およびＮＭＯＳ３１のドレインは、出力端子ＯＵＴに接続される。各段のＣＭＯＳバッファは、共通する電源電圧端子ＶＣＣとグランド端子ＧＮＤとに接続される。
つまり、ゲート駆動回路１０８により、判定回路１０２の出力に基づき、整流ＭＯＳＦＥＴ１０１のゲートをより高速に駆動できる。ここでは、３段のＣＭＯＳバッファの例を示したが、１段または他の複数段でもよい。
第２実施形態の制御回路１０６ａの場合、遮断回路１０５が判定回路１０２への電源供給を遮断しても、ゲート駆動回路１０８への電源供給は行われ、このゲート駆動回路１０８は動作可能な状態におかれる。そのため、ゲート駆動回路１０８に対してアクティブクランプ回路などを適用して、サージ発生時にサージを吸収する動作を行わせることが可能となる。
図１３は、第３の実施形態における外部２端子の自律型同期整流ＭＯＳＦＥＴの整流装置１０７ｂを示す回路図である。
第２の実施形態の整流装置１０７ａの制御回路１０６ａでは、ゲート駆動回路１０８の電源電圧端子ＶＣＣはコンデンサ１０４の正極側端子に接続されていた。これに対して第３の実施形態の整流装置１０７ｂの制御回路１０６ｂでは、ゲート駆動回路１０８の電源電圧端子ＶＣＣは、遮断回路１０５のコンデンサ電圧出力端子ＶＣＯＵＴに接続される。ゲート駆動回路１０８の構成は、第２の実施形態と同様である。
第３の実施形態の整流装置１０７ｂの場合、遮断回路１０５が判定回路１０２への電源供給を遮断しているときには、ゲート駆動回路１０８への電源供給も遮断する。ゲート駆動回路１０８は、自身への電源供給が遮断されると、整流ＭＯＳＦＥＴ１０１のゲートをオンできない。そのため、ノイズなどで整流ＭＯＳＦＥＴ１０１が誤ってオンすることを防止できる。
続いて、図１４と図１５とを参照して、第１の実施形態の整流装置１０７に論理確定の回路を付加した第４の実施形態の回路構成を説明する。
図１４は、第４の実施形態における整流装置１０７ｄの回路図である。
第４の実施形態の整流装置１０７ｄの制御回路１０６ｄは、第１の実施形態（図１参照）とは異なる遮断回路１０５ｄと、第２の実施形態（図１１参照）とは異なるゲート駆動回路１０８ｄとを備える。
第４実施形態の遮断回路１０５ｄは、第１実施形態の遮断回路１０５とは異なる論理確定用出力端子ＧＮＭＯＳを備える。この論理確定用出力端子ＧＮＭＯＳは、ゲート駆動回路１０８ｄの第２入力端子ＩＮ２に接続され、最終段のＮＭＯＳのゲートに信号を出力する。これにより、電源供給の遮断によりゲート駆動回路１０８ｄの入力端子ＩＮの論理が確定しなくなっても、ゲート駆動回路１０８ｄの出力端子ＯＵＴの論理を確定することができる。
図１５（ａ），（ｂ）は、第４実施形態における整流装置１０７ｄの各部の回路図である。
図１５（ａ）は、第４の実施形態における遮断回路１０５ｄの回路図である。
第４の実施形態の遮断回路１０５ｄは、第１実施形態の遮断回路１０５（図３参照）に対して、ＰＭＯＳ２０と論理確定用出力端子ＧＮＭＯＳとを加えた構成である。
第４の実施形態における遮断回路１０５ｄでは、図３の遮断回路１０５に論理確定の回路を追加したが、図８〜図１０の遮断回路１０５ａ〜１０５ｃにも同様に適用することができる。
図１５（ｂ）は、第４の実施形態のゲート駆動回路１０８ｄの回路図である。
第４の実施形態のゲート駆動回路１０８ｄは、図１２に示す第２の実施形態のゲート駆動回路１０８とは異なり、第２入力端子ＩＮ２を備える。この第２入力端子ＩＮ２は、最終段のＮＭＯＳ３１のゲートに接続される。
以下、遮断回路１０５ｄとゲート駆動回路１０８ｄの動作を説明する。
遮断回路１０５ｄが電源供給を遮断すると、遮断回路１０５ｄのコンデンサ電圧出力端子ＶＣＯＵＴの電圧が下がり、ＰＭＯＳ２０がオンする。ＰＭＯＳ２０がオンすると、論理確定用出力端子ＧＮＭＯＳの電圧が上がる。
論理確定用出力端子ＧＮＭＯＳは、第２入力端子ＩＮ２に接続されている。よって第２入力端子ＩＮ２を介してＮＭＯＳ３１のゲート電圧が上がり、ＮＭＯＳ３１がオンする。その結果、ゲート駆動回路１０８ｄの電圧が整流ＭＯＳＦＥＴ１０１のソース電圧に固定される。これにより、遮断回路１０５が電源供給を遮断した際に、論理確定用出力端子ＧＮＭＯＳにより制御回路１０６の論理が確定されるので、整流ＭＯＳＦＥＴ１０１のゲートには、電圧が印加されなくなる。
続いて、図１６（ａ）〜（ｃ）を参照して、判定回路１０２の各変形例を示す。
図１６（ａ）〜（ｃ）は、第１実施形態における整流装置１０７の判定回路１０２の変形例を示す回路図である。
図１６（ａ）に示す判定回路１０２ｂの構成を説明する。
判定回路１０２ｂは、定電流回路ＣＣ５〜ＣＣ７と、Ｎ型バイポーラトランジスタＴＲ１，ＴＲ２と、ダイオードＤ２，Ｄ３とを含んで構成される差動増幅回路であり、整流ＭＯＳＦＥＴ１０１のオンとオフの判定を行うものである。
定電流回路ＣＣ５は、電源電圧端子ＶＣＣからＮ型バイポーラトランジスタＴＲ１のコレクタに向けて接続される。定電流回路ＣＣ６は、電源電圧端子ＶＣＣからＮ型バイポーラトランジスタＴＲ１のベースおよびＮ型バイポーラトランジスタＴＲ２のベースの接続ノードに向けて接続される。
定電流回路ＣＣ７は、電源電圧端子ＶＣＣからＮ型バイポーラトランジスタＴＲ２のコレクタに向けて接続される。Ｎ型バイポーラトランジスタＴＲ２のコレクタは、出力端子ＯＵＴに接続される。
ダイオードＤ２は、Ｎ型バイポーラトランジスタＴＲ１のエミッタから非反転入力端子ＩＮ＋に向けて接続される。ダイオードＤ２は、Ｎ型バイポーラトランジスタＴＲ２のエミッタから反転入力端子ＩＮ−およびグランド端子ＧＮＤに向けて接続される。
以下、図１６（ａ）に示す判定回路１０２ｂの動作を説明する。
判定回路１０２ｂの非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−より低くなると、定電流回路ＣＣ６を流れる電流がＮ型バイポーラトランジスタＴＲ１のベースに流れ、Ｎ型バイポーラトランジスタＴＲ２のベースには流れなくなる。その結果、Ｎ型バイポーラトランジスタＴＲ１がオン状態に、Ｎ型バイポーラトランジスタＴＲ２がオフ状態になり、出力端子ＯＵＴには電源電圧端子ＶＣＣに印加されているＨレベルの電圧が出力される。定電流回路ＣＣ５を流れる電流は、Ｎ型バイポーラトランジスタＴＲ１のコレクタからエミッタへ流れ、ダイオードＤ２を通って非反転入力端子ＩＮ＋へと抜ける。定電流回路ＣＣ７を流れる電流は、出力端子ＯＵＴへと抜ける。
逆に、判定回路１０２ｂの非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−より高くなる場合を考える。定電流回路ＣＣ６を流れる電流は、Ｎ型バイポーラトランジスタＴＲ２のベースに流れ、Ｎ型バイポーラトランジスタＴＲ１のベースには流れなくなる。その結果、Ｎ型バイポーラトランジスタＴＲ１がオフに、Ｎ型バイポーラトランジスタＴＲ２がオン状態になり、出力端子ＯＵＴにはグランド端子ＧＮＤのＬレベルの電圧が出力される。定電流回路ＣＣ５には電流が流れなくなり、定電流回路ＣＣ７を流れる電流は、Ｎ型バイポーラトランジスタＴＲ２のコレクタからエミッタへ流れ、ダイオードＤ３を通って反転入力端子ＩＮ−へと抜ける。
以下、図１６（ａ）に示す判定回路１０２ｂの特徴を説明する。
判定回路１０２ｂは、電流が流れる経路を変えることで、オン・オフの判定を行うので、ノイズによる誤動作を起こしにくい。また、判定回路１０２ｂは、電源電圧端子ＶＣＣから非反転入力端子ＩＮ＋へと電流が流れる経路と、電源電圧端子ＶＣＣから反転入力端子ＩＮ−へと電流が流れる経路を対称としている。これにより、各経路の素子の温度依存を打ち消して、回路全体の温度依存を小さくすることが可能である。
判定回路１０２ｂは更に、定電流回路ＣＣ５〜ＣＣ７を用いることで、バッテリ１１１の電圧が変動しコンデンサ１０４の電圧が変動しても、その影響を受けない。つまり、判定回路１０２ｂは、バッテリ電圧への依存性を小さくすることが可能である。定電流回路ＣＣ５〜ＣＣ７には、例えば、図２の定電流回路ＣＣ１と同様に、ゲートをソースにショートさせたＮ型デプレッションＭＯＳＦＥＴを用いることができる。
ただし、図１６（ａ）の判定回路１０２ｂは、図２のコンパレータのようにＭＯＳＦＥＴではなく、Ｎ型バイポーラトランジスタＴＲ１，ＴＲ２を用いている。Ｎ型バイポーラトランジスタＴＲ１，ＴＲ２の駆動には、所定の電流が必要であり、消費電流が多くなるおそれがある。
図１６（ｂ）に示す判定回路１０２ｃの構成を説明する。
判定回路１０２ｃは、１個のＮ型バイポーラトランジスタＴＲ３を用いている。この判定回路１０２ｃは、定電流回路ＣＣ８，ＣＣ９と、Ｎ型バイポーラトランジスタＴＲ３と、ダイオードＤ４，Ｄ５とを含んで構成される回路であり、整流ＭＯＳＦＥＴ１０１のオンとオフの判定を行うものである。
定電流回路ＣＣ８は、電源電圧端子ＶＣＣからＮ型バイポーラトランジスタＴＲ３のベースＢおよびダイオードＤ４のアノードＡの接続ノードに向けて接続される。
定電流回路ＣＣ９は、電源電圧端子ＶＣＣからＮ型バイポーラトランジスタＴＲ３のコレクタＣに向けて接続される。Ｎ型バイポーラトランジスタＴＲ３のコレクタＣは、出力端子ＯＵＴに接続される。
ダイオードＤ４は、Ｎ型バイポーラトランジスタＴＲ３のベースＢから非反転入力端子ＩＮ＋に向けて接続される。ダイオードＤ５は、Ｎ型バイポーラトランジスタＴＲ２のエミッタＥから反転入力端子ＩＮ−およびグランド端子ＧＮＤに向けて接続される。
以下、図１６（ｂ）に示す判定回路１０２ｃの動作を説明する。
判定回路１０２ｃの非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−より低くなる場合を考える。このとき定電流回路ＣＣ８を流れる電流が、Ｎ型バイポーラトランジスタＴＲ３のベースＢには流れなくなり、ダイオードＤ４を通って非反転入力端子ＩＮ＋へ流れる。その結果、Ｎ型バイポーラトランジスタＴＲ３がオフ状態になり、出力端子ＯＵＴには電源電圧端子ＶＣＣに印加されているＨレベルの電圧が出力される。定電流回路ＣＣ９を流れる電流は、出力端子ＯＵＴへ流れる。
逆に、判定回路１０２ｃの非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−よりも高くなると、定電流回路ＣＣ８を流れる電流がＮ型バイポーラトランジスタＴＲ３のベースＢに流れ、ダイオードＤ４には流れなくなる。その結果、Ｎ型バイポーラトランジスタＴＲ３がオン状態になり、出力端子ＯＵＴにはグランド端子ＧＮＤのＬレベルの電圧が出力される。定電流回路ＣＣ８を流れる電流は、Ｎ型バイポーラトランジスタＴＲ３のコレクタＣからエミッタＥへ流れ、ダイオードＤ５を通って反転入力端子ＩＮ−へ流れる。
以下、図１６（ｂ）に示す判定回路１０２ｃの特徴を説明する。
図１６（ｂ）の判定回路１０２ｃは、図１６（ａ）の判定回路１０２ｂと同様に、電流が流れる経路を変えることでオン・オフの判定を行う。よって判定回路１０２ｃは、ノイズによる誤動作を起こしにくい。
電源電圧端子ＶＣＣから反転入力端子ＩＮ−（グランド端子ＧＮＤ）への第１経路では、Ｎ型バイポーラトランジスタＴＲ３のベースＢのＰ型半導体領域からエミッタＥの高濃度Ｎ型半導体領域へと電流が流れる。電源電圧端子ＶＣＣから非反転入力端子ＩＮ＋への第２経路では、ダイオードＤ４のアノードＡのＰ型半導体領域からカソードＫの高濃度Ｎ型半導体領域へと電流が流れる。両経路ともにＰ型半導体領域から高濃度Ｎ型半導体領域へ電流が流れる。
判定回路１０２ｃは、ダイオードＤ４とＮ型バイポーラトランジスタＴＲ３のベースＢ・エミッタＥとを同一に構成する。これにより、第１経路と第２経路の温度依存を同じとすることができる。判定回路１０２ｃは、図１６（ａ）の判定回路１０２ｂと同様に、第１経路と第２経路を構成する各素子の温度依存が打ち消し合って、動作の温度依存を小さくすることが可能である。
更に判定回路１０２ｃは、定電流回路ＣＣ８，ＣＣ９を用いることで、バッテリ１１１の電圧が変動しコンデンサ１０４の電圧が変動しても、その影響を受けない。判定回路１０２ｃは、バッテリ電圧への依存性を小さくすることが可能である。定電流回路ＣＣ８，ＣＣ９には、図２の定電流回路ＣＣ１と同様に、ゲートをソースにショートさせたＮ型デプレッションＭＯＳＦＥＴを用いることができる。
図１６（ｂ）の判定回路１０２ｃは、図１６（ａ）の判定回路１０２ｂにおける定電流回路ＣＣ５を通ってＮ型バイポーラトランジスタＴＲ１のコレクタからエミッタへ流れる電流の分だけ、消費電流を減らすことができる。その結果、コンデンサ１０４の容量を小さく、実装面積も小さく、整流装置１０７のコストも小さくすることが可能である。
図１６（ｃ）に示す判定回路１０２ｄの構成を説明する。
判定回路１０２ｄは、１個のＮＭＯＳ２７を用いている。この判定回路１０２ｄは、定電流回路ＣＣ１０と、ＮＭＯＳ２７を含んで構成される。定電流回路ＣＣ１０は、電源電圧端子ＶＣＣからＮＭＯＳ２７のドレインに向けて接続される。ＮＭＯＳ２７のドレインは、出力端子ＯＵＴに接続される。ＮＭＯＳ２７のゲートは、非反転入力端子ＩＮ＋に接続される。ＮＭＯＳ２７のソースは、反転入力端子ＩＮ−およびグランド端子ＧＮＤに接続される。
以下、図１６（ｃ）に示す判定回路１０２ｄの動作を説明する。
判定回路１０２ｄの非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が、反転入力端子ＩＮ−の電圧Ｖｉｎ−にＮＭＯＳ２７の閾値電圧を加えた電圧より低くなると、ＮＭＯＳ２７がオフする。ＮＭＯＳ２７がオフすると、出力端子ＯＵＴには電源電圧端子ＶＣＣに印加されているＨレベルの電圧が出力される。定電流回路ＣＣ１０を流れる電流は、出力端子ＯＵＴへと流れる。
逆に、判定回路１０２の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−にＮＭＯＳ２７の閾値電圧を加えた電圧より高くなると、ＮＭＯＳ２７がオンする。ＮＭＯＳ２７がオンすると、出力端子ＯＵＴにはグランド端子ＧＮＤのＬレベルの電圧が出力される。定電流回路ＣＣ１０を流れる電流は、ＮＭＯＳ２７を通って反転入力端子ＩＮ−へ流れる。
以下、図１６（ｃ）に示す判定回路１０２ｄの特徴を説明する。
判定回路１０２ｄは、ＮＭＯＳ２７の１個のみで構成されているので、回路が簡単であり、消費電流も小さい。回路が簡単であるために、制御回路１０６の面積を小さくでき、実装面積が低減され、整流装置１０７のコストも低減される。消費電流が小さいので、コンデンサ１０４の容量を小さくでき、実装面積を低減でき、整流装置１０７のコストも低減できる。
以上、図１６（ａ）〜（ｃ）の判定回路１０２ｂ〜１０２ｄは、図３に示した判定回路１０２と同様な判定動作を行うため、自身に電流を流し続けることになる。しかし、本発明の実施形態により、図１６（ａ）〜（ｃ）においても、判定回路１０２ｂ〜１０２ｄに流れる電流を遮断することが可能となる。
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
各実施形態に於いて、制御線や情報線は、説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には、殆ど全ての構成が相互に接続されていると考えてもよい。
本発明の変形例として、例えば、次の（ａ）〜（ｄ）のようなものがある。
（ａ） 本発明は、外部２端子の自律型同期整流ＭＯＳＦＥＴの整流装置に限定されず、非自律型（外部制御型）の同期整流ＭＯＳＦＥＴの整流装置に適用してもよい。
（ｂ） 本発明の同期整流装置は、オルタネータの使用に限定されず、スイッチングレギュレータなどに使用してもよい。
（ｃ） 本発明の同期整流装置は、ゲート駆動回路を備えていてもよく、また、ゲート駆動回路を備えていなくてもよく、限定されない。
（ｄ） 本発明の同期整流装置は、コンデンサの代わりに任意のエネルギ蓄積／放出手段を備えていてもよい。コンデンサは、本発明の必須の構成ではない。
１１〜２０ Ｐ型ＭＯＳＦＥＴ
２１〜２７ Ｎ型ＭＯＳＦＥＴ
３０，３２，３４ ハイ側Ｐ型ＭＯＳＦＥＴ
３１，３３，３５ ロウ側Ｎ型ＭＯＳＦＥＴ
１０１ 整流ＭＯＳＦＥＴ （スイッチングトランジスタ）
１０２，１０２ａ〜１０２ｄ 判定回路
１０３ａ ダイオード
１０３ｂ 抵抗
１０４ コンデンサ
１０５，１０５ａ〜１０５ｄ 遮断回路
１０６，１０６ａ〜１０６ｄ 制御回路
１０７，１０７ａ〜１０７ｄ 整流装置 （同期整流装置）
１０８，１０８ｄ ゲート駆動回路
１０９ 回転子コイル
１１０ｕｖ，１１０ｖｗ，１１０ｗｕ 固定子コイル
１１１ バッテリ
１３０ 整流回路
１４０ オルタネータ
ＣＣ１〜ＣＣ１０ 定電流回路
ＴＲ１〜ＴＲ３ Ｎ型バイポーラトランジスタ
Ｄ１〜Ｄ４ ダイオード
ＩＮ＋ 非反転入力端子
ＩＮ− 反転入力端子
Ｖｄｓ ドレイン・ソース間電圧
Ｎｕ，Ｎｖ，Ｎｗ ノード （交流端子）
Ｎｐ，Ｎｎ ノード （直流端子）
ＴＫ 正極側主端子 （一対の主端子のうち一方）
ＴＡ 負極側主端子 （一対の主端子のうち他方）
ＯＵＴ 出力端子
ＧＮＤ グランド端子
ＶＣＣ 電源電圧端子

Claims (15)

  1. 交流入力電圧を同期整流して直流電圧を生成し、この直流電圧を外部へ出力するオルタネータを構成する同期整流装置であって、
    スイッチングトランジスタと、
    前記スイッチングトランジスタの一対の主端子に接続された一対の外部端子と、
    前記スイッチングトランジスタをオンオフ制御する制御回路と、
    前記制御回路に電源を供給するコンデンサと、
    を備えており、
    前記制御回路は、
    前記一対の外部端子の各電圧を比較して、前記スイッチングトランジスタのゲートに与える制御信号を生成する判定回路と、
    前記スイッチングトランジスタの前記一対の主端子間の電圧が所定電圧以上であるときに前記判定回路への電源供給を遮断し、入力した前記一対の主端子間の電圧が所定電圧未満であるときに前記判定回路への電源供給を遮断しない遮断回路と、
    を備えることを特徴とする同期整流装置。
  2. 前記遮断回路が前記判定回路への電源供給を遮断しているとき、前記制御回路を通って前記一対の外部端子間を流れる電流は、前記コンデンサを通って前記一対の外部端子間を流れる電流よりも小さい、
    ことを特徴とする請求項１に記載の同期整流装置。
  3. 前記遮断回路が前記判定回路への電源供給を遮断しているとき、前記コンデンサを通って前記一対の外部端子間を流れる電流は、前記スイッチングトランジスタを通って前記一対の外部端子間を流れる電流よりも大きい、
    ことを特徴とする請求項１に記載の同期整流装置。
  4. 前記遮断回路が前記判定回路への電源供給の遮断開始時における前記一対の主端子間の電圧は、前記判定回路への電源供給の遮断終了時における前記一対の主端子間の電圧よりも大きい、
    ことを特徴とする請求項１に記載の同期整流装置。
  5. 前記遮断回路には、前記スイッチングトランジスタの前記一対の主端子間の電圧と、前記コンデンサの一対の端子間の電圧とが入力される、
    ことを特徴とする請求項１に記載の同期整流装置。
  6. 前記遮断回路は、
    前記判定回路への電源供給を遮断するトランジスタを備え、前記スイッチングトランジスタの前記一対の主端子間の電圧と、前記コンデンサの一対の端子間の電圧との比較結果により、前記トランジスタをオンオフ制御する、
    ことを特徴とする請求項５に記載の同期整流装置。
  7. 前記スイッチングトランジスタは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である、
    ことを特徴とする請求項１に記載の同期整流装置。
  8. 前記判定回路への電源供給の遮断終了における前記一対の主端子間の電圧は、前記ＭＯＳＦＥＴの寄生ダイオードに整流電流が流れるときの前記一対の主端子間の負電圧よりも大きい、
    ことを特徴とする請求項７に記載の同期整流装置。
  9. 前記判定回路への電源供給が遮断されたときに、前記スイッチングトランジスタがオフになるように制御回路の論理を確定する回路を備える、
    ことを特徴とする請求項１に記載の同期整流装置。
  10. 前記制御回路は、前記判定回路の出力信号に基づいて前記スイッチングトランジスタのゲートを駆動するゲート駆動回路を備え、
    前記遮断回路は、当該ゲート駆動回路への電源供給を遮断しない、
    ことを特徴とする請求項１に記載の同期整流装置。
  11. 前記制御回路は、前記判定回路の出力信号に基づいて前記スイッチングトランジスタのゲートを駆動するゲート駆動回路を備え、
    前記遮断回路は、前記スイッチングトランジスタの前記一対の主端子間の電圧が所定電圧以上であるときに前記ゲート駆動回路への電源供給を遮断し、入力した前記一対の主端子間の電圧が所定電圧未満であるときに前記ゲート駆動回路への電源供給を遮断しない、
    ことを特徴とする請求項１に記載の同期整流装置。
  12. 前記遮断回路が前記制御回路への電源供給を遮断しているときに、前記制御回路を通って前記一対の主端子間を電流が流れる全ての経路において、経路内に存在するトランジスタのうち少なくとも１個はオフ状態にある、
    ことを特徴とする請求項１に記載の同期整流装置。
  13. 前記判定回路は、前記一対の外部端子のうちの正極側主端子と接続された入力端子を有し、
    前記入力端子は、前記判定回路を構成するＭＯＳＦＥＴのゲート、または、前記判定回路を構成するダイオードのカソードに接続されている、
    ことを特徴とする請求項１に記載の同期整流装置。
  14. 前記判定回路は、コンパレータである、
    ことを特徴とする請求項１３に記載の同期整流装置。
  15. 請求項１ないし請求項１４のいずれか１項に記載の同期整流装置を備えている、
    ことを特徴とするオルタネータ。
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