JP2009267015A - 半導体装置 - Google Patents

Abstract

【課題】プリドライバ回路のトランジスタサイズを小さくしてＩＣのチップエリア占有面積を小さくすること可能である上に、出力回路のスイッチング素子の駆動の高速化を図ることが可能な半導体装置の提供。
【解決手段】この発明は、少なくともＭＯＳトランジスタＱＮ１、ＱＮ２を直列接続してなる出力回路２と、ＭＯＳトランジスタＱＮ１を駆動するプリドライバ回路３Ａと、を備えている。プリドライバ回路３Ａは、ＭＯＳトランジスタＱＮ１を駆動する低耐圧トランジスタであるＭＯＳトランジスタＱＮ３６を含み、このＭＯＳトランジスタＱＮ３６は半導体基板と分離層を介して形成するようにした。
【選択図】図１

Description

本発明は、モータの駆動回路、Ｄ級アンプなどに適用可能な半導体装置に関する。

従来、この種の半導体装置として、例えば図４に示すもの（特許文献１および特許文献２など参照）が知られている。
この半導体装置は、図４に示すように、負荷１を駆動するブリッジ型の出力回路２と、出力回路２を構成するＮ型のＭＯＳトランジスタ（スイッチング素子）ＱＮ１〜ＱＮ４を駆動するプリドライバ回路３〜６と、を備えている。

図４に示すプリドライバイ回路３、５はそれぞれ同様に構成され、プリドライバ回路３の構成例を図５に示す。
プリドライバ回路３は、図５に示すように、Ｐ型のＭＯＳトランジスタＱＰ２１およびＮ型のＭＯＳトランジスタＱＮ２１からなる第１のＣＭＯＳインバータと、Ｐ型のＭＯＳトランジスタＱＰ２２およびＮ型のＭＯＳトランジスタＱＮ２２からなる第２のＣＭＯＳインバータとが縦続接続されている。

また、プリドライバ回路３の前段には、図５に示すように、入力信号ＩＮが供給されるＣＭＯＳインバータ９と、レベルシフト動作を行うレベルシフト回路１０とが設けられている。ＣＭＯＳインバータ９は、Ｐ型のＭＯＳトランジスタＱＰ５およびＮ型のＭＯＳトランジスタＱＮ５からなる。レベルシフト回路１０は、Ｎ型のＭＯＳトランジスタＱＮ１１と抵抗Ｒ１とからなる。
ここで、ＣＭＯＳインバータ９に入力される入力信号ＩＮは、出力回路２のＭＯＳトランジスタＱＮ１のオンオフ動作を行うためのオンオフ信号、またはＭＯＳトランジスタＱＮ１の導通制御を行うための制御信号である。

図４に示すプリドライバイ回路４、６はそれぞれ同様に構成され、プリドライバ回路４の構成例を図５に示す。
プリドライバ回路４は、図５に示すように、Ｐ型のＭＯＳトランジスタＱＰ４１およびＮ型のＭＯＳトランジスタＱＮ４１からなる第１のＣＭＯＳインバータと、Ｐ型のＭＯＳトランジスタＱＰ４２およびＮ型のＭＯＳトランジスタＱＮ４２からなる第２のＣＭＯＳインバータとが縦続接続されている。
図４の半導体装置において、出力端子７、８に接続される負荷１として例えばモータを接続し、そのモータを駆動させる場合について説明する。

いま、ＭＯＳトランジスタＱＮ１、ＱＮ４がオンになると、負荷１には出力端子７から出力端子８の方向に向けて電流ａが流れる。このときには、出力端子７の電位は高電位の電源電圧ＶＢＢとなり、出力端子８の電位はほぼ低電位の０〔Ｖ〕となる。
一方、ＭＯＳトランジスタＱＮ１がオフになると、負荷１、具体的にはモータ等のインダクタ負荷は、出力端子７から出力端子８の方向に向けて電流ａを流し続けようとする。この電流回生動作により、負荷１のインダクタ成分に蓄えられたエネルギーがＭＯＳトランジスタＱＮ３、ＱＮ２のソース−ドレイン間の寄生ダイオードを介して電源に戻される。この時、出力端子７の電位は０〔Ｖ〕以下となり、出力端子８の電位は電源電圧ＶＢＢよりも高くなる。

以後、このような動作を繰り返すことにより、出力端子７、８のそれぞれの電位は、０〔Ｖ〕以下から電源電圧ＶＢＢ以上の範囲で大きく変動することになる。言い換えると、出力端子７、８の電位のそれぞれは、電源電圧範囲（０〜ＶＢＢの範囲）外の０Ｖ以下〜ＶＢＢ以上の電位で大きく変動することになる。
ところで、出力回路２の電源電圧範囲が例えば０〜４０〔Ｖ〕程度であって比較的高い電源電圧の場合には、出力回路２を構成するＭＯＳトランジスタＱＮ１〜ＱＮ４はそれぞれ高い電源電圧に耐え得る低オン抵抗パワーＭＯＳトランジスタで構成する。この場合には、プリドライバ回路３、５を構成するＭＯＳトランジスタＱＰ２１、ＱＰ２１、ＱＮ２１、ＱＮ２２には高い電源電圧が必要になって、それらのＭＯＳトランジスタは低耐圧トランジスタでは構成できず、高耐圧トランジスタで構成する必要がある。

ところが、プリドライバ回路３、５を構成するＭＯＳトランジスタＱＰ２１、ＱＰ２２、ＱＮ２１、ＱＮ２２として高耐圧トランジスタを使用すると、トランジスタサイズが大きくなる上に、ＭＯＳトランジスタＱＮ１、ＱＮ３を高速にオンオフ動作させることができないという不具合がある。
特開２００７−６０８６２号公報 特開２００５−３３３４９号公報

そこで、本発明の目的は、プリドライバ回路のトランジスタサイズを小さくしてＩＣ全体における占有面積（ＩＣのレイアウト面積）を小さくすることが可能である上に、出力回路のスイッチング素子の駆動の高速化を図ることが可能な半導体装置を提供することにある。

上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、高電位電源と低電位電源との間に直列接続される高電位側のスイッチング素子と低電位側のスイッチング素子とを含む出力回路と、前記高電位側のスイッチング素子を駆動する第１のプリドライバ回路と、前記低電位側のスイッチング素子を駆動する第２のプリドライバ回路と、を備え、前記第１のプリドライバ回路は、前記高電位側のスイッチング素子を駆動する低耐圧トランジスタを含み、前記低耐圧トランジスタは、半導体基板に当該半導体基板と電気的に分離する分離領域を介在して設けた。

第２の発明は、第１の発明において、前記第１のプリドライバ回路は、前記低耐圧トランジスタと直列接続されるとともに、前記高電位側のスイッチング素子を駆動する薄型の高耐圧トランジスタを、さらに含む。
第３の発明は、第２の発明において、前記低耐圧トランジスタのドレイン端子と前記薄型の高耐圧トランジスタのドレイン端子とが共通接続され、前記低耐圧トランジスタのソース端子が、前記直列接続される高電位側と低電位側のスイッチング素子の共通接続部と接続されている。

第４の発明は、第１〜第３の発明において、前記出力回路と前記第１のプリドライバ回路とを構成する素子は前記半導体基板上に形成され、かつ、前記低耐圧トランジスタは、前記半導体基板に電気的な分離層を介在して形成した。
このような構成の本発明によれば、プリドライバ回路のトランジスタサイズを小さくしてＩＣ全体における占有面積（ＩＣのレイアウト面積）を小さくすること可能である上に、出力回路のスイッチング素子の駆動（例えばオンオフ動作）の高速化を図ることが可能になる。

以下、本発明の実施形態について、図面を参照して説明する。
この実施形態に係る半導体装置は、図４および図５に示すブリッジ型の出力回路２のＭＯＳトランジスタ（スイッチング素子）ＱＮ１〜ＱＮ４を備えたものであり、そのＭＯＳトランジスタＱＮ１〜ＱＮ４のそれぞれを低オン抵抗パワーＭＯＳトランジスタ（具体的には、ＶＤＭＯＳやＬＤＭＯＳ）で構成する。そして、その構成を前提に、図４のブリッジ型の出力回路２の高電位側のＭＯＳトランジスタＱＮ１、ＱＮ３を駆動させるプリドライバ回路３、５のそれぞれの構成を、図４に示す構成から図１に示すプリドライバ回路３Ａの構成に変更した。ここで、低電位側のＭＯＳトランジスタＱＮ２、ＱＮ４をそれぞれ駆動させるプリドライバ回路４、６の構成については変更はない。
また、この実施形態に係る半導体装置は、その変更に伴い、図５に示すレベルシフト回路１０の構成を図１に示すレベルシフト回路１０Ａの構成に変更した。さらに、この実施形態に係る半導体装置では、例えば、ＭＯＳトランジスタＱＮ１、ＱＮ３を駆動するそれぞれのプリドライバ回路３Ａおよび出力回路２は、同一の半導体基板に形成するようにした。

なお、この実施形態に係る半導体装置は、その変更部分を除いた他の部分の構成については図４および図５に示す半導体装置の構成と同じであるので、以下では主にその変更部分について説明する。
この実施形態に係る半導体装置では、構成素子として、高耐圧トランジスタ、低耐圧トランジスタ、および薄膜の高耐圧トランジスタを使用するので、以下にこれらについて述べる。
高耐圧トランジスタとは、ゲートとソース間に印加される電圧ＶＧＳ、およびオフ動作時にドレインとソース間に印加される電圧ＶＤＳのそれぞれが、例えば５０〔Ｖ〕のように高電圧印加ができる（可能な）トランジスタをいう。
また、低耐圧トランジスタとは、ゲートとソース間に印加される電圧ＶＧＳ、およびオフ動作時にドレインとソース間に印加される電圧ＶＤＳのそれぞれが、例えば１０〔Ｖ〕のように高耐圧トランジスタに比べて相対的に低電圧印加で使用するトランジスタをいう。

さらに、薄膜の高耐圧トランジスタとは、ゲートとソース間に印加される電圧ＶＧＳが例えば１０〔Ｖ〕のように低耐圧トランジスタと同等であり、オフ動作時にドレインとソース間に印加される電圧ＶＤＳが例えば５０〔Ｖ〕のように高耐圧トランジスタと同等であるものをいう。
従って、薄膜の高耐圧トランジスタとは、ゲート膜の構造が低耐圧トランジスタのゲート膜の構造と同様であって比較的低耐圧であるが、ドレインの構造が高耐圧トランジスタのドレインの構造と同様に高耐圧の構成であるものをいう。

また、これらのトランジスタを含む各回路には、図１に示すように所定の電源電圧が印加（供給）されて使用されるので、その電源電圧について説明する。
ブリッジ型の出力回路２の電源電圧は、ＶＢＢとＶＣＯＭが使用される。プリドライバ回路３Ａの電源電圧は、ＶＣＰ、ＶＢＢ、ＶＣＯＭが使用される。レベルシフト回路１０Ａの電源電圧は、ＶＣＰ、ＶＤＤ、ＶＣＯＭが使用される。ＣＭＯＳインバータ９の電源電圧は、ＶＤＤ、ＶＣＯＭが使用される。ここで、ＶＢＢは例えば４０〔Ｖ〕、ＶＣＰは例えば４８〔Ｖ〕、ＶＤＤは例えば５〔Ｖ〕、ＶＣＯＭは例えば０〔Ｖ〕である。

次に、各部の詳細について、図１を参照して説明する。
プリドライバ回路３Ａは、ＭＯＳトランジスタＱＰ３１、ＱＮ３１からなる入力段３１と、ＭＯＳトランジスタＱＰ３２、ＱＮ３２などからなる中間段３２と、ＭＯＳトランジスタＱＰ３６、ＱＮ３６などからなる出力段３３とを備えている。
出力段３３は、ブリッジ型の出力回路２の高電位側のＭＯＳトランジスタＱＮ１を駆動する、Ｐ型のＭＯＳトランジスタＱＰ３６およびＮ型のＭＯＳトランジスタＱＮ３６を含む。ＭＯＳトランジスタＱＰ３６、ＱＮ３６は、図５のプリドライバ回路３のＭＯＳトランジスタＱＰ２２、ＱＮ２２に相当する。

図１において、ブリッジ型の出力回路２を構成するＭＯＳトランジスタＱＮ１は、低オン抵抗のパワーＭＯＳトランジスタである。これに対して、プリドライバ回路３Ａの出力段３３を構成するＭＯＳトランジスタＱＰ３６は、薄膜の高耐圧トランジスタからなる。また、その出力段３３を構成するＭＯＳトランジスタＱＮ３６は、低耐圧トランジスタからなるとともに、半導体基板と電気的に分離できる分離領域を間に設けて形成されている点に特徴があり（図２または図３参照）、この点については後述する。

ＭＯＳトランジスタＱＰ３６のゲートには中間段３２の出力が入力され、そのソースには電源電圧ＶＣＰが印加される。ＭＯＳトランジスタＱＰ３６のドレインは、ＭＯＳトランジスタＱＮ３６のドレインに接続されるとともに、ＭＯＳトランジスタＱＮ１のゲートに接続される。ＭＯＳトランジスタＱＮ１のゲートとソースとの間にはツェナダイオードＺＤ４が接続され、その間の印加電圧が制限される。
ＭＯＳトランジスタＱＮ３６のゲートには中間段３２の出力が入力され、そのソースはＭＯＳトランジスタＱＮ１のソースに接続されるとともに、出力端子７に接続される。ＭＯＳトランジスタＱＮ３６のゲートとソースとの間にはツェナダイオードＺＤ３が接続され、その間の印加電圧がツェナダイオードＺＤ３のツェナ電圧である例えば８〔Ｖ〕に制限される。

プリドライバ回路３Ａの出力段３３は上述のように構成するので、この構成に併せてプリドライバ回路３Ａの入力段３１と中間段３２、およびレベルシフト回路１０Ａを図示のように構成するので、以下にそれらの構成について説明する。
入力段３１は、Ｐ型とＮ型のＭＯＳトランジスタＱＰ３１、ＱＮ３１からなるＣＭＯＳインバータで構成する。ＭＯＳトランジスタＱＰ３１、ＱＮ３１のゲートにはレベルシフト回路１０Ａの出力信号が入力され、ＭＯＳトランジスタＱＰ３１のソースには電源電圧ＶＣＰが印加され、ＭＯＳトランジスタＱＮ３１のソースには電源電圧ＶＢＢが印加される。このため、ＭＯＳトランジスタＱＰ３１、ＱＮ３１は低耐圧ＭＯＳトランジスタで構成する。

中間段３２は、Ｐ型とＮ型のＭＯＳトランジスタＱＰ３２、ＱＮ３２とからなり、出力段３３のＭＯＳトランジスタＱＰ３６を駆動するＣＭＯＳインバータを含む。ＭＯＳトランジスタＱＰ３２、ＱＮ３２のゲートには入力段３１の出力信号が入力され、ＭＯＳトランジスタＱＰ３２のソースには電源電圧ＶＣＰが印加され、ＭＯＳトランジスタＱＮ３２のソースには電源電圧ＶＢＢが印加される。このため、ＭＯＳトランジスタＱＰ３２、ＱＮ３２は低耐圧ＭＯＳトランジスタで構成する。
また、中間段３２は、ＭＯＳトランジスタＱＰ３３、ＱＰ３４、ＭＯＳトランジスタＱＮ３３〜ＱＮ３５、ツェナダイオードＺＤ２、および抵抗Ｒ４からなり、出力段３３のＭＯＳトランジスタＱＮ３６を駆動する駆動回路を含む。
ＭＯＳトランジスタＱＰ３３のゲートには入力段３１の出力信号が入力され、ＭＯＳトランジスタＱＰ３３のソースには抵抗Ｒ４を介して電源電圧ＶＣＰが印加される。このため、ＭＯＳトランジスタＱＰ３３は薄膜の高耐圧ＭＯＳトランジスタで構成する。

ＭＯＳトランジスタＱＰ３４およびＭＯＳトランジスタＱＮ３３〜ＱＮ３５は直列接続され、ＭＯＳトランジスタＱＰ３４のソースには電源電圧ＶＣＰが印加され、ＭＯＳトランジスタＱＮ３５のソースには電源電圧ＶＣＯＭが印加される。また、ＭＯＳトランジスタＱＰ３４のゲートには入力段３１の出力信号が入力され、ＭＯＳトランジスタＱＮ３３のゲートにはＭＯＳトランジスタＱＰ３３のドレイン電圧が印加され、ＭＯＳトランジスタＱＮ３４、ＱＮ３５のそれぞれのゲートにはＣＭＯＳインバータ９の出力信号とレベルシフト回路１０Ａの所定の電圧が印加されている。このため、ＭＯＳトランジスタＱＰ３４、ＱＮ３３、ＱＮ３４はそれぞれ薄膜の高耐圧ＭＯＳトランジスタで構成し、ＭＯＳトランジスタＱＮ３５は、低耐圧ＭＯＳトランジスタで構成する。

レベルシフト回路１０Ａは、図１に示すように、Ｎ型のＭＯＳトランジスタＱＮ１２、ＱＮ１３からなるカレントミラーと、Ｎ型のＭＯＳトランジスタＱＮ１４と、抵抗Ｒ２、Ｒ３と、ツェナダイオードＺＤ１を備えている。
ＭＯＳトランジスタＱＮ１２、ＱＮ１３のソースにはそれぞれ電源電圧ＶＣＯＭが印加され、ＭＯＳトランジスタＱＮ１２、ＱＮ１３のゲートにはそれぞれ抵抗Ｒ２を介して電源電圧ＶＤＤが印加され、ＭＯＳトランジスタＱＮ１３のドレインはＭＯＳトランジスタＱＮ１４のソースに接続される。このため、ＭＯＳトランジスタＱＮ１２、ＱＮ１３は低耐圧ＭＯＳトランジスタで構成する。

ＭＯＳトランジスタＱＮ１４のゲートには電源電圧ＶＤＤ、ＶＣＯＭで動作するＣＭＯＳインバータ９の出力信号が入力され、ＭＯＳトランジスタＱＮ１４のドレインには抵抗Ｒ３を介して電源電圧ＶＣＰが印加される。このため、ＭＯＳトランジスタＱＮ１４は薄膜の高耐圧ＭＯＳトランジスタで構成する。
ＣＭＯＳインバータ９では、ＭＯＳトランジスタＱＰ５のソースは電源電圧ＶＤＤが印加され、ＭＯＳトランジスタＱＮ５のソースは電源電圧ＶＣＯＭが印加される。このため、ＭＯＳトランジスタＱＮ１２、ＱＮ１３は低耐圧ＭＯＳトランジスタで構成する。

次に、このような構成の実施形態の動作例について、図１および図４を参照して説明する。
この動作例では、出力回路２の出力端子７、８に接続される負荷１として例えばモータを接続し、そのモータを駆動させる場合について説明する（図４参照）。
また、図１の各部の電源電圧は、電源電圧ＶＢＢが例えば４０〔Ｖ〕、電源電圧ＶＣＰが例えば４８〔Ｖ〕、電源電圧ＶＤＤが例えば５〔Ｖ〕、電源電圧ＶＣＯＭが０〔Ｖ〕であるとして説明する。

いま、プリドライバ回路３Ａの入力段３１において、ＭＯＳトランジスタＱＰ３１がオン、ＭＯＳトランジスタＱＮ３１がオフになると、その入力段３１の出力電圧は４８〔Ｖ〕になる。その出力電圧は、中間段３２のＭＯＳトランジスタＱＰ３２、ＱＮ３２のそれぞれのゲートに印加されるので、ＭＯＳトランジスタＱＰ３２がオフになり、ＭＯＳトランジスタＱＮ３２がオンになる。これにより、出力段３３のＭＯＳトランジスタＱＰ３６のゲート電圧は４０Ｖになるので、ＭＯＳトランジスタＱＰ３６のゲートとソース間の電位差は８〔Ｖ〕になって、ＭＯＳトランジスタＱＰ３６はオンになる。

一方、上記のように入力段３１の出力電圧が４８〔Ｖ〕になると、その出力電圧は中間段３２のＭＯＳトランジスタＱＰ３３、ＱＰ３４のそれぞれのゲートに印加されるので、ＭＯＳトランジスタＱＰ３３、ＱＰ３４はいずれもオフとなる。このとき、ＭＯＳトランジスタＱＮ３４、ＱＮ３５はいずれもオンである。このため、出力段３３のＭＯＳトランジスタＱＮ３６のゲート電圧は０Ｖになるので、ＭＯＳトランジスタＱＮ３６はオフになる。

このようにして、ＭＯＳトランジスタＱＰ３６がオン、ＭＯＳトランジスタＱＮ３６がオフになると、出力段３３の出力電圧は４８Ｖになり、この出力電圧が出力回路２のＭＯＳトランジスタＱＮ１のゲートに印加される。これにより、ＭＯＳトランジスタＱＮ１がオンし、このときＭＯＳトランジスタＱＮ２はオフに設定されるので、出力端子７の出力電圧ＯＵＴは４０〔Ｖ〕になる。この出力電圧ＯＵＴの４０〔Ｖ〕はＭＯＳトランジスタＱＮ３６のソースに印加されるので、ＭＯＳトランジスタＱＮ３６のオフ時のドレインとソース間の電圧は、４８−４０＝８〔Ｖ〕になる。

次に、プリドライバ回路３Ａの入力段３１において、ＭＯＳトランジスタＱＰ３１がオフ、ＭＯＳトランジスタＱＮ３１がオンになると、その入力段３１の出力電圧が４０〔Ｖ〕になる。その出力電圧は、中間段３２のＭＯＳトランジスタＱＰ３２、ＱＮ３２のそれぞれのゲートに印加されるので、ＭＯＳトランジスタＱＰ３２がオンになり、ＭＯＳトランジスタＱＮ３２がオフになる。これにより、出力段３３のＭＯＳトランジスタＱＰ３６のゲート電圧は４８Ｖになるので、ＭＯＳトランジスタＱＰ３６はオフになる。

一方、上記のように入力段３１の出力電圧が４０〔Ｖ〕になると、その出力電圧は中間段３２のＭＯＳトランジスタＱＰ３３、ＱＰ３４のそれぞれのゲートに印加されるので、ＭＯＳトランジスタＱＰ３３、ＱＰ３４はいずれもオンとなる。ＭＯＳトランジスタＱＰ３３のオンにより、ＭＯＳトランジスタＱＮ３３がオンになる。このとき、ＭＯＳトランジスタＱＮ３４はオフである。このため、出力段３３のＭＯＳトランジスタＱＮ３６のゲート電圧は４８Ｖになり、ＭＯＳトランジスタＱＮ３６はオンになる。ツェナダイオードＺＤ３によってＭＯＳトランジスタＱＮ３６のゲートとソース間の電圧は、ツェナ電圧例えば８〔Ｖ〕に電圧クランプされる。

このようにして、ＭＯＳトランジスタＱＰ３６はオフ、ＭＯＳトランジスタＱＮ３６はオンになると、ＭＯＳトランジスタＱＮ１のゲートとソース間が短絡されて、ＭＯＳトランジスタＱＮ１はオフとなる。このとき、負荷１（モータ）のインダクタ成分が電流を流し続けようとする逆起電力により、出力端子７の出力電圧ＯＵＴは０〔Ｖ〕以下になり、この出力電圧ＯＵＴがオンしているＭＯＳトランジスタＱＮ３６のドレインに印加される。このときに、オフ動作中のＭＯＳトランジスタＱＰ３６は、そのドレインが０〔Ｖ〕以下でそのソースが４８〔Ｖ〕となるので、ドレインとソース間に４８〔Ｖ〕以上の電圧が印加された状態になる。

以上のように、この実施形態では、ＭＯＳトランジスタＱＰ３６がオン、ＭＯＳトランジスタＱＮ３６がオフのときには、ＭＯＳトランジスタＱＮ１がオンして出力電圧ＯＵＴが４０〔Ｖ〕になる。そして、ＭＯＳトランジスタＱＰ３６は、そのゲートとソース間の電圧が８〔Ｖ〕でオンできる。また、ＭＯＳトランジスタＱＮ３６は、オフ動作中にはドレイン電圧が４８〔Ｖ〕でソース電圧が４０〔Ｖ〕のため、オフ動作中のドレインとソース間の電圧は８〔Ｖ〕にすることができる。
一方、ＭＯＳトランジスタＱＰ３６がオフ、ＭＯＳトランジスタＱＮ３６がオンのときには、ＭＯＳトランジスタＱＮ１がオフして出力電圧ＯＵＴが０〔Ｖ〕以下になる。そして、ＭＯＳトランジスタＱＮ３６がオンして、オン後のソース電圧は０〔Ｖ〕以下になる。また、ＭＯＳトランジスタＱＰ３６は、オフ動作中にはソース電圧が４８〔Ｖ〕でドレイン電圧が０〔Ｖ〕以下になるため、オフ動作中のドレインとソース間の電圧は４８〔Ｖ〕以上になる。

したがって、ＭＯＳトランジスタＱＰ３６は薄膜の高耐圧トランジスタで構成でき、ＭＯＳトランジスタＱＮ３６は低耐圧トランジスタで構成できる。ところが、ＭＯＳトランジスタＱＮ３６は、そのソースが出力端子７と接続されるので、ソースの電圧が出力端子７の出力電圧ＯＵＴの電圧変動に応じて０〔Ｖ〕〜４０〔Ｖ〕の範囲で変動する。
このため、出力回路２、プリドライバ回路３Ａなどを一体に集積回路化するために、Ｎ型のＭＯＳトランジスタＱＮ３６などの構成素子を同一の半導体基板上に作成する場合には、ＭＯＳトランジスタＱＮ３６のソースが半導体基板との間で過電圧印加により耐圧オーバーして短絡などが発生しないようにする必要がある。

図２、図３は、上記の点を考慮してＮ型のＭＯＳトランジスタＱＮ３６を半導体基板上に作成した場合の構成例をそれぞれ示す断面図である。
図２の例は、Ｎ型のＭＯＳトランジスタＱＮ３６を、半導体基板であるＰ型基板２０に電気的な分離層（絶縁層）であるＮ型のウェル層３０を介して形成し、ＭＯＳトランジスタＱＮ３６が、単体では電気的にＰ型基板２０と接続されていない状態（フローティング状態）になるようにした。言い換えると、ＭＯＳトランジスタＱＮ３６は、Ｎ型のウェル層３０で囲まれてＰ型基板２０から電気的に分離された状態（絶縁状態）になるとともに、他の構成素子（ＭＯＳトランジスタなど）からも電気的に独立するようにした。

具体的には、Ｐ型基板２０内にＮ型のウェル層３０を形成し、そのウェル層３０内にＰ型のウェル層４０を形成し、そのＰ型のウェル層４０内に低耐圧トランジスタであるＮチャネル型のＭＯＳトランジスタＱＮ３６を形成するようにした。ＭＯＳトランジスタＱＮ３６は、Ｎ型のウェル層からなるドレイン層５１、ゲート電極５４、Ｎ型のウェル層からなるソース層５２からなるソースを含んでいる。また、Ｐ型のウェル層４０内には、ソース層５２および出力端子７とそれぞれ接続するＰ型のウェルコンタクト層が形成されている。
なお、図２の例では、半導体基板であるＰ型基板２０に、図示のＭＯＳトランジスタＱＮ３６のみならず、図示されていないプリドライバ回路３Ａなどや出力回路２を構成するそれぞれの素子（ＭＯＳトランジスタなど）が形成されている。この点は、後述の図３の例でも同様である。

図３の例は、Ｎ型のＭＯＳトランジスタＱＮ３６を、Ｐ型基板（半導体基板）２０に電気的な分離層であるＮエピタキシャル層６０を介して形成し、ＭＯＳトランジスタＱＮ３６がＰ型基板２０からフローティング状態または電気的な分離状態になるようにした。
具体的には、Ｐ型基板２０内にＮ型のエピタキシャル層６０を形成し、そのＮ型のエピタキシャル層６０内にＰ型のウェル層４０を形成し、そのＰ型のウェル層４０内に低耐圧トランジスタであるＮ型のＭＯＳトランジスタＱＮ３６を形成するようにした。
以上説明したように、この実施形態では、図４に示す出力回路２の高電位側のＭＯＳトランジスタＱＮ１、ＱＮ３を駆動させるプリドライバ回路３、５のそれぞれの構成を、図１に示すプリドライバ回路３Ａの構成に変更した。

そして、プリドライバ回路３Ａの出力段３３を構成するＭＯＳトランジスタＱＰ３６は薄膜の高耐圧トランジスタで構成した。また、その出力段３３を構成するＭＯＳトランジスタＱＮ３６は低耐圧トランジスタで構成し、かつ、半導体基板と分離層（フローティング状態）を介して形成するようにした。
形成するようにした。
このため、この実施形態では、プリドライバ回路３Ａのトランジスタサイズの小型化を図って全体のレイアウト面積（ＩＣ内のチップエリア占有面積）を小さくして集積回路化することが可能である上に、出力回路２のＭＯＳトランジスタの駆動（例えばオンオフ動作）の高速化を図ることが可能になる。
なお、上記の説明では、出力回路２としてＨブリッジ型の例について説明したが、これに代えてハーフブリッジ型の出力回路でも良い。

本発明の半導体装置の要部の構成を示す回路図である。 図１のプリドライバ回路の出力段のＭＯＳトランジスタの構成例を示す断面図である。 そのＭＯＳトランジスタの他の構成例を示す断面図である。 従来装置の構成例を示す回路図である。 従来のプリドライバ回路の構成例を示す回路図である。

符号の説明

１・・・負荷、２・・・ブリッジ型の出力回路、３〜６、３Ａ・・・プリドライバ回路、７、８・・・出力端子、３１・・・入力段、３２・・・中間段、３３・・・出力段

Claims (4)

1. 高電位電源と低電位電源との間に直列接続される高電位側のスイッチング素子と低電位側のスイッチング素子とを含む出力回路と、
   前記高電位側のスイッチング素子を駆動する第１のプリドライバ回路と、
   前記低電位側のスイッチング素子を駆動する第２のプリドライバ回路と、を備え、
   前記第１のプリドライバ回路は、前記高電位側のスイッチング素子を駆動する低耐圧トランジスタを含み、
   前記低耐圧トランジスタは、半導体基板に当該半導体基板と電気的に分離する分離領域を介在して設けたことを特徴とする半導体装置。
2. 前記第１のプリドライバ回路は、
   前記低耐圧トランジスタと直列接続されるとともに、前記高電位側のスイッチング素子を駆動する薄型の高耐圧トランジスタを、さらに含むことを特徴とする請求項１に記載の半導体装置。
3. 前記低耐圧トランジスタのドレイン端子と前記薄型の高耐圧トランジスタのドレイン端子とが共通接続され、前記低耐圧トランジスタのソース端子が、前記直列接続される高電位側と低電位側のスイッチング素子の共通接続部と接続されていることを特徴とする請求項２に記載の半導体装置。
4. 前記出力回路と前記第１のプリドライバ回路とを構成する素子は前記半導体基板上に形成され、かつ、前記低耐圧トランジスタは、前記半導体基板に電気的な分離層を介在して形成したことを特徴とする請求項１乃至請求項３のうちの何れかに記載の半導体装置。

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